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KR20000013720A - 반도체장치의 접촉창의 제조방법 - Google Patents

반도체장치의 접촉창의 제조방법 Download PDF

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KR20000013720A
KR20000013720A KR1019980032753A KR19980032753A KR20000013720A KR 20000013720 A KR20000013720 A KR 20000013720A KR 1019980032753 A KR1019980032753 A KR 1019980032753A KR 19980032753 A KR19980032753 A KR 19980032753A KR 20000013720 A KR20000013720 A KR 20000013720A
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film
forming
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Abstract

반도체 장치의 접촉창(contact window)의 제조 방법에 관해 개시한다. 본 발명은 불순물이 고농도로 도우핑된 하부 절연막과 하부 절연막상에 형성되고 불순물이 저농도로 도우핑된 상부 절연막을 건식식각하여 접촉창을 개구한다. 이어서, 습식 식각을 더 실시하여 접촉창에 의해 노출되는 면적을 증대시킨다. 따라서 접촉 면저항의 증가를 효과적으로 방지할 수 있다.

Description

반도체 장치의 접촉창의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 작고 어스펙트비가 큰 접촉창의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 소자의 디자인 룰의 축소는 불가피하다. 그러나 소자의 디자인 룰의 축소는 모든 디멘젼에 대해 동일 비율로 이루어지지 않는다. 즉 횡방향의 치수중에서 층간절연층의 두께와 배선층의 두께는 각각 내압, 기생용량, 전류용량 및 배선저항등을 고려해야 하기 때문에 디자인 룰의 변화에 비례하여 축소시키는 것은 불가능하다. 이 때문에 작은 접촉창의 최하단 부분의 크기와 깊이의 비율인 어스펙트 비가 점차 커지게 된다.
이렇게 어스펙트 비가 커지면 접촉창을 형성하기 위한 식각 공정시 접촉창이 완전하게 형성되지 않거나 접촉창의 하부로 가면서 크기가 점차 작아지는 구배 현상이 발생한다. 구배 현상이 발생하면 하부 도전막과의 접촉 면적이 작아져서 면저항이 급격히 증가하는 문제점이 발생한다.
특히, 비트라인을 형성한 후에 커패시터를 형성하는 COB(capacitor over bit line)구조에서 커패시터의 하부 전극을 반도체 기판상에 형성된 활성 영역과 접촉시키기 위하여 형성하는 접촉창의 경우에는 어스펙트 비가 매우 크기 때문에 접촉창의 최하단부의 크기가 매우 작아져서 면저항이 매우 크게 증가한다.
본 발명이 이루고자 하는 기술적 과제는 접촉창의 하단부의 크기를 증대시켜 접촉 면적을 증가시킬 수 있는 접촉창의 제조 방법을 제공하는 것이다.
도 1 내지 도 3은 본 발명의 일실시예에 따라 접촉창을 제조하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 4는 본 발명에 따른 접촉창을 제조하는 방법을 적용하여 형성한 COB(capacitor over bit line) 구조의 DRAM 장치의 레이아웃도이다.
도 5 내지 도 12도는 도 4의 V-V'선을 따라 자른 단면도들로서, 본 발명에 따른 접촉창을 제조하는 방법을 적용하여 COB 구조의 스토리지 전극을 형성하는 단계를 나타내는 공정 중간 단계 구조물들의 단면도들이다.
상기 기술적 과제를 달성하기 위한 접촉창의 제조 방법에 따르면, 먼저 하부 도전 부재가 형성되어 있는 반도체 기판을 제공한다. 다음에 상기 하부 도전 부재상에 불순물이 제1농도로 도우핑된 절연물을 사용하여 제1절연막을 형성한다 이어서, 상기 하부 절연막상에 상기 불순물이 상기 제1농도보다 낮은 제2농도로 도우핑된 상기 절연물을 사용하여 제2절연막을 형성한 후, 상기 제2절연막 및 제1절연막을 건식 식각하여 상기 하부 도전 부재를 노출시키는 접촉창(contact window)을 개구(opening)한다. 마지막으로, 상기 접촉창이 형성되어 있는 제2절연막 및 제1절연막을 습식 식각하여 상기 하부 도전 부재의 노출 면적을 증가시킨다.
그리고, 바람직하기로는 상기 제1절연막을 형성하는 단계 전에 상기 하부 도전막상에 층간 절연막을 형성한다. 이어서, 상기 층간 절연막상에 도전막 패턴을 더 형성한 후, 도전막 패턴상에 상기 제1절연막을 형성한다. 이 때, 상기 제1절연막은 상기 층간 절연막의 두께보다 작은 두께로 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 불순물은 보론 및/또는 인을 포함하는 불순물이고, 상기 절연물은 상기 불순물이 도우핑된 산화물인 것이 바람직하다. 따라서, 상기 불순물이 도우핑된 산화물로는 BSG, PSG 또는 BPSG가 사용될 수 있다.
본 발명에 따르면, 작고 어스펙트비가 큰 접촉창에 의해 노출되는 면적을 증대시킬 수 있다. 따라서 접촉 면저항의 증가를 효과적으로 방지할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도1 내지 도4는 본 발명의 일실시예에 따라 작은 크기의 접촉창을 제조하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도1을 참조하면, 반도체 기판(100)상에 하부 도전 부재(conductive member)(110)를 형성한다. 하부 도전 부재(110)는 불순물이 도우핑된 활성 영역, 패드 구조물 또는 하부 배선층일 수도 있다.
하부 도전 부재(110)가 형성된 결과물상에 불순물이 제1농도로 도우프된 절연물을 사용하여 제1절연막(120)을 형성한다. 제1절연막(120)을 구성하는 절연물은 불순물의 농도와 식각율이 비례하는 특징을 지닌 물질을 사용한다. 불순물의 농도가 높을수록 식각율, 특히 습식 식각율이 증가하는 절연물로는 붕소(boron) 또는 인(phosphorous)이 도우프된 산화물이 있다. 따라서, BSG(borosilicate glass) PSG(phosphosilicate glass) 또는 BPSG (borophosphosilicate glass)등이 사용될 수 있다. 제1절연막(120)은 증착 후, 플로우공정을 더 실시하여 평탄화하는 것이 바람직하다.
이어서 제1절연막(120)상에 제1농도보다 낮은 제2농도로 불순물이 도우핑된 절연물로 제2절연막(130)을 형성한후, 제1절연막(120)과 마찬가지로 평탄화시킨다.
제1절연막(120)은 상기 제2절연막(130) 두께의 1/10 내지 1/4 두께로 형성하는 것이 바람직하다.
도2를 참조하면, 제2절연막(130)상에 도전부재(110)를 일부 노출시키는 작은 크기의 접촉창을 정의하는 포토레지스트 패턴(140)을 형성한다.
다음에 포토레지스트 패턴(140)을 식각마스크로 사용하여 제2절연막(130) 및 제1절연막(120)을 건식 식각하여 하부 도전 부재(110)를 노출시키는 접촉창(150A)을 형성한다. 이 때 형성되는 접촉창(150A)은 구배 현상에 의해 중앙부의 폭(w1)에 비해 접촉창(150A) 하단부의 폭(W1)이 좁게 형성된다.
도3을 참고하면, 도2의 결과물을 습식 식각액에 처리하여 중앙부의 폭(w2)보다 하단부의 폭(W2)이 큰 작은 크기의 접촉창(150B)을 완성한다. 하단부의 폭(W2)을 중앙부의 폭(w2)보다 크게 형성할 수 있는 이유는 불순물의 농도가 높은 제1절연막(120)이 불순물의 농도가 낮은 제2절연막(130)에 비해 습식 식각율이 높기 때문이다. 따라서 형성하고자 하는 접촉창의 하단부 폭(W2), 즉 하부 도전 부재(110)를 노출시키는 면적에 따라 습식 식각 시간 및 제1절연막(120)의 두께를 조절하는 것이 바람직하다.
이렇게 하단부의 폭(W2)을 증대시킴으로써 접촉창(150B)내에 형성될 도전 물질과 하부 도전 부재(110)간의 접촉 면적을 증대 시킬 수 있다. 따라서 접촉 면저항의 증가를 방지할 수 있다.
도4는 본 발명에 따른 작은 크기의 접촉창을 제조하는 방법을 적용하여 형성한 COB(capacitor over bit line) 구조의 DRAM 장치의 레이아웃도이다.
참조 부호 410은 활성 영역 패턴을, 420은 워드 라인 패턴을, 430은 비트 라인용 접촉창 패턴을, 440은 비트 라인 패턴을, 460은 스토리지 전극용 접촉창 패턴을, 470은 스토리지 전극 패턴을 각각 나타낸다. 이하에서는 도4의 V-V'선을 따라 자른 단면도들인 도5 내지 도12를 참고하여, 본 발명에 따른 작은 크기의 접촉창을 제조하는 방법을 적용하여 COB 구조의 스토리지 전극을 소오스 영역과 접촉시키는 접촉창(도4의 460)을 형성하는 방법을 설명한다.
도5를 참조하면, 반도체 기판(400)상에 국부적 산화 방식(LOCal Oxide of Silicon)등과 같은 방법을 사용하여 활성 영역(410)을 한정하는 필드 산화막(405)을 형성한다. 다음에, 도5에는 도시되어 있지 않지만, 활성 영역(410)상에 도4의 워드 라인 패턴(420)을 형성한다. 이어서, 불순물을 기판 전면에 주입하여 도전 영역, 예컨대 소오스 영역(412)및 드레인 영역(미도시)을 형성한다. 소오스 영역(412) 및 드레인 영역은 필요에 따라서 LDD(lightly doped drain) 구조로도 형성될 수 있다.
이어서, 결과물 전면에 절연막, 예컨대 산화막(415)을 형성한후 이를 식각하여 소오스 영역(407) 및 드레인 영역(미도시)을 노출시키는 셀 패드 콘택영역을 형성한 후, 도전 물질을 매립하여 셀 패드(417)를 형성한다. 셀 패드(417)는 접촉창의 어스펙트 비를 감소시키기 위하여 접촉창이 형성될 영역에 형성하는 것이다. 따라서 셀 패드(417)는 접촉창의 어스펙트 비를 고려하여 형성 공정을 생략할 수도 있다.
셀 패드(417)가 형성된 결과물 전면에 층간 절연막(425), 예컨대 산화막을 재증착한 후, 층간 절연막(425)을 식각하여 드레인 영역에 형성된 셀 패드(417)를 노출시키는 비트라인 접촉창(미도시, 도4의 430 참고)을 형성한다. 계속해서 비트라인 접촉창을 매립하는 다결정 실리콘막(442)을 층간 절연막(425)상에 형성한다. 다결정 실리콘막은 저압 화학 기상 증착 방법(Low Pressure Chemical Vapor Deposition : 이하 LPCVD)으로 500℃ 내지 700℃의 온도에서 1000 내지 3000Å 두께로 형성한다. 다결정 실리콘막은 불순물이 도우프되지 않은 상태로 형성된 후, 비소(arsenic) 또는 인(phosphorous)을 이온 주입으로 도우핑시켜 도전성을 띠도록 할 수도 있고, 증착시 인-시츄로 불순물을 도우프하여 불순물이 도우프된 다결정 실리콘막 상태로 형성할 수도 있다. 다결정 실리콘막(442)상에는 전도성을 향상시키기 위하여 텅스텐막(444)을 더 형성하는 것이 바람직하다.
도6을 참고하면, 반응성 이온 식각 공정등을 실시하여 텅스텐막(444), 다결정 실리콘막(442) 및 층간 절연막(425)을 식각하여 다결정 실리콘막 패턴(442P) 및 텅스텐막 패턴(444P)로 이루어진 비트 라인(440)을 완성하고, 비트 라인(440) 하부에 층간 절연막 패턴(425P)도 형성한다.
이어서, 비트 라인(440)이 형성된 결과물 전면에 산화방지막(446)을 형성한다. 산화방지막(446)은 LPCVD 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 500℃ 내지 850℃의 온도에서 질화막을 증착함으로써 형성한다. 산화방지막(446)은 유전체막의 산화 공정과 같은 후속의 산화 공정에 의해 비트 라인(440)이 산화되는 것을 방지하기 위하여 형성하는 것으로, 50Å 내지 500Å 정도의 두께로 형성한다.
도7을 참조하면, 산화 방지막(446)상에 불순물이 제1농도로 도우프된 절연물을 사용하여 제1절연막(450)을 형성한다. 앞서 설명한 바와 같이, 제1절연막(450)을 구성하는 절연물로는 불순물의 농도와 식각율이 비례하는 특징을 지닌 물질, 예컨대 붕소(boron) 또는 인(phosphorous)이 도우프된 산화물을 사용한다. 따라서, BSG, PSG 또는 BPSG등을 사용한다. 예컨대, BPSG를 사용하여 제1절연막(450)을 형성할 경우에는 APCVD(atmospheric Pressure Chemical Vapor Deposition), LPCVD 또는 PECVD법으로 300Å 내지 2000Å 두께로 증착한다. 이 때, 보론과 인의 도핑 농도인 제1농도는 가능한한 높게 하여 플로우가 용이하며, 후속 공정에서 실시하는 습식 식각 공정시 식각률이 크도록 한다.
증착후, 질소 분위기 또는 질소와 산소 분위기하에서 750℃ 내지 900℃의 고온으로 플로우시킨다. 플로우 공정에 의해 형성된 제1층간 절연막(450)의 두께는 비트라인 콘택홀(도4의 430)이 형성되는 층간 절연막(425)의 두께보다 낮게 형성하는 것이 바람직하다. 그 이유는 제1절연막(450)내에 접촉창을 형성한 후, 접촉창의 하단부의 크기를 증가시키기 위하여 실시하는 습식 식각 공정시 제1절연막(450)이 과도하게 식각될 경우 비트라인(440)과 접촉창간에 단락이 일어나는 문제점을 방지하기 위해서이다.
도7을 참조하면, 제1절연막(450)이 형성된 결과물 전면에 제1농도보다 낮은 제2농도로 불순물이 도우핑된 절연물을 사용하여 제2절연막(452)을 형성한다.
제2절연막(452)을 BPSG로 형성할 경우, APCVD, LPCVD 또는 PECVD법으로 3000Å 내지 9000Å두께로 증착한다. 증착 후, 통상의 고온 열처리에 의한 플로우 공정, 에치 백(etch-back)공정 또는 화학 기계적 폴리싱 공정을 실시하여 제2절연막(452)을 평탄화시킨다.
도8을 참고하면, 평탄화된 제2절연막(452)상에 식각저지막(454)을 형성한다. 식각 저지막(454)은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)과 같은 질화막(454)을 50Å 내지 500Å 두께로 증착하여 형성한다. 이어서, 후속 공정에서 스토리지 전극의 하단부에 언더컷(undercut)을 형성하기 위한 층간 절연막(456)을 형성한다. 언더컷은 스토리지 전극의 유효 표면적을 증대시키기 위해 형성하는 것이다. 언더컷을 형성하기 위한 층간 절연막(456)은 고온 산화막과 같은 산화막을 500Å 내지 2000Å 두께로 증착하여 형성한다. 그리고 식각저지막(454)는 언더컷을 형성하기 위한 층간 절연막(456) 제거시 하부의 제2절연막(452)이 식각되는 것을 방지하고 유전체막의 산화 공정등과 같은 산화 공정시 비트 라인(440)이 산화되는 것을 방지하기 위해서 형성하는 것이다.
따라서, 언더컷 공정을 실시하지 않거나 비트라인위에 산화 방지막(446)을 형성한 경우에는 식각 저지막(454) 및 언더컷 형성용 층간 절연막(456)은 형성하지 않아도 무방하다.
도9를 참고하면, 제3층간 절연막(456)상에 포토레지스트막을 형성한 후, 사진 식각 공정을 거쳐 소오스 영역(412)과 접촉하고 있는 셀 패드(417)를 노출시키는 접촉창을 정의하는 포토레지스트 패턴(458)을 형성한다. 이어서 포토레지스트 패턴(458)을 식각마스크로 사용하여 반응성 이온 식각과 같은 건식 식각 공정을 실시하여 층간 절연막(456), 식각 저지막(454), 불순물이 제2농도로 도핑된 제2절연막(452), 불순물이 제2농도보다 높은 제1농도로 도핑된 제1절연막(450) 및 산화 방지막(446)을 차례대로 식각하여 셀 패드(417)를 노출시키는 접촉창(460A)을 형성한다. 이렇게 형성된 접촉창(460A)은 다층의 절연층(456, 454, 452, 450)내에 형성되어 어스펙트 비가 크기 때문에 접촉창(460A)의 중앙부의 폭(w1)보다 하단부의 폭(W1)이 좁게 형성된다.
도10을 참고하면, 접촉창(460A)이 형성된 반도체 기판(400)을 암모니아(NH4OH), 과산화수소(H2O2), 및 순수(DIW)의 혼합 용액 또는 불화 수소산 용액등으로 처리하는 습식 식각 공정을 실시한다.
제1절연막(450)은 제2절연막(452)보다 불순물 도핑 농도가 높기 때문에 제1층간 절연막(450)의 습식 식각율이 제2층간 절연막(452)보다 크다. 따라서 접촉창(460A)을 열기 위한 건식 식각 공정을 실시한 후, 습식 식각을 실시하면, 하단부의 폭(W2)이 중앙부의 폭(w2)보다 넓어진 접촉창(460B)을 완성할 수 있다.
즉, 하부의 도전부재, 예컨대 셀 패드(417) 또는 소오스 영역(412)등과 접촉하는 접촉면적이 넓어진다. 이 때, 접촉창(460B) 하단부의 폭(W2)이 너무 넓어져서 인접한 비트라인(440)과의 단락이 발생하지 않도록 습식 식각 시간을 조절한다.
그리고, 습식 식각은 접촉창(460B) 하단부의 폭을 넓히기 위한 목적뿐만 아니라 접촉창(460B)내를 세정하기 위한 목적으로도 사용된다.
도11을 참고하면, 포토레지스트 패턴(458)을 제거한 후, 접촉창(460B)이 형성되어 있는 결과물 전면에 절연막, 예컨대 질화막을 100Å 내지 500Å 두께로 형성한 후, 에치백하여 접촉창(460B)의 측벽에 절연 스페이서(462)를 형성한다. 다음에 접촉창(460B)을 매립하고 산화막(456)위에 일정두께가 되도록 도전막, 예컨대 불순물이 도우핑된 다결정 실리콘막을 형성한다. 도전막은 5000Å 내지 12000Å 정도의 두께로 형성한다. 다음에 도전막을 패터닝하여 스토리지 전극(470)을 형성한다.
도12를 참고하면, 층간 절연막(456)을 선택적으로 제거하여 언더컷을 형성하여 스토리지 전극 구조를 완성한다. 이 때, 식각 저지막(454)이 제2절연막(452)이 손상되는 것을 방지한다.
본 발명에 따라 형성된 스토리지 전극은 어스펙트비가 큰 접촉창(460B)을 통해 셀 패드(417)와 접촉한다. 그러나, 종래 기술과는 달리, 접촉면의 폭(W2)이 넓기 때문에, 접촉 면저항의 증가에 따른 소자의 불량 발생 확률이 현저하게 감소한다.
본 발명은 불순물이 고농도로 도핑된 절연물의 습식 식각률이 저농도로 도핑된 절연물의 습식 식각률에 비해 크다는 점을 이용한다. 따라서, 불순물이 고농도로 도핑된 하부 절연막과 불순물이 저농도로 도핑된 상부 절연막으로 이루어진 절연막을 건식 식각 및 습식 식각 공정으로 식각하여 접촉창을 형성한다. 그 결과 접촉창 하단부의 폭을 종래의 접촉창에 비해 용이하게 넓힐 수 있어서, 접촉 면저항의 증가를 효과적으로 방지할 수 있다.

Claims (13)

  1. 하부 도전 부재가 형성되어 있는 반도체 기판을 제공하는 단계;
    상기 하부 도전 부재상에 불순물이 제1농도로 도우핑된 절연물을 사용하여 제1절연막을 형성하는 단계;
    상기 제1절연막상에 상기 불순물이 상기 제1농도보다 낮은 제2농도로 도우핑된 상기 절연물을 사용하여 제2절연막을 형성하는 단계;
    상기 제2절연막 및 제1절연막을 건식 식각하여 상기 하부 도전 부재를 노출시키는 접촉창(contact window)을 개구(opening)하는 단계;
    상기 접촉창이 형성되어 있는 상기 제2절연막 및 제1절연막을 습식 식각하여 상기 하부 도전 부재의 노출 면적을 증가시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  2. 제1항에 있어서, 상기 불순물은 보론 및/또는 인을 포함하는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  3. 제2항에 있어서, 상기 절연물은 상기 불순물이 도우핑된 산화물인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  4. 제2항에 있어서, 상기 불순물이 도우핑된 산화물은 BSG, PSG 또는 BPSG인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  5. 제1항에 있어서, 상기 습식 식각 단계는 상기 제2절연막보다 상기 제1절연막의 습식 식각율이 커서, 상기 제1절연막내에 형성된 상기 접촉창의 폭이 상기 제2절연막내에 형성된 상기 접촉창의 폭보다 커지도록 하여 상기 하부 도전 부재의 노출 면적을 증가시키는 단계인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  6. 하부 도전 부재가 형성되어 있는 반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴이 형성된 결과물 전면에 불순물이 제1농도로 도우핑된 절연물을 사용하여 제1절연막을 형성하는 단계;
    상기 제1절연막상에 상기 불순물이 상기 제1농도보다 낮은 제2농도로 도우핑된 상기 절연물을 사용하여 제2절연막을 형성하는 단계;
    상기 제2절연막 및 제1절연막을 건식 식각하여 상기 하부 도전 부재를 노출시키는 접촉창(contact window)을 개구(opening)하는 단계;
    상기 접촉창이 형성되어 있는 상기 제2절연막 및 제1절연막을 습식 식각하여 상기 하부 도전 부재의 노출 면적을 증가시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  7. 제6항에 있어서, 상기 불순물은 보론 및/또는 인을 포함하는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  8. 제6항에 있어서, 상기 절연물은 상기 불순물이 도우핑된 산화물인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  9. 제8항에 있어서, 상기 불순물이 도우핑된 산화물은 BSG, PSG 또는 BPSG인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  10. 제6항에 있어서, 상기 제1절연막은 상기 층간 절연막의 두께보다 작은 두께로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  11. 제6항에 있어서, 습식 식각 단계는 상기 제2절연막보다 제1절연막의 습식 식각율이 커서, 상기 제1절연막내에 형성된 상기 접촉창의 폭이 상기 제2절연막내에 형성된 상기 접촉창의 폭보다 커지도록 하여 상기 하부 도전 부재의 노출 면적을 증가시키는 단계인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  12. 제6항에 있어서, 상기 제1절연막을 형성하는 단계전에 상기 도전막 패턴의 전면에 산화 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
  13. 제6항에 있어서, 상기 접촉창을 개구하는 단계전에 상기 제2절연막상에 식각 저지막 및 상기 접촉창을 매립하는 도전막 패턴에 언더컷을 형성하기 위한 층간 절연막을 형성하는 단계를 더 구비하고,
    상기 접촉창을 개구하는 단계는 상기 언더컷을 형성하기 위한 층간 절연막, 식각 저지막, 제2절연막, 및 제1절연막을 건식 식각하는 단계인 것을 특징으로 하는 반도체 장치의 접촉창의 제조 방법.
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