KR20000003590A

KR20000003590A - Esd소자가 구비된 반도체장치

Info

Publication number: KR20000003590A
Application number: KR1019980024850A
Authority: KR
Inventors: 이창혁
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-15

Abstract

본 발명은 ESD 소자가 구비된 반도체장치에 관한 것으로, CMOS 구조의 데이타 출력 드라이버의 반도체 집적회로의 ESD 보호회로에 있어서 PMOS의 Vcc 단자쪽에 n+ Vcc 픽업을 부팅 콘택 개념으로 p+에 인접하게 구조를 형성하여 Vss가 포지티브인 모드에서 PMOS에서 Vcc를 통하여 Vss로 가는 PNPN 패스의 저항을 극소화하여 메인 바이폴라(main bipolar)인 NMOS 트랜지스터를 보호함으로써 ESD 특성을 개선하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

ＥＳＤ 소자가 구비된 반도체장치

본 발명은 ESD 소자가 구비된 반도체장치에 관한 것으로서, 특히 CMOS 구조의 데이타 출력 드라이버의 반도체 집적회로의 ESD 보호회로에 있어서, PMOS의 Vcc쪽 단에 n+ Vcc 픽업을 부팅 콘택 개념으로 p+에 인접하게 구조를 형성하여 Vss가 포지티브인 모드에서 상기 PMOS의 Vcc를 통하여 Vss로 가는 PNPN 패스의 저항을 극소화하여 메인 바이폴라인 NMOS 트랜지스터를 보호하고, ESD 및 래치-업 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

일반적으로 반도체소자가 정전기 방전에 노출되었을 때 내부회로가 손상을 받게 되어 소자가 오동작하거나 신뢰성에 문제가 발생한다.

이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.

그래서 이를 해결하기 위해서는 정전기 방전 때 주입된 전하가 내부회로를 통하여 빠져나가기 전에 입력 단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있는 것이다.

도 1 에 도시된 종래기술 기술에 따른 CMOS 구조의 데이타 출력 드라이버를 ESD 보호회로로 사용하는 경우 도 2 에 도시된 바와 같이 Vss가 포지티브인 모드에서 Vcc를 통하여 Vss로 가는 PNPN 패스를 이용하여 메인 바이폴라인 NMOS 트랜지스터를 보호하는 점에 있어서 도 3 에 도시된 NMOS 구조보다는 ESD 내성 측면에서 유리하다.

그러나, 상기와 같은 종래기술에 따른 ESD 소자가 구비된 반도체장치는, n+ Vcc 픽업 까지의 n-웰 저항때문에 상기 PNPN 패스로의 전류가 줄어들어 ESD 내성이 약해지는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, Vss가 포지티브 모드에서 PMOS의 Vcc단자를 통하여 Vss단자로 통하는 PNPN 패스의 저항을 극소화하여 메인 바이폴라인 NMOS 트랜지스터를 보호하여 ESD 특성을 향상시키는 ESD 소자가 구비된 반도체장치를 제공하는데 그 목적이 있다.

도 1 내지 도 3 은 종래기술에 따른 CMOS 구조의 데이타 출력 드라이버를 ESD 소자로 사용하는 반도체장치의 회로도 및 단면도.

도 4 및 도 5 는 본 발명의 제1실시예에 따른 ESD 소자가 구비된 반도체장치의 단면도.

도 6 및 도 7 은 본 발명의 제2실시예에 따른 ESD 소자가 구비된 반도체장치의 단면도.

도 8 은 NMOS 필드 트랜지스터와 PMOS 필드 트랜지스터를 ESD 보호회로로 사용하는 반도체장치의 ESD 보호회로.

도 9 는 본 발명의 제3실시예에 따른 상기 도 8 의 PMOS 필드 트랜지스터의 단면도.

도 10 은 본 발명의 제4실시예에 따른 상기 도 8 의 NMOS 필드 트랜지스터의 단면도.

도 11 은 본 발명의 제5실시예에 따른 상기 도 8 의 NMOS 필드 트랜지스터의 단면도.

도 12 는 본 발명의 제6실시예에 따른 상기 도 8 의 PMOS 필드 트랜지스터의 단면도.

<도면의 주요부분에 대한 부호 설명>

10 : n+ Vcc 픽업 20 : p+ 확산층

30 : p+ Vss 픽업 40 : n+ 확산층

이상의 목적을 달성하기 위하여 본 발명에 따른 ESD 소자가 구비된 반도체장치는,

Vcc단자와 연결되어 있는 PMOS와 Vss단자와 연결되어 있는 NMOS가 구비된 CMOS 구조의 데이타 출력 드라이버가 구비되는 ESD 소자가 구비된 반도체장치에 있어서,

상기 Vcc단자와 접속되어 있는 p+ 확산층 사이에 n+ Vcc 픽업을 구비하는 것을 특징으로 한다.

또한, 이상의 목적을 달성하기 위하여 본 발명에 따른 ESD 소자가 구비된 반도체장치는,

Vcc단자와 연결되어 있는 PMOS 필드 트랜지스터와 Vss단자와 연결되어 있는 NMOS 필드 트랜지스터가 구비된 ESD 소자가 구비된 반도체장치에 있어서,

상기 Vcc단자와 접속되는 p+ 확산층 사이에 n+ Vcc 픽업이 구비되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 4 는 본 발명의 제1실시예에 따른 CMOS 구조의 데이타 출력 드라이버의 반도체 집적소자의 ESD 보호회로로서, PMOS의 Vcc 단자쪽에 n+ Vcc 픽업(10)이 부팅 콘택(butting contact)개념으로 p+확산층(20)과 인접하게 형성되어 있다. 이는 Vss가 포지티브인 모드에서 상기 Vcc 단자를 통하여 Vss단자로 가는 PNPN 패스의 저항을 극소화하여 메인 바이폴라인 NMOS 트랜지스터를 보호한다.

도 5 는 PMOS의 Vcc 단자쪽에 n+ Vcc 픽업(10)으로 p+확산층(20)이 고립되게 형성한다. 이는 상기 도 4 와 같은 효과를 갖는다.

도 6 은 본 발명의 제2실시예에 따른 CMOS구조의 데이타 출력 드라이버의 반도체 집적소자의 ESD 보호회로로서, NMOS의 Vss 단자쪽에 p+ Vss 픽업(30)이 부팅 콘택 개념으로 n+확산층(40)에 인접하게 형성되어 있다. 이때, NMOS에서 패드와 연결된 n+ 확산층으로 입력된 전류는 Vss 단자와 연결된 PMOS 의 n+확산층(40)에 인접한 p+ Vss픽업(30)을 통하여 흐르게 된다.

도 7 은 CMOS 구조의 데이타 출력 드라이버의 반도체 집적회로의 ESD 보호회로로서, NMOS의 Vss 단자쪽의 p+ Vss 픽업(30)은 n+확산층(40)으로 고립되도록 형성되어 있다.

도 8 은 NMOS 필드 트랜지스터와 PMOS 필드 트랜지스터를 ESD 보호회로로 사용하는 반도체 집적소자의 ESD 보호회로로서, Vcc단에 PMOS 필드 트랜지스터의 소오스영역과 게이트가 Vcc에 접지된 게이트 다이오드 트랜지스터(TR2)의 소오스영역이 병렬으로 연결되어 있고, 상기 PMOS 필드 트랜지스터와 게이트 다이오드 트랜지스터(TR2)의 드레인영역에 NMOS 필드 트랜지스터와 게이트 다이오드 트랜지스터(TR1)의 드레인영역이 각각 직렬으로 연결되어 있으며, 패드에 연결된 저항 R 이 상기 각 트랜지스터의 드레인영역에 연결되어 내부회로와 접속된다.

도 9 는 본 발명의 제3실시예에 따라 상기 도 8 과 같은 ESD 보호회로를 반도체 집적소자의 ESD 보호회로로 사용하는 경우로서, PMOS 필드 트랜지스터의 Vcc단자쪽에 n+ Vcc 픽업(10)을 부팅 콘택 개념으로 p+확산층(20)에 인접하게 형성되어 있다.

도 10 은 본 발명의 제4실시예에 따라 상기 도 8 과 같은 ESD 보호회로를 반도체 집적소자의 ESD 보호회로로 사용하는 경우로서, NMOS 필드 트랜지스터의 Vcc단자쪽에 n+ Vcc 픽업(10)이 p+확산층(20)에 고립되게 형성되어 있다.

도 11 은 본 발명의 제5실시예에 따라 상기 도 8 과 같은 ESD 보호회로를 반도체 집적소자의 ESD 보호회로로 사용하는 경우로서, NMOS 필드 트랜지스터의 Vss단자쪽에 p+ Vss 픽업(30)을 부팅 콘택 개념으로 n+확산층(40)에 인접하게 형성되어 있다.

도 12 는 본 발명의 제6실시예에 따라 상기 도 8 과 같은 ESD 보호회로를 반도체 집적소자의 ESD 보호회로로 사용하는 경우로서, NMOS 필드 트랜지스터의 Vss단자쪽에 p+ Vss 픽업(30)이 n+확산층(40)에 고립되게 형성되어 있다.

상기 제3실시예 내지 제6실시예는 상기 도 8 의 회로에서 R 또는 게이트 다이오드 트랜지스터(TR1) 또는 게이트 다이오드 트랜지스터(TR2) 가 없어도 도 9 내지 도 12 와 같이 실시될 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 ESD 소자가 구비된 반도체장치는, CMOS 구조의 데이타 출력 드라이버의 반도체 집적회로의 ESD 보호회로에 있어서 PMOS의 Vcc 단자쪽에 n+ Vcc 픽업을 부팅 콘택 개념으로 p+에 인접하게 구조를 형성하여 Vss가 포지티브인 모드에서 PMOS에서 Vcc를 통하여 Vss로 가는 PNPN 패스의 저항을 극소화하여 메인 바이폴라인 NMOS 트랜지스터를 보호함으로써 ESD 특성을 개선하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims

Vcc단자와 연결되어 있는 PMOS와 Vss단자와 연결되어 있는 NMOS가 구비된 CMOS 구조의 데이타 출력 드라이버가 구비되는 ESD 소자가 구비된 반도체장치에 있어서,

상기 Vcc단자와 접속되어 있는 p+ 확산층 사이에 n+ Vcc 픽업을 구비하는 ESD 소자가 구비된 반도체장치.
제 1 항에 있어서,

상기 Vcc단자와 접속되어 있는 n+ Vcc 픽업은 p+ 확산층으로 고립시키는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 1 항에 있어서,

상기 Vss 단자와 접속되어 있는 n+ 확산층 사이에 p+ Vss 픽업이 구비되는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 1 항에 있어서,

상기 Vss단자와 접속되어 있는 p+ Vss 픽업은 n+ 확산층으로 고립시키는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
Vcc단자와 연결되어 있는 PMOS 필드 트랜지스터와 Vss단자와 연결되어 있는 NMOS 필드 트랜지스터가 구비된 ESD 소자가 구비된 반도체장치에 있어서,

상기 Vcc단자와 접속되는 p+ 확산층 사이에 n+ Vcc 픽업이 구비되는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 5 항에 있어서,

상기 Vcc단자와 접속되는 n+ Vcc 픽업은 p+ 확산층으로 고립시키는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 5 항에 있어서,

상기 Vss단자와 접속되는 n+ 확산층 사이에 p+ Vss 픽업이 구비되는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 5 항에 있어서,

상기 Vss단자와 접속되는 p+ Vcc 픽업은 n+ 확산층으로 고립시키는 것을 특징으로 하는 ESD 소자가 구비된 반도체장치.
제 5 항 내지 8 항에 있어서,

상기 ESD 소자는 입력 패드저항 R, 게이트 다이오드 트랜지스터인 TR1 또는 TR2 로 이루어지는 군에서 하나 또는 이들의 조합으로 구성되는 ESD 보호회로가 구비되는 ESD 소자가 구비된 반도체장치.