KR19990065079A

KR19990065079A - Capacitor Manufacturing Method of Semiconductor Device

Info

Publication number: KR19990065079A
Application number: KR1019980000158A
Authority: KR
Inventors: 홍석구
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 1999-08-05

Abstract

반도체 장치의 캐패시터 제조 방법이 개시되어 있다. 반도체 기판의 상부에 제1 절연층, 식각 저지층, 제2 절연층, 제1 도전층 및 제3 절연층을 순차적으로 증착한다. 상기 제3 절연층, 제1 도전층, 제2 절연층, 식각 저지층 및 제1 절연층을 식각하여 기판의 도전성 부위와 캐패시터의 스토리지 전극을 접속시키기 위한 콘택홀을 형성한다. 결과물의 상부에 제2 도전층을 증착한 후, 상기 제2 도전층, 제3 절연층 및 제1 도전층을 패터닝한다. 결과물의 상부에 제3 도전층을 증착하고 이를 이방성 식각하여 패터닝된 제1 도전층, 제3 절연층 및 제2 도전층의 측벽에 도전성 스페이서를 형성한다. 상기 제3 절연층을 습식 식각 방법으로 제거함으로써, 제1 도전층, 제2 도전층 및 도전성 스페이서로 구성되며 그 가운데에 공간을 갖는 캐패시터의 스토리지 전극을 형성한다. 결과물의 상부에 캐패시터의 유전체막 및 플레이트 전극을 순차적으로 형성한다. 스토리지 전극의 외면뿐만 아니라 상기 공간을 형성하는 표면까지 유효 캐패시터 면적으로 사용할 수 있으므로, 최소한의 면적에서 최대한의 캐패시턴스를 확보할 수 있다.A method of manufacturing a capacitor of a semiconductor device is disclosed. A first insulating layer, an etch stop layer, a second insulating layer, a first conductive layer, and a third insulating layer are sequentially deposited on the semiconductor substrate. The third insulating layer, the first conductive layer, the second insulating layer, the etch stop layer, and the first insulating layer are etched to form a contact hole for connecting the conductive portion of the substrate and the storage electrode of the capacitor. After depositing a second conductive layer on top of the resultant, the second conductive layer, the third insulating layer and the first conductive layer are patterned. A third conductive layer is deposited on the resultant and anisotropically etched to form conductive spacers on sidewalls of the patterned first conductive layer, the third insulating layer, and the second conductive layer. By removing the third insulating layer by a wet etching method, a storage electrode of a capacitor including a first conductive layer, a second conductive layer, and a conductive spacer having a space therein is formed. The dielectric film and the plate electrode of the capacitor are sequentially formed on the resultant. Since not only the outer surface of the storage electrode but also the surface forming the space can be used as the effective capacitor area, it is possible to secure the maximum capacitance in the smallest area.

Description

Capacitor Manufacturing Method of Semiconductor Device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 최소한의 면적에서 최대한의 캐패시턴스를 확보할 수 있는 반도체 장치의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device capable of securing a maximum capacitance in a minimum area.

다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 소자는 정보의 독출과 저장을 위해 큰 정전 용량을 가져야 하는데, 소자의 집적도가 증가함에 따라 메모리 셀의 면적이 줄어들게 되어 작은 면적내에서 보다 큰 캐패시턴스를 얻기 위한 방법들이 요구되고 있다. 이러한 방법은 보통 다음의 3가지로 나뉘어지는데, 유전막의 두께를 감소시키는 방법, 유전 상수가 큰 물질을 사용하는 방법, 및 스토리지 전극의 유효 면적을 증가시키는 방법이 그것이다.Dynamic random access memory (DRAM) devices must have large capacitances for reading and storing information. As the density of devices increases, the area of memory cells decreases, resulting in greater capacitance within a smaller area. Methods to get there are required. These methods are generally divided into three methods: reducing the thickness of the dielectric film, using a material having a large dielectric constant, and increasing the effective area of the storage electrode.

이 중에서 첫 번째 방법은, 유전막의 두께가 100Å 이하일 때 F-N 터널링(Fowler-Nordheim tunneling)에 의해 발생하는 전류로 인하여 신뢰성이 저하되기 때문에 대용량의 메모리 소자에 적용하기가 힘들다.The first method is difficult to apply to a large-capacity memory device because the reliability is degraded due to the current generated by F-N tunneling when the thickness of the dielectric film is 100 Å or less.

두 번째 방법으로는, 큰 종횡비(aspect ratio)를 갖는 3차원 메모리 셀 구조에 대해 우수한 단차 도포성을 갖는 오산화탄탈륨(Ta₂O₅)을 사용하는 것에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 오산화탄탈륨은 박막 상태에서 누설 전류가 크고 파괴 전압이 작기 때문에 현재로서는 제품에 적용하기가 어렵다.As a second method, researches on the use of tantalum pentoxide (Ta ₂ O ₅ ), which has excellent step coatability, for a three-dimensional memory cell structure having a large aspect ratio have been widely conducted. However, the tantalum pentoxide is difficult to apply to a product at present because of a large leakage current and a small breakdown voltage in a thin film state.

이에 따라, 세 번째 방법이 현재까지 가장 많은 개발이 이루어지고 있다. 통상, 약 0.25μm의 디자인 룰(design rule)을 가지는 256Mb급 DRAM에 있어서는, 일반적인 2차원 구조의 스택형(stacked) 메모리 셀을 사용한다면 오산화탄탈륨(Ta₂O₅)과 같은 고유전율 물질을 사용해도 충분한 캐패시턴스를 얻기가 힘들기 때문에 3차원 구조의 스택형 캐패시터를 제안하여 셀 캐패시턴스의 증가를 도모하고 있다.Accordingly, the third method is the most developed to date. In general, for a 256 Mb class DRAM having a design rule of about 0.25 μm, a high-k dielectric material such as tantalum pentoxide (Ta ₂ O ₅ ) may be used if a typical two-dimensional stacked memory cell is used. In addition, since it is difficult to obtain sufficient capacitance, a stack-type capacitor having a three-dimensional structure is proposed to increase the cell capacitance.

따라서, 본 발명의 목적은 새로운 구조의 3차원 스택형 캐패시터를 제조하여 최소한의 면적에서 최대한의 캐패시턴스를 확보할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device capable of securing a maximum capacitance in a minimum area by manufacturing a three-dimensional stacked capacitor of a new structure.

도 1 내지 도 6은 본 발명에 의한 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 102 : 필드 산화막100 semiconductor substrate 102 field oxide film

104 : 게이트 산화막 106 : 게이트 전극104: gate oxide film 106: gate electrode

108 : 게이트 캡핑층 110 : 제1 절연층108: gate capping layer 110: first insulating layer

112 : 식각 저지층 114 : 제2 절연층112: etch stop layer 114: second insulating layer

116 : 제1 도전층 118 : 제3 절연층116: first conductive layer 118: third insulating layer

119 : 콘택홀 120 : 제2 도전층119 contact hole 120 second conductive layer

122 : 도전성 스페이서 124 : 유전체막122 conductive spacer 124 dielectric film

126 : 플레이트 전극126: plate electrode

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층, 식각 저지층, 제2 절연층, 제1 도전층 및 제3 절연층을 순차적으로 증착하는 단계; 상기 제3 절연층, 제1 도전층, 제2 절연층, 식각 저지층 및 제1 절연층을 식각하여 상기 기판의 도전성 부위와 캐패시터의 스토리지 전극을 접속시키기 위한 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물의 상부에 제2 도전층을 증착한 후, 상기 제2 도전층, 제3 절연층 및 제1 도전층을 패터닝하는 단계; 상기 결과물의 상부에 제3 도전층을 증착하고 이를 이방성 식각하여 상기 패터닝된 제1 도전층, 제3 절연층 및 제2 도전층의 측벽에 도전성 스페이서를 형성하는 단계; 상기 제3 절연층을 습식 식각 방법으로 제거함으로써, 상기 제1 도전층, 제2 도전층 및 도전성 스페이서로 구성되며 그 가운데에 공간을 갖는 캐패시터의 스토리지 전극을 형성하는 단계; 그리고 상기 결과물의 상부에 캐패시터의 유전체막 및 플레이트 전극을 순차적으로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially depositing a first insulating layer, an etch stop layer, a second insulating layer, a first conductive layer and a third insulating layer on the semiconductor substrate; Etching the third insulating layer, the first conductive layer, the second insulating layer, the etch stop layer, and the first insulating layer to form a contact hole for connecting the conductive portion of the substrate to the storage electrode of the capacitor; Depositing a second conductive layer on an upper portion of the resultant product in which the contact hole is formed, and then patterning the second conductive layer, the third insulating layer, and the first conductive layer; Depositing a third conductive layer on top of the resultant and anisotropically etching it to form conductive spacers on sidewalls of the patterned first conductive layer, third insulating layer and second conductive layer; Removing the third insulating layer by a wet etching method to form a storage electrode of a capacitor including the first conductive layer, the second conductive layer, and the conductive spacer and having a space therein; And sequentially forming a dielectric film and a plate electrode of the capacitor on top of the resultant.

바람직하게는, 상기 제2 도전층, 제3 절연층 및 제1 도전층을 패터닝할 때 상기 제2 절연층의 일부가 식각된다.Preferably, a portion of the second insulating layer is etched when patterning the second conductive layer, the third insulating layer and the first conductive layer.

바람직하게는, 상기 제3 절연층을 습식 식각 방법으로 제거할 때 상기 제2 절연층이 언더컷(undercut)된다.Preferably, when the third insulating layer is removed by a wet etching method, the second insulating layer is undercut.

바람직하게는, 상기 제1 절연층, 제2 절연층 및 제3 절연층은 산화물로 형성한다.Preferably, the first insulating layer, the second insulating layer and the third insulating layer are formed of an oxide.

바람직하게는, 상기 식각 저지층은 임의의 습식 식각 공정에 대해 상기 제2 절연층을 구성하는 물질과의 식각 선택비(etch selectivity)가 높은 물질로 형성하며, 더욱 바람직하게는 질화 산화물(SiON)로 형성한다.Preferably, the etch stop layer is formed of a material having a high etch selectivity with a material constituting the second insulating layer for any wet etching process, and more preferably, silicon nitride (SiON) To form.

상술한 바와 같이 본 발명에 의하면, 그 가운데에 공간을 갖는 스토리지 전극을 형성함으로써, 상기 스토리지 전극의 외면뿐만 아니라 상기 공간을 형성하는 표면까지 유효 캐패시터 면적으로 사용한다. 따라서, 최소한의 면적에서 최대한의 캐패시턴스를 확보할 수 있다.According to the present invention as described above, by forming a storage electrode having a space therein, not only the outer surface of the storage electrode but also the surface forming the space is used as the effective capacitor area. Therefore, maximum capacitance can be secured in the minimum area.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 6은 본 발명에 의한 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들로서, 각각의 b도는 대응되는 각각의 a도에 대한 수직 방향의 단면도이다. 즉, 각 a도는 비트라인 방향에 따른 단면도이고, 각 b도는 워드라인 방향에 따른 단면도이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention, each of which is a cross-sectional view in the vertical direction with respect to each of the corresponding a views. That is, each a degree is a cross section along the bit line direction, and each b degree is a cross section along the word line direction.

도 1은 제1 절연층(110), 식각 저지층(112), 제2 절연층(114), 제1 도전층(116) 및 제3 절연층(116)을 형성하는 단계를 도시한다. 먼저, 반도체 기판(100)의 상부에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정이나 변형된 LOCOS 공정에 의해 필드 산화막(102)을 형성함으로써, 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다.1 illustrates a step of forming a first insulating layer 110, an etch stop layer 112, a second insulating layer 114, a first conductive layer 116, and a third insulating layer 116. First, by forming a field oxide film 102 on the semiconductor substrate 100 by a conventional device isolation process, for example, a local oxidation of silicon (LOCOS) process or a modified LOCOS process, the substrate 100 is formed. Is divided into an active region and a device isolation region.

이어서, 상기 기판(100)의 활성 영역의 상부에 게이트 산화막(104), 게이트 전극(106) 및 소오스/드레인 영역(도시하지 않음)으로 이루어진 트랜지스터를 형성한다. 바람직하게는, 상기 게이트 전극(106)의 상부에 절연 물질로 이루어진 게이트 캡핑층(108)을 형성한다.Subsequently, a transistor including a gate oxide film 104, a gate electrode 106, and a source / drain region (not shown) is formed on the active region of the substrate 100. Preferably, the gate capping layer 108 formed of an insulating material is formed on the gate electrode 106.

다음에, 상기 트랜지스터가 형성된 기판(100)의 전면에 제1 절연층(110)으로서, 예컨대 BPSG(borophosphosilicate glass)를 도포하고 이를 리플로우(reflow)시켜 그 표면을 평탄화시킨다. 그리고, 상기 평탄화된 제1 절연층(110)의 상부에 식각 저지층(etch stop layer)(112) 및 제2 절연층(114)을 순차적으로 형성한다. 바람직하게는, 상기 식각 저지층(112)은 임의의 습식 식각 공정에 대해 상기 제2 절연층(114)을 구성하는 물질과의 식각 선택비가 높은 절연 물질로 형성하며, 더욱 바람직하게는 상기 식각 저지층(112)은 질화 산화물(SiON)로 형성하고 상기 제2 절연층(114)은 산화물로 형성한다. 상기 식각 저지층(112)은 후속하는 습식 식각 공정에서 상기 제2 절연층(114)이 언더컷될 때 트랜지스터의 소오스 영역과 캐패시터의 스토리지 전극을 접속시키는 콘택 영역이 식각되는 것을 방지하는 역할을 한다.Next, for example, BPSG (borophosphosilicate glass) is coated on the entire surface of the substrate 100 on which the transistor is formed, and then reflowed to planarize the surface thereof. An etch stop layer 112 and a second insulating layer 114 are sequentially formed on the planarized first insulating layer 110. Preferably, the etch stop layer 112 is formed of an insulating material having a high etching selectivity with respect to a material constituting the second insulating layer 114 for any wet etching process, and more preferably, the etch stop layer. The layer 112 is formed of oxide nitride (SiON) and the second insulating layer 114 is formed of oxide. The etch stop layer 112 serves to prevent the contact region connecting the source region of the transistor and the storage electrode of the capacitor from being etched when the second insulating layer 114 is undercut in a subsequent wet etching process.

이어서, 상기 제2 절연층(114)의 상부에 제1 도전층(116)으로서, 예컨대 불순물이 도핑된 폴리실리콘층을 증착한 후, 상기 제1 도전층(116)의 상부에 절연 물질, 예컨대 산화물을 증착하여 제3 절연층(118)을 형성한다.Next, a polysilicon layer doped with, for example, an impurity doped as a first conductive layer 116 is deposited on the second insulating layer 114, and then an insulating material, for example, is formed on the first conductive layer 116. An oxide is deposited to form the third insulating layer 118.

도 2는 콘택홀(119) 및 제2 도전층(120)을 형성하는 단계를 도시한다. 상기와 같이 제3 절연층(118)을 형성한 후, 사진식각 공정을 통해 상기 제3 절연층(118), 제1 도전층(116), 제2 절연층(114), 식각 저지층(112) 및 제1 절연층(110)을 차례로 식각하여 트랜지스터의 소오스 영역을 노출시키는 콘택홀(119)을 형성한다. 이어서, 상기 결과물의 상부에 콘택홀(119)을 매립하면서 상기 제3 절연층(118)을 기준으로 일정한 두께를 갖도록 제2 도전층(120)을 형성한다. 바람직하게는, 상기 제2 도전층(120)은 불순물이 도핑된 폴리실리콘으로 형성한다.2 illustrates a step of forming the contact hole 119 and the second conductive layer 120. After the third insulating layer 118 is formed as described above, the third insulating layer 118, the first conductive layer 116, the second insulating layer 114, and the etch stop layer 112 are formed through a photolithography process. ) And the first insulating layer 110 are sequentially etched to form a contact hole 119 exposing the source region of the transistor. Subsequently, the second conductive layer 120 is formed to have a predetermined thickness with respect to the third insulating layer 118 while filling the contact hole 119 in the upper portion of the resultant. Preferably, the second conductive layer 120 is formed of polysilicon doped with impurities.

도 3a 및 도 3b는 사진식각 공정을 통해 상기 제2 도전층(120), 제3 절연층(118) 및 제1 도전층(116)을 패터닝하는 단계를 도시한다. 이때, 상기 제2 절연층(114)의 일부가 식각된다.3A and 3B illustrate patterning the second conductive layer 120, the third insulating layer 118, and the first conductive layer 116 through a photolithography process. At this time, part of the second insulating layer 114 is etched.

도 4a 및 도 4b는 도전성 스페이서(122)를 형성하는 단계를 도시한다. 상기와 같이 제2 도전층(120), 제3 절연층(118) 및 제1 도전층(116)이 패터닝된 결과물의 상부에 제3 도전층을 증착한 후, 상기 제3 도전층을 전면 이방성 식각하여 상기 패터닝된 제1 도전층(116), 제3 절연층(118) 및 제2 도전층(120)의 측벽에 도전성 스페이서(122)를 형성한다.4A and 4B illustrate forming conductive spacers 122. As described above, after the third conductive layer is deposited on the resultant patterned pattern of the second conductive layer 120, the third insulating layer 118, and the first conductive layer 116, the third conductive layer is completely anisotropic. Etching forms conductive spacers 122 on sidewalls of the patterned first conductive layer 116, the third insulating layer 118, and the second conductive layer 120.

도 5a 및 도 5b는 제3 절연층(118)을 제거하는 단계를 도시한다. 상기와 같이 도전성 스페이서(122)를 형성한 후, 습식 식각 방법에 의해 상기 제3 절연층(118)을 제거한다. 그 결과, 상기 제1 도전층(116), 제2 도전층(120) 및 도전성 스페이서(122)로 구성되며 그 가운데에 공간(A)을 갖는 캐패시터의 스토리지 전극이 형성된다. 따라서, 상기 스토리지 전극의 외면뿐만 아니라 상기 공간(A)을 형성하는 표면까지 유효 캐패시터 면적으로 이용할 수 있다.5A and 5B illustrate removing the third insulating layer 118. After forming the conductive spacer 122 as described above, the third insulating layer 118 is removed by a wet etching method. As a result, the storage electrode of the capacitor which consists of the said 1st conductive layer 116, the 2nd conductive layer 120, and the conductive spacer 122, and has the space A in the center is formed. Therefore, not only the outer surface of the storage electrode but also the surface forming the space A can be used as the effective capacitor area.

여기서, 상기 제3 절연층(118)을 습식 식각으로 제거할 때 스토리지 전극의 하부에 위치한 제2 절연층(114)이 언더컷되며, 상기 식각 저지층(112)은 그 하부의 제1 절연층(110)이 식각되는 것을 방지한다. 따라서, 상기와 같이 제2 절연층(114)이 언더컷됨에 따라, 상기 스토리지 전극의 하부면까지 유효 캐패시터 면적으로 사용할 수 있게 된다.Here, when the third insulating layer 118 is removed by wet etching, the second insulating layer 114 under the storage electrode is undercut, and the etch stop layer 112 is formed under the first insulating layer ( 110 is prevented from being etched. Therefore, as the second insulating layer 114 is undercut as described above, the effective capacitor area can be used up to the lower surface of the storage electrode.

도 6a 및 도 6b는 유전체막(124) 및 플레이트 전극(126)을 형성하는 단계를 도시한다. 상기와 같이 스토리지 전극을 형성한 후, 그 상부에 캐패시터의 유전체막(124)으로서, 예컨대 ONO(oxide/nitride/oxide)막 또는 오산화탄탈륨(Ta₂O₅)막을 형성한다. 상기 유전체막(124)은 스토리지 전극의 가운데에 있는 공간에도 형성될 뿐만 아니라, 제2 절연층(114)이 언더컷된 부분에도 형성된다.6A and 6B illustrate forming the dielectric film 124 and the plate electrode 126. After forming the storage electrode as described above, for example, an ONO (oxide / nitride / oxide) film or a tantalum pentoxide (Ta ₂ O ₅ ) film is formed as a dielectric film 124 of the capacitor thereon. The dielectric layer 124 is formed not only in the space in the middle of the storage electrode, but also in the portion where the second insulating layer 114 is undercut.

다음에, 상기 유전체막(124)의 상부에 제4 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘층을 증착한 후, 상기 제4 도전층을 사진식각 공정으로 패터닝하여 플레이트 전극(126)을 형성한다. 그 결과, 스토리지 전극(116,120,122), 유전체막(124) 및 플레이트 전극(126)을 구비한 스택형 캐패시터가 완성된다.Next, after depositing a polysilicon layer doped with, for example, an impurity, as a fourth conductive layer on the dielectric layer 124, the fourth conductive layer is patterned by a photolithography process to form a plate electrode 126. do. As a result, a stacked capacitor including the storage electrodes 116, 120, and 122, the dielectric film 124, and the plate electrode 126 is completed.

상술한 바와 같이 본 발명에 따른 반도체 장치의 캐패시터 제조 방법에 의하면, 그 가운데에 공간을 갖는 스토리지 전극을 형성함으로써, 상기 스토리지 전극의 외면뿐만 아니라 상기 공간을 형성하는 표면까지 유효 캐패시터 면적으로 사용한다. 따라서, 최소한의 면적에서 최대한의 캐패시턴스를 확보할 수 있다.As described above, according to the method of manufacturing a capacitor of a semiconductor device according to the present invention, by forming a storage electrode having a space therein, not only the outer surface of the storage electrode but also the surface forming the space is used as the effective capacitor area. Therefore, maximum capacitance can be secured in the minimum area.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

Sequentially depositing a first insulating layer, an etch stop layer, a second insulating layer, a first conductive layer, and a third insulating layer on the semiconductor substrate;

Etching the third insulating layer, the first conductive layer, the second insulating layer, the etch stop layer, and the first insulating layer to form a contact hole for connecting the conductive portion of the substrate to the storage electrode of the capacitor;

Depositing a second conductive layer on an upper portion of the resultant product in which the contact hole is formed, and then patterning the second conductive layer, the third insulating layer, and the first conductive layer;

Depositing a third conductive layer on top of the resultant and anisotropically etching it to form conductive spacers on sidewalls of the patterned first conductive layer, third insulating layer and second conductive layer;

Removing the third insulating layer by a wet etching method to form a storage electrode of a capacitor including the first conductive layer, the second conductive layer, and the conductive spacer and having a space therein; And

And sequentially forming a dielectric film and a plate electrode of the capacitor on top of the resultant product.

The method of claim 1, wherein a portion of the second insulating layer is etched when the second conductive layer, the third insulating layer, and the first conductive layer are patterned.

The method of claim 1, wherein the second insulating layer is undercut when the third insulating layer is removed by a wet etching method.

The method of claim 1, wherein the first insulating layer, the second insulating layer, and the third insulating layer are formed of an oxide.

The method of claim 1, wherein the etch stop layer is formed of a material having a high etching selectivity with respect to a material constituting the second insulating layer for any wet etching process.

The method of claim 5, wherein the etch stop layer is formed of oxide nitride (SiON).