KR0183742B1 - Contact Forming Method of Semiconductor Device - Google Patents
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Abstract
신규한 반도체 메모리장치의 제조방법이 개시되어 있다. 소오스/드레인 영역 및 게이트전극을 구비한 트랜지스터 및 상기 소오스/드레인 영역의 일부에 접속되는 제1도전층이 형성되어 있는 반도체기판 전면에 평탄화층 및 제1절연층을 차례로 형성한 후, 사진식각 공정으로 이방성 식각하여 제1도전층 및 소오스/드레인 영역의 일부분을 노출시키는 비트라인 콘택과 커패시터 콘택을 동시에 형성한다. 결과물 상에 제2도전층 및 제2절연층을 차례로 형성한 후, 사진식각 공정으로 패터닝하여 비트라인을 형성한다. 결과물 상에 제3도전층을 형성한 후, 사진식각 공정으로 패터닝하여 커패시터의 스토리지전극을 형성한다. 공정을 단순화시킬 뿐만 아니라, 셀 커패시턴스의 감소없이 콘택불량을 억제할 수 있다.A novel method of manufacturing a semiconductor memory device is disclosed. After forming a planarization layer and a first insulating layer on the entire surface of the semiconductor substrate having a transistor having a source / drain region and a gate electrode and a first conductive layer connected to a portion of the source / drain region, a photolithography process Anisotropic etching is performed to simultaneously form a bit line contact and a capacitor contact exposing a portion of the first conductive layer and the source / drain region. The second conductive layer and the second insulating layer are sequentially formed on the resultant, and then patterned by photolithography to form bit lines. After forming the third conductive layer on the resultant, it is patterned by a photolithography process to form a storage electrode of the capacitor. In addition to simplifying the process, contact failures can be suppressed without reducing cell capacitance.
Description
제1a도 내지 제1d도는 종래의 COB 구조에 따른 커패시터의 제조방법을 설명하기 위한 단면도들.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor according to a conventional COB structure.
제2a도 내지 제2f도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention.
제3a도 및 제3b도는 본 발명의 제2 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a second embodiment of the present invention.
제4도는 본 발명에 의해 제조된 커패시터의 평면도.4 is a plan view of a capacitor manufactured by the present invention.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 공정 단순화를 도모하고 셀 커패시턴스의 감소없이 콘택불량을 억제할 수 있는 반도체장치의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for forming a contact in a semiconductor device capable of simplifying the process and suppressing contact failure without reducing cell capacitance.
반도체 메모리장치, 특히 DRAM(Dynamic Random Access Memory)에 있어서, 고집적화와 함께 메모리셀의 면적이 감소함에 따라 셀 커패시턴스의 감소가 큰 문제점으로 부상하고 있다. 셀 커패시턴스의 감소는 메모리셀의 독출능력을 저하시키고, 소프트 에러율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 한다. 따라서, 반도체 메모리장치의 고집적화를 위한 셀 커패시터 구조에 대한 연구가 활발하게 진행되고 있다.BACKGROUND OF THE INVENTION In semiconductor memory devices, particularly DRAM (Dynamic Random Access Memory), as the area of memory cells decreases with high integration, a decrease in cell capacitance has emerged as a big problem. Reduction of cell capacitance not only decreases the readability of the memory cell, increases the soft error rate, but also makes it difficult to operate the device at low voltage, resulting in excessive power consumption during operation. Therefore, research on cell capacitor structures for high integration of semiconductor memory devices has been actively conducted.
통상, 0.3㎛2이하의 메모리셀 면적을 갖는 1기가비트(Gb)급 DRAM에 있어서, 일반적인 2차원적인 스택형 메모리셀을 사용한다면 오산화탄탈륨(Ta2O5)과 같은 고유전율의 물질을 사용하더라도 충분한 셀 커패시턴스를 얻기가 어렵게 때문에 3차원적 구조의 스택형 커패시터를 제안하여 셀 커패시턴스의 향상을 도모하고 있다.Generally, in a 1 gigabit (Gb) class DRAM having a memory cell area of 0.3 μm 2 or less, even if a general two-dimensional stacked memory cell is used, a material having a high dielectric constant such as tantalum pentoxide (Ta 2 O 5 ) is used. Since it is difficult to obtain sufficient cell capacitance, a stacked capacitor having a three-dimensional structure is proposed to improve cell capacitance.
상기와 같은 3차원적 스택형 커패시터 구조에 있어서, 특히 원통구조는 원통의 외면 뿐만 아니라 내면까지 유효 커패시터 면적으로 이용할 수 있어 256Mb급 메모리셀이나 그 이상으로 고집적화되는 메모리셀에 적합한 구조로 채택되고 있다. 특히, 공정상 원통의 높이를 증가시키기에 용이한 COB(Capicitor Over Bitline) 구조, 즉 비트라인의 형성 후에 커패시터를 형성시킨 구조를 적용하고 있다.In the three-dimensional stacked capacitor structure as described above, the cylindrical structure is particularly suitable for a memory cell that is highly integrated with 256 Mb or more because it can be used as an effective capacitor area as well as the outer surface of the cylinder. . In particular, a COB (Capicitor Over Bitline) structure, which is easy to increase the height of the cylinder in the process, that is, a structure in which a capacitor is formed after the formation of the bit line is applied.
제1a도 내지 제1h도는 종래의 COB 구조에 따른 커패시터의 제조방법을 설명하기 위한 단면도들이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a capacitor according to a conventional COB structure.
제1a도를 참조하면, 활성영역 및 비활성영역(52)으로 구분된 반도체기판(1)의 상기 활성영역에 소오스/드레인 영역(2) 및 게이트전극(3)을 구비한 트랜지스터들이 형성되어 있다. 이때, 각각의 게이트전극(3)은 후 속의 콘택공정에서 셀프-얼라인(self-align)을 목적으로 실리콘질화막(4)으로 캡핑되어 있다. 이어서, 상기 트랜지스터 제조공정에 의해 형성된 기판(1)의 단차를 평탄화시킬 목적으로 제1평탄화층(5), 예컨대 O3-TEOS(Tetraethylsilicate)층을 2000∼4000Å 두께로 형성한 후, 그 위에 포토레지스트 패턴(6)을 형성한다. 다음에, 상기 포토레지스트 패턴(6)을 식각마스크로 하여 상기 제1평탄화층(5)을 부분적으로 이방성 식각함으로써, 상기 소오스/드레인 영역(2)의 일부분을 노출시키는 패드콘택(7)을 형성한다.Referring to FIG. 1A, transistors including a source / drain region 2 and a gate electrode 3 are formed in the active region of the semiconductor substrate 1 divided into an active region and an inactive region 52. At this time, each gate electrode 3 is capped by the silicon nitride film 4 for the purpose of self-alignment in a subsequent contact process. Subsequently, a first planarization layer 5, for example, an O 3 -TEOS (Tetraethylsilicate) layer, is formed to have a thickness of 2000 to 4000 GPa for the purpose of flattening the level difference of the substrate 1 formed by the transistor manufacturing process. The resist pattern 6 is formed. Next, by partially anisotropically etching the first planarization layer 5 using the photoresist pattern 6 as an etching mask, a pad contact 7 exposing a portion of the source / drain region 2 is formed. do.
제1b도는 참조하면, 상기 포토레지스트 패턴(6)을 제거한 후, 결과물 전면에 제1도전층(8), 예컨대 불순물이 도우프된 폴리실리콘층을 1500∼3000Å 두께로 형성한다. 이어서, 상기 제1도전층(8) 상에 포토레지스트 패턴(9)을 형성한 후, 이를 식각마스크로 하여 제1도전층(8)을 패터닝한다.Referring to FIG. 1B, after the photoresist pattern 6 is removed, a first conductive layer 8, for example, a polysilicon layer doped with impurities, is formed on the entire surface of the resultant to a thickness of 1500 to 3000 GPa. Subsequently, after the photoresist pattern 9 is formed on the first conductive layer 8, the first conductive layer 8 is patterned using this as an etching mask.
제1c도를 참조하면, 상기 결과물에 제2평탄화층(10, 예컨대 O3-TEOS층을 2000∼4000Å 두께로 형성한 후, 사진식각 공정으로 제1도전층(8)의 일부를 노출시키는 비트라인 콘택을 형성한다. 이어서, 제2도전층(13)과 제1절연층(14)을 순차적으로 적층한 후 패터닝하여 비트라인을 형성하다. 다음에, 상기 결과물에 제2절연층을 증착한 후 이방성식각하여 상기 제2도전층(13)의 측벽에 스페이서(16)를 형성한다.Referring to FIG. 1C, after forming a second planarization layer 10 (eg, an O 3 -TEOS layer having a thickness of 2000 to 4000 microns) in the resultant, a bit for exposing a part of the first conductive layer 8 by a photolithography process. Next, the second conductive layer 13 and the first insulating layer 14 are sequentially stacked and patterned to form a bit line, and then a second insulating layer is deposited on the resultant. After anisotropic etching, spacers 16 are formed on sidewalls of the second conductive layer 13.
제1d도를 참조하면, 상기 결과물에 제3평탄화층(17)과 제3절연층(50)을 순차적으로 형성한 후, 사진식각 공정으로 소오스/드레인 영역(2)에 접속되는 커패시터 콘택을 형성한다. 이어서, 상기 결과물 상에 제3도전층을 증착한 후 패터닝하여 커패시터의 스토리지전극을 형성한다. 이후는 통상적인 공정으로 유전막 및 플레이트전극을 형성함으로써 셀 커패시터를 완성한다.Referring to FIG. 1D, a third planarization layer 17 and a third insulating layer 50 are sequentially formed on the resultant, and then a capacitor contact connected to the source / drain region 2 is formed by a photolithography process. do. Subsequently, a third conductive layer is deposited on the resultant and then patterned to form a storage electrode of the capacitor. After that, the cell capacitor is completed by forming a dielectric film and a plate electrode in a conventional process.
상술한 종래의 COB 구조에 따른 커패시터의 제조방법에 의해 야기되는 문제점들을 살펴보면, 커패시터의 스토리지전극(20)과 트랜지스터의 소오스/드레인 영역(2)을 접촉시키기 위한 커패시터 콘택의 형성시, 콘택의 수평길이에 대한 수직길이의 비를 나타내는 어스펙트비(aspect ratio)가 증가함에 따라 콘택형성을 위한 식각이 불충분하게 된다. 또한, 사진공정의 미스얼라인 등에 의해 비트라인(13)과 게이트전극(3)에 셀프얼라인 콘택을 형성시킨 실리콘질화물로 된 절연층들 중에서, 특히 비트라인(13)을 캡핑하고 있는 실리콘질화막(14, 16)이 식각됨으로써, 비트라인(13)과 스토리지전극(20)이 접촉되는 불량이 유발될 수 있다(제1d도의 A 영역부위).Looking at the problems caused by the capacitor manufacturing method according to the conventional COB structure described above, when forming a capacitor contact for contacting the storage electrode 20 of the capacitor and the source / drain region 2 of the transistor, the horizontal contact of the contact As the aspect ratio representing the ratio of the vertical length to the length increases, the etching for contact formation becomes insufficient. In addition, among the insulating layers made of silicon nitride in which self-aligned contacts are formed on the bit line 13 and the gate electrode 3 by misalignment or the like in a photolithography process, in particular, the silicon nitride film capping the bit line 13. Etchings 14 and 16 may cause defects in which the bit line 13 and the storage electrode 20 come into contact with each other (region A in FIG. 1d).
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하기 위한 것으로, 트랜지스터의 소오스/드레인 영역과 비트라인을 접촉시키기 위한 비트라인 콘택과 상기 소오스/드레인 영역과 커패시터를 접촉시키기 위한 커패시터 콘택을 동시에 형성하는 반도체 메모리장치의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-described problems of the conventional method, and includes a bit line contact for contacting a source / drain region and a bit line of a transistor and a capacitor contact for contacting the source / drain region and a capacitor. The present invention provides a method of manufacturing a semiconductor memory device to be formed at the same time.
상기 목적을 달성하기 위하여 본 발명은, 소오스/드레인 영역 및 게이트전극을 구비한 트랜지스터 및 상기 소오스/드레인 영역의 일부에 접속되는 제1도전층이 형성되어 있는 반도체기판 전면에 평탄화층 및 제1절연층을 차례로 형성하는 단계; 사진식각 공정으로 상기 평탄화층 및 제1절연층을 이방성 식각하여 상기 제1도전층 및 소오스/드레인 영역의 일부분을 노출시키는 비트라인 콘택과 커패시터 콘택을 동시에 형성하는 단계; 상기 결과물 전면에 제2도전층 및 제2절연층을 차례로 형성하는 단계; 사진식각 공정으로 상기 제2절연층 및 제2도전층을 패터닝하여 비트라인을 형성하는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 및 사진식각 공정으로 상기 제3도전층을 패터닝하여 커패시터의 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a planarization layer and a first insulating layer on an entire surface of a semiconductor substrate on which a transistor having a source / drain region and a gate electrode and a first conductive layer connected to a part of the source / drain region are formed. Sequentially forming the layers; Anisotropically etching the planarization layer and the first insulating layer by a photolithography process to simultaneously form a bit line contact and a capacitor contact exposing a portion of the first conductive layer and a source / drain region; Sequentially forming a second conductive layer and a second insulating layer on the entire surface of the resultant product; Forming a bit line by patterning the second insulating layer and the second conductive layer by a photolithography process; Forming a third conductive layer on the entire surface of the resultant product; And forming a storage electrode of the capacitor by patterning the third conductive layer by a photolithography process.
상기 제3도전층을 형성하는 단계 전에, 상기 비트라인이 형성된 결과물 전면에 제3절연층을 형성하는 단계; 및 상기 제3절연층을 이방성 식각함으로써 상기 비트라인의 측벽에 스페이서를 형성하는 단계를 더 구비한다. 상기 스페이서 및 제2절연층에 의해 상기 제3도전층과 제2도전층이 서로 전기적으로 분리된다. 상기 제3절연층은 실리콘질화물을 1000∼3000Å 두께로 침적하여 형성하는 것이 바람직하다.Before forming the third conductive layer, forming a third insulating layer on the entire surface of the resultant product on which the bit lines are formed; And forming an spacer on a sidewall of the bit line by anisotropically etching the third insulating layer. The third conductive layer and the second conductive layer are electrically separated from each other by the spacer and the second insulating layer. The third insulating layer is preferably formed by depositing silicon nitride in a thickness of 1000 to 3000 GPa.
상기 제1 및 제2절연층은 실리콘질화물을 1000∼3000Å 두께로 침적하여 형성하는 것이 바람직하다.The first and second insulating layers are preferably formed by depositing silicon nitride in a thickness of 1000 to 3000 GPa.
상기 제2도전층은 폴리사이드 또는 텅스텐 중의 어느 하나를 1000∼3000Å 두께로 침적하여 형성하는 것이 바람직하다.The second conductive layer is preferably formed by depositing any one of polysides or tungsten to a thickness of 1000 to 3000 kPa.
또한, 상기 목적을 달성하기 위하여 본 발명은, 소오스/드레인 영역 및 게이트전극을 구비한 트랜지스터 및 상기 소오스/드레인 영역의 일부에 접속되는 제1도전층이 형성되어 있는 반도체기판 전면에 제1평탄화층을 형성하는 단계; 사진식각 공정으로 상기 제1평탄화층을 이방성 식각하여 상기 제1도전층 및 소오스/드레인 영역의 일부분을 노출시키는 비트라인 콘택과 제1커패시터 콘택을 동시에 형성하는 단계; 상기 결과물 전면에 제2도전층 및 제1절연층을 차례로 형성하는 단계; 사진식각 공정으로 상기 제1절연층 및 제2도전층을 패터닝하여 비트라인을 형성하는 단계; 상기 결과물 전면에 제2평탄화층 및 제3절연층을 차례로 형성하는 단계; 사진식각 공정으로 상기 제3절연층 및 제2평탄화층을 이방성 식각하여 제2커패시터 콘택을 형성하는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 및 사진식각 공정으로 상기 제3도전층을 패터닝하여 커패시터의 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a first planarization layer on the entire surface of a semiconductor substrate in which a transistor having a source / drain region and a gate electrode and a first conductive layer connected to a part of the source / drain region are formed. Forming a; Anisotropically etching the first planarization layer by a photolithography process to simultaneously form a bit line contact and a first capacitor contact exposing a portion of the first conductive layer and a source / drain region; Sequentially forming a second conductive layer and a first insulating layer on the entire surface of the resultant product; Forming a bit line by patterning the first insulating layer and the second conductive layer by a photolithography process; Sequentially forming a second planarization layer and a third insulating layer on the entire surface of the resultant product; Anisotropically etching the third insulating layer and the second planarization layer by a photolithography process to form a second capacitor contact; Forming a third conductive layer on the entire surface of the resultant product; And forming a storage electrode of the capacitor by patterning the third conductive layer by a photolithography process.
상기 제2평탄화층을 형성하는 단계 전에, 상기 비트라인이 형성된 결과물 전면에 제2절연층을 형성하는 단계; 및 상기 제2절연층을 이방성 식각함으로써 상기 비트라인의 측벽에 스페이서를 형성하는 단계를 더 구비한다.Before forming the second planarization layer, forming a second insulating layer on the entire surface of the resultant product on which the bit lines are formed; And forming an spacer on a sidewall of the bit line by anisotropically etching the second insulating layer.
상기 제2커패시터 콘택의 형성시, 상기 제1커패시터 콘택 내에 채워진 제2도전층을 노출시킨다.In forming the second capacitor contact, the second conductive layer filled in the first capacitor contact is exposed.
본 발명은 비트라인 콘택과 커패시터 콘택을 동시에 형성함으로써, 커패시터 콘택의 어스펙트 비를 감소시켜 셀 커패시턴스의 감소없이 콘택을 용이하게 형성할 수 있을 뿐만 아니라, 공정수를 줄이는 효과를 가져와 TAT(Turn Arround Time)를 단축시킬 수 있다.According to the present invention, by simultaneously forming the bit line contact and the capacitor contact, the aspect ratio of the capacitor contact can be reduced, thereby easily forming a contact without reducing the cell capacitance, and reducing the number of processes. Time can be shortened.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 2f도는 본 발명의 제1 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention.
제2a도는 제1평탄화층(105) 및 패드콘택(107)을 형성하는 단계를 도시한다. 통상의 소자분리공정, 예컨대 트렌치 소자분리공정에 의해 비활성영역(152)과 활성영역으로 구분되어진 반도체기판(100)의 상기 활성영역에 통상적인 제조공정으로 소오스/드레인 영역(102) 및 게이트전극(103)을 구비한 트랜지스터들을 형성한다. 이때, 각각의 게이트전극(103)은 후 속의 콘택공정에서 셀프-얼라인을 목적으로 실리콘질화막(104)으로 캡핑되어 있다. 이어서, 상기 트랜지스터 제조공정에 의해 형성된 기판(100)의 단차를 평탄화시킬 목적으로 제1평탄화층(105), 예컨대 O3-TEOS층을 2000∼4000Å 두께로 형성한 후, 그 위에 포토레지스트 패턴(106)을 형성한다. 다음에, 상기 포토레지스터 패턴(106)을 식각마스크로 하여 상기 제1평탄화층(105)을 부분적으로 이방성 식각함으로써, 상기 소오스/드레인 영역(102)의 일부분을 노출시키는 패드콘택(107)을 형성한다.2A illustrates forming the first planarization layer 105 and the pad contact 107. The source / drain region 102 and the gate electrode are fabricated in a conventional manufacturing process for the active region of the semiconductor substrate 100 divided into the inactive region 152 and the active region by a conventional device isolation process, for example, a trench device isolation process. 103 transistors are formed. At this time, each gate electrode 103 is capped with a silicon nitride film 104 for the purpose of self-alignment in a subsequent contact process. Subsequently, a first planarization layer 105, for example, an O 3 -TEOS layer, is formed to have a thickness of 2000 to 4000 GPa for the purpose of flattening the level of the substrate 100 formed by the transistor manufacturing process, and then a photoresist pattern ( 106). Next, the first planarization layer 105 is partially anisotropically etched using the photoresist pattern 106 as an etch mask to form a pad contact 107 exposing a portion of the source / drain region 102. do.
제2b도는 제13도전층(108)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(106)을 제거한 후, 결과물 전면에 제1도전층(108), 예컨대 폴리실리콘층 또는 인-시류 도우프된 폴리실리콘층을 1500∼3000Å 두께로 형성한다. 이때, 상기 제1도전층(108)을 폴리실리콘으로 형성할 경우, 폴리실리콘층을 침적한 후 그 전면에 원소주기율상 5가 이온을 주입한다. 이어서, 상기 제1도전층(108) 상에 포토레지스트 패턴(109)을 형성한 후, 이를 식각마스크로 하여 제1도전층(108)을 패터닝한다.2B illustrates forming the thirteenth conductive layer 108. After the photoresist pattern 106 is removed, a first conductive layer 108, for example, a polysilicon layer or an in-stream doped polysilicon layer, is formed on the entire surface of the resultant to have a thickness of 1500 to 3000 μm. In this case, when the first conductive layer 108 is formed of polysilicon, the polysilicon layer is deposited, and then pentavalent ions are implanted on the entire surface thereof. Subsequently, after the photoresist pattern 109 is formed on the first conductive layer 108, the first conductive layer 108 is patterned using the photoresist pattern 109 as an etching mask.
제2c도는 비트라인 콘택(112) 및 커패시터 콘택(119)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(109)을 제거한 후, 상기한 공정에 의해 발생한 단차를 평탄화시킬 목적으로 제2평탄화층(110), 예컨대 O3-TEOS층을 2000∼4000Å 두께로 형성한다. 이어서, 상기 제2평탄화층(110) 상에 제1절연층(149), 예컨대 실리콘질화막을 1000∼2000Å 두께로 형성한 후, 그 위에 포토레지스터 패턴(111)을 형성한다. 다음에, 상기 포토레지스터 패턴(111)을 식각마스크로 하여 제1절연층(149) 및 제2평탄화층(110)을 이방성 식각함으로써, 상기 제1도전층(108) 및 소오스/드레인 영역(102)의 일부분을 노출시키는 비트라인 콘택(112) 및 커패시터 콘택(119)을 동시에 형성한다.2C illustrates forming bit line contact 112 and capacitor contact 119. After the photoresist pattern 109 is removed, a second planarization layer 110, for example, an O 3 -TEOS layer, is formed to have a thickness of 2000 to 4000 GPa for the purpose of flattening the step generated by the above-described process. Subsequently, a first insulating layer 149, for example, a silicon nitride film, is formed on the second planarization layer 110 to have a thickness of 1000 to 2000 GPa, and then a photoresist pattern 111 is formed thereon. Next, the first conductive layer 108 and the source / drain region 102 are anisotropically etched by using the photoresist pattern 111 as an etch mask. Simultaneously forming a bit line contact 112 and a capacitor contact 119 exposing a portion of the < RTI ID = 0.0 >
제2d도는 비트라인(113)을 형성하는 단계를 도시한다. 상기 포토레지스터 패턴(111)을 제거한 후, 결과물 전면에 비트라인용 제2도전층(113), 예컨대 텅스텐층이나 폴리사이드층을 1000∼3000Å 두께로 침적하고, 그 위에 제2절연층(114), 예컨대 실리콘질화막을 1000∼3000Å 두께로 침적한다. 이때, 상기 커패시터 콘택(119) 내에는 상기 제2도전층(113')이 채워지게 된다. 이어서, 상기 결과물 상에 포토레지스터 패턴(115)을 형성한 후, 이를 식각마스크로 하여 제2절연층(114) 및 제2도전층(113)을 패터닝한다.2d illustrates forming the bit line 113. After the photoresist pattern 111 is removed, a second conductive layer 113 for bit line, for example, a tungsten layer or a polyside layer, is deposited to a thickness of 1000 to 3000 Å on the entire surface of the resultant, and the second insulating layer 114 is deposited thereon. For example, a silicon nitride film is deposited to a thickness of 1000 to 3000 GPa. In this case, the second conductive layer 113 ′ is filled in the capacitor contact 119. Subsequently, after the photoresist pattern 115 is formed on the resultant, the second insulating layer 114 and the second conductive layer 113 are patterned using the photoresist pattern 115 as an etching mask.
제2e도는 스페이서(116)를 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(115)을 제거한 후, 결과물 전면에 제3절연층, 예컨대 실리콘질화막을 1000∼3000Å 두께로 침적한다. 이어서, 상기 제3절연층을 이방성 식각함으로서, 상기 제2도전층(113)의 측벽에 스페이서(116)를 형성한다.2E illustrates the step of forming the spacer 116. After the photoresist pattern 115 is removed, a third insulating layer, for example, a silicon nitride film, is deposited on the entire surface of the resultant to a thickness of 1000 to 3000 GPa. Next, the spacer 116 is formed on sidewalls of the second conductive layer 113 by anisotropically etching the third insulating layer.
제2f도는 스토리지 전극(120)을 형성하는 단계를 도시한다. 상기 스페이서(116)가 형성된 결과물 전면에 제3도전층, 예컨대 불순물이 도우프된 폴리실리콘층을 3000∼7000Å 두께로 형성한 후, 포토레지스트 패턴(도시되지 않음)을 이용하여 상기 제3도전층을 패터닝함으로써 커패시터의 원통형 스토리지전극(120)을 형성한다. 이후 통상의 공정을 이용하여 유전막 및 플레이트전극을 형성함으로써 셀 커패시터를 완성한다.2f illustrates forming the storage electrode 120. After forming a third conductive layer, for example, a polysilicon layer doped with impurities to a thickness of 3000 to 7000 Å on the entire surface of the resultant formed spacer 116, the third conductive layer using a photoresist pattern (not shown) By patterning the cylindrical storage electrode 120 of the capacitor is formed. After that, the cell capacitor is completed by forming a dielectric film and a plate electrode using a conventional process.
상술한 본 발명의 제1 실시예에 의하면, 비트라인 콘택과 커패시터 콘택을 동시에 형성함으로써, 공정을 단순화시켜 TAT를 단축시킬 수 있다.According to the first embodiment of the present invention described above, by simultaneously forming a bit line contact and a capacitor contact, the process can be simplified to shorten the TAT.
제3a도 및 제3b도는 본 발명의 제2 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a second embodiment of the present invention.
제3a도를 참조하면, 상기 제1 실시예의 제2a도 내지 제2e도를 참조하여 설명한 공정들을 동일하게 진행하여 제1평탄화층(105), 패드콘택(107), 제1도전층(108), 비트라인(113) 및 제2절연층으로 이루어진 스페이서(116)를 형성한다. 이어서, 상기 스페이서(116)가 형성된 결과물 전면에 평탄화층(146)을 형성한 후, 그 위에 제3절연층(148), 예컨대 실리콘질화막을 1000∼2000Å 두께로 형성한다.이어서, 상기 결과물 상에 포토레지스트 패턴(147)을 형성한 후, 이를 식각마스크로 하여 상기 제3절연층(148) 및 제3평탄화층(146)을 이방성 식각함으로써 상기 제1커패시터 콘택(119) 내부를 채우고 있는 제2도전층(113')을 노출시키는 제2커패시터 콘택(119')을 형성한다.Referring to FIG. 3A, the first planarization layer 105, the pad contact 107, and the first conductive layer 108 are performed in the same manner as the processes described with reference to FIGS. 2A through 2E of the first embodiment. The spacer 116 including the bit line 113 and the second insulating layer is formed. Subsequently, after the planarization layer 146 is formed on the entire surface of the resultant product on which the spacer 116 is formed, a third insulating layer 148, for example, a silicon nitride film, is formed to have a thickness of 1000 to 2000 microseconds. After the photoresist pattern 147 is formed, the second insulating layer 148 and the third planarization layer 146 are anisotropically etched using the etching mask to fill the inside of the first capacitor contact 119. A second capacitor contact 119 'exposing the conductive layer 113' is formed.
제3b도를 참조하면, 상기 제1 실시예의 제2f도를 참조하여 설명한 공정을 동일하게 진행함으로써, 커패시터의 원통형 스토리지전극(120)을 형성한다.Referring to FIG. 3B, the cylindrical storage electrode 120 of the capacitor is formed by performing the same process as described with reference to FIG. 2F of the first embodiment.
상술한 본 발명의 제2 실시예에 의하면, 커패시터 콘택의 어스펙트 비를 감소시키는 효과를 가져옴으로써, 커패시터 콘택이 개구되지 않거나, 커패시터 콘택을 위한 식각공정시 셀프어라인 콘택을 위해 형성된 절연층이 소모됨으로서 유발되는 불량을 방지할 수 있다.According to the second embodiment of the present invention described above, the effect of reducing the aspect ratio of the capacitor contact, the capacitor contact is not opened, or the insulating layer formed for the self-aligned contact during the etching process for the capacitor contact The defect caused by being consumed can be prevented.
제4도는 본 발명의 상술한 실시예들에 의해 제조된 커패시터의 평면도로서, 동일한 참조부호는 동일한 부재를 나타냄은 물론이다.4 is a plan view of a capacitor manufactured by the above-described embodiments of the present invention, where like reference numerals denote the same members.
따라서, 상술한 바와 같이 본 발명에 의하면, 비트라인 콘택과 커패시터 콘택을 동시에 형성함으로서, 공정을 단순화시켜 TAT를 단축시킬 수 있다. 또한, 커패시터 콘택의 어스펙트 비를 감소시켜서, 커패시터 콘택이 개구되지 않거나 콘택을 위한 식각공정시 셀프얼라인 콘택을 위해 형성된 절연층이 소모됨으로써 유발되는 비트라인과 커패시터 간의 접촉불량을 방지할 수 있다.Therefore, according to the present invention as described above, by forming the bit line contact and the capacitor contact at the same time, it is possible to simplify the process to shorten the TAT. In addition, by reducing the aspect ratio of the capacitor contact, it is possible to prevent a poor contact between the bit line and the capacitor caused by the capacitor contact is not opened or the insulating layer formed for self-aligned contact during the etching process for the contact is consumed. .
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.
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