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KR19990013329A - 트렌치 구조를 갖는 반도체 장치 - Google Patents

트렌치 구조를 갖는 반도체 장치 Download PDF

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KR19990013329A
KR19990013329A KR1019980008476A KR19980008476A KR19990013329A KR 19990013329 A KR19990013329 A KR 19990013329A KR 1019980008476 A KR1019980008476 A KR 1019980008476A KR 19980008476 A KR19980008476 A KR 19980008476A KR 19990013329 A KR19990013329 A KR 19990013329A
Authority
KR
South Korea
Prior art keywords
trench
gate
oxide film
film
semiconductor device
Prior art date
Application number
KR1019980008476A
Other languages
English (en)
Inventor
나까무라가쯔미
Original Assignee
기따오까다까시
미쯔비시덴기가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기따오까다까시, 미쯔비시덴기가부시끼가이샤 filed Critical 기따오까다까시
Publication of KR19990013329A publication Critical patent/KR19990013329A/ko

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
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    • H—ELECTRICITY
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
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    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs

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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

트렌치 MOS 게이트 구조를 갖는 MOS 게이트 파워 디바이스 등에서 트렌치 내벽에 형성하는 게이트 산화막의 특성을 향상시킨다.
트렌치의 내표면으로부터 반도체 기판의 주면을 따라 외표면까지 연장하는 게이트 산화막을 형성함과 동시에, 트렌치의 내부로부터 돌출하여 반도체 기판의 주면을 따라 외표면까지 연장하는 게이트를 형성한다. 또한, 게이트 산화막을 트렌치의 개구부로부터 외표면에 걸쳐서 두껍게 형성하고 게이트를 트렌치의 개구부에 짜넣어진 형상으로 한다.

Description

트렌치 구조를 갖는 반도체 장치
본 발명은 트렌치 구조를 MOS 게이트로서 사용하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로는, 트렌치 내벽에 형성하는 게이트 산화막의 특성을 개선한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 16은 트렌치를 MOS 게이트로서 이용하는 종래의 파워 디바이스(예를 들면, IGBT : 절연 게이트형 바이폴라 트랜지스터)의 구조를 설명하기 위한 도면이다. 도 16의 (a)는 트렌치의 배열을 도시한 개념도, 도 16의 (b)는 도 16의 (a)의 A-A'선의 트렌치의 길이 방향에 따른 파워 디바이스의 단면도, 도 16의 (c)는 도 16의 (a)의 B-B'선의 트렌치를 횡단하는 수직선에 따른 파워 디바이스의 단면도이다.
도면에서 1은 n-형 확산층, 2는 n형 확산층, 3은 p+형 고농도 확산층, 4는 p형 베이스층, 5는 n+형 에미터 확산층, 7은 트렌치, 11은 게이트 산화막, 12는 게이트, 15는 실리콘 산화막, 16 및 17은 층간막, 18은 p+영역, 19는 실리사이드층, 20은 장벽 금속, 21은 알루미늄을 나타낸다.
이와 같은 종래의 트렌치 MOS 게이트 구조로는 도 16의 (c)에 도시한 바와 같이 게이트(12)의 표면이 실리콘 기판의 표면보다도 아래 즉, 트렌치 개구면보다도 아래에 위치하고 있다.
또한, 도 17은 비교를 위해 종래의 플레이너 MOS 게이트 구조를 나타내고 있다. 도 16과 동일한 부호는 각각 동일 또는 상당 부분을 나타내므로 상세한 설명은 생략한다.
도 18 내지 도 20은 트렌치를 MOS 게이트로서 이용하는 종래의 파워 디바이스(IGBT : 절연 게이트형 바이폴라 트랜지스터)의 제조 공정을 나타낸 도면이다.
제조 방법에 대해 설명하면 우선 도 18의 (a)에 도시한 바와 같이 실리콘 등의 반도체 기판(30)의 n-형 영역(1)의 하면에 n 영역(2)과 p+영역(3)을 형성하고 상면에 p형 불순물 영역(4)을 형성한다. 또한 그 위에 선택적으로 n+형 고불순물 농도 영역(5)을 형성한다. 그 후, p형 영역(4) 및 n형 영역(5)을 관통하는 트렌치(7)를 형성한다. 그 후, 이 트렌치(7)의 내면 및 개구부의 평활화를 행한다.
다음에, 도 18의 (b)에 도시한 바와 같이 트렌치(7)의 내부로부터 기판(30)의 표면에 걸쳐서 실리콘 산화막(11)을 형성한다. 이 실리콘 산화막(11)은 게이트 산화막이 되는 것이다.
다음에, 도 18의 (c)에 도시한 바와 같이 기판(30)의 전면에 게이트 전극 재료(12)로서 저저항 다결정 실리콘막을 형성하여 트렌치(7)에도 충전한다.
다음에, 도 18의 (d)에 도시한 바와 같이 게이트 전극 재료(12)를 패터닝하여 트렌치(7) 내부에 게이트(12)를 형성한다.
다음에, 도 19의 (a)에 도시한 바와 같이 게이트(12) 상에 실리콘 산화막(15)을 형성한다.
다음에, 도 19의 (b)에 도시한 바와 같이 이 기판(30)의 전면에 층간 절연막으로서 CVD막(16, 17)을 형성한다.
다음에, 도 19의 (c)에 도시한 바와 같이 에칭에 의해 산화막(16, 17)을 형성하여 트렌치 MOS 게이트를 형성한다.
다음에, 도 20에 도시한 바와 같이 스퍼터법이나 램프 어닐링 등을 이용하여 실리사이드층(19), 장벽 금속(20), 알루미늄(21)을 형성한다. 또한, 전극(22)을 형성한다. 이렇게 해서 트렌치 구조를 갖는 IGBT를 완성한다.
이상과 같이, 제조된 도 16에 도시한 바와 같은 종래의 디바이스 구조로는 도 16의 (b)의 단면도에 도시된 C 영역의 트렌치 개공부에서 Si/SiO2계면에 볼록한 부분이 나타난다. 또한, 도시된 C, D 영역에서 게이트 산화막(11)의 박막화가 발생하여 트렌치(7) 내벽에 형성하는 게이트 산화막(11)의 산화막 특성 및 신뢰성의 열화를 초래하고 있었다.
또한, 도 18의 (b)의 공정에서, 게이트 산화막(11)을 형성하는 경우에 트렌치(7)의 측면에는 n+에미터층(5), p 베이스층(4)이 형성되어 있기 때문에, 게이트 산화막(11) 중으로 확산층의 도펀트가 확산되어 가며 게이트 산화막 특성이나 신뢰성을 악화시키고 있었다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로 트렌치를 MOS 게이트로서 이용하는 파워 디바이스 등의 반도체 장치에서 트렌치 내벽에 형성하는 게이트 산화막 등의 절연막의 특성을 향상시키는 디바이스 구조 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명의 트렌치 구조를 갖는 반도체 장치는 반도체 기판의 주면에 형성된 트렌치와, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 절연막과, 상기 트렌치의 내부로부터 상기 반도체 기판의 주면을 따라외표면까지 연장하는 도전부를 구비한 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 상기 절연막이 상기 트렌치의 개구부로부터 상기 외표면의 부분에서 두껍게 형성되며, 상기 도전부가 상기 트렌치의 개구 부분에 넣어진 형상을 갖는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 인접하는 트렌치 간에서 상기 절연막과 상기 도전부가 각각 연속하여 형성된 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 상기 절연막을 끼우는 전 캐패시터 면적 중 상기 반도체 기판의 주면을 따라 외표면의 절연막 부분을 끼우는 캐패시터 면적이 5% 이상이 되도록 형성된 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 상기 절연막의 전 게이트 엣지 길이 중 상기 외연부의 절연막 부분의 게이트 엣지 길이가 30% 이상이 되도록 형성된 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 반도체 기판의 주면에 형성된 트렌치와, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 절연막과, 적어도 상기 트렌치의 내부에 형성된 도전부를 구비하고 상기 절연막의 상기 외표면에서의 두께가 상기 내표면에서의 두께보다 2배 이상 두껍게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 반도체 기판의 주면에 형성된 트렌치와 적어도 상기 트렌치의 내표면에 형성되어 열 산화막 상에 CVD막을 적층한 2층 구조, 또는 상기 트렌치의 내표면에 형성되어 CVD막 상에 열 산화막을 적층한 2층 구조, 혹은 열 산화막 상에 CVD막을 적층하며, 추가로 열 산화막을 적층한 3층 구조의 절연막과, 적어도 상기 트렌치의 내부에 형성된 도전부를 구비한 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 반도체 기판의 주면에 형성된 트렌치와, 적어도 상기 트렌치의 내표면에 형성된 절연막과 적어도 상기 트렌치의 내부에 형성되며 질소가 주입된 도전부를 구비한 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 상기 반도체 기판을 실리콘 반도체 기판으로 하고, 상기 절연막을 실리콘 산화막으로 하고, 상기 도전막을 실리콘 다결정 도체로 하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치는 상기 반도체 기판의 상기 트렌치측 면을 채널로 하고, 상기 절연막을 게이트 절연막으로 하고 상기 도전막을 게이트로 하는 것을 특징으로 한다.
다음에, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 절연막을 형성하는 공정과, 상기 트렌치의 내부를 포함하는 상기 반도체 기판의 주면에 도전막을 형성하는 공정과, 상기 도전막이 상기 트렌치 내부로부터 상기 반도체 기판의 주면을 따라 외표면으로 연장하도록 상기 도전막의 상기 트렌치에서 소정 거리 떨어진 부분을 에칭 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 제1 절연막을 형성하는 공정과, 상기 트렌치 내부를 포함하는 상기 반도체 기판의 주면에 제1 도전막을 형성한 후에 상기 제1 도전막을 상기 트렌치의 개구면보다 낮은 위치까지 에칭 제거하여 제1 도전부를 형성하는 공정과, 상기 반도체 기판의 주면 전체에 제2 절연막을 형성한 후에 상기 제1 절연막 상에 상기 제2 절연막을 남겨서 상기 트렌치 중의 상기 제1 도전부에 도달하는 개공을 형성하는 공정과, 상기 개공에 상기 제1 도전부에 이르는 제2 도전부를 형성하는 공정을 포함하는 트렌치 구조를 갖는 것이다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 절연막 및 상기 도전막이 인접하는 트렌치 간에서 연속하도록 형성하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 절연막을 끼우는 전 캐패시터 면적 중 상기 반도체 기판의 주면을 따라 외표면의 절연막 부분을 끼우는 캐패시터 면적이 5% 이상이 되도록 상기 절연막 및 상기 도전막을 형성하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 절연막의 전 게이트 엣지 길이 중 상기 반도체 기판의 주면을 따라 외표면의 절연막 부분의 게이트 엣지 길이가 30% 이상이 되도록 상기 절연막 및 상기 도전막을 형성하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 절연막을 연장시키며, 또한 상기 외표면에서의 두께를 상기 내표면에서의 두께의 2배 이상으로 형성하는 공정과, 상기 트렌치의 내부를 포함하는 상기 반도체 기판의 주면에 도전막을 형성하는 공정과, 상기 도전막을 상기 트렌치에 대응하여 패터닝하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과, 적어도 상기 트렌치의 내표면에 열 산화막을 형성하여 이 열 산화막 상에 CVD막을 적층하는 공정 또는 상기 트렌치의 내표면에 CVD막을 적층하여 이 CVD막 상에 열 산화막을 형성하는 공정과, 상기 트렌치의 내부를 포함하는 상기 반도체 기판의 주면에 도전막을 형성하는 공정과, 상기 도전막을 상기 트렌치에 대응하여 패터닝하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 CVD막 상 더욱 열 산화막을 적층하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과 적어도 상기 트렌치의 내표면에 절연막을 형성하는 공정과, 상기 트렌치의 내부를 포함하는 상기 반도체 기판의 주면에 도전막을 형성하여 이 도전막에 질소를 주입하는 공정과, 상기 도전막을 상기 트렌치에 대응하여 패터닝하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 반도체 기판의 주면에 트렌치를 형성하는 공정과, 상기 트렌치 하부에 불순물을 주입하는 공정과, 적어도 상기 트렌치의 내표면에 절연막을 형성하는 공정과, 상기 트렌치의 내부를 포함하는 상기 반도체 기판의 전면에 도전막을 형성하는 공정과, 상기 도전막을 상기 트렌치에 대응하여 패터닝하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 반도체 기판으로서 실리콘 반도체 기판을 이용하고, 상기 절연막으로서 실리콘 산화막을 형성하며, 상기 도전막으로서 실리콘 다결정 도전막을 형성하는 것을 특징으로 한다.
또한, 본 발명의 트렌치 구조를 갖는 반도체 장치의 제조 방법은 상기 반도체 기판의 상기 트렌치측 면을 채널로 하고, 상기 절연막을 게이트 절연막으로 하고 상기 도전막을 게이트로서 형성하는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 7은 본 발명의 제2 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 8은 본 발명의 제2 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 9는 본 발명의 제2 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 10은 본 발명의 제3 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 11은 본 발명의 제3 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 작용을 설명하기 위한 도면.
도 12는 본 발명의 제3 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 작용을 설명하기 위한 도면.
도 13은 본 발명의 제4 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 제조 공정을 도시한 단면도.
도 14는 본 발명의 제4 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 구조를 도시한 단면도.
도 15는 본 발명의 제7 실시 형태에 따른 트렌치 구조를 갖는 반도체 장치의 구조를 도시한 단면도.
도 16은 종래의 트렌치 MOS 게이트 구조의 반도체 장치를 도시한 단면도.
도 17은 종래의 플레이너 MOS 게이트 구조의 반도체 장치를 도시한 단면도.
도 18은 종래의 트렌치 MOS 게이트 구조의 제조 공정을 도시한 단면도.
도 19는 종래의 트렌치 MOS 게이트 구조의 제조 공정을 도시한 단면도.
도 20은 종래의 트렌치 MOS 게이트 구조의 제조 공정을 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : n-형 확산층
2 : n형 확산층
3 : p+형 고농도 확산층
4 : p형 베이스층
5 : n+형 에미터 확산층
6 : CVD막
7 : 트렌치
8 : 트렌치 개공부
9 : 트렌치 하부
10 : 실리콘 산화막
11 : 실리콘 산화막, 게이트 산화막, 게이트 절연막, (절연막, 제1 절연막)
12 : 게이트 전극 재료(도전막, 제1 도전막), 게이트(도전부, 제1 도전부)
13 : CVD막, 제2 게이트 절연막(제2 절연막)
14 : 게이트 전극 재료(도전막), 게이트(제2 도전부)
15 : 실리콘 산화막
16, 17 : 층간막
18 : p+영역
19 : 실리사이드층
20 : 장벽 금속
21 : 알루미늄
30 : 반도체 기판
(제1 실시 형태)
도 1 내지 도 6은 본 발명의 제1 실시 형태에 의한 트렌치 구조를 갖는 반도체 장치의 제조 방법 및 구조를 설명하기 위한 도면이다. 이하에서는 반도체 장치로서 트렌치 MOS 게이트 구조를 갖는 IGBT를 예로 들어 설명한다.
먼저, 제조 방법부터 설명하고, 이어서 구조를 설명한다.
도 1의 (a) 내지 도 6의 (b)는 트렌치의 횡단면에서의 제조 공정마다의 도면이며, 종래 예에서 설명한 도 16의 (a)의 트렌치 평면도의 B-B'선에서의 횡단면에 상당한다. 도면의 각 페이지마다 다른 번호를 붙여야만 한다는 제약으로 인해, 도 1의 (d)는 도 2의 (a)에 계속되고, 도 2의 (d)는 도 3의 (a)에 계속되며, 도 3의 (d)는 도 4의 (a)에 계속되며, 도 4의 (d)는 도 5의 (a)에 계속되고, 도 5의 (b)는 도 6의 (a)에 계속되는 일련의 공정을 나타내고 있다.
우선, 도 1의 (a)에 도시한 반도체 기판(30)에서 1은 n-형 저농도 확산층(농도 : 1 × 1012내지 1×1014㎝-3, 깊이 : 40㎛ 내지 600㎛), 2는 n형 확산층(피크 농도 : 1 × 1018㎝-3이하, 확산 깊이 : p+형 고농도 확산층(3)의 확산 깊이 이상 400㎛ 이하), 3은 p+형 고농도 확산층(표면 농도 : 2 × 1018㎝-3이상, 확산 깊이 : 1㎛ 이상이며 n형 확산층(2)의 확산 깊이 이하)이다.
여기서, 확산층(1, 2, 3)에 관해서는 주입, 확산으로 형성해도 좋으며 에피택셜 성장에 의해 형성해도 상관없다.
다음에, 도 1의 (b)에 도시한 바와 같이 기판 표면(n-형 저농도 확산층; 1) 중에 p형 베이스층(4)을 확산한다(피크 농도 : 1 × 1015내지 1×1018㎝-3, 확산 깊이 : 1㎛ 내지 4㎛, 후에 형성하는 트렌치(7)의 깊이보다도 얕게 한다).
다음에, 도 1의 (c)에 도시한 바와 같이 n+형 에미터 확산층(5; 표면 농도 : 1 × 1018내지 5×1020㎝-3, 확산 깊이 : 0.3㎛ 내지 2㎛)을 형성한다. 또, 반도체 기판(30)의 부호는 간략화를 위해 도 1의 (c) 이후는 생략한다.
다음에, 도 1의 (d)에 도시한 바와 같이 CVD막(6)을 증착하여 이것을 패터닝하여 트렌치(7)를 형성하는 위치를 개구한다.
다음에, 도 2의 (a)에 도시한 바와 같이 산화막(6)을 마스크로하여 반도체 기판을 에칭하여 트렌치(7)를 형성한다.
다음에, 트렌치 MOS 게이트의 특성을 향상시키기 위해 트렌치 에칭 후의 후 처리를 행한다.
여기에는 우선 도 2의 (b)에 도시한 바와 같이 산화막(6) 중 트렌치(7)의 개구부 근방의 부분을 선택적으로 제거하고 산화막(6)을 트렌치(7)로부터 거리 x만큼 후퇴시킨다.
다음에, 도 2의 (c)에 도시한 바와 같이 실리콘의 등방성 플라즈마 에칭을 행한다. 이에 따라 트렌치(7)의 개구부(8)는 모따기(chamfer)되며, 또한 하부(9)는 원만해지고 모난 부분이 없어진다.
다음에, 도 2의 (d)에 도시한 바와 같이 산화막(10; 희생 산화막)을 형성한다. 다음에, 도 3의 (a)에 도시한 바와 같이 그 산화막(10)을 제거한다.
이들의 공정에 의해 트렌치 개공부(8), 하부(9)의 라운딩화 및 트렌치 내벽의 평활화를 행한다.
다음에, 도 3의 (b)에 도시한 바와 같이 트렌치(7)의 내벽으로부터 트렌치 외표면까지 전면에 실리콘 산화막(11; 제1 절연막)을 형성한다. 이것은 트렌치의 게이트 산화막이 되는 것이다.
다음에, 도 3의 (c)에 도시한 바와 같이 트렌치(7)에 제1 게이트 전극 재료(12; 제1 도전막 ; 예를 들면, 고농도 인을 포함하는 poly-Si)를 매립한다.
다음에, 도 3의 (d)에 도시한 바와 같이 에칭을 행하여 제1 게이트 전극 재료(12)를 실리콘 기판 표면 보다 낮은 위치까지 에칭한다. 즉, 트렌치 개구부의 외표면 보다 낮은 위치까지 에칭한다.
그 후, 도 4의 (a)에 도시한 바와 같이 CVD막(13; 제2 절연막)을 증착시킨다.
다음에, 도 4의 (b)에 도시한 바와 같이 CVD막(13)을 패터닝하여 개공하고 실리콘 산화막(11) 상에 CVD막(13)을 남기면서 트렌치(7) 내부의 제1 게이트 전극 재료(12)의 표면을 노출시킨다.
다음에, 도 4의 (c)에 도시한 바와 같이 제2 게이트 전극 재료(14; 제2 도전막)를 형성하고 제1 게이트 전극 재료(12)와 트렌치(7) 내부에서 콘택을 취한다.
다음에, 도 4의 (d)에 도시한 바와 같이 제2 게이트 전극 재료(14)의 패터닝을 행한다.
여기서, 제1 게이트 전극 재료(12)와 제2 게이트 전극 재료(14)는 동일한 재료를 이용한다. 또한, 제2 게이트 전극 재료(14)를 증착시키기 전에 게이트 저항의 저저항화를 위해 도 4의 (b)의 단계에서 제1 게이트 전극 재료(12)의 표면에 실리사이드층(TiSi, CoSi 등)을 형성해도 좋다.
다음에, 도 5의 (a)에 도시한 바와 같이 제2 게이트 전극 재료(14)에 레지스트(14a)를 실시하고, CVD막(13)을 패터닝하여 에칭을 행한 후에 이온 주입에 의해 p+형 영역(18)을 형성한다.
다음에, 도 5의 (b)에 도시한 바와 같이 제2 게이트 전극 재료(14)의 표면을 산화시켜서 산화막(15)을 형성하고 층간막(16, 17; 예를 들면 CVD막이나 붕소, 인을 포함하는 실리케이트 유리 등)을 형성한다.
그 후, 도 6의 (a)에 도시한 바와 같이 콘택의 패터닝을 행한다. 다음에, 도 6의 (b)에 도시한 바와 같이 스퍼터법이나 램프 어닐링 등을 이용하여 실리사이드층(19), 장벽 금속(20), 알루미늄(21)을 형성한다. 또한, 전극(22)을 형성한다. 이렇게 해서, 트렌치 MOS 게이트 구조를 갖는 IGBT가 완성된다.
이상 설명한 바와 같이, 이 실시 형태의 반도체 장치의 예로서 트렌치 MOS 게이트 구조를 갖는 IGBT는 도 6의 (b)의 횡단면의 단면도로 도시된다.
이 구조는 다음과 같이 요약된다. 즉, 이 실시 형태의 반도체 장치는 반도체 기판(30)의 주면에 형성된 트렌치(7)와, 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하여 트렌치(7)의 개구부로부터 트렌치 외표면의 부분으로 두껍게 형성된 게이트 절연막(11, 13)을 갖는다. 또한 트렌치(7)의 내부로부터 외표면까지 연장하여 트렌치(7)의 개구 부분으로 짜넣어진 형상을 갖는 게이트(도전부; 12, 14)를 구비하고 있다.
또한, 다음과 같이 바꿔 말할 수도 있다. 즉, 이 실시 형태의 반도체 장치는 반도체 기판(30)의 주면에 형성된 트렌치(7)와, 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 제1 절연막(11)을 갖고 있다. 또한, 트렌치(7)의 내부에서 트렌치(7)의 개구면보다 낮은 위치까지 채워진 제1 도전부(12)를 갖고 있다. 또한, 제1 절연막(11) 위를 트렌치(7) 중의 제1 도전부(12)의 주변부로부터 외표면까지 연장하는 제2 절연막(13)을 갖고 있다. 또한, 이 제2 절연막(13) 간에 하부의 제1 도전부(12)와 접속되어 제2 절연막(13)의 외표면까지 형성된 제2 도전부(14)를 갖고 있다.
또한, 이상 설명한 바와 같은 이 실시 형태의 반도체 장치의 제조 방법은 다음과 같이 요약할 수 있다. 즉, 우선 반도체 기판(30)의 주면에 복수의 트렌치(7)를 형성한다. 다음에, 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 제1 절연막(11)을 형성한다. 이것은 게이트 절연막이 된다. 다음에, 트렌치(7)의 내부를 매립하도록 반도체 기판(30)의 주면에 제1 도전막(12)을 형성하고, 그 후에 제1 도전막(12)을 트렌치(7)의 개구면보다 낮은 위치까지 에칭 제거한다. 이것은 하부의 게이트 부분이 된다. 다음에, 반도체 기판(30)의 주면 전체에 제2 절연막(13)을 형성하고, 그 후에 제1 절연막(11) 상에 제2 절연막(13)을 남겨서 트렌치(7) 중의 제1 도전부(12)에 도달하는 개공을 형성한다. 다음에, 상기 개공에 제1 도전부(12)에 이르는 제2 도전부(14)를 형성한다. 이것은 상부의 게이트 부분이 된다. 이렇게 해서 트렌치 구조를 갖는 반도체 장치를 제조한다.
이상과 같이 해서 형성한 트렌치 MOS 게이트 구조를 이용하면, 트렌치 개공부에서의 Si/SiO2계면의 볼록 형상이 없어진다. 즉, 트렌치 내벽에 형성하는 게이트 산화막 누설 특성을 열화시키는 원인이 되는 구조가 없어진다. 이에 따라, 게이트 산화막 누설 특성이 개선된다.
(제2 실시 형태)
도 7 내지 도 9는 본 발명의 제2 실시 형태에 의한 트렌치 구조를 갖는 반도체 장치의 제조 방법 및 구조를 설명하기 위한 도면이다. 도 7에 이르기까지의 공정은 제1 실시 형태의 도 1 내지 도 2의 공정과 마찬가지이므로 이들을 원용한다.
우선, 제조 방법에 대해 설명하고 그 후에 구조에 대해 설명한다.
제조 방법은 우선, 도 1 내지 도 2에 도시한 공정과 마찬가지의 공정을 행한다.
다음에, 도 7의 (a)에 도시한 바와 같이 트렌치 에칭 후 혹은 트렌치 에칭의 후 처리 후에 트렌치 하부로 p 베이스층(4)보다 낮고 n-형 영역(1)보다도 고농도의 비소를 주입한다.
다음에, 도 7의 (b)에 도시한 바와 같이 트렌치(7)의 내벽으로부터 외표면에 이르는 전면에 실리콘 산화막(11; 절연막)을 형성한다. 이것은 게이트 산화막이 되는 것이다.
이와 같이 한 결과, 도 7의 (b)에 도시한 바와 같이 종래에 발생된 트렌치 하부(9)에서의 게이트 산화막(11)의 박막화가 가속산화(增速酸化)에 의해 회피된다. 또한, 트렌치 내벽에서의 게이트 산화막의 막 두께가 균일해져 게이트 산화막 특성이 향상할 것이 기대된다.
다음에, 도 7의 (c)에 도시한 바와 같이 트렌치(7)를 게이트 전극 재료(12; 도전막 ; 예를 들면, 고농도 인을 포함하는 poly-Si)로 매립한다.
다음에, 도 8의 (a)에 도시한 바와 같이 에칭을 행하여 게이트 전극 재료(12)가 실리콘 기판 표면보다 돌출되도록 에칭한다. 또한, p+형 영역(18)을 주입에 의해 형성한다. 그 후, 게이트 전극 재료(12)의 표면을 산화시켜 산화막(15)을 형성한다.
다음에, 도 8의 (b)에 도시한 바와 같이 층간막(16, 17; 예를 들면 CVD막이나 붕소, 인을 포함하는 실리케이트 유리 등)을 형성한다.
그 후, 도 8의 (c)에 도시한 바와 같이 콘택의 패터닝을 행한다.
다음에, 도 9에 도시한 바와 같이 스퍼터법이나 램프 어닐링 등을 이용하여 실리사이드층(19), 장벽 금속(20), 알루미늄(21)을 형성한다. 이렇게 해서, 트렌치 MOS 게이트 구조를 갖는 IGBT가 완성된다.
이상에서는 게이트가 트렌치 개공부로부터 돌출하는 구조의 반도체 장치의 제조시, 트렌치 하부에 불순물을 확산하는 제조 방법을 설명하였다. 그러나, 트렌치 하부로의 불순물의 확산은 게이트의 구조와는 상관이 없으며, 종래와 같은 게이트 구조의 반도체 장치 혹은 제1 실시 형태에서 설명한 게이트 구조의 반도체 장치 등에도 적용할 수 있는 것이다.
이상 설명한 바와 같은 이 실시 형태의 구조와 제조법을 요약하면 다음과 같다. 즉, 이 실시 형태에 의한 반도체 장치는 반도체 기판(30)의 주면에 형성된 트렌치(7)를 갖고 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 절연막(11)을 갖고 있다. 또한, 트렌치(7)의 내부로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 도전막(12)을 구비하고 있다. 즉, 도전막(12)이 실리콘 기판 표면보다 돌출하고 있는 구조를 갖고 있다.
또한, 이 실시 형태에 의한 반도체 장치의 제조 방법으로는 우선 반도체 기판(30)의 주면에 트렌치(7)를 형성한다. 다음에, 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 절연막(11)을 형성한다. 다음에, 트렌치(7) 내부를 포함하는 반도체 기판(30)의 주면에 도전막(12)을 형성한다. 다음에, 도전막(12)이 트렌치(7) 내부로부터 반도체 기판(30)의 주표면에 연장하도록 도전막(12)의 트렌치(7)보다 소정 거리 떨어진 부분을 에칭 제거한다. 그리고, 트렌치 구조를 갖는 반도체 장치를 제조한다.
이와 같이 형성한 이 실시 형태의 반도체 장치에서는 트렌치(7)의 내부로부터 트렌치의 외표면으로 연장하는 게이트 산화막(11)과 게이트(12)를 구비하므로 게이트 산화막(11)에 흐르는 전류가 트렌치 개공부에 집중하는 것을 완화할 수 있다. 이에 따라, 게이트 산화막의 신뢰성을 향상시키는 효과가 있다.
또한, 이 실시 형태에 의한 다른 반도체 장치는 게이트의 형상·구조와는 상관없이 비소 등의 불순물을 트렌치(7) 하부에 주입하고, 그 후에 게이트 절연막(11)을 산화 형성함으로써 트렌치 하부에서의 게이트 산화막(11)이 충분히 두껍게 형성된 구조를 갖고 있다.
또한, 이 실시 형태에 의한 다른 반도체 장치의 제조 방법으로는 먼저 반도체 기판(30)의 주면에 트렌치(7)를 형성한다. 다음에, 트렌치(7) 하부에 불순물을 주입한다. 그 후에, 트렌치(7)의 내표면에 절연막(11)을 형성한다. 그 후의 공정은 종래와 변함없다.
이상과 같이 해서, 형성한 트렌치 MOS 게이트 구조를 이용하면 트렌치 내벽에서의 게이트 산화막의 막 두께의 균일성이 향상하여 게이트 산화막 특성이 향상된다.
(제3 실시 형태)
도 10은 본 발명의 제3 실시 형태에 의한 반도체 장치의 구조를 설명하기 위한 도면이다. 또한, 도 11 및 도 12는 이 실시 형태의 반도체 장치의 작용을 설명하기 위한 도면이다.
도 10의 (a)는 이 실시 형태에 의한 반도체 장치의 일례이며, 제2 실시 형태에서 도시한 트렌치 MOS 게이트 구조와 동일한 개념이지만, 게이트 절연막(11)이 트렌치 개공으로부터 트렌치 외표면으로 연장하고 있으며, 또한 게이트(12)가 트렌치(7)로부터 돌출함과 동시에 게이트 산화막(11)과 동일한 길이로 외표면에 연장하고 있다.
또한, 도 10의 (b)는 이 실시 형태에 의한 반도체 장치의 다른 일례이며, 제2 실시 형태에서 도시한 트렌치 MOS 게이트 구조의 것이 인접하는 트렌치 간에서 게이트 절연막(11)이 분리되지 않고서 연속하고 있으며 또한, 게이트(12)도 분리되지 않고 연속하고 있다. 도면 중의 부호는 제2 실시 형태와 동일 또는 이에 상당하는 것을 도시하고 있으며, 상세한 설명은 생략한다.
이와 같은 이 실시 형태에 도시한 구조에서는 종래의 트렌치 MOS 구조에 비해 게이트 전극 재료(12)를 트렌치 개공부에서 실리콘 기판보다 위에 형성하고 있다. 이 때문에, 트렌치 내벽으로부터 기판 표면에까지 연장하는 게이트 산화막(11)에서 차지하는 전 캐패시터 면적(S total trench) 중에서, 트렌치 개공부 즉 기판 표면에서의 평면 부분의 캐패시터 면적(도 10의 (a)의 Splanar 부분)의 비율 β가 증가하게 된다.
또, 여기서 종래의 트렌치 MOS 게이트 구조에서는 도 16에 도시한 Splanar 부분에 평면 부분이 존재한다.
또한, 캐패시터 면적의 경우와 마찬가지로 트렌치 MOS 게이트 구조의 전 게이트 엣지 길이로 차지하는 트렌치 개공부 즉 트렌치 외표면의 게이트 엣지 길이의 비율 α에 관해서도 종래의 트렌치 MOS 게이트 구조 보다도 도 10의 (a) 및 도 10의 (b)에 도시한 트렌치 M0S 게이트 구조 쪽이 증가한다.
도 11 및 도 12는 각각 이 용량비 β 및 엣지 길이비 α와 게이트 산화막이 파괴될 때까지 비축되는 전하량(Qbd)과의 관계를 도시한 도면이다. 전하량 Qbd는 게이트 산화막이 절연 파괴되기까지 차지할 수 있는 전하량을 나타내고 있다. 이 값은 산화막의 신뢰성 특성의 지표가 되는 파라메터이며, Qbd가 클수록 산화막의 막질이 좋고 신뢰성이 좋다고 할 수 있다.
도 11에서 종래의 트렌치 MOS 게이트 구조에 비해, 도 10의 (a), 도 10의 (b)에 도시한 트렌치 MOS 게이트 구조 쪽이 Qbd치가 급속히 증대하고 있는 것을 알 수 있다. 종래의 구조에서는 용량비 β는 2% 정도이며, 이 실시 형태에서는 10% 전후이다. 도 11의 커브로부터 봐서 용량비 β가 5% 이상이 되도록 게이트 산화막(11) 및 게이트(12)를 형성하면 절연 파괴까지의 전하량(Qbd)을 종래의 구조보다 1자릿수 이상 크게 할 수 있다.
또한, 도 12에서 종래의 트렌치 MOS 게이트 구조에 비해 도 10의 (a), 도 10의 (b)에 도시한 트렌치 MOS 게이트 구조 쪽이 Qbd치가 급속히 증대하고 있는 것을 알 수 있다. 종래의 구조에서는 엣지 길이비 α는 5% 정도이며, 이 실시 형태에서는 40% 전후이다. 도 12의 커브로부터 봐서 엣지 길이비 α가 30% 이상이 되도록 게이트 산화막(11) 및 게이트(12)를 형성하면 절연 파괴까지의 전하량(Qbd)을 종래 구조보다 거의 1자릿수 이상 크게 할 수 있다.
이와 같이, 도 11 및 도 12에 도시한 동작은, 트렌치 내벽에 형성되어 있는 게이트 산화막에 흐르는 전류가 트렌치 개공부로 집중되고, 캐패시터 전체의 면적에 대해 트렌치 개공부의 면적이 큰 쪽이 트렌치 개공부에서의 전류 밀도가 완화되는 것에 의한 것이다. 또, 도 11, 도 12 중의 α, β=100%의 값은 도 17에 도시한 종래의 플레이너 MOS 게이트 구조를 나타내고 있다.
또, 도 10의 (a)에 도시한 구조의 반도체 장치의 제조 방법은 제2 실시 형태에서 설명한 방법과 기본적으로 동일하기 때문에 설명을 생략한다.
또한, 도 10의 (b)에 도시한 구조의 반도체 장치의 제조 방법은 제2 실시 형태에서 도 7의 (c)까지의 공정은 동일하며 도 8의 (a)의 공정에서 2개의 트렌치(7) 간에서 게이트(12)를 분리하지 않고서 형성한다. 그 외에는 제2 실시 형태와 기본적으로 동일하기 때문에 상세한 설명은 생략한다. 다만, 도 7의 (a)의 공정은 생략해도 좋다.
이상 설명한 바와 같은 이 실시 형태의 반도체 장치의 구조와 제조법을 요약하면 다음과 같다.
즉, 이 실시 형태의 반도체 장치는 트렌치(7)의 내표면으로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 절연막(게이트 산화막; 11)을 구비하며 또한 트렌치(7)의 내부로부터 반도체 기판(30)의 주면을 따라 외표면까지 연장하는 도전부(게이트; 12)가 절연막(게이트 산화막; 11)과 동일한 길이까지 길게 형성되어 있다.
또한, 이 실시 형태의 다른 반도체 장치는 인접하는 트렌치 간에서 절연막(게이트 절연막; 11)과 도전부(게이트; 12)가 각각 연속하여 형성되고 있다.
또한, 이 실시 형태의 다른 반도체 장치는 전 캐패시터 면적에서 차지하는 트렌치 개공부에서의 평면부의 캐패시터 면적이 커지는 트렌치 MOS 게이트 구조로 하였다. 특히, 바람직하게는 절연막을 끼우는 전 캐패시터 면적 중 트렌치 외표면의 절연막 부분을 끼우는 캐패시터 면적이 5% 이상이 되도록 형성하고 있다.
또한, 이 실시 형태의 다른 반도체 장치는 트렌치 개공부에서의 게이트 엣지 길이가 커지는 트렌치 MOS 게이트 구조로 하였다. 특히 바람직하게는 절연막의 전 게이트 엣지 길이 중 트렌치 외표면의 절연막 부분의 게이트 엣지 길이가 30% 이상이 되도록 형성하고 있다.
이상 설명한 이 실시 형태에 따르면 게이트 산화막의 신뢰성을 향상시키는 효과가 얻어진다.
(제4 실시 형태)
도 13 및 도 14는 본 발명의 제4 실시 형태에 의한 트렌치 구조를 갖는 반도반도체 장치의 제조 방법 및 구조를 설명하기 위한 도면이다. 도 13에 이르기까지의 제조 공정은 제1 실시 형태의 도 1 내지 도 2의 공정과 마찬가지이므로 이들을 원용한다.
먼저, 제조 방법에 대해 설명하고 그 후에 구조에 대해 설명한다.
이 실시 형태의 제조 방법은 우선 제1 실시 형태의 도 1의 (a) 내지 도 1의 (c)의 공정과 같은 공정을 거친다.
다음에, 도 1의 (d)의 공정에서 CVD막(6)을 제1 실시 형태 내지 제2 실시 형태의 경우보다도 두껍게 증착하고 이것을 패터닝하여 트렌치(7)를 형성하는 위치를 개구한다.
다음에, 도 2의 (a) 내지 도 2의 (d)까지의 공정은 제1 실시 형태와 마찬가지로 하지만 단지 CVD막(6)이 두껍게 형성되어 있는 것이 다르다.
다음에, 도 13의 (a)는 도 2의 (d)의 상태에서 산화막(10)의 에칭 제거를 행한 후의 상태를 도시한다. CVD막(6)을 두껍게 형성하고 있었기 때문에 산화막(10)이 제거된 후에 트렌치 개공부의 외표면에 CVD막(6)이 남겨지고 있다.
다음에, 도 13의 (b)에 도시한 바와 같이 게이트 산화막(11; 절연막)을 형성한다. 이 때, 트렌치 개공부의 외표면에서의 게이트 산화막(11)은 CVD막과 합체하여 막 두께가 두꺼워진다. 이 때, 트렌치 개공부의 외표면에서의 게이트 산화막(11)의 두께가 트렌치 내표면에서의 두께보다 2배 이상 두껍게 되도록 한다.
이 후의 공정은 종래와 마찬가지의 공정 또는 제1 실시 형태의 도 3의 (c) 이후의 공정 혹은 제2 실시 형태의 도 7의 (c) 이후의 공정 등과 마찬가지라도 좋으며 한정되는 것은 아니다.
이상과 같이 이 실시 형태의 제조 방법의 특징은 도 1의 (d)에 도시한 트렌치 에칭용 마스크로서 이용하는 CVD막(6)을 제1 실시 형태, 제2 실시 형태보다 두껍게 형성하는 것에 있다.
도 14는 이와 같이 해서 형성한 반도체 장치의 구조를 도시한 단면도이며, 도 14의 (a)는 게이트(12)의 상면이 트렌치(7)의 개구면보다 낮은 구조의 반도체 장치의 단면도, 도 14의 (b)는 그 트렌치(7)의 길이 방향에서의 단면도이다. 또한, 도 14의 (c)는 도 14의 (a)에 도시한 트렌치 개공부의 코너 영역 A의 확대도이다. 또한, 도 14의 (d)는 게이트(12)가 트렌치(7)의 개구면에서 돌출하고 있는 구조의 반도체 장치의 단면도이다.
이 실시 형태에 의해 제조한 반도체 장치의 특징은 도 14의 (c)의 코너 영역 A의 확대도에 도시한 바와 같이 트렌치 개공부에서의 게이트 산화막(11)의 막 두께 tgo × 1이 트렌치 내벽에서의 게이트 산화막(11)의 막 두께 tgo × 2의 2배 이상으로 형성되어 있는 것이다.
그 결과, 트렌치 개공부 코너에서의 수직 방향 즉 Y 방향 전계(Ecor, y)는 트렌치 개공부에서의 게이트 산화막(11)의 막 두께 tgo × 1이 트렌치 내부의 막 두께 tgo × 2와 동일한 두께밖에 없는 경우보다 완화된다. 따라서, 트렌치 개공부 코너에서의 X, Y 방향 전계의 합성 성분의 토탈인 전계(Ecor)가 종래보다 저하한다. 그 때문에, 트렌치 개공부에서의 게이트 산화막(11)으로 걸리는 전계가 완화되며 게이트 산화막 누설 특성이 개선되어 수율 향상의 효과가 얻어진다.
(제5 실시 형태)
본 발명의 제5 실시 형태에 의한 반도체 장치의 구조와 제조 방법에 대해 설명한다.
우선, 제조 방법에 대해 설명하고 그 후에 구조에 대해 설명한다. 제조 방법에 대한 공정을 도시한 도면으로서는 제1 실시 형태에서 설명한 도 1의 (a) 내지 도 3의 (b)를 원용한다.
이 실시 형태의 제조 방법은 우선 도 1의 (a) 내지 도 3의 (a)의 공정과 마찬가지의 공정을 거쳐서 도 3의 (a)에 도시한 바와 같이 반도체 기판(30)에 트렌치(7)를 형성한다.
다음에, 이 실시 형태의 제조 방법의 특징은 도 3의 (b)에 도시한 트렌치 내부의 게이트 산화막의 형성 방법에 있다.
이 실시 형태에서는 도 3의 (b)에 도시한 게이트 산화막(11; 절연막)의 형성 방법으로서 우선 종래와 같이 열 산화막을 형성하고, 그 위에 CVD막을 형성하여 2층의 적층막을 형성한다. 또는, 먼저 CVD막을 형성하고, 그 위에 열 산화막을 형성하여 2층의 적층막을 형성해도 좋다.
또한, 다른 방법으로서 우선 열 산화막을 형성하고, 그 위에 CVD막을 형성하며, 추가로 그 위에 열 산화막을 형성하여 3층의 적층막으로 한다.
이와 같이 게이트 산화막(11)을 형성함으로써 트렌치 내벽에서의 게이트 산화막의 막 두께의 불균일을 완화시킬 수 있다. 이 방법을 이용하면 트렌치 내벽에 형성하는 게이트 산화막 막 두께의 균일성이 향상하고 게이트 산화막 막 두께가 불균일에 의한 악 영향을 피할 수 있는 효과가 얻어진다.
또, 실리콘과의 계면은 채널을 가능하게 함으로써 열 산화막을 형성하도록 한 쪽이 CVD막을 이용하는 것 보다도 MOS 채널부의 이동도의 저하를 초래할 우려가 없어진다.
이와 같이 해서, 게이트 산화막을 형성한 후의 공정은 종래의 제조 공정 또는 제1 실시 형태의 도 3의 (c) 이후의 공정 혹은 제2 실시 형태의 도 7의 (c) 이후의 공정 등 어느 하나라도 좋으며 한정되는 것은 아니다.
그런데, 종래부터 트렌치 내벽에 형성하는 게이트 산화막의 막 두께의 불균일이 발생하는 것은 이하의 이유에 의한 것이다. 즉, 트렌치 내벽에는 여러 종류의 면 방위가 발생한다. 따라서, 종래의 열 산화법에 의해 게이트 산화막(11)을 트렌치 내벽에 형성하면 면방위 의존성이 나타나기 때문에 게이트 산화막의 막 두께의 불균일이 일어나고 있었다.
이 실시 형태는 열 산화막 상에 CVD막을 적층함으로써 혹은 CVD막 형성 후에 열 산화를 행하고 게이트 산화막의 불균일성을 완화하고자 하는 것이다.
또한, 이 실시 형태의 게이트 산화막을 형성하면 종래 예의 도 16의 (b)의 단면도 중에 도시한 영역 E와 같은 LOCOS부(23; 분리 산화막)와 게이트 산화막(11)과의 경계에서의 게이트 산화막(11)의 박막화(narrowing)를 막을 수 있다. 그 결과, 영역 E에서의 게이트 산화막 파괴나 게이트 산화막 특성의 열화를 막을 수 있다.
또, 이 실시 형태의 방법은 트렌치 하부에 n층을 형성하여 가속산화에 의해 게이트 산화막(11)의 막 두께 불균일을 제거하는 방법 대신에 이용할 수 있다. 이들의 방법은 모두 게이트 산화막의 막 두께를 균일화하는 효과가 얻어지는 것이다.
또한, 이 실시 형태에 의한 반도체 장치는 이상 설명한 바와 같이 반도체 기판(30)의 주면에 형성된 트렌치(7)를 갖고, 상기 트렌치(7)의 내표면에 형성된 게이트 산화막(11) 등의 절연막이 열 산화막 상에 CVD막을 적층한 구조, 또는 CVD막 상에 열 산화막을 형성한 구조 혹은 열 산화막 상에 CVD막을 적층하고 추가로 열 산화막을 적층한 구조로 하고 있다. 그리고, 이 트렌치(7)의 내부에 게이트(12) 등의 도전막을 형성한 구조를 갖고 있다.
이상 설명한 바와 같이, 이 실시 형태에 의하면 트렌치 내벽에 형성하는 게이트 산화막(11)에 열 산화막 + CVD막의 적층막, CVD막 + 열 산화막의 적층막 혹은 열 산화막 + CVD막 + 열 산화막으로 이루어지는 적층막을 이용함으로서 트렌치 내벽에 형성하는 게이트 산화막(11)의 막 두께의 균일성을 향상시키며, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
(제6 실시 형태)
본 발명의 제6 실시 형태에 의한 반도체 장치의 제조 방법에 대해 설명한다. 제조 방법에 대해 공정을 도시한 도면으로서는 제1 실시 형태에서 설명한 도 1의 (a) 내지 도 3의 (c)를 원용한다.
이 실시 형태의 제조 방법은 우선, 도 1의 (a) 내지 도 3의 (b)의 공정과 마찬가지의 공정을 거쳐서 도 3의 (b)에 도시한 바와 같이 반도체 기판(30)에 트렌치(7)를 형성하고 이 트렌치 내면에 게이트 산화막(11; 절연막)을 형성한다.
다음에, 이 실시 형태의 제조 방법의 특징은 도 3의 (c)에 도시한 게이트 전극 재료(12; 도전막)의 형성 방법에 있다.
이 실시 형태에서는 도 3의 (c)에 도시한 바와 같이 트렌치(7)에 게이트 전극 재료(12; 예를 들면, 고농도 인을 포함하는 poly-Si)를 매립한다. 그리고, 이 게이트 전극 재료(12)에 질소를 주입한다. 이 질소 주입량은 n+에미터 확산층(5)을 형성하는 주입량의 0.1 내지 2배로 한다.
이 후의 공정은 제1 실시 형태의 도 3의 (d)에 도시한 바와 같이, 게이트 전극 재료(12)의 에칭을 행한다. 혹은 제2 실시 형태의 도 8의 (a)에 도시한 바와 같이 게이트 전극 재료(12)의 에칭을 행해도 좋다. 이와 같이, 이 후의 공정에 대해서는 한정되는 것은 아니다.
이 실시 형태에서는 이상과 같이 게이트 전극 재료(12)로 질소를 주입하여 어닐링함으로서 게이트 산화막(11) 중에 어닐링에 의해 확산한 질소가 석출되고, 게이트 산화막(11)과 기판(30)과의 계면에, 혹은 게이트 산화막(11)과 게이트 전극 재료(12)와의 계면에 질소가 풍부한 게이트 산화막(11)이 형성된다. 그 결과, 게이트 산화막(11)이 형성된 후에 어닐링으로 게이트 산화막(11)으로 확산하는 도펀트가 되는 n+에미터층(5), p베이스층(4)으로부터의 불순물의 게이트 산화막(11)으로의 확산이 억제되며 게이트 산화막의 특성의 저하를 저감하는 효과가 있다.
또한, 질소 주입에 의한 질화에 의해 질소가 게이트 산화막(11)과 기판(30)의 계면에 존재하는 댕글링 본드(dangling bonds)나 불완전한 결정을 점유함으로써 계면 준위의 발생을 저감시킨다. 또한, 산화막 중의 전자 트랩으로서 작용하는 Si-H, Si-PH 결합이 Si-N 결합이 되는 결과, 게이트 산화막 중의 전자 트랩을 저감할 수 있다. 그 결과, 트렌치 MOS 게이트 구조의 트랜지스터의 핫 캐리어 내성을 향상시키는 효과가 있다.
이 방법은 게이트 산화막(11)이 열 산화막의 경우라도 좋으며 제3 실시 형태에 도시한 바와 같이 게이트 산화막으로서 열 산화막 상에 CVD막을 거듭 형성하는 경우 또는 CVD막 형성 후에 열 산화막을 형성하는 경우 혹은 열 산화막 상에 CVD막을 형성하고, 또한 그 위에 열 산화막을 형성하는 경우에 적용해도 동일한 효과가 얻어진다.
또한, 게이트 구조로서 트렌치 MOS 게이트 구조뿐만아니라 도 20에 도시한 플레이너 MOS 게이트 구조의 파워 디바이스에 적용해도 마찬가지의 효과가 얻어진다.
이 실시 형태에 따르면, 이상 설명한 바와 같이 게이트에 질소가 주입된 트렌치 구조를 갖는 반도체 장치가 얻어진다.
이상 설명한 바와 같이, 이 실시 형태의 제조 방법에 따르면 질소를 게이트 전극 재료에 주입하여 실리콘/ 게이트 산화막 계면의 질화를 행하고, 게이트 산화막으로의 불순물 확산의 억제나 게이트 산화막 중의 트랩을 저감시킬 수 있다. 이에 따라, 트렌치 내벽에 형성한 게이트 산화막의 신뢰성 향상을 도모할 수 있다.
(제7 실시 형태)
도 15는 본 발명의 제7 실시 형태에 의한 반도체 장치를 설명하기 위한 도면이다.
도 15의 (a)는 제2 실시 형태의 트렌치 MOS 게이트 구조를 적용한 트렌치 MOSFET의 구조를 도시한 도면이다.
또한, 도 15의 (b)는 제2 실시 형태의 트렌치 MOS 게이트 구조를 적용한 IGBT의 구조예이며, 콜렉터 구조가 p-형 확산층(3) 뿐만 아니라 p+형 영역(3a)을 형성하고 p+/p-콜렉터 구조를 갖고 있다.
또한, 도 15의 (c)는 제2 실시 형태의 트렌치 MOS 게이트 구조를 적용한 IGBT의 다른 구조예이며, 콜렉터 구조가 p+형 확산층(3) 뿐만아니라 n+형 영역(3b)을 형성하고, p+/n+콜렉터 구조를 갖고 있다. 그 외의 부호는 이미 설명한 것과 마찬가지이므로 상세한 설명은 생략한다.
이상과 같이 제1 실시 형태 내지 제6 실시 형태에서 설명한 트렌치 MOS 게이트 구조는 트렌치 MOS 게이트 구조를 갖는 파워 디바이스 등 여러가지의 반도체 장치에 적용할 수 있는 것이며, 각각 제1 실시 형태 내지 제6 실시 형태에서 설명한 효과를 발휘하는 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에 있어서, 트렌치의 내표면으로부터 외표면까지 연장하는 절연막을 형성하고 트렌치 내부로부터 돌출하여 외표면까지 연장하는 도전막을 구비했기 때문에 절연막(게이트 산화막)에 흐르는 전류가 트렌치 개공부에 집중하는 것을 완화할 수 있다. 이에 따라, 절연막(게이트 산화막)의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에서 트렌치의 개구부로부터 외표면의 부분에서 절연막(게이트 산화막)을 두껍게 형성하고 도전막(게이트)을 트렌치의 개구 부분으로 짜넣는 형상으로 했기 때문에 트렌치 개공부에서의 Si/SiO2계면의 볼록 형상이 없어지며 절연막(게이트 산화막)의 누설 특성이 개선된다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 인접하는 트렌치 간에서 절연막과 도전막을 각각 연속하여 형성했기 때문에 절연막(게이트 산화막)에 흐르는 전류가 트렌치 개공부에 집중하는 것을 완화할 수 있다. 이에 따라, 절연막(게이트 산화막)의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 절연막을 끼우는 전 캐패시터 면적 중 반도체 기판의 주면을 따라 외표면의 절연막 부분을 끼우는 캐패시터 면적이 5% 이상이 되도록 형성했기 때문에 절연막(게이트 산화막)에 흐르는 전류가 트렌치 개공부에 집중하는 것을 완화할 수 있다. 이에 따라, 절연막(게이트 산화막)의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 절연막의 전 게이트 엣지 길이 중, 트렌치 외표면의 절연막 부분의 게이트 엣지 길이가 30% 이상이 되도록 형성했기 때문에 절연막(게이트 산화막)에 흐르는 전류가 트렌치 개공부에 집중하는 것을 완화할 수 있다. 이에 따라, 절연막(게이트 산화막)의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 절연막의 외표면에서의 두께가 내표면에서의 두께보다 2배 이상 두껍게 형성했기 때문에, 트렌치 개공부에서의 절연막(게이트 산화막)으로 걸리는 전계가 완화되며 절연막(게이트 산화막)의 누설 특성이 개선되어 수율 향상의 효과가 얻어진다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 트렌치의 절연막으로서 열 산화막 상에 CVD막을 적층한 2층 구조 또는 CVD막의 형성 후에 열 산화를 행한 2층 구조 혹은 열 산화막 상에 CVD막을 적층하고, 추가로 열 산화막을 적층한 3층 구조로 했기 때문에, 트렌치 내벽에 형성하는 절연막(게이트 산화막)의 막 두께의 균일성을 향상시키고 절연막(게이트 산화막)의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따르면 트렌치 구조를 갖는 반도체 장치 및 그 제조 방법에있어서 트렌치의 내부의 도전막에 질소를 주입했기 때문에 기판측으로부터 절연막(게이트 산화막)으로의 불순물 확산이 억제되며, 절연막(게이트 산화막)의 특성의 저하를 저감하는 효과가 있다. 또한, 이에 따라 트렌치 MOS 트랜지스터의 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판의 주면에 형성된 트렌치와, 상기 트렌치의 내표면(內表面)으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 절연막과, 상기 트렌치의 내부로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 도전부를 구비한 것을 특징으로 하는 트렌치 구조를 갖는 반도체 장치.
  2. 반도체 기판의 주면에 형성된 트렌치와, 상기 트렌치의 내표면으로부터 상기 반도체 기판의 주면을 따라 외표면까지 연장하는 절연막과, 적어도 상기 트렌치의 내부에 형성되는 도전부를 구비하고, 상기 절연막의 상기 외표면에서의 두께가 상기 내표면에서의 두께보다 2배 이상 두껍게 형성되어 있는 것을 특징으로 하는 트렌치 구조를 갖는 반도체 장치.
  3. 반도체 기판의 주면에 형성된 트렌치와, 적어도 상기 트렌치의 내표면에 형성된 절연막과, 적어도 상기 트렌치의 내부에 형성되며 질소가 주입된 도전부를 구비한 것을 특징으로 하는 트렌치 구조를 갖는 반도체 장치.
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