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KR19980079317A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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Publication number
KR19980079317A
KR19980079317A KR1019970040214A KR19970040214A KR19980079317A KR 19980079317 A KR19980079317 A KR 19980079317A KR 1019970040214 A KR1019970040214 A KR 1019970040214A KR 19970040214 A KR19970040214 A KR 19970040214A KR 19980079317 A KR19980079317 A KR 19980079317A
Authority
KR
South Korea
Prior art keywords
layer
oxide film
semiconductor
gate oxide
pair
Prior art date
Application number
KR1019970040214A
Other languages
English (en)
Inventor
우에노슈이치
오쿠무라요시노리
마에다시게노부
마에가와시게토
Original Assignee
기다오까다까시
미쓰비시뎅끼가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까다까시, 미쓰비시뎅끼가부시끼가이샤 filed Critical 기다오까다까시
Publication of KR19980079317A publication Critical patent/KR19980079317A/ko

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

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  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

한계치와 확산층리이크의 트레이드오프 관계를 해소함과 동시에, 게이트 산화막의 형성을 복수회로 나누어서 행할 필요가 없는 반도체 장치 및 제조방법을 제공한다.
N채널형 MOS 트랜지스터 T41∼T43의 게이트 전극 4A∼4C에서는, 불순물도우즈량이 각각 다르기 때문에 불순물 농도도 각각 달라서, 한계치가 높은 것이 기대될수록 게이트 전극중의 불순물 농도는 낮게 구성되어 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것이고, 특히 하나의 칩내에 복수종류의 트랜지스터를 형성하는 반도체 장치 및 그 제조방법에 관한 것이다.
하나의 칩내에 복수종류의 트랜지스터(예를 들면, 요구스펙이 다른)를 형성한 반도체 장치로서, 이하에 4개의 종래 예를 들어 설명한다.
제 1의 종래예
(DRAM의 전체구성)
우선 제 1의 종래예로서, 복수종류의 트랜지스터를 형성한 DRAM600의 구성 및 제조방법에 관해서 설명한다. 도 66에 DRAM 600의 구성(셀배치)을 나타낸다.
DRAM 600은, 데이터를 축적하는 메모리셀 어레이부601 뿐만 아니라, 주변회로부(어드레스버퍼602, X디코더603, Y디코더604), 로우/컬럼 클럭부605, I/O패스부606, 리플레쉬부607)나 센스앰프부608등도 구비하고 있다.
어느 부위나 트랜지스터에 의해 구성되어 있지만, 각각의 부위에 따라 요구되는 특성이 다르다. 예를 들면 메모리셀 어레이부601에서는, 누설전류에 의한 데이터의 소실을 막기 위해서 저리이크전류인 것을 요구한다. 또한, 주변회로부에서는 고속동작을 하기 위해서 전류량이 많은 것이 요구되고 있다. 또한, 센스앰프부608는 하이레벨과 로우레벨을 구별하기 위해서, 예를 들면 하이레벨의 절반의 전압으로 동작시키지 않으면 안된다. 이 때문에, 센스앰프부608에 사용되는 트랜지스터에는 저전압에서의 동작이 요구된다. 요컨대, 1칩의 DRAM 내에서 특성이 다른 여러 종류의 트랜지스터가 필요해지는 것이다.
예를 들어 한계치를 비교하면, 메모리셀 어레이부의 트랜지스터는 1V정도, 주변회로부의 트랜지스터는 0.8V정도로, 센스앰프부의 트랜지스터는 0.4V로까지 억제할 필요가 생긴다.
각 트랜지스터의 구성
이들 특성이 다른 트랜지스터를 1칩내로 만들기 위해서, 종래는 채널도우프층의 불순물 프로파일을 트랜지스터에 맞추어서 바꾸는 것으로 대응하고 있었다. 이하에, 채널도우프의 불순물 농도를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 67은 종래의 제조방법에 의해 제조한 DRAM의 구성예(부분도)이고, 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T1∼T3의 단면을 각각 나타내고 있다.
도 67에서, N채널형 MOS 트랜지스터 T1∼T3는 동일한 반도체 기판1(P형)상에 형성된 P형의 웰층101내에 형성되어 있다. 웰층101은, 웰층101내에 형성된 채널 (cut)층102과 LOCOS층2으로 소자간 분리되고, N채널형 MOS 트랜지스터 T1∼T3는, 각각 소자간 분리된 영역에 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T1는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주보는 단연(端緣)부에 접하여 형성된 한 쌍의 저 도우프드레인층 (이후, LDD층이라고 칭함)107을 구비하고 있다.
그리고, LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4이 형성되어 있다. 또한, 게이트 산화막3 및 게이트 전극4의 측면에는 측벽산화막5이 형성되어 있다. 또한, 게이트 전극4 하층의 웰층101내에는 채널도우프층103이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T2는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층107을 구비하고 있다.
그리고, LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4이 형성되어 있다. 또한, 게이트 산화막3 및 게이트 전극4의 측면에는 측벽산화막5이 형성되어 있다. 또한, 게이트 전극4의 하층의 웰층101내에는 채널도우프층104이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T3는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층107을 구비하고 있다.
그리고, 소스/드레인층106 및 LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4이 형성되어 있다. 또한, 게이트 산화막3 및 게이트 전극4의 측면에는 측벽산화막이 형성되어 있다. 또한, 게이트 전극4의 하층의 웰층101내에는 채널도우프층105이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층106을 공유하는 구조로 되어 있어, 그 구조가 연속해서 배치된 구성으로 되어 있다.
또, 표1에 N채널형 MOS 트랜지스터 T1∼T3의 구성제원(諸元)을 나타낸다.
표1에서, N채널형 MOS 트랜지스터 T1∼T3 각각의 채널도우프층 형성시의 불순물도우즈량은, 1×1012/cm2, 3×1012/cm2, 5×1012/cm2로 되어 있다. 또한 주입불순물은 모두 붕소(B)이고, 주입에너지는 모두 50keV 이다.
또한, 도 67에서 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T1∼T3 에서의, A-A'선, B-B'선 및 , C-C'선에 의한 단면부분의 불순물프로파일을 도 68에 나타낸다.
도 68에 있어서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층),게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표1에 나타나는 바와 같이, 어느 트랜지스터에서도 같은 양으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선 및 , C-C'선은 서로 겹쳐지는 직선으로 표시되지만, 웰층에서는 앞서 설명한 바와 같이, 한계치의 요구가 낮은 트랜지스터(T1＜T2＜T3의 순)일 수록 채널도우즈량은 적고, 산화막 벌크계면(界面)에서의 불순물 농도가 낮게 되어 있다. 또, 각 프로파일의 피크위치는 각각의 채널도우프층의 형성위치와 거의 같다.
각 트랜지스터의 제조방법
이하에, 도 67로 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T1∼T3의 제조방법에 관해서, 도 69∼도 74를 사용하여 설명한다.
먼저, 도 67에 나타나는 공정에 있어서, P형 반도체 기판1의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)2을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판1내에 P형의 웰영역101을 형성한다. 또 반도체 기판1내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판1내에 채널컷층102을 형성한다. 또 채널컷층102은, LOCOS 층2에서 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에, 도 70에 나타나는 공정에 있어서, 웰영역101내의 소정위치에 센스앰프부의 트랜지스터 T1에 맞춘 가장 불순물 농도가 낮은 채널도우프층103을 형성한다. 이 때 주변회로부 및 메모리셀 어레이부의 트랜지스터 T2 및 T3의 형성영역에도 채널도우프층103이 형성된다. 또, 채널도우프층103의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로서 행한다.
다음에, 도 71에 나타나는 공정에 있어서, 센스앰프부의 상부에 레지스트 마스크 R201를 형성하고, 주변회로부 및 메모리셀 어레이부의 채널도우프층103에 선택적으로 불순물을 추가주입하며, 주변회로부의 트랜지스터 T2에 맞춘 불순물 농도의 채널도우프층104을 형성한다. 이 때, 메모리셀 어레이부의 트랜지스터 T3의 형성영역에도 채널도우프층104이 형성된다. 또, 채널도우프층104의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 2×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 72에 나타나는 공정에 있어서, 센스앰프부 및 주변회로부의 상부에 레지스트마스크 R202를 형성하고, 메모리셀 어레이부의 채널도우프층104에 선택적으로 불순물을 추가주입하며, 메모리셀 어레이부의 트랜지스터 T3에 맞춘 불순물 농도의 채널도우프층105을 형성한다. 또 채널도우프층105의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 2×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 73에 나타나는 공정에 있어서, 반도체 기판1의 주면상에 게이트 산화막3을 이루는 산화막31을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, 예를 들면 도프된 폴리실리콘층41을 CVD법으로 형성한다. 또, 산화막31의 두께는 100Å정도, 도프된 폴리실리콘층41의 두께는 2000Å정도로, 그 불순물로서는 인(P)을 사용하고, 농도는 5×1020/cm3정도이다.
다음에 도 74에 나타나는 공정에 있어서, 도프된 폴리실리콘층41의 상부에 레지스트 마스크 R203를 형성하고, 패터닝에 의해 게이트 전극4 및 게이트 산화막3을 형성한다.
다음에 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온주입에 의해 LDD층107을 형성한 뒤, 게이트 산화막3 및 게이트 전극4의 측면에, 약 1000Å의 두께의 측벽산화막5을 형성한다. 그리고 측벽산화막5을 마스크로 해서 이온주입에 의해 소스/드레인층106을 형성함으로써, 도 67에 나타나는 DRAM의 구성을 얻을 수 있다.
여기서 LDD층107은, 예를 들면 비소(As)이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층106은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃에서 60분간 어닐링함으로써 형성한다.
또 그 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로서 DRAM이 형성되지만, 그것들의 공정의 설명 및 도시는 생략한다.
종래의 DRAM의 문제점
이상 설명한 바와 같이, 종래의 DRAM에서는, 센스앰프부, 주변회로부, 메모리셀 어레이부등으로 사용되는 특성이 다른 트랜지스터를 1칩내에 만들기 위해서, 채널도우프층의 불순물 농도를 트랜지스터에 맞추어서 바꾸는 것으로 한계치의 조정을 하여 왔다.
그러나 채널도우프층의 불순물 농도가 높아지면 한계치가 오름과 동시에, 예를 들면 확산층과 기판의 접합부분에서의 불순물 농도가 높아지기 때문에, 확산층으로부터의 누설전류(확산층리이크)가 많아진다. 요컨대, 한계치와 확산층리이크는 트레이드오프의 관계를 가지며, 한계치가 정해지면 누설전류도 일의적으로 결정되어, 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다.
제 2의 종래예
플래쉬 메모리의 전체구성
제 2의 종래예로서 복수종류의 트랜지스터를 형성한 플래쉬 메모리700의 구성 및 제조방법에 관해서 설명한다.
도 75에는 플래쉬 메모리700의 구성(셀배치)을 나타내고 있다. 일반적으로 DRAM에 비해서 플래쉬 메모리가 다른 점은, 예를 들면 10V라고 하는 높은 전압을 기록동작이나 소거동작으로 사용하는 것이다. 이 때문에, 도 75에 나타나는 플래쉬 메모리700에서는 승압회로로서 챠지펌프회로710를 구비하고 있다.
그리고, 플래쉬 메모리700는 데이터를 축적하는 메모리셀 어레이부701 뿐만 아니라, X 디코더703나 Y디코더704등 승압후에 쓰이는 고내압부, 주변회로부(예를 들면, 어드레스버퍼702, 로우/컬럼클럭부705, I/O 패스부706, 데이터 레지스터부707, 센스앰프부708, 동작제어부709등도 구비하고 있다. 모든 부위가 트랜지스터에 의해 구성되어 있지만, 사용전압의 차이에 의해 여러 종류의 특성이 다른 트랜지스터가 필요하여진다.
예를 들면, 메모리셀 어레이부701에서의 트랜지스터에서는, 터널산화막의 신뢰성을 보증하기 위해서 예를 들면, 100Å정도의 산화막 두께가 필요하다. 그러나, 주변회로부에서는 고속동작을 하기 위해서 전류량이 많은 것이 요구되고 있고, 산화막 두께는 메모리셀 어레이부701에 비교하여 얇게 설정되는 일이 많다. 단, 고내압부에서는 10V의 전압에 견딜 수 있는 트랜지스터가 필요하여진다.
이 때문에, 예를 들면 250Å이라고 하는 두꺼운 산화막을 사용할 필요가 생긴다. 즉,1칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터가 필요하여 진다.
각 트랜지스터의 구성
이하에서는, 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 76은 종래의 제조방법에 의해 제조한 플래쉬 메모리의 구성예(부분도면)이고, 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T11∼T13의 단면을 각각 나타내고 있다.
도 76에 있어서, N채널형 MOS 트랜지스터 T11∼T13는 동일한 반도체 기판 21(P형)상에 형성된 P형의 웰층121내에 형성되어 있다. 웰층121은 웰층121내에 형성된 채널컷층122과 LOCOS층22으로 소자간 분리되고, N채널형 MOS 트랜지스터 T11∼T13는 각각 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS 트랜지스터 T11는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126과, 해당 소스/드레인층126이 마주 보는 단연(端緣)부에 접하여 형성된 1쌍의 LDD층127을 구비하고 있다.
그리고, LDD층127의 상부에는 게이트 산화막26이 형성되고, 해당 게이트 산화막26의 상부에는 게이트 전극29이 형성되어 있다. 또한, 게이트 산화막26 및 게이트 전극29의 측면에는 측벽산화막30이 형성되어 있다. 또한, 게이트 전극29의 하층의 웰층121내에는 채널도우프층123이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T12는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126과, 해당 소스/드레인층126이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층127을 구비하고 있다.
그리고, LDD층127의 상부에는 게이트 산화막25이 형성되고, 해당 게이트 산화막25의 상부에는 게이트 전극29이 형성되어 있다. 또한, 게이트 산화막25 및 게이트 전극29의 측면에는 측벽산화막30이 형성되어 있다. 또 게이트 전극29의 하층의 웰층121내에는 채널도우프층124이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T13는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126을 구비하고, 소스/드레인층126의 단연(端緣)부의 상부에는 터널산화막23이 형성되며, 해당 터널산화막23의 상부에는 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극28이 순차로 형성되어 있다.
또한, 터널산화막23, 플로팅 게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극28의 측면에는 측벽산화막30이 형성되어 있다.
또한, 플로팅게이트 전극27의 하층의 웰층121내에는 채널도우프층125이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이구조로 되어있고, 인접하는 게이트끼리가 하나의 소스/드레인층126을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어있다.
도 76에 나타나는 플래쉬 메모리에서 특징적인 것은, 고내압부의 N채널형 MOS 트랜지스터 T11의 게이트 산화막26의 두께가 가장 두껍고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T13의 터널산화막23, 주변회로부N채널형 MOS 트랜지스터 T12의 게이트 산화막25의 차례로 두께가 얇아져 있는 점이다.
도 77에 각 게이트 산화막의 두께를 나타낸다. 도 77에서 가로축좌측에서 차례로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다.
또, 표2에 N채널형 MOS 트랜지스터 T11∼T13의 구성제원을 나타낸다.
표2에서, N채널형 MOS 트랜지스터 T11∼T13 각각의 게이트 산화막의 두께는,
250Å, 80Å, 100Å으로 되어 있다.
각 트랜지스터의 제조방법
이하에, 도 76으로 나타내는 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T11∼T13의 제조방법에 관해서, 도 78∼도 91를 사용하여 설명한다.
먼저, 도 78에 나타나는 공정에 있어서, P형의 반도체 기판21의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)22을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판21내에 P형의 웰영역121을 형성한다. 또, 반도체 기판21내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판21내에 채널컷층122을 형성한다. 또 채널컷층122은 LOCOS 층22에서 소자간 분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에 웰영역121내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정위치에 채널도우프층120을 형성한다. 또, 채널도우프층120의 형성은 예를 들면 붕소이온을 50keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에 도 79에 나타나는 공정에서, 반도체 기판21의 주면상에 터널산화막23으로 되는 산화막231을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, 예를 들면 도프된 폴리실리콘층271을 CVD법으로 형성한다. 또 산화막231의 두께는 100Å정도이고, 도프된 폴리실리콘층271의 두께는 1000Å정도이며, 그 불순물로서는 인(P)을 사용하고, 농도는 1×1020/cm3정도이다.
다음에 도 80에 나타나는 공정에 있어서, 메모리셀 어레이부에서의 도프된 폴리실리콘층271의 상부에 선택적으로 레지스트 마스크R221를 형성한다. 이 경우, 레지스트마스크 R221는 메모리셀 어레이부의 게이트폭방향을 따라서 형성된다. 그리고, 레지스트마스크 R221로 덮어져 있지 않은 부분의 도프된 폴리실리콘층271을 이방성에칭에 의해 제거한다. 이 상태를 도 81에 나타낸다.
도 81은 도 80을 상면측(레지스트마스크 R221를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R221는 메모리셀 어레이부에서 규칙적으로 배열된 구형의 섬 모양을 하도록 형성되어 있다. 또 레지스트마스크 R221는, 구형의 섬 모양을 이루는 활성층AL 위와 그 주위의 LOCOS 층 LL 위를 덮도록 형성되어 있다. 또한, 고내압부 및 주변회로부에서는 레지스트마스크 R가 형성되어 있지 않기 때문에 활성층AL이 노출되어 있다.
다음에 레지스트마스크 R221를 제거한 뒤, 도 82에 나타나는 공정에서, 도프된 폴리실리콘층271상에 플로팅게이트와 콘트롤 게이트를 절연하는 층간절연막24이 되는 절연막241을 CVD법으로 형성한다. 또 이 막은 TEOS(tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또한 층간절연막24은 ONO막으로 호칭되는 경우도 있다. 또한, 절연막241은 고내압부 및 주변회로부상에도 형성된다.
다음에 도 83에 나타나는 공정에 있어서, 메모리셀 어레이부의 절연막241위를 레지스트마스크 R222로 덮고, 그 밖의 영역의 절연막241을 모두 제거한다. 이 경우, 그 외의 영역에서는 산화막231도 제거한다. 이 상태를 도 84에 나타낸다.
도 84는, 도 83을 상면측(레지스트마스크 R222를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R222는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트마스크 R222가 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다.
다음에 레지스트마스크 R222를 제거한 뒤, 도 85에 나타나는 공정에 있어서, 반도체 기판21의 주면전체면에 게이트 산화막26이 되는 산화막261을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막241은 질화막을 포함하고 있기 때문에, 산화되는 일이 없고 그 두께는 유지된다. 또 산화막261의 두께는 170Å정도이다.
다음에 도 86에 나타나는 공정에 있어서, 주변회로부 이외의 영역을 레지스트마스크 R223로 덮고, 주변회로부상의 산화막261을 웨트에칭에 의해 제거한다. 이 상태를 도 87에 나타낸다.
도 87은, 도 86을 상면측(레지스트마스크 R223를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R223는 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 주변회로부에서는 레지스트마스크 R223가 형성되어 있지 않기 때문에 활성층AL이 노출하고 있다.
다음에 레지스트마스크 R223를 제거한 뒤, 도 88에 나타나는 공정에 있어서, 게이트 산화막25이 되는 산화막251을 열산화법에 의해 형성한다. 이 때 메모리셀어 레이부상의 절연막241은 질화막을 포함하고 있기 때문에 산화되는 일이 없고 그 두께는 유지되지만, 고내압부에서는 산화막261이 성장하여 막 두께가 증가하게 된다. 또 산화막251의 두께는 80Å정도이고 산화막261은 250Å정도로 성장한다.
다음에 도 89에 나타나는 공정에 있어서, 반도체 기판21의 주면전체면에 게이트 전극재료로서, 예를 들면 도프된 폴리실리콘층291을 CVD법으로 형성한다. 또 도프된 폴리실리콘층291의 두께는 2000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 5×1020/cm3정도이다.
다음에 도 90에 나타나는 공정에 있어서, 도프된 폴리실리콘층291의 상부에 레지스트마스크 R224를 형성하여 패터닝을 행한다. 이 상태를 도 91에 나타낸다.
도 91은 도 90을 상면측(레지스트마스크 R224를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R224는, 구형의 활성영역AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해, 고내압부에서는 게이트 산화막26 및 게이트 전극29을, 주변회로부에서는 게이트 산화막25 및 게이트 전극29을, 메모리셀 어레이부에서는 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극28을 형성한다.
다음에 고내압부, 주변회로부에 이온주입에 의해 LDD층127을 형성한 뒤, 게이트 산화막26 및 게이트 전극29의 측면, 게이트 산화막25 및 게이트 전극29의 측면, 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극28의 측면에, 약 1000Å 두께의 측벽산화막30을 형성한다. 그리고 측벽산화막30을 마스크로 해서, 이온주입에 의해 소스/드레인층126을 형성함으로써, 도 76에 나타나는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD층127은, 예를 들면 비소이온을 30keV의 에너지로 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층126은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃로 60분간 어닐링함으로써 형성한다.
또 이 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로써 플래쉬 메모리가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
종래의 플래쉬 메모리의 문제점
이상 설명한 바와 같이 종래의 플래쉬 메모리에서는, 종래의 DRAM과 마찬가지로 한계치와 확산층리이크는 트레이드오프의 관계를 가지기 때문에, 회로 설계는 양자의 트레이드오프에 의해 제약을 받게 된다.
또한, 1칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요가 있기 때문에, 산화막의 형성을 복수회에 나눠 행하는 경우가 생긴다. 예를 들면 고내압부에서는, 산화막261은 레지스트마스크 R223를 제거하는 공정(도 86)등을 거쳐서, 산화막251을 형성할 때에 다시 성장시키게(도 88) 된다. 즉, 게이트 산화막261을 2회에 나눠 행하게 된다. 이 때문에 불순물혼입의 기회가 증가하거나 해서 게이트 산화막261의 신뢰성열화가 생기기도 하고, 막 두께의 제어성이 나빠져서 고내압부 N채널형 MOS 트랜지스터 T11의 신뢰성이 손상되는등의 문제가 생기고 있었다.
제 3의 종래예
로직회로를 가진 DRAM의 전체구성
다음에 제 3의 종래예로서, 로직회로를 가진 DRAM(이후, LOGIC in DRAM이라고 칭함)800의 구성 및 제조방법에 관해서 설명한다.
LOGIC in DRAM800은 로직회로를 동일칩내에 형성함으로서, 독립한 별도의 칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용하는 것보다, 고성능이고 또 저비용을 실현할 수 있는 장치이다.
도 92에 나타나는 바와 같이, LOGIC in DRAM 800은 로직부와 DRAM부로 대별된다. 여기서 로직부에서는 고속인 것, 즉 고구동능력과 저용량인 것이 요구되고 있다. 또한, DRAM 부에는 앞서 설명한 바와 같이, 저리이크전류가 요구되는 셀 어레이부나 저전압에서의 동작이 요구되는 센스앰프부등이 포함되고 있다. 요컨대, 1칩의 LOGl Cin DRAM 800에서는 특성이 다른 여러 종류의 트랜지스터가 필요하여 진다.
각 트랜지스터의 구성
이들 특성이 다른 트랜지스터를 1칩내에 만들기 위해서, 종래에는 채널도우프층의 불순물프로파일이나 산화막 두께를 트랜지스터에 맞추어서 바꾸는 것으로 대응하고 있었다. 이하, DRAM 부에서는 채널도우프층의 불순물 농도를 트랜지스터에 의해 변화시킨 예를, 로직부에서는 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 93은 종래의 제조방법에 의해 제조한 LOGIC in DRAM의 구성예(부분도)이고, 로직부와 DRAM부내의 센스앰프부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T21∼T23의 단면을 각각 나타내고 있다.
도 93에 있어서, N채널형 MOS 트랜지스터 T21∼T23는 동일한 반도체 기판51(P형)상에 형성된 P형의 웰층151내에 형성되어 있다. 웰층151은 웰층151내에 형성된 채널컷층152과 LOCOS 층52으로 소자간 분리되고, N채널형 MOS 트랜지스터 T21∼T23는 각각 소자간분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T21는, 웰층151내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, LDD층157의 상부에는 게이트 산화막54이 형성되고, 해당 게이트 산화막54의 상부에는 게이트 전극55이 형성되어 있다. 또한 게이트 산화막54 및 게이트 전극55의 측면에는 측벽산화막56이 형성되어 있다. 또한 게이트 전극55 하층의 웰층151내에는 채널도우프층155이 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T22는, 웰층151내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, LDD층157의 상부에는 게이트 산화막53이 형성되고, 해당 게이트 산화막53의 상부에는 게이트 전극55이 형성되어 있다. 또한 게이트 산화막53 및 게이트 전극55의 측면에는 측벽산화막56이 형성되어 있다. 또 게이트 전극55 하층의 웰층151내에는 채널도우프층154이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T23는, 웰층151내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, 소스/드레인층156 및 LDD층157의 상부에는 게이트 산화막53이 형성되고, 해당 게이트 산화막53의 상부에는 게이트 전극55이 형성되어 있다. 또한 게이트 산화막53 및 게이트 전극55의 측면에는 측벽산화막56이 형성되어 있다. 또 게이트 전극55 하층의 웰층151내에는 채널도우프층153이 형성되어 있다. 또 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층156을 공유하는 구조로 되어있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
또, 표3에 N채널형 MOS 트랜지스터 T21∼T23의 구성제원을 나타낸다.
표3에서, N채널형 MOS 트랜지스터 T21∼T23 각각의 채널도우프층 형성시의 불순물도우즈량은, 1×1013/cm2, 1×1012/cm2, 5×1012/cm2로 되어 있다. 또한 주입불순물은 모두 붕소(B)이고, 주입에너지는 모두 50keV 이다.
또한, N채널형 MOS 트랜지스터 T21∼T23 각각의 게이트 산화막의 두께는, 60Å, 100Å, 100Å으로 되어있다.
또한, 도 93에서 나타내는 로직부, 센스앰프부, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T21∼T23 에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 94에 나타낸다.
도 94에서, 가로축에 단면방향의 위치(깊이)를 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표3에 나타나는 바와 같이, 어느 트랜지스터에서든 같은 양으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선 및 C-C'선은 서로 겹쳐진 직선(A-A'선을 구별하기 위해서 도면적으로는 2개의 직선으로 나타내고 있다)으로 표시되지만, 웰층에서는, 한계치의 요구가 낮은 센스앰프부의 트랜지스터에서는 채널도우즈량이 적고, 산화막-벌크 계면에서의 불순물 농도도 낮다. 또, 각 프로파일의 피크위치는 각각의 채널도우프층의 형성위치와 거의 같다.
또, 도 95에 각 게이트 산화막의 두께를 나타낸다.
도 95에서, 가로축 좌측에서 차례로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 도 95에 나타나는 바와 같이, 로직부는 전류구동능력 향상을 위해 DRAM부의 센스앰프부, 메모리셀 어레이부에 비해서 산화막 두께가 얇게 되어 있다.
각 트랜지스터의 제조방법
이하에, 도 93에서 나타내는 로직부, DRAM 부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T21∼T23의 제조방법에 관해서, 도 96∼도 104를 사용하여 설명한다.
먼저 도 96에 나타나는 공정에 있어서, P형의 반도체 기판51의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)52을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판51내에 P형의 웰영역151을 형성한다. 또, 반도체 기판51내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판1내에 채널컷층152을 형성한다. 또, 채널컷층152은, LOCOS 층2으로 소자간 분리영역을 형성하는것과 같은 모양으로 형성한다.
다음에, 도 97에 나타나는 공정에 있어서, 웰영역151내의 소정위치에 센스앰프부의 트랜지스터 T22에 맞춘 가장 불순물 농도가 낮은 채널도우프층154을 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 T21 및 T23의 형성영역에도 채널도우프층154이 형성된다. 또 채널도우프층154의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에 도 98에 나타나는 공정에 있어서, 센스앰프부의 상부에 레지스트마스크 R251를 형성하고, 로직부 및 메모리셀 어레이부의 채널도우프층154에 선택적으로 불순물을 추가주입하여, 메모리셀 어레이부의 트랜지스터 T23에 맞춘 불순물 농도의 채널도우프층153을 형성한다. 이 때, 로직부의 트랜지스터 T21의 형성영역에도 채널도우프층153이 형성된다. 또 채널도우프층153의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에 도 99에 나타나는 공정에 있어서, 센스앰프부 및 메모리셀 어레이부의 상부에 레지스트마스크 R252를 형성하고, 로직부의 채널도우프층153에 선택적으로 불순물을 추가주입하여, 로직부의 트랜지스터T21에 맞춘 불순물 농도의 채널도우프층155을 형성한다. 또 채널도우프층155의 형성은, 예를 들면 붕소네온을 50keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에 도 100에 나타나는 공정에 있어서, 반도체 기판51의 주면상에 게이트 산화막53이 되는 산화막531을 열산화법에 의해 형성한다. 또, 산화막531의 두께는 40Å정도이다.
다음에 도 101에 나타나는 공정에 있어서, 센스앰프부 및 메모리셀 어레이부의 절연막531 위를 레지스트마스크 R253로 덮고, 로직부 위의 산화막531만을 선택적으로 제거한다.
다음에 레지스트마스크 R253를 제거한 뒤, 도 102에 나타나는 공정에서, 반도체 기판51의 주면상에 게이트 산화막54이 되는 산화막541을 열산화법에 의해 형성한다. 이 때, 센스앰프부 및 메모리셀 어레이부의 산화막531이 성장하여 막두께가 증가하게 된다. 또 산화막541의 두께는 60Å정도이고 산화막531은 100Å정도로 성장한다.
다음에 도 103에 나타나는 공정에 있어서, 산화막531 및 산화막541의 위에 게이트 전극재료로 해서, 예를 들면 도프된 폴리실리콘층551을 CVD법으로 형성한다. 또 도프된 폴리실리콘층551의 두께는 2000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 1×1020/cm3정도이다.
다음에 도 104에 나타나는 공정에 있어서, 도프된 폴리실리콘층551의 상부에 레지스트마스크 R254를 형성하여 패터닝을 한다. 이 패터닝에 의해, 로직부에서는 게이트 산화막54 및 게이트 전극55을, 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막53 및 게이트 전극55을 형성한다.
다음에 로직부, 센스앰프부, 메모리셀 어레이부에 이온주입에 의해 LDD층157을 형성한 뒤, 로직부에서는 게이트 산화막54 및 게이트 전극55의 측면에, 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막53 및 게이트 전극55의 측면에, 약1000Å 두께의 측벽산화막56을 형성한다. 그리고, 측벽산화막56을 마스크로 해서 이온주입에 의해 소스/드레인층156을 형성함으로써, 도 93에 나타나는 LOGIC in DRAM의 구성을 얻을 수 있다.
여기서 LDD층157은, 예를 들면 비소(As)이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층156은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃에서 30분간 어닐링함으로써 형성한다.
또 이 다음에 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로서 LOGIC in DRAM이 형성되지만, 그 공정의 설명 및 도시는 생략한다.
종래의 LOGIC in DRAM의 문제점
이상 설명한 바와 같이, 종래의 LOGIC in DRAM에서는, 로직부, 센스앰프부, 메모리셀 어레이부등으로 사용되는 특성이 다른 트랜지스터를 1칩내에 만들기 위해서, 채널도우프층의 불순물 농도를 트랜지스터에 맞춰서 바꾸는 것으로 한계치의 조정을 하고 있었다.
그러나, 채널도우프층의 불순물 농도가 높아지면 한계치가 오름과 동시에, 예를 들면 확산층과 기판의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층리이크가 많아진다. 요컨대, 한계치와 확산층리이크는 트레이드오프의 관계를 가지며, 한계치가 결정되면 누설전류도 일의적으로 결정되어, 회로설계는 양자의 트레이드오프 관계에 의해 제약을 받고 있었다.
또한 로직부에서는, 고구동능력을 얻기 위해서 다른 부분보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에, 1칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요가 있어, 산화막의 형성을 복수회에 나눠 행하는 경우가 생긴다. 예를 들면 센스앰프부, 메모리셀 어레이부등에서는, 산화막531은 레지스트마스크 R253를 제거하는 공정(도 101)등을 거쳐서, 산화막541을 형성할 때에 다시 성장시키게(도 102) 된다. 즉, 게이트 산화막53을 2회에 나눠 형성하게 된다. 이 때문에 불순물혼입의 기회가 증가한다든지 해서 게이트 산화막53의 신뢰성 열화가 생기거나, 막 두께의 제어성이 나빠져서 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T22 및 T23의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
제 4의 종래예
로직회로를 가진 플래쉬 메모리의 전체구성
다음에, 제 4의 종래예로서 로직회로를 가진 플래쉬 메모리(이후, LOGIC in FLASH라고 칭함)900의 구성 및 제조방법에 관해서 설명한다.
트랜지스터의 미세화에 따른 대용량화과 동시에 주목되는 개발목표의 하나로, 마이크로컴퓨터를 하나의 칩에 형성한 원칩 마이크로컴퓨터가 있다.
특히, 플래쉬 메모리와 MPU(microprocessing unit)를 1칩내에 형성하는 소자를, 플래시 혼재로직이라고 부르고, 예를 들면, 1995 IEDM 쇼트코스 프로그램등으로 발표되고 있다(1995 IEDM SHORT COURCE PROGRAM EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN, CLINTON KUO, MOTOROLA).
일례를 도 105에 나타낸다. 도 105에 나타나는 바와 같이, LOGIC in FLASH 900은 로직부와 플래쉬 메모리부로 대별되고, 로직부에서는 고속인 것, 즉 고구동능력과 저용량인 것이 요구되고 있다.
또 플래시메모리부에서는, 고내압이 인가되는 고내압부나 터널산화막에 높은 신뢰성이 요구되는 메모리셀 어레이부등을 가지고 있다. 요컨대, 1칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하여 진다.
각 트랜지스터의 구성
이들 특성이 다른 트랜지스터를 1칩내에 형성하기 위해서, 종래에는 산화막 두께를 트랜지스터에 의해서 바꾸거나, 경우에 따라서는 채널도우프층의 불순물 프로파일을 바꾸는 것으로 대응하고 있었다. 이하에, 산화막 두께를 트랜지스터에 의해서 바꿈과 동시에, 채널도우프층의 불순물 농도를 변화시킨 예에 관해서 설명한다.
도 106은 종래의 제조방법에 의해 제조한 LOGIC in FLASH의 구성예(부분도면)이고, 로직부와 플래쉬 메모리부내의 고내압부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T31∼T33의 단면을 각각 나타내고 있다.
도 106에서 N채널형 MOS 트랜지스터 T31∼T33는, 동일한 반도체 기판71(P형)상에 형성된 P형의 웰층171내에 형성되어 있다. 웰층171은 웰층171내에 형성된 채널컷층172과 LOCOS 층72으로 소자간 분리되고, N채널형 MOS 트랜지스터 T31∼T33는 각각 소자간분리된 영역으로 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T31는, 웰층171내에 독립해서 평행하게 형성된 한 쌍의 소스/드레인층176과, 해당 소스/드레인층176이 마주보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층177을 구비하고 있다.
그리고 LDD층177의 상부에는 게이트 산화막76이 형성되고, 해당 게이트 산화막76의 상부에는 게이트 전극79이 형성되어 있다. 또한 게이트 산화막76 및 게이트 전극79의 측면에는 측벽산화막80이 형성되어 있다. 또 게이트 전극79 하층의 웰층171내에는 채널도우프층175이 형성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS 트랜지스터 T32는, 웰층171내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층176과, 해당 소스/드레인층176이 서로 마주보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층177을 구비하고 있다.
그리고 LDD층177의 상부에는 게이트 산화막75이 형성되고, 해당 게이트 산화막75의 상부에는 게이트 전극79이 형성되어 있다. 또한 게이트 산화막75 및 게이트 전극79의 측면에는 측벽산화막80이 형성되어 있다. 또 게이트 전극79 하층의 웰층171내에는, 채널도우프층173이 형성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T33는, 웰층171내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층176을 구비하고, 소스/드레인층126의 단연(端緣)부의 상부에는 터널산화막73이 형성되며, 해당 터널산화막73의 상부에는 플로팅 게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극78이 순차 형성되어 있다.
또한, 터널산화막73, 플로팅 게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극78의 측면에는 측벽산화막80이 형성되어 있다.
또한, 플로팅게이트 전극77 하층의 웰층171내에는 채널도우프층175이 형성되어 있다. 또 메모리셀 어레이부는 게이트어레이구조로 되고 있고, 인접하는 게이트끼리가 하나의 소스/드레인층177을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어있다.
도 106에 나타나는 플래쉬 메모리에서 특징적인 것은, 고내압부의 N채널형 MOS 트랜지스터 T32의 게이트 산화막75의 두께가 가장 두껍고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T33의 터널산화막73, 로직부의 N채널형 MOS 트랜지스터 T31의 게이트 산화막76의 차례로 두께가 얇아지고 있는 점과, 고내압부의 N채널형 MOS 트랜지스터 T32의 채널도우프층173의 불순물 농도가, 다른 채널도우프층보다도 낮게 형성되어 있는 점이다.
또, 표4에 N채널형 MOS 트랜지스터 T31∼T33의 구성제원을 나타낸다.
표4에서, N채널형 MOS 트랜지스터 T31∼T33 각각의 게이트 산화막의 두께는,
60Å, 250Å, 100Å으로 되어 있다.
또한, N채널형 MOS 트랜지스터 T32의 채널도우프층173 불순물의 불순물도우즈량은 1×1012/cm2, N채널형 MOS 트랜지스터 T31 및 T33의 채널도우프층175 불순물의 불순물도우즈량은 1×1013/cm2로 되어 있다. 또, 주입불순물은 모두 붕소(B)이고, 주입에너지는 모두 50keV 이다.
또한, 도 106에서 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T31∼T33 에서의, A-A'선, B 1B'선 및 C-C'선에 의한 단면부분의 불순물 프로파일을 도 107에 나타낸다.
도 107에서, 가로축에 단면방향의 위치(깊이)를 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표3에 나타나는 바와 같이, 어느 트랜지스터에서든 같은 양으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선, 및 C-C'선은 서로 겹쳐지는 직선(각각을 구별하기 위해서 도면적으로는 3개의 직선으로 나타내고 있음)으로 표시되지만, 웰층에서는, 한계치의 요구가 낮은 고내압부의 트랜지스터에서는 채널도우즈량이 적고, 산화막-벌크 경계면에서의 불순물 농도도 낮다. 또, 각 프로파일의 피크위치는 각각의 채널도우프층의 형성위치와 거의 같다.
또한, 도 108에 각 게이트 산화막의 두께를 나타낸다. 도 108에 있어서, 가로축의 좌측에서 차례로 로직부, 고내압부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 108에 표시되는 바와 같이, 플래쉬 메모리부의 고내압부의 산화막이 가장 두껍고, 로직부는 전류구동능력향상을 위해 산화막이 가장 얇게 되어 있다.
각 트랜지스터의 제조방법
이하에, 도 106에서 나타내는 로직부, 플래쉬 메모리부의 고내압부 및 , 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T31∼T33의 제조방법에 관해서, 도 109∼도 122를 참조하여 설명한다.
먼저, 도 109에 나타나는 공정에 있어서, P형 반도체 기판71의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)72을, 예를 들면, 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판71내에 P형의 웰영역171을 형성한다. 또, 반도체 기판71내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판71내에 채널컷층172을 형성한다. 또, 채널컷층172은 LOCOS층72에서 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에, 고내압부의 트랜지스터 T32의 웰영역171내에 가장 불순물 농도가 낮은 채널도우프층173을 형성한다. 또 채널도우프층173의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 로직부 및 메모리셀 어레이부의 트랜지스터 T31 및 T33의 웰영역171내에 불순물을 주입하여, 로직부 및 메모리셀 어레이부의 트랜지스터 T31 및 T33에 맞춘 불순물 농도의 채널도우프층175을 형성한다. 또 채널도우프층175의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 행한다. 다음에 도 110에 나타나는 공정에 있어서, 반도체 기판71의 주면상에 터널산화막73이 되는 산화막731을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, 예를 들면, 도프된 폴리실리콘층771을 CVD 법으로 형성한다. 또, 산화막731의 두께는 100Å정도이고, 도프된 폴리실리콘층771의 두께는 1000Å정도이며, 그 불순물로서는 인(P)을 사용하고, 농도는 1×1020/cm3정도이다.
다음에 도 111에 나타나는 공정에 있어서, 메모리셀 어레이부에서의 도프된 폴리실리콘층771의 상부에 선택적으로 레지스트마스크 R261를 형성한다. 이 경우, 레지스트마스크 R261는 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R261로 덮여져 있지 않은 부분의 도프된 폴리실리콘층771을 이방성에칭에 의해 제거한다. 이 상태를 도 112에 나타낸다.
도 112는 도 111을 상면측(레지스트마스크 R261를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R261는 메모리셀 어레이부에서 규칙적으로 배열된 구형의 섬 모양을 이루도록 형성되어 있다. 또, 레지스트마스크 R261는 구형의 섬모양을 하는 활성층 AL 위와, 그 주위의 LOCOS 층 LL 위를 덮도록 형성되어 있다. 또한, 고내압부 및 주변회로부에서는 레지스트마스크 R가 형성되어 있지 않기 때문에 활성층AL이 노출되어 있다.
다음에 레지스트마스크 R261를 제거한 뒤, 도 113에 나타나는 공정에 있어서, 도프된 폴리실리콘층771상에 플로팅게이트와 콘트롤 게이트를 절연하는 층간 절연막74이 되는 절연막741을 CVD법으로 형성한다. 또 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또한, 층간 절연막74은 ONO 막으로 호칭되는 경우도 있다. 또한, 절연막741은 고내압부 및 로직부 위에도 형성된다.
다음에, 도 114에 나타나는 공정에 있어서, 메모리셀 어레이부의 절연막741 위를 레지스트마스크 R262로 덮고, 그 밖의 영역의 절연막741을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막731도 제거한다. 이 상태를 도 115에 나타낸다.
도 115는 도 114를 상면측(레지스트마스크 R262를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R262는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 로직부에서는 레지스트마스크R262가 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다.
다음에 레지스트마스크 R262를 제거한 뒤, 도 116에 나타나는 공정에 있어서, 반도체 기판71의 주면전체면에 게이트 산화막75이 되는 산화막751을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막741은 질화막을 포함하고 있기 때문에 산화되지는 않고 그 두께는 유지된다. 또 산화막261의 두께는 190Å정도이다.
다음에, 도 117에 나타나는 공정에 있어서, 로직부이외의 영역을 레지스트마스크 R263로 덮고, 로직부상의 산화막751을 웨트에칭에 의해 제거한다. 이 상태를 도 118에 나타낸다.
도 118은 도 117을 상면측(레지스트마스크 R263를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R263는 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 로직부에서는 레지스트마스크 R263가 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다.
다음에 레지스트마스크 R263를 제거한 뒤, 도 119에 나타나는 공정에 있어서, 게이트 산화막76이 되는 산화막761을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막741은 질화막을 포함하고 있기 때문에, 산화되는 일이 없고 그 두께는 유지되지만, 고내압부에서는 산화막751이 성장하여 막 두께가 증가하게 된다. 또, 산화막761의 두께는 60Å정도이고 산화막751은 250Å정도로 성장한다.
다음에 도 120에 나타나는 공정에 있어서, 반도체 기판71의 주면전체면에 게이트 전극재료로서, 예를 들면 도프된 폴리실리콘층791을 CVD 법으로 형성한다. 또 도프된 폴리실리콘층791의 두께는 2000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 5×1020/cm3 정도이다.
다음에, 도 121에 나타나는 공정에 있어서, 도프된 폴리실리콘층791의 상부에 레지스트마스크 R264를 형성하여 패터닝을 한다. 이 상태를 도 122에 나타낸다.
도 122는 도 121을 상면측(레지스트마스크 R264를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R264는 구형의 활성영역AL에 수직으로 되도록 형성되어 있다.
이 패터닝에 의해, 로직부에서는 게이트 산화막76 및 게이트 전극79을, 고내압부에서는 게이트 산화막75 및 게이트 전극79을, 메모리셀 어레이부에서는 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극78을 형성한다.
다음에 로직부, 고내압부에 이온주입에 의해 LDD층177을 형성한 뒤, 게이트 산화막76 및 게이트 전극79의 측면, 게이트 산화막75 및 게이트 전극79의 측면, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극78의 측면에, 약1000Å의 두께의 측벽산화막80을 형성한다. 그리고, 측벽산화막80을 마스크로 해서 이온주입에 의해 소스/드레인층176을 형성함으로써, 도 106에 나타나는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD층177은, 예를 들면 비소이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또 소스/드레인층126은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃로 30분간 어닐링함으로써 형성한다.
또 그 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로서 LOGIC in FLASH가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
종래의 LOGIC in FLASH의 문제점
이상 설명한 바와 같이, 종래의 LOGIC in FLASH 에서는 로직부, 고내압부, 메모리셀 어레이부등으로 사용되는 특성이 다른 트랜지스터를 1칩내에 만들기 위해서, 채널도우프층의 불순물 농도를 트랜지스터에 맞추어서 바꾸는 것으로 한계치의 조정을 하고 있었다.
그러나 채널도우프층의 불순물 농도가 높아지면 한계치가 오름과 동시에, 예를 들면,확산층과 기판의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층리이크가 많아진다. 요컨대, 한계치와 확산층리이크는 트레이드오프의 관계를 가지며, 한계치가 결정되면 누설전류도 일의적으로 결정되어, 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다.
또한 로직부에서는 고구동능력을 얻기 위해서 다른 부분보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에 1칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요가 있어, 산화막의 형성을 복수회에 나눠 행할 경우가 생긴다. 예를 들면 고내압부등에서는 산화막751은 레지스트마스크 R263를 제거하는 공정(도 117)등을 거쳐서, 산화막761을 형성할 때에 다시 성장시키게(도 118) 된다. 즉, 산화막751을 2회에 나눠 형성하게 된다. 이 때문에, 불순물혼입의 기회가 증가한다든지 해서 게이트 산화막75의 신뢰성열화가 생기거나 막 두께의 제어성이 나빠져서, 고내압부의 N채널형 MOS 트랜지스터 T32의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
이상 설명한 바와 같이, 하나의 칩내에 복수종류의 트랜지스터를 형성한 반도체 장치에서는, 채널도우프층의 불순물 농도를 트랜지스터에 맞추어서 바꾸는 것으로 한계치의 조정을 하고 있었으나, 한계치와 확산층리이크는 트레이드오프의 관계를 가지며, 한계치가 정해지면 누설전류도 일의적으로 결정되어, 회로설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다. 또한, 게이트 산화막의 형성을 복수회에 나눠서 행할 필요가 있고, 그 때문에 불순물혼입의 기회가 증가하든지 해서, 게이트 산화막의 신뢰성열화가 생기거나 막 두께의 제어성이 나빠져서, 트랜지스터의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
본 발명은 상기한 것과 같은 문제점을 해소하기 위해서 이루어진 것으로, 한계치와 확산층리이크와의 트레이드오프관계를 해소함과 동시에, 게이트 산화막의 형성을 복수회에 나눠 행할 필요가 없는 반도체 장치 및 제조방법을 제공한다.
본 발명에 관한 청구항1기재의 반도체 장치는, 동일한 반도체 기판상에 복수의 부분을 구비한 반도체 장치에 있어서, 상기 복수의 부분이 제 1∼제 3 종류의 트랜지스터중 적어도 하나를 가지고, 상기 제 1의 종류의 트랜지스터는, 상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 1의 반도체층과, 상기 제 1의 반도체층내에 선택적으로 형성된 제 1도전형의 제 1의 채널도우프층과, 상기 제 1의 반도체층 상부의 상기 제 1의 채널도우프층에 서로 대향하는 위치에 형성된 제 1의 제어전극을 구비하고, 상기 제 2의 종류의 트랜지스터는 상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 2의 반도체층과, 상기 제 2의 반도체층내에 선택적으로 형성된 제 1도전형의 제 2의 채널도우프층과, 상기 제 2의 반도체층 상부의, 상기 제 2의 채널도우프층에 서로 대향하는 위치에 형성된 제 2의 제어전극을 구비하며, 상기 제 3의 종류의 트랜지스터는, 상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 3의 반도체층과, 상기 제 3의 반도체층내에 선택적으로 형성된 제 1도전형의 제 3의 채널도우프층과, 상기 제 3의 반도체층 상부의, 상기 제 3의 채널도우프층에 서로 대향하는 위치에 형성된 제 3의 제어전극을 구비하며, 상기 제 1∼제 3의 제어전극중 적어도 하나는, 그 내부의 깊이방향으로 농도분포를 가지는 제 2도전형의 불순물층을 구비하고 있다.
본 발명에 관한 청구항2기재의 반도체 장치는, 상기 제 1의 종류의 트랜지스터가 상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과, 상기 한 쌍의 제 1의 반도체 영역 사이의 상기 제 1의 반도체층의 상부에 형성된 제 1의 게이트 산화막을 구비하고, 상기 제 1의 제어전극이 상기 제 1의 게이트 산화막상에 형성되며, 상기 제 1의 채널도우프층이 상기 제 1의 반도체층내의 상기 한 쌍의 제 1의 반도체 영역의 사이에 형성되고, 상기 제 2의 종류의 트랜지스터는 상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과, 상기 한 쌍의 제 2의 반도체 영역 사이의 상기 제 2의 반도체층의 상부에 형성된 제 2의 게이트 산화막을 구비하며, 상기 제 2의 제어전극은 상기 제 2의 게이트 산화막상에 형성되고, 상기 제 2의 채널도우프층은 상기 제 2의 반도체층내의 상기 한 쌍의 제 2의 반도체 영역의 사이에 형성되며, 상기 제 3의 종류의 트랜지스터는 상기 제 3의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 3의 반도체 영역과, 상기 한 쌍의 제 3의 반도체 영역 사이의 상기 제 3의 반도체층의 상부에 형성된 제 3의 게이트 산화막을 구비하고, 상기 제 3의 제어전극은 상기 제 3의 게이트 산화막상에 형성되며, 상기 제 3의 채널도우프층은 상기 3의 반도체층내의 상기 한 쌍의 제 3의 반도체 영역 사이에 형성되고, 상기 제 1∼제 3의 제어전극은 각각 불순물 농도가 다른 제 1∼제 3의 불순물층을 구비하며, 상기 제 1∼제 3의 게이트 산화막은 같은 두께를 가지고, 상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지고 있다. 본 발명에 관한 청구항3 기재의 반도체 장치는, 상기 제 1의 종류의 트랜지스터가 상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과, 상기 한 쌍의 제 1의 반도체 영역 사이의 상기 제 1의 반도체층의 상부에 형성된 제 1의 게이트 산화막을 구비하고, 상기 제 1의 제어전극은 상기 제 1의 게이트 산화막상에 형성되고, 상기 제 1의 채널도우프층은 상기 제 1의 반도체층내의 상기 한 쌍의 제 1의 반도체 영역의 사이에 형성되며, 상기 제 2의 종류의 트랜지스터는 상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과, 상기 한 쌍의 제 2의 반도체 영역 사이의 상기 제 2의 반도체층의 상부에 형성된 제 2의 게이트 산화막을 구비하고, 상기 제 2의 제어전극은 상기 제 2의 게이트 산화막상에 형성되며, 상기 제 2의 채널도우프층은 상기 제 2의 반도체층내의 상기 한 쌍의 제 2의 반도체 영역의 사이에 형성되고, 상기 제 3의 종류의 트랜지스터는, 상기 제 3의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 3의 반도체 영역과, 상기 한 쌍의 제 3의 반도체 영역 사이의 상기 제 3의 반도체층의 상부에 형성된 제 3의 게이트 산화막과, 상기 제 3의 게이트 산화막상에 형성된 플로팅 게이트 전극과, 상기 플로팅게이트상에 형성된 층간 절연막을 구비하며, 상기 제 3의 제어전극은 상기 층간 절연막상에 형성되고, 상기 제 3의 채널도우프층은, 상기 3의 반도체층내의 상기 한 쌍의 제 3의 반도체 영역의 사이에 형성되며, 상기 제 1∼제 3의 제어전극은 각각 불순물 농도가 다른 제 1∼제 3의 불순물층을 구비하고, 상기 제 1 및 제 2의 게이트 산화막은 같은 제 1의 두께를 가지며, 상기 제 3의 게이트 산화막은 상기 제 1의 두께보다도 얇은 제 2의 두께를 가지고, 상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지고 있다.
본 발명에 관한 청구항 4 기재의 반도체 장치는, 상기 제 1의 종류의 트랜지스터는, 상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과, 상기 한 쌍의 제 1의 반도체 영역 사이의 상기 제 1의 반도체층의 상부에 형성된 제 1의 게이트 산화막을 구비하고, 상기 제 1의 제어전극은, 상기 제 1의 게이트 산화막상에 형성되고, 상기 제 1의 채널도우프층은, 상기 제 1의 반도체층내의 상기 한 쌍의 제 1의 반도체 영역의 사이에 형성되며, 상기 제 2의 종류의 트랜지스터는 상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과, 상기 한 쌍의 제 2의 반도체 영역 사이의 상기 제 2의 반도체층의 상부에 형성된 제 2의 게이트 산화막을 구비하고, 상기 제 2의 제어전극은 상기 제 2의 게이트 산화막상에 형성되며, 상기 제 2의 채널도우프층은 상기 제 2의 반도체층내의 상기 한 쌍의 제 2의 반도체 영역 사이에 형성되고, 상기 제 3의 종류의 트랜지스터는, 상기 제 3의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 3의 반도체 영역과, 상기 한 쌍의 제 3의 반도체 영역 사이의 상기 제 3의 반도체층의 상부에 형성된 제 3의 게이트 산화막을 구비하며, 상기 제 3의 제어전극은 상기 제 3의 게이트 산화막상에 형성되고, 상기 제 3의 채널도우프층은 상기 3의 반도체층내의 상기 한 쌍의 제 3의 반도체 영역의 사이에 형성되며, 상기 제 1 및 제 2의 제어전극은 불순물 농도가 같은 제 1 및 제 2의 불순물층을 구비하고, 상기 제 3의 제어전극은 제 1 및 제 2의 불순물층보다 낮은 농도의 제 3의 불순물층을 구비하며, 상기 제 1∼제 3의 게이트 산화막은 같은 두께를 가지고, 상기 제 1 및 제 3의 채널도우프층은 같은 불순물 농도를 가지고 있다. 본 발명에 관한 청구항5 기재의 반도체 장치는, 상기 제 1의 종류의 트랜지스터가 상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과, 상기 한 쌍의 제 1의 반도체 영역 사이의 상기 제 1의 반도체층의 상부에 형성된 제 1의 게이트 산화막을 구비하고, 상기 제 1의 제어전극은 상기 제 1의 게이트 산화막상에 형성되고, 상기 제 1의 채널도우프층은 상기 제 1의 반도체층내의 상기 한 쌍의 제 1의 반도체 영역의 사이에 형성되며, 상기 제 2의 종류의 트랜지스터는 상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과, 상기 한 쌍의 제 2의 반도체 영역 사이의 상기 제 2의 반도체층의 상부에 형성된 제 2의 게이트 산화막을 구비하고, 상기 제 2의 제어전극은 상기 제 2의 게이트 산화막상에 형성되며, 상기 제 2의 채널도우프층은 상기 제 2의 반도체층내의 상기 한 쌍의 제 2의 반도체 영역의 사이에 형성되고, 상기 제 3의 종류의 트랜지스터는 상기 제 3의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 3의 반도체 영역과, 상기 한 쌍의 제 3의 반도체 영역 사이의 상기 제 3의 반도체층의 상부에 형성된 제 3의 게이트 산화막과, 상기 제 3의 게이트 산화막상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트상에 형성된 층간 절연막을 구비하며, 상기 제 3의 제어전극은 상기 층간 절연막상에 형성되고, 상기 제 3의 채널도우프층은 상기 3의 반도체층내의 상기 한 쌍의 제 3의 반도체 영역의 사이에 형성되고, 상기 제 1 및 제 3의 제어전극은 불순물 농도가 같은 제­ 1 및 제 3의 불순물층을 구비하며, 상기 제 2의 제어전극은 제 1 및 제 3의 불순물층보다 낮은 농도의 제 2의 불순물층을 구비하고, 상기 제 1 및 제 2의 게이트 산화막은 같은 제 1의 두께를 가지며, 상기 제 3의 게이트 산화막은 상기 제 1의 두께보다도 두꺼운 제 2의 두께를 가지고, 상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지고 있다.
본 발명에 관한 청구항6 기재의 반도체 장치의 제조방법은, 동일한 반도체 기판상에 복수의 부분을 구비하고, 상기 복수의 부분이 제 1∼제 3의 종류의 트랜지스터중 적어도 하나를 가진 반도체 장치의 제조방법으로서, 상기 반도체 기판의 표면내의 상기 제 1∼제 3의 종류의 트랜지스터가 형성되는 위치에, 각각 제 1도전형의 제 1∼제 3의 반도체층을 형성하는 공정(a)과, 상기 제 1∼제 3의 반도체층내에 각각 이온주입에 의해 제 1도전형의 제 1∼제 3의 채널도우프층을 선택적으로 형성하는 공정(b)과, 상기 제 1∼제 3의 반도체층의 상부의 상기 제 1∼제 3의 채널도우프층에 서로 대향하는 위치에, 각각 제 1∼제 3의 제어전극을 형성하는 공정(c)을 구비하고, 상기 제 1∼제 3의 제어전극을 형성하는 공정이, 상기 제 1∼제 3의 제어전극 중 적어도 하나에, 그 내부에 깊이방향으로 농도분포를 가지는 제 1도전형의 불순물층을 형성하는 공정을 포함하고 있다.
도 1은 게이트 전극중의 불순물의 작용을 설명하는 도면.
도 2는 게이트 전극중의 불순물 분포를 설명하는 도면.
도 3은 게이트 전극중의 불순물의 작용을 설명하는 도면.
도 4는 게이트 전극중의 불순물 분포를 설명하는 도면.
도 5는 게이트 전극중의 불순물의 작용을 설명하는 도면.
도 6은 게이트 전극중의 불순물의 작용을 설명하는 도면.
도 7은 본 발명에 관한 실시의 형태 1의 구성을 나타내는 단면도.
도 8은 본 발명에 관한 실시의 형태 1의 불순물 분포를 설명하는 도면.
도 9는 본 발명에 관한 실시의 형태 1의 게이트 산화막의 두께를 설명하는 도면.
도 10은 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 11은 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 12는 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 13은 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 14는 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 15는 본 발명에 관한 실시의 형태 1의 제조공정을 나타내는 도면.
도 16은 본 발명에 관한 실시의 형태 2의 구성을 나타내는 단면도.
도 17은 본 발명에 관한 실시의 형태 2의 불순물 분포를 설명하는 도면.
도 18은 본 발명에 관한 실시의 형태 2의 게이트 산화막의 두께를 설명하는 도면.
도 19는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 20은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 21은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 22는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 23은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 24는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 25는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 26은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 27은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 28은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 29는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 30은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 31은 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 32는 본 발명에 관한 실시의 형태 2의 제조공정을 나타내는 도면.
도 33은 본 발명에 관한 실시의 형태 3의 구성을 나타내는 단면도.
도 34는 본 발명에 관한 실시의 형태 3의 불순물 분포를 설명하는 도면.
도 35는 본 발명에 관한 실시의 형태 3의 게이트 산화막의 두께를 설명하는 도면.
도 36은 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 37은 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 38은 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 39는 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 40은 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 41은 본 발명에 관한 실시의 형태 3의 제조공정을 나타내는 도면.
도 42는 본 발명에 관한 실시의 형태 4의 구성을 나타내는 단면도.
도 43은 본 발명에 관한 실시의 형태 4의 불순물 분포를 설명하는 도면.
도 44는 본 발명에 관한 실시의 형태 4의 게이트 산화막의 두께를 설명하는 도면.
도 45는 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 46은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 47은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 48은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 49는 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 50은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 51은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 52는 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 53은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 54는 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 55는 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 56은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 57은 본 발명에 관한 실시의 형태 4의 제조공정을 나타내는 도면.
도 58은 본 발명에 관한 실시의 형태 5를 설명하는 회로도면.
도 59는 본 발명에 관한 실시의 형태 5의 제조공정을 나타내는 도면.
도 60은 본 발명에 관한 실시의 형태 5를 설명하는 MOS 트랜지스터의 사시도.
도 61은 본 발명에 관한 실시의 형태 5의 제조공정을 나타내는 도면.
도 62는 본 발명에 관한 실시의 형태 5의 제조공정 변형예1를 나타내는 도면.
도 63은 본 발명에 관한 실시의 형태 5의 제조공정 변형예2를 나타내는 도면.
도 64는 본 발명에 관한 실시의 형태 5의 제조공정 변형예2의 적용예를 설명하는 도면.
도 65는 본 발명에 관한 실시의 형태 5의 제조공정 변형예3를 나타내는 도면.
도 66은 종래의 DRAM의 전체구성을 설명하는 도면.
도 67은 종래의 DRAM의 구성을 설명하는 단면도.
도 68은 종래의 DRAM의 불순물 분포를 설명하는 도면.
도 69은 종래의 DRAM의 제조공정을 나타내는 도면.
도 70은 종래의 DRAM의 제조공정을 나타내는 도면.
도 71은 종래의 DRAM의 제조공정을 나타내는 도면.
도 72는 종래의 DRAM의 제조공정을 나타내는 도면.
도 73은 종래의 DRAM의 제조공정을 나타내는 도면.
도 74는 종래의 DRAM의 제조공정을 나타내는 도면.
도 75는 종래의 플래쉬 메모리의 전체구성을 설명하는 도면.
도 76은 종래의 플래쉬 메모리의 구성을 설명하는 단면도.
도 77은 종래의 플래쉬 메모리의 게이트 산화막의 두께를 설명하는 도면.
도 78은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 79는 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 80은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 81은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 82는 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 83은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 84는 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 85는 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 86은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 87은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 88은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 89는 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 90은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 91은 종래의 플래쉬 메모리의 제조공정을 나타내는 도면.
도 92는 종래의 LOGIC in DRAM의 전체구성을 설명하는 도면.
도 93은 종래의 LOGIC in DRAM의 구성을 설명하는 단면도.
도 94는 종래의 LOGIC in DRAM의 불순물 분포를 설명하는 도면.
도 95는 종래의 LOGIC in DRAM의 게이트 산화막의 두께를 설명하는 도면.
도 96은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 97은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 98은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 99는 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 100은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 101은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 102는 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 103은 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 104는 종래의 LOGIC in DRAM의 제조공정을 나타내는 도면.
도 105는 종래의 LOGIC in FLASH의 전체구성을 설명하는 도면.
도 106은 종래의 LOGIC in FLASH의 구성을 설명하는 단면도.
도 107은 종래의 LOGIC in FLASH의 불순물 분포를 설명하는 도면.
도 108은 종래의 LOGIC in FLASH의 게이트 산화막의 두께를 설명하는 도면.
도 109는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 110은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 111은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 112는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 113은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 114는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 115는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 116은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 117은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 118은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 119는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 120은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 121은 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
도 122는 종래의 LOGIC in FLASH의 제조공정을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
42,280,550,790,1020 : (도프하지 않은)폴리실리콘층
42A∼42C,280A∼280C,550A,550B,771,790A,790B,1021 : 도프한 폴리실리콘층
HP : 고전압회로부 LP : 저전압회로부
1010 : SOI기판 1011 : SOI층
일반적으로 MOS 트랜지스터를 구성하는 게이트 전극에는, N형이나 P형의 불순물이 도우프되어 있다. 이것은, 불순물을 도우프함으로써 게이트의 저항을 낮추는 효과를 겨냥한 것이다. 또한, N형인지 P형인지는 웰층의 타입에 따라서 다르다. 즉, N형웰에 대해서는 P형 게이트 전극을, P형 웰에 대해서는 N형 게이트 전극을 선택함으로써 한계치를 낮게 억제할 수가 있다.
이와 같이 불순물 도우프된 전극의 형성방법으로서는 크게 두 가지 방법이 있다. 하나는, 도프된 폴리실리콘을 적층함으로서 게이트 전극을 형성하는 방법이다. 즉, CVD 법에 있어서, 폴리실리콘의 적층재료와 불순물의 재료가스를 동시에 흐르게 해서, 폴리실리콘층의 형성과 동시에 불순물을 도우프하여 버리는 방법이다. 이 방법으로 형성하면, 폴리실리콘중의 불순물프로파일을 일정하게 유지할 수가 있다. 이와 같이하여 형성된 MOS 트랜지스터 M1의 구성을 도 1에, 그 게이트 전극 중의 불순물프로파일을 도 2에 나타낸다.
도 1에 나타나는 MOS 트랜지스터 M1의 게이트 전극G1 A-A'선에서의 불순물 농도는, 도 2에서 나타내는 바와 같이 게이트 산화막(SiO2)Z1과 게이트 전극(폴리Si)G1의 계면으로부터 급격하게 상승하고, 게이트 전극G1 내에서는 일정값을 유지하고 있다. 또 도 2에서는, 가로축에 불순물 농도를 세로축에 A-A'선방향의 거리(깊이)를 나타내고, 도면중에서 Si-SiO2계면이란 웰층W1과 게이트 산화막Z1의 접합면을 나타낸다.
그러나, 이 방법으로는 1칩의 모든 게이트 전극에 같은 타입의 불순물이 도우프되게 되기 때문에, 예를 들면 N형의 도프된 폴리실리콘을 적층한 경우, P형 웰층내에 형성되는 N채널형 MOS 트랜지스터의 경계치를 억제할 수는 있지만, N형 웰층내에 형성되는 P채널형 MOS 트랜지스터의 경계치는 높아진다. 따라서, 채널매립층을 형성하는 등 채널엔지니어링에 의해 한계치를 조정할 필요가 생긴다.
또 하나는 이온주입기술을 사용하는 수법이다. 즉, 도프되지 않은 폴리실리콘층을 형성한 뒤, 불순물이온을 주입함으로써 게이트 전극중에 불순물을 도우프하는 방법이다. 이 수법을 사용하면, 예를 들면 레지스트마스크로 주입영역을 한정함으로써 용이하게 N형과 P형의 게이트 전극을 구별하여 만드는 것이 가능하다. 이렇게 해서 형성된 MOS 트랜지스터 M2의 구성을 도 3에, 그 게이트 전극중의 불순물프로파일을 도 4에 나타낸다.
도 3에 나타나는 MOS 트랜지스터 M2 게이트 전극G2의 A-A'선에서의 불순물 농도는, 도 4에서 나타내는 바와 같이 게이트 산화막(SiO2)Z2와 게이트 전극(폴리Si)G2의 계면으로부터 커브를 그리며 상승하고, 게이트 전극G2 내에서 절정을 이루며 다시 커브를 그리며 하강하는 분포로 되어 있다.
이와 같이 이온주입에 의해 형성한 경우, 게이트 전극내의 불순물 분포가 고르게 되지 않고, 게이트 전극과 게이트 산화막 계면에서 불순물 농도가 낮아져서, 트랜지스터 동작시에는 게이트 전극내에 공핍층DP이 형성되게 된다. 그리고, 공핍층이 형성되면, 공핍층내에서 전압drop이 생기기 때문에, 소자에 인가되는 전압은 인가된 전압보다 낮아진다. 즉, 산화막 두께가 실효적으로 두꺼원진다. 따라서, 한계치의 증가나 드레인전류의 감소등의 문제가 생긴다.
종래에는 게이트 전극내에 공핍층이 형성되는 것을 방지하기 위해서, 불순물 농도가 높을수록 공핍층은 발생하기 어려운 것을 이용하여, 게이트 전극내의 불순물 농도가 될 수 있는 한 높아지도록 하고 있었다. 이 현상을 도 5 및 도 6에 나타낸다.
도 5는, 게이트 전극G3 내의 불순물 농도가 비교적 높은 경우의 MOS 트랜지스터 M3에 있어서, 게이트 전극G3 내에 형성되는 공핍층DP1의 형성상태와 게이트 전극G3의 A-A'선에서의 불순물프로파일을 나타내고 있다.
도 6은, 게이트 전극G4 내의 불순물 농도가 비교적 높은 경우의 MOS 트랜지스터 M4에 있어서, 게이트 전극G4 내에 형성되는 공핍층DP2의 형성상태와, 게이트 전극G4의 A-A'선에서의 불순물프로파일을 나타내고 있다.
양자의 비교에 의해, 게이트 전극G4 내의 공핍층DP2은, 게이트 전극G3 내의 공핍층DP1보다도 넓은 범위에 형성되어 있는 것을 알 수 있다.
본원발명은 게이트 전극내에 형성되는 공핍층을 적극적으로 이용하는 것이고, 공핍층의 형성범위를 조정함에 의해, 실효적인 산화막 두께가 다른 복수종류의 트랜지스터를 1칩내에 형성하는 것이다.
이하에, DRAM, 플래쉬 메모리, 로직 인 DRAM, 로직 인 플래쉬 메모리를 예로 들어, 본원 발명의 실시의 형태를 설명한다.
실시의 형태 1
1-1. 장치구성
도 7에 본 발명에 관한 실시의 형태 1로서, 복수종류의 트랜지스터를 형성한 DRAM 100의 부분구성을 나타낸다. 일반적으로 DRAM은 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라, 센스앰프부, 주변회로부(예를 들면, 어드레스버퍼, X디코더, Y디코더, 로우-컬럼클럭회로, I/O 패스회로, 리플레쉬회로등)을 구비하고 있다.
어떤 부위나 트랜지스터로 구성되어 있고, 각각의 트랜지스터에 요구되는 특성은 다르다. 예를 들어 한계치를 비교하면, 메모리셀 어레이부의 트랜지스터는 1V정도, 주변회로부의 트랜지스터는 0.8V정도로, 센스앰프부의 트랜지스터는 0.4V로까지 억제할 필요가 생긴다.
도 7에서는 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T41∼T43의 단면을 각각 나타내고 있다.
도 7에 있어서, N채널형 MOS 트랜지스터 T41∼T43는 동일한 반도체 기판1(P형)상에 형성된 P형의 웰층101내에 형성되어 있다. 웰층101은 웰층101내에 형성된 채널컷층102과, LOCOS 층2으로 소자간분리되고, N채널형 MOS 트랜지스터 T41∼T43는 각각 소자간분리된 영역으로 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T41는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 저 도우프드레인층(이후, LDD층이라 부름)107을 구비하고 있다.
그리고, LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4A이 형성되어 있다. 또한 게이트 산화막3 및 게이트 전극4A의 측면에는 측벽산화막5이 형성되어 있다. 또 게이트 전극4A의 하층의 웰층101내에는 채널도우프층103A이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T42는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층107을 구비하고 있다.
그리고, LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4B가 형성되어 있다. 또한, 게이트 산화막3 및 게이트 전극4B의 측면에는 측벽산화막5이 형성되어 있다. 또 게이트 전극4B 하층의 웰층101내에는 채널도우프층103B이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T43는, 웰층101내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층106과, 해당 소스/드레인층106이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층107을 구비하고 있다.
그리고 소스/드레인층106 및 LDD층107의 상부에는 게이트 산화막3이 형성되고, 해당 게이트 산화막3의 상부에는 게이트 전극4C이 형성되어 있다. 또한 게이트 산화막3 및 게이트 전극4C의 측면에는 측벽산화막5이 형성되어 있다. 또 게이트 전극4C의 하층의 웰층101내에는 채널도우프층103C이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층106을 공유하는 구조로 되고 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
또, 표5에 N채널형 MOS 트랜지스터 T41∼T43의 구성제원을 나타낸다.
표5에서, N채널형 MOS 트랜지스터 T41∼T43 각각의 게이트 전극 형성시의 불순물도우즈량은, 5×1015/cm2, 3×1015/cm2, 1×1015/cm2로 되어 있다. 또한 주입불순물은 모두 비소(As)이고, 주입에너지는 모두 30keV이다.
또한, 도 7에서 나타난 센스앰프부, 주변회로부, 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T411∼T43 에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 8에 나타낸다.
도 8에 있어서, 가로축에 단면방향의 위치(깊이)를 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
표5에 나타나는 바와 같이, N채널형 MOS 트랜지스터 T41∼T43의 게이트 전극4A∼4C에서는, 불순물도우즈량이 각각 다르기 때문에 불순물 농도도 각각 다르고, 한계치가 높은 것이 기대되는 순서로, 게이트 전극중의 불순물 농도는 낮게 구성되어 있다. 즉, A-A'선으로 나타내는 바와 같이, 센스앰프부의 트랜지스터 T41가 가장 높고, 주변회로부의 트랜지스터T42(B-B'선), 메모리셀 어레이부의 트랜지스터T43(C -C'선)의 차례로 농도가 낮게 되어 있다. 또, N채널형 MOS 트랜지스터 T41∼T43의 채널도우프층103A∼103C의 불순물도우즈량은 동일하기 때문에, A-A'선, B-B'선, 및 C-C'선은 서로 겹쳐져 있다.
이 때문에 메모리셀 어레이부에서는, 게이트 전극에서 공핍층이 가장 넓어지고, 산화막의 실효적인 두께가 가장 두꺼워져서 한계치가 높아진다.
도 9에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 9에 있어서, 가로축좌측에서 차례로 센스앰프부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 도 9에서 알수 있는 바와 같이, 각 게이트 산화막의 실효적인 두께는 센스앰프부, 주변회로부, 메모리셀 어레이부의 차례로 두껍게 되어 있다.
1-2. 제조방법
이하에, 도 7에 나타나는 DRAM100를 구성하는 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T41∼T43의 제조방법에 관해서, 도 10∼도 15를 이용하여 설명한다.
먼저 도 10에 나타나는 공정에 있어서, P형의 반도체 기판1의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)2을, 예를 들면, 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 반도체 기판1내에 P형의 웰영역101을 형성한다. 또, 반도체 기판1내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판1내에 채널컷층102을 형성한다. 또, 채널컷층102은, LOCOS 층2으로 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에, 웰영역101내의 소정위치에 뒤에 채널도우프층103A∼103C 가 되는 채널도우프층100을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부의 트랜지스터 T2 및 T3의 형성영역에도 채널도우프층100이 형성된다. 또 채널도우프층100의 형성은, 예를 들면, 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 11에 나타나는 공정에 있어서, 반도체 기판1의 주면상에 게이트 산화막3이 되는 산화막31을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, (도프되지 않은)폴리실리콘층42을 CVD 법으로써 형성한다. 또, 산화막31의 두께는 100Å정도, 폴리실리콘층42의 두께는 2000Å정도이다.
다음에, 도 12에 나타나는 공정에서, 불순물 농도가 가장 낮은 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T43의 게이트 전극에 맞추어서, 폴리실리콘층42에 불순물이온을 주입하여 도프된 폴리실리콘층42C을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부에도 도프된 폴리실리콘층42C이 형성된다. 또, 도프된 폴리실리콘층42C의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 1×1015/cm2의 도우즈량을 주입 함으로써 행한다.
다음에, 도 13에 나타나는 공정에 있어서, 메모리셀 어레이부의 상부에 레지스트 마스크R204를 형성하고, 센스앰프부 및 주변회로부의 도프된 폴리실리콘층42C에 선택적으로 불순물을 추가주입하며, 주변회로부의 N채널형 MOS 트랜지스터 T42에 맞춘 불순물 농도의 도프된 폴리실리콘층42B를 형성한다. 또, 도프된 폴리실리콘층42B의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 2×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 레지스트마스크 R204를 제거한 뒤, 도 14에 나타나는 공정에서 메모리셀 어레이부 및 주변회로부의 상부에 레지스트마스크 R205를 형성하고, 센스앰프부의 도프된 폴리실리콘층42B에 선택적으로 불순물을 추가주입하며, 센스앰프부의 N채널형 MOS 트랜지스터 T41에 맞충 불순물 농도의 도프된 폴리실리콘층42A를 형성한다. 또, 도프된 폴리실리콘층42A의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 2×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 15에 나타나는 공정에 있어서, 도프된 폴리실리콘층42A∼42C의 상부에 레지스트마스크 R203를 형성하여, 패터닝에 의해 게이트 전극4A∼4C 및 게이트 산화막3을 형성한다.
다음에, 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온주입에 의해 LDD층107을 형성한 뒤, 게이트 산화막3 및 게이트 전극4A∼4C의 측면에, 약1000Å의 두께의 측벽산화막5을 형성한다. 그리고, 측벽산화막5을 마스크로 해서, 이온주입에 의해 소스/드레인층106을 형성함으로써, 도 7에 나타나는 DRAM 100의 구성을 얻을 수 있다. 여기서 LDD층107은, 예를 들면 비소(As)이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층106은, 예를 들면,비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃에서 60분간 어닐링함으로써 형성한다.
또 그 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로써 DRAM이 형성되지만, 그것들 공정의 설명 및 도시는 생략한다.
1-3. 특징적작용효과
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 1의 DRAM100은, 특성이 다른 복수종류의 트랜지스터(예를 들면, 요구스펙이 다른)에 대하여, 게이트 전극의 불순물 농도를 각각 바꿈으로써 게이트 산화막의 실효적인 두께를 바꿔 한계치를 설정하는 구성으로 되어 있다. 따라서, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 맞춰서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 게이트 전극의 불순물 농도에 의해 설정함으로써, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있고, 회로 설계의 제약을 해소할 수 있다.
또한, 게이트 전극의 불순물 농도를 각각 바꾸는 것은, 반도체 기판내에 형성된 채널도우프층의 불순물 농도를 바꾸는 경우에 비교하여, 다른 구성에 미치는 영향이 적어도 된다. 즉, 반도체 기판내에 이온을 주입하는 경우, 특히 높은 도즈를 주입하는 경우에는, 반도체 기판의 결정성을 열화시키는 요인이 된다. 그러나, 본 발명에서는 가장 바깥층에 위치하는 게이트 전극에 이온을 주입하기 때문에, 상기한 것과 같은 문제는 발생하지 않는다. 불순물이 게이트 산화막에 도달하지 않도록 주입비정(注入飛程)을 설정하면 좋다.
또 이상의 설명에서는, 채널도우프층103A∼103C의 불순물 농도는 동일하게 하였지만, 반드시 동일하게 할 필요는 없다. 예를 들면, 게이트 전극의 불순물 농도를 각각 바꾸는 것만으로는 한계치를 충분히 조정할 수 없는 경우에는, 채널도우프층103A∼103C의 불순물 농도를 변경함으로써, 한계치를 조정해도 좋다. 이 경우, 보조적으로 이용할 뿐이기 때문에 불순물 농도의 증가는 적고, 확산층리이크가 대폭 불어나는 일도 없고, 이온주입에 의해 반도체 기판의 결정성이 열화하는 일도 없다.
1-4. 변형예
도 10∼도 15를 이요하여 설명한 실시의 형태 1의 DRAM 100의 제조방법에 있어서는, 도프된 폴리실리콘층41A∼41C을 형성한 뒤에, 도 15에 나타나는 공정에 있어서, 패터닝에 의해 게이트 전극4A∼4C 및 게이트 산화막3을 형성하는 예를 나타냈지만, 패터닝에 의해 게이트 전극을 성형한 뒤에 불순물주입을 해도 된다.
즉, 도 15에 나타나는 공정에 있어서, 폴리실리콘층42을 형성한 뒤에 폴리실리콘층42상에 소정의 레지스트마스크를 형성하고, 패터닝을 하여 게이트 전극 및 게이트 산화막을 성형한다. 그 다음에, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T43의 게이트 전극에 맞추어서, 폴리실리콘층42에 불순물이온을 주입한다. 다음에, 메모리셀 어레이부, 주변회로부의 게이트 전극상에 순차 레지스트마스크를 형성하여 불순물을 추가주입함으로써 게이트 전극4A∼4C을 형성한다.
이러한 공정에 의해 게이트 전극의 성형을 할 때의 에칭에 있어서, 게이트 전극중에 불순물이 도입되어 있지 않기 때문에 에칭이 용이하게 된다. 즉, 에칭레이트는 폴리실리콘에 포함되는 불순물 농도에 의해서 변화한다. 특히, 이온주입을 행한 경우, 게이트 전극의 깊이방향으로 불순물 분포를 할수 있고, 장소에 의해 에칭레이트가 변화하게 된다. 이 경우, 에칭속도를 조정하지 않으면, 에칭레이트의 차이에 의해 에칭면에 凸凹가 생기는 등의 문제가 발생하지만, 본 공정에서는 도프하지 않은 폴리실리콘을 에칭하기 때문에, 그와 같은 문제는 발생하지 않는다.
또한, 폴리실리콘층에의 불순물주입의 조건(에너지, 도우즈량)과, LDD층을 형성하기 위한 불순물주입의 조건을 맞출 수 있는 경우에는, 메모리셀 어레이부의 N채널형 MOS 트랜지스터의 게이트 전극을 형성함과 동시에 LDD층도 형성할 수가 있어 제조공정을 단축할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 1에서는, 단결정기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종트랜지스터를 형성하는 경우라도 같은 작용효과를 얻을 수 있다.
실시의 형태 2
2-1. 장치구성
도 16에 본 발명에 관한 실시의 형태 2로서, 복수종류의 트랜지스터를 형성한 플래쉬 메모리200의 부분구성을 나타낸다. 일반적으로, DRAM에 비하여 플래쉬 메모리가 다른 점은, 예를 들면 10V 라고 하는 높은 전압을 기록동작이나 소거동작으로 사용하는 것이다. 이 때문에 플래쉬 메모리는, 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라, X디코더나 Y디코더등 승압후에 쓰이는 고내압부, 주변회로부(예를 들면, 어드레스버퍼, 로우/칼럼 클럭부, I/O 패스부, 데이터레지스터부 센스앰프부, 동작제어부)등도 구비하고 있다. 어느 부위나 트랜지스터에 의해 구성되어 있지만, 사용전압의 차이에 의해 복수종류의 특성이 다른 트랜지스터가 필요해진다.
도 16에서는, 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T51∼T53의 단면을 각각 나타내고 있다.
도 16에 있어서, N채널형 MOS 트랜지스터 T51∼T53는 동일한 반도체 기판21(P형)상에 형성된 P형의 웰층121내에 형성되어 있다. 웰층121은, 웰층121내에 형성된 채널컷층122과, LOCOS 층22으로 소자간 분리되고, N채널형 MOS 트랜지스터 T51∼T53는, 각각 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS 트랜지스터 T51는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126과, 해당 소스/드레인층126이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층127을 구비하고 있다.
그리고 LDD층127의 상부에는 게이트 산화막25A이 형성되고, 해당 게이트 산화막25A의 상부에는 게이트 전극29A이 형성되어 있다. 또한, 게이트 산화막25A 및 게이트 전극29A의 측면에는 측벽산화막30이 형성되어 있다. 또한, 게이트 전극29A의 하층의 웰층121내에는, 채널도우프층123이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T52는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126과, 해당 소스/드레인층126이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층127을 구비하고 있다.
그리고, LDD층127의 상부에는 게이트 산화막25A이 형성되고, 해당 게이트 산화막25A의 상부에는 게이트 전극29B이 형성되어 있다. 또한, 게이트 산화막25A 및 게이트 전극29B의 측면에는 측벽산화막30이 형성되어 있다. 또한, 게이트 전극29B의 하층의 웰층121내에는, 채널도우프층124이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53는, 웰층121내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층126을 구비하고, 소스/드레인층126의 단연(端緣)부의 상부에는 터널산화막23이 형성되고, 해당 터널산화막23의 상부에는 플로팅게이트 전극27, 층간절연막(ONO 막)24, 콘트롤 게이트 전극29C이 순차 형성되어 있다.
또한, 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극29C의 측면에는 측벽산화막30이 형성되어 있다.
또한, 플로팅게이트 전극27의 하층의 웰층121내에는, 채널도우프층125이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이 구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층126을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
표6에 N채널형 MOS 트랜지스터 T51∼T53의 구성제원을 나타낸다.
표6에 나타나는 바와 같이, 플래쉬 메모리200에서 특징적인 것은, 고내압부의 N채널형 MOS 트랜지스터 T51의 게이트 전극29A의 불순물 농도가 가장 낮고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 콘트롤 게이트 전극29C, 주변회로부의 N채널형 MOS 트랜지스터 T52의 게이트 전극29B의 차례로 불순물 농도가 높아지고 있는 점이다.
도 16에서 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T51∼T53 에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 17에 나타낸다.
도 17에 있어서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 구성순서를 도면상부에, 다른 MOS 트랜지스터의 구성순서를 도면 가로축에 나타낸다.
도면상부에 있어서, 도면을 향해서 좌측으로부터 차례로, 콘트롤 게이트 전극(폴리실리콘층), 층간 절연막(ONO막), 플로팅게이트 전극(폴리실리콘층), 터널산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
또한, 도면가로축에서 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
도 17에 있어서, B-B'선으로 나타내는 바와 같이, 주변회로부에서 게이트 전극중의 불순물 농도가 가장 높고, A-A'선으로 나타내는 고내압부의 게이트 전극중의 불순물 농도가 가장 낮게 되어 있다.
이 때문에, 고내압부에서는 콘트롤 게이트 전극에서 공핍층이 가장 넓어지고, 산화막의 실효적인 두께가 가장 두꺼워지며, 높은 전압에도 견딜 수 있다.
도 18에 각 게이트 산화막의 실제의 두께와, 실효적인 두께를 나타낸다. 도 18에 있어서, 가로축의 좌측으로부터 차례로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 또 메모리셀 어레이부에서는 터널산화막을 게이트 산화막으로서 취급한다. 도 18에서 알 수 있는 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두껍게 되어 있다.
또한, 도 17에 나타나는 바와 같이, 고내압부(A-A'선), 주변회로부(B-B'선), 메모리셀 어레이부(C-C'선)의 어느 트랜지스터에서도, 채널도우프층의 불순물프로파일은 동일하다.
또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 플로팅게이트 전극은 CVD 법으로 형성하기 때문에, 불순물프로파일은 일정하다.
2-2. 제조방법
이하에, 도 16에서 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T51∼T53의 제조방법에 관해서, 도 19∼도 32를 이용하여 설명한다.
우선, 도 19에 나타나는 공정에 있어서, P형의 반도체 기판21의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)22을, 예를 들면, 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판21내에 P형의 웰영역121을 형성한다. 또, 반도체 기판21내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판21내에 채널컷층122을 형성한다. 또, 채널컷층122은, LOCOS 층2으로 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에 웰영역121내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정위치에, 채널도우프층120을 형성한다. 또, 채널도우프층120의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 20에 나타나는 공정에 있어서, 반도체 기판21의 주면상에 터널산화막23을 이루는 산화막231을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, 예를 들면 도프된 폴리실리콘층271을 CVD법으로 형성한다. 또, 산화막231의 두께는 100Å정도, 도프된 폴리실리콘층271의 두께는 1000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 1×1020/cm3정도이다.
다음에, 도 21에 나타나는 공정에 있어서, 메모리셀 어레이부에서의 도프된 폴리실리콘층271의 상부에 선택적으로 레지스트마스크R221를 형성한다. 이 경우, 레지스트마스크 R221는 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R221로 덮여져 있지 않은 부분의 도프된 폴리실리콘층271을 이방성에칭에 의해 제거한다. 이 상태를 도 22에 나타낸다.
도 22는 도 21을 상면측(레지스트마스크 R221를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R221는 메모리셀 어레이부에서 규칙적으로 배열된 구형의 섬 모양을 이루도록 형성되어 있다. 또, 레지스트마스크 R221는, 구형의 섬 모양을 이루는 활성층AL 위와, 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또한, 고내압부 및 주변회로부에서는 레지스트마스크가 형성되어 있지 않기 때문에, 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R221를 제거한 뒤, 도 23에 나타나는 공정에 있어서, 도프된 폴리실리콘층271위, 플로팅게이트와 콘트롤 게이트를 절연하는 층간 절연막24이 되는 절연막241을 CVD 법으로 형성한다. 층간 절연막24은 ONO 막으로 호칭되는 경우도 있다. 절연막241은 고내압부 및 주변회로부상에도 형성된다. 또, 이 막은 TEOS (tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다.
다음에 도 24에 나타나는 공정에 있어서, 메모리셀 어레이부의 절연막241상을 레지스트마스크 R222로 덮고, 그 밖의 영역의 절연막241을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막231도 제거한다. 이 상태를 도 25에 나타낸다.
도 25는 도 24를 상면측(레지스트마스크 R222를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R222는 메모리셀 어레이부전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트마스크 R222가 형성되어 있지 않기 때문에, 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R222를 제거한 뒤, 도 26에 나타나는 공정에 있어서, 반도체 기판21의 주면 전체면에 게이트 산화막25A을 이루는 산화막251A을 열산화법에 의해 형성한다. 이 때, 메모리셀 어레이부상의 절연막241은 질화막을 포함하고 있기 때문에 산화되는 것은 아니고, 그 두께는 유지된다. 또, 산화막251A의 두께는 80Å정도이다.
다음에, 도 27에 나타나는 공정에 있어서, 반도체 기판21의 주면 전체면에 게이트 전극재료로 해서, (도프되지 않은)폴리실리콘층280을 CVD법으로써 형성한다. 또, 폴리실리콘층280의 두께는 2000Å정도이다.
다음에 도 28에 나타나는 공정에 있어서, 불순물 농도가 가장 낮은 고내압부의 N채널형 MOS 트랜지스터 T51의 게이트 전극에 맞추어서, 폴리실리콘층280에 불순물이온을 주입하여, 도프된 폴리실리콘층280A를 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부에도 도프된 폴리실리콘층280A이 형성된다. 또, 도프된 폴리실리콘층280A의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 5×1014/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 29에 나타나는 공정에 있어서, 고내압부의 상부에 레지스트마스크 R225를 형성하고, 주변회로부 및 메모리셀 어레이부의 도프된 폴리실리콘층280A에 선택적으로 불순물을 추가주입하며, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53에 맞춘 불순물 농도가 도프된 폴리실리콘층280C을 형성한다. 또, 도프된 폴리실리콘층280C의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 5×1014/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 레지스트마스크 R225를 제거한 뒤, 도 30에 나타나는 공정에 있어서, 메모리셀 어레이부 및 고내압부의 상부에 레지스트마스크 R226를 형성하고, 주변회로부의 도프된 폴리실리콘층280C에 선택적으로 불순물을 추가주입하며, 주변회로부의 N채널형 MOS 트랜지스터 T52에 맞춘 불순물 농도의 도프된 폴리실리콘층280B을 형성한다. 또, 도프된 폴리실리콘층280B의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 4×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에 레지스트마스크 R226를 제거한 뒤, 도 31에 나타나는 공정에 있어서, 도프된 폴리실리콘층 280A∼280C의 상부에 레지스트마스크 R227를 형성하여 패터닝을 한다. 이 상태를 도 32에 나타낸다.
도 32는, 도 31을 상면측(레지스트마스크 R227를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R227는, 구형모양의 활성영역AL에 수직으로 되도록 형성되어 있다. 이 패터닝에 의해, 고내압부에서는 게이트 산화막25A 및 게이트 전극29A을, 주변회로부에서는 게이트 산화막25A 및 게이트 전극29B을, 메모리셀 어레이부에서는 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극29C을 형성한다.
다음에, 고내압부, 주변회로부에 이온주입에 의해 LDD층127을 형성한 뒤, 게이트 산화막25A 및 게이트 전극29A의 측면, 게이트 산화막25A 및 게이트 전극29B의 측면, 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 콘트롤 게이트 전극29C의 측면에, 약1000Å의 두께의 측벽산화막30을 형성한다. 그리고, 측벽산화막30을 마스크로 해서, 이온주입에 의해 소스/드레인층126을 형성함으로써, 도 16에 나타나는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서, LDD층127은, 예를 들면 비소이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한, 소스/드레인층126은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃로 60분간 어닐링함으로써 형성한다.
또, 그 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로써 플래쉬 메모리가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
2-3. 특징적 작용효과
이상 설명한 바와 같이, 본 발명에 관한 실시의 형태 2의 플래쉬 메모리200는, 특성이 다른 복수종류의 트랜지스터(예를 들면, 요구스펙이 다른)에 대하여, 게이트 전극의 불순물 농도를 각각 바꿈으로써 게이트 산화막의 실효적인 두께를 바꾸는 구성으로 되어 있다. 따라서, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를, 각각 다른 두께로 형성할 필요가 없어진다.
또한, 게이트 산화막의 실효적인 두께를 바꿈으로써 한계치를 설정할 수 있기 때문에, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도로 고정시킬 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 내전압특성이나 한계치는 게이트 전극의 불순물 농도에 의해 조정함으로써, 내전압에 관한 요구를 충족시킴과 동시에, 한계치와 확산층리이크의 트레이드오프 관계를 타개(Break through)할 수가 있어, 회로설계의 제약을 해소할 수 있다.
또한, 두께가 다른 게이트 산화막을 형성하는 경우라도, 게이트 산화막의 실효적인 두께를 바꿈으로써 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있음과 동시에, 신뢰성이 우수하고 막 두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
즉, 도 16에 나타나는 구성에서는, 고내압부 및 주변회로부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에, 게이트 산화막의 종류는 2종류가 된다. 그리고, 산화막을 형성하는 공정은, 산화막231을 형성하는 공정(도 23)과, 산화막251A를 형성하는 공정(도 26)뿐이고, 어느 공정이나 1회의 열산화공정으로 형성하고 있기 때문에, 도 78∼도 91를 이용하여 설명한 종래의 제조방법과 같이, 하나의 산화막의 형성을 복수회에 나눠서 행할 필요는 없고, 불순물혼입이나 막두께의 제어성의 저하를 걱정할 필요는 없다.
또, 이상 설명한 본 발명에 관한 실시의 형태 2에서는, 단결정기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종트랜지스터를 형성하는 경우라도 같은 작용효과를 얻을 수 있다.
실시의 형태 3
3-1. 장치구성
도 33에 본 발명에 관한 실시의 형태 3로서, 로직회로를 가진 DRAM(이후, LOGIC in DRAM이라 호칭)300의 부분구성을 나타낸다.
LOGIC in DRAM은, 로직회로를 동일칩내에 형성함으로써, 독립된 별도의 칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용하는 것보다 고성능이고 또 저비용을 실현할 수 있는 장치이다.
일반적으로 LOGIC in DRAM은 로직부와 DRAM부로 대별된다. 여기서 로직부에서는, 고속인 것 즉, 고구동능력과 저용량인 것이 요구되고 있다. 또한 DRAM 부에는 앞서 실시의 형태 1에서 설명한 바와 같이, 저리이크전류가 요구되는 메모리셀 어레이부나, 저전압에서의 동작이 요구되는 센스앰프부등이 포함되고 있다. 요컨대, 1칩의 LOGIC in DRAM에서는, 특성이 다른 여러 종류의 트랜지스터가 필요해진다.
도 33에서는, 로직부, 센스앰프부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T61∼T63의 단면을 각각 나타내고 있다.
도 33에 있어서, N채널형 MOS 트랜지스터 T61∼T63는 동일한 반도체 기판51(P형)상에 형성된 P형의 웰층151내에 형성되어 있다. 웰층151은, 웰층151내에 형성된 채널컷층152과, LOCOS층52으로 소자간 분리되고, N채널형 MOS 트랜지스터 T61∼T63는, 각각 소자간 분리된 영역으로 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T61는, 웰층151내에 독립해서 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, LDD층157의 상부에는 게이트 산화막53이 형성되고, 해당 게이트 산화막53의 상부에는 게이트 전극55A이 형성되어 있다. 또한, 게이트 산화막53 및 게이트 전극55A의 측면에는 측벽산화막56이 형성되어 있다. 또한, 게이트 전극55A의 하층의 웰층151내에는 채널도우프층155A이 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T62는, 웰층151내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, LDD층157의 상부에는 게이트 산화막53이 형성되고, 해당 게이트 산화막53의 상부에는 게이트 전극55A이 형성되어 있다. 또한, 게이트 산화막53 및 게이트 전극55A의 측면에는 측벽산화막56이 형성되어 있다. 또한, 게이트 전극55A 하층의 웰층151내에는 채널도우프층154이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T63는, 웰층151내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층156과, 해당 소스/드레인층156이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층157을 구비하고 있다.
그리고, 소스/드레인층156 및 LDD층157의 상부에는 게이트 산화막53이 형성되고, 해당 게이트 산화막53의 상부에는 게이트 전극55B이 형성되어 있다. 또한, 게이트 산화막53 및 게이트 전극55B의 측면에는 측벽산화막56이 형성되어 있다. 또 게이트 전극55B 하층의 웰층151내에는, 채널도우프층155A이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층156을 공유하는 구조로 되고 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
또, 표7에 N채널형 MOS 트랜지스터 T61∼T63의 구성제원을 나타낸다.
표7에 있어서, N채널형 MOS 트랜지스터 T61∼T63의 각각의 채널도우프층 형성시의 불순물도우즈량은, 5×1012/cm2, 1×1012/cm2, 5×1012/cm2로 되어 있다. 또, 주입불순물은 모두 붕소(B)이고, 주입에너지는 모두 50keV이다.
또한, N채널형 MOS 트랜지스터 T61∼T63 각각의 게이트 산화막의 두께는, 모두 60Å으로 되어 있다.
또한, N채널형 MOS 트랜지스터 T61∼T63의 각각의 게이트 전극 형성시의 불순물도우즈량은, 5×1015/cm2, 5×1015/cm2, 1×1015/cm2로 되어 있다. 또, 주입불순물은 모두 비소(As)이고, 주입에너지는 모두 30keV 이다.
도 33에 나타나는 로직부, 센스앰프부, 메모리셀 어레이부의, N채널형 MOS 트랜지스터 T61∼T63 에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 34에 나타낸다.
도 34에 있어서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표7에 나타나는 바와 같이, 트랜지스터 T61 및 T62에서 동일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'는 서로 겹쳐지고, 웰층내 채널도우프층의 불순물 농도는, 트랜지스터 T61 및 T63에서 동일하게 되도록 형성되어 있기 때문에, A-A', C -C'은 서로 겹쳐져 있다. 또, 한계치의 요구가 낮은 센스앰프부의 트랜지스터에서는, 채널도우즈량이 적고 산화막 벌크 경계면에서의 불순물 농도도 낮다.
또한, 도 35에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 35에 있어서, 가로축의 좌측으로부터 차례로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 35에 나타나는 바와 같이, 어느 트랜지스터에서도 실제의 두께는 동일하지만, 도 35에서 알 수 있는 바와 같이, 각 게이트 산화막의 실효적인 두께는, 메모리셀 어레이부에서 특히 두껍게 되어 있다.
3-2. 제조방법
이하에, 도 33에서 나타내는 로직부, DRAM 부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T61∼T63의 제조방법에 관해서, 도 36∼도 41를 이용하여 설명한다.
우선, 도 36에 나타나는 공정에 있어서, P형의 반도체 기판51의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)52을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판51내에 P형의 웰영역151을 형성한다. 또, 반도체 기판51내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써, 반도체 기판1내에 채널컷층152을 형성한다. 또, 채널컷층152은, LOCOS 층2에서 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에, 웰영역151내의 소정위치에 센스앰프부의 트랜지스터 T62에 맞춘 가장 불순물 농도가 낮은 채널도우프층150을 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 T61 및 T63의 형성영역에도 채널도우프층150이 형성된다. 또, 채널도우프층150의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 37에 나타나는 공정에 있어서, 센스앰프부의 상부에 레지스트마스크 R251를 형성하고, 로직부 및 메모리셀 어레이부의 채널도우프층150에 선택적으로 불순물을 추가주입하여, 로직부 및 메모리셀 어레이부의 트랜지스터 T61 및 T63에 맞춘 불순물 농도의 채널도우프층150A를 형성한다. 또 채널도우프층150A의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 4×1012/cm2의 도우즈량을 주입함으로써 행한다. 다음에, 도 38에 나타나는 공정에 있어서, 반도체 기판51의 주면상에 게이트 산화막53을 이루는 산화막531을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극재료로서, (도프되지 않은)폴리실리콘층550을 CVD법으로 형성한다. 또, 산화막531의 두께는 60Å정도이고 폴리실리콘층550의 두께는 2000Å정도이다.
다음에, 도 39에 나타나는 공정에 있어서, 불순물 농도가 가장 낮은 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T63의 게이트 전극에 맞추어서, 폴리실리콘층550에 불순물이온을 주입하여 도프된 폴리실리콘층550B을 형성한다. 이 때, 로직부 및 센스앰프부에도 도프된 폴리실리콘층550B이 형성된다. 또, 도프된 폴리실리콘층550B의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 1×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 40에 나타나는 공정에 있어서, 메모리셀 어레이부의 상부에 레지스트마스크 R255를 형성하고, 로직부 및 센스앰프부의 도프된 폴리실리콘층550B에 선택적으로 불순물을 추가주입하여, 로직부 및 센스앰프부의 N채널형 MOS 트랜지스터 T61 및 T62에 맞춘 불순물 농도의 도프된 폴리실리콘층550A을 형성한다. 또, 도프된 폴리실리콘층550A의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 4×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 41에 나타나는 공정에 있어서, 도프된 폴리실리콘층550A 및 550B의 상부에 레지스트마스크 R256를 형성하도, 패터닝에 의해 게이트 전극55A, 55B 및 게이트 산화막53을 형성한다.
다음에 로직부, 센스앰프부, 메모리셀 어레이부에 이온주입에 의해 LDD층157을 형성한 뒤, 게이트 산화막53 및 게이트 전극55A, 55B의 측면에, 약1000Å의 두께의 측벽산화막56을 형성한다. 그리고, 측벽산화막56을 마스크로 해서, 이온주입에 의해 소스/드레인층156을 형성함으로써, 도 33에 나타나는 LOGIC in DRAM300의 구성을 얻을 수 있다.
여기서 LDD층157은, 예를 들면 비소(As)이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층156은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃에서 30분간 어닐링함으로써 형성한다.
그 다음에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로써 LOGIC in DRAM이 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
3-3. 특징적 작용효과
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 3의 LOGIC in DRAM300은, 특성이 다른 복수종류의 트랜지스터(예를 들면, 요구스펙이 다른)에 대하여, 게이트 전극의 불순물 농도 및 채널도우프층의 불순물 농도를 바꿈으로서, 게이트 산화막의 실효적인 두께를 바꿔 한계치를 설정하는 구성으로 되어 있다.
즉, 도 34에 나타나는 바와 같이, 불순물 농도가 낮은 메모리셀 어레이부에서는, 게이트 전극내에서 넓은 범위에 공핍층이 형성되어, 산화막 두께가 실효적으로 두꺼워져서 한계치가 높아질 수 있다.
또한, 도 34에 나타나는 바와 같이, 센스앰프부에서는 채널도우프층의 불순물 농도를 다른 것보다 낮게 함으로써, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수가 있다.
이와 같이, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 게이트 전극의 불순물 농도에 따라 설정함으로써, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있고, 회로 설계의 제약을 해소할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 3에 있어서는, 단결정기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종 트랜지스터를 형성하는 경우라도 같은 작용효과를 얻을 수 있다.
실시의 형태 4
4-1. 장치구성
도 42에 본 발명에 관한 실시의 형태 4로서, 로직회로를 가진 플래쉬 메모리(이후, LOGIC in FLASH라고 호칭)400의 부분구성을 나타낸다.
일반적으로 LOGIC in FLASH는, 로직부와 플래쉬 메모리부로 대별되고, 로직부에서는 고속인 것, 즉 고구동능력과 저용량인 것이 요구되고 있다.
또한 플래쉬 메모리부에서는, 고전압이 인가되는 고내압부나 터널산화막에 높은 신뢰성이 요구되는 셀 어레이부등을 가지고 있다. 요컨대, 1칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요해진다.
도 42에서는 로직부, 고내압부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T71∼T73의 단면을 각각 나타내고 있다.
도 42에 있어서, N채널형 MOS 트랜지스터 T71∼T73는, 동일한 반도체 기판71(P형)상에 형성된 P형의 웰층171내에 형성되어 있다. 웰층171은, 웰층171내에 형성된 채널컷층172과, LOCOS층72으로 소자간 분리되고, N채널형 MOS 트랜지스터 T71∼T73는, 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T71는, 웰층171내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층176과, 해당 소스/드레인층176가 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층177을 구비하고 있다.
그리고, LDD층177의 상부에는 게이트 산화막76이 형성되고, 해당 게이트 산화막76의 상부에는 게이트 전극79A이 형성되어 있다. 또한, 게이트 산화막76 및 게이트 전극79A의 측면에는 측벽산화막80이 형성되어 있다. 또한, 게이트 전극79A 하층의 웰층171내에는, 채널도우프층173이 형성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS 트랜지스터 T72는, 웰층171내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층176과, 해당 소스/드레인층176이 마주 보는 단연(端緣)부에 접하여 형성된 한 쌍의 LDD층177을 구비하고 있다.
그리고, LDD층177의 상부에는 게이트 산화막76이 형성되고, 해당 게이트 산화막76의 상부에는 게이트 전극79B이 형성되어 있다. 또한, 게이트 산화막76 및 게이트 전극79B의 측면에는 측벽산화막80이 형성되어 있다. 또한, 게이트 전극79B의 하층의 웰층171내에는, 채널도우프층173이 형성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73는, 웰층171내에 독립하여 평행하게 형성된 한 쌍의 소스/드레인층176을 구비하고, 소스/드레인층176의 단연(端緣)부 상부에는 터널산화막73이 형성되며, 해당 터널산화막73의 상부에는 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극79A이 차례로 형성되어 있다.
또한, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극79A의 측면에는 측벽산화막80이 형성되어 있다.
또한, 플로팅게이트 전극77 하층의 웰층171내에는, 채널도우프층173이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스/드레인층176을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어있다.
표8에 N채널형 MOS 트랜지스터 T71∼T73의 구성제원을 나타낸다.
표8에 있어서, N채널형 MOS 트랜지스터 T71∼T73 각각의 게이트 산화막 두께는, 50Å, 50Å, 100Å으로 되어 있다.
또한, N채널형 MOS 트랜지스터 T71∼T73 의 각각의 채널도우프층 형성시의 불순물도우즈량은, 모두 1×1012/cm2으로 되어 있다. 또, 주입불순물은 모두 붕소(B)이고, 주입에너지는 모두 50keV 이다.
또한, N채널형 MOS 트랜지스터 T71∼T73 각각의 게이트 전극 형성시의 불순물도우즈량은, 5×1015/cm2, 5×1014/cm2, 5×1015/cm2로 되어있다. 또, 주입불순물은 모두 비소(As)이고, 주입에너지는 모두 30keV이다.
또, 도 42에서 나타난 로직부, 고내압부 및 , 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T71∼T73 에서의, A-A'선, B-B'선 및 , C-C'선에 의한 단면부분의 불순물프로파일을 도 43에 나타낸다.
도 43에 있어서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73의 구성순서를 도면상부에, 다른 MOS 트랜지스터의 구성순서를 도면 가로축에 나타낸다.
도면상부에서 도면을 향해서 좌측으로부터 차례로, 콘트롤 게이트 전극(폴리실리콘층),층간 절연막(ONO막), 플로팅게이트 전극(폴리실리콘층), 터널산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
또한, 도면가로축에서 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
도 43에서 C-C'선으로 나타나는 바와 같이, 메모리셀 어레이부에서 게이트 전극중의 불순물 농도가 가장 높고, B-B'선으로 나타나는 고내압부 게이트 전극중의 불순물 농도가 가장 낮게 되어 있다.
이 때문에 고내압부에서는, 콘트롤 게이트 전극에서 공핍층이 가장 넓어지고, 산화막의 실효적인 두께가 가장 두꺼워져서 높은 전압에도 견딜 수 있다.
도 44에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 44에서 가로축 좌측에서 차례로 로직부, 고내압부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 도 44에서 알 수 있는 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두꺼워지고 있다.
또한, 도 43에 나타나는 바와 같이, 로직부(A-A'선), 고내압부(B-B'선), 메모리셀 어레이부(C-C'선)의 어느 트랜지스터에서도, 채널도우프층의 불순물 프로파일은 동일하다.
또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73의 플로팅게이트 전극은 CVD 법으로 형성하기 때문에, 불순물프로파일은 일정하다.
4-2. 제조방법
이하에, 도 42에서 나타나는 로직부, 플래쉬 메모리부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T71∼T73의 제조방법에 관해서, 도 45∼도 57를 사용하여 설명한다.
우선, 도 45에 나타나는 공정에 있어서, P형의 반도체 기판71 표면에 LOCOS법에 의해 LOCOS층(필드산화막)72을, 예를 들면, 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판71내에 P형의 웰영역171을 형성한다. 또, 반도체 기판71내에는 P채널형 MOS 트랜지스터를 형성하기 때문에 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012cm2의 도우즈량을 주입함으로써, 반도체 기판71내에 채널컷층172을 형성한다. 또, 채널컷층172은, LOCOS 층72에서 소자간분리영역을 형성하는 것과 같은 모양으로 형성한다.
다음에, 웰영역171내에 채널도우프층173을 형성한다. 또, 채널도우프층173의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써행한다.
다음에, 도 46에 나타나는 공정에 있어서, 반도체 기판71의 주면상에 터널산화막73을 이루는 산화막731을 열산화법에 의해 형성한 뒤, 그 위에 게이트 전극 재료로서, 예를 들면 도프된 폴리실리콘층771을 CVD법으로 형성한다. 또, 산화막31의 두께는 100Å정도, 도프된 폴리실리콘층771의 두께는 1000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 1×1020/cm3정도이다.
다음에, 도 47에 나타나는 공정에 있어서, 메모리셀 어레이부에서의 도프된 폴리실리콘층771의 상부에 선택적으로 레지스트마스크 R271를 형성한다. 이 경우, 레지스트마스크 R271는 메모리셀 어레이부의 게이트폭방향을 따라서 형성된다. 그리고, 레지스트마스크 R271로 덮여져 있지 않은 부분의 도프된 폴리실리콘층771을 이방성에칭에 의해 제거한다. 이 상태를 도 48에 나타낸다.
도 48은, 도 47을 상면측(레지스트마스크 R271를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R271는 메모리셀 어레이부에서 규칙적으로 배열된 구형의 섬 모양을 이루도록 형성되어 있다. 또, 레지스트마스크 R271는 구형의 섬 모양을 이루는 활성층AL 위와, 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또한, 고내압부 및 로직부에서는 레지스트마스크가 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다.
다음에, 레지스트마스크 R271를 제거한 뒤, 도 49에 나타나는 공정에 있어서, 도프된 폴리실리콘층771상에 플로팅게이트와 콘트롤 게이트를 절연하는 층간 절연막74을 이루는 절연막741을 CVD법으로 형성한다. 또, 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또한, 절연막741은 고내압부 및 로직부상에도 형성된다.
다음에, 도 50에 나타나는 공정에 있어서, 메모리셀 어레이부의 절연막741위를 레지스트마스크 R272로 덮고, 그 밖의 영역의 절연막741을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막731도 제거한다. 이 상태를 도 51에 나타낸다.
도 51은 도 50을 상면측(레지스트마스크 R272를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R272는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 로직부에서는 레지스트마스크 R272가 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다.
다음에, 레지스트마스크 R272를 제거한 뒤, 도 52에 나타나는 공정에 있어서, 반도체 기판71의 주면 전체면에 게이트 산화막76을 이루는 산화막761을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부위의 절연막741은 질화막을 포함하고 있기 때문에 산화되는 것이 아니고 그 두께는 유지된다. 또, 산화막761의 두께는 50Å정도이다. 다음에, 도 53에 나타나는 공정에 있어서. 반도체 기판71의 주면전체면에 게이트 전극재료로서 (도프되지 않은)폴리실리콘층790을 CVD 법으로 형성한다. 또, 폴리실리콘층7900의 두께는 2000Å정도이다.
다음에, 도 54에 나타나는 공정에 있어서, 불순물 농도가 가장 낮은 고내압부의 N채널형 MOS 트랜지스터 T72의 게이트 전극에 맞추어서, 폴리실리콘층790에 불순물이온을 주입하여, 도프된 폴리실리콘층790B를 형성한다. 이 때, 로직부 및 메모리셀 어레이부에도 도프된 폴리실리콘층790B이 형성된다. 또, 도프된 폴리실리콘층790B의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 5×1014/cm2의 도우즈량을 주입함으로써행한다.
다음에, 도 55에 나타나는 공정에 있어서, 고내압부의 상부에 레지스트마스크 R275를 형성하고, 로직부 및 메모리셀 어레이부의 도프된 폴리실리콘층790B에 선택적으로 불순물을 추가주입하며, 로직부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T71 및 T733에 맞춘 불순물 농도의 도프된 폴리실리콘층790A을 형성한다. 또, 도프된 폴리실리콘층790A의 형성은, 예를 들면 비소이온을 30keV의 에너지로, 4.5×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 레지스트마스크 R275를 제거한 뒤, 도 56에 나타나는 공정에 있어서, 도프된 폴리실리콘층790A 및 790B의 상부에 레지스트마스크 R276를 형성하여 패터닝을 한다. 이 상태를 도 57에 나타낸다.
도 57은 도 56을 상면측(레지스트마스크 R276를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R276는, 구형모양의 활성영역AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해, 로직부에서는 게이트 산화막76 및 게이트 전극79A을, 고내압부에서는 게이트 산화막76 및 게이트 전극79B을, 메모리셀 어레이부에서는 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극79A을 형성한다.
다음에, 로직부 및 고내압부에 이온주입에 의해 LDD층177을 형성한 뒤, 게이트 산화막76 및 게이트 전극79A의 측면, 게이트 산화막76 및 게이트 전극79B의 측면, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 콘트롤 게이트 전극29A의 측면에, 약1000Å 두께의 측벽산화막80을 형성한다. 그리고, 측벽산화막80을 마스크로 해서, 이온주입에 의해 소스/드레인층176을 형성함으로써, 도 42에 나타나는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD층177은, 예를 들면 비소이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또한 소스/드레인층176은, 예를 들면 비소이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 뒤, 850℃에서 30분간 어닐링함으로써 형성한다.
또, 그 다음에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거침으로써 LOGIC in FLASH가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
4-3. 특징적 작용효과
이상 설명한 바와 같이, 본 발명에 관한 실시의 형태 4의 LOGIC in FLASH 400는, 특성이 다른 복수종류의 트랜지스터(예를 들면, 요구스펙이 다른)에 대하여, 게이트 전극의 불순물 농도를 바꿈으로써 게이트 산화막의 실효적인 두께를 바꿔, 한계치를 설정하는 구성으로 되어 있다.
즉, 도 43에 나타나는 바와 같이, 불순물 농도가 낮은 고내압부에서는, 게이트 전극내에 넓은 범위로 공핍층이 형성되어, 산화막 두께가 실효적으로 두꺼워져서, 한계치를 높일 수 있다.
또한, 게이트 산화막의 실효적인 두께를 바꿈으로써 한계치를 설정할 수 있기 때문에, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도로 고정시킬 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 내전압특성이나 한계치는 게이트 전극의 불순물 농도에 의해 조정함으로써, 내전압에 관해서의 요구를 만족함과 동시에, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수가 있고, 회로설계의 제약을 해소할 수 있다.
또한, 두께가 다른 게이트 산화막을 형성하는 경우라도, 게이트 산화막의 실효적인 두께를 바꿈으로써, 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있음과 동시에, 신뢰성이 뛰어나고 막두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
즉, 도 42에 나타나는 구성에서는, 로직부 및 고내압부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에, 게이트 산화막의 종류는 2종류로 된다. 그리고 산화막을 형성하는 공정은, 산화막731을 형성하는 공정(도 46)과, 산화막761을 형성하는 공정(도 52)뿐이고, 어느 공정이든 1회의 열산화공정으로 형성하고 있기 때문에, 도 109∼도 122를 사용하여 설명한 종래의 제조방법과 같이, 하나의 산화막의 형성을 복수회에 나눠 행할 필요는 없고, 불순물혼입이나 막두께 제어성의 저하를 걱정할 필요도 없다.
또, 이상 설명한 본 발명에 관한 실시의 형태 4에서는, 단결정기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종 트랜지스터를 형성하는 경우라도, 본 발명을 적용함으로써 같은 작용효과를 얻을 수 있다.
본 발명의 그 밖의 적용예
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는, DRAM, 플래쉬 메모리, LOGIC in DRAM, LOGIC in FLASH를 예로 해서 설명하였지만, 본원발명의 기술적사상의 적용은 이들 반도체 장치에 한정되는 것은 않는다. 즉, 제어전극내의 불순물층의 불순물 농도를 조정함으로써 제어전극내의 공핍층의 두께를 임의로 설정하여, 게이트 산화막의 실효적인 두께를 바꿔 한계치를 임의로 설정할 수 있기 때문에, 공통된 하나의 기판상에 형성되는 각 부분의 트랜지스터에서 게이트 산화막의 두께는 공통이고, 게이트 산화막의 실효적인 두께를 바꾸는 필요가 있는 경우나, 게이트 산화막의 두께는 각각 달라도 좋지만 채널도우프층의 농도는 같게 할 필요가 있는 경우에는, 본원발명을 적용함으로써 원하는 효과를 얻을 수 있다.
또한, 실시의 형태 1∼4에서는, 각각 공통된 하나의 기판상의 세 부분에서, 각각 특성이 다른 트랜지스터를 사용하는 예를 나타냈지만, 이것은 세 부분에 각각 1종류의 트랜지스터밖에 사용하지 않는다는 것은 아니다. 가령 LOGIC in DRAM을 예로 들면, 로직부에서 2종류 또는 더 많은 종류의 트랜지스터를 사용해도 되고, 센스앰프부에서도 2종류 또는 더 많은 종류의 트랜지스터를 사용하는 구성이라도 좋다. 또한, 로직부에서는 2종류, 메모리셀 어레이부에서는 1종류의 트랜지스터를 사용하는 구성이라도 괜찮다.
또한 로직부, 고내압부, 센스앰프부, 메모리셀 어레이부등과 같이 장치구성을 명확히 구분할 수 없는 반도체 장치라도, 특성이 다른 복수종류의 트랜지스터를 필요로 하는 구성에서는 본원발명은 유효하다.
또한, 사용하는 트랜지스터의 종류는 3종류일 필요는 없다. 3종류 이상, 또는 2종류의 특성이 다른 트랜지스터를 사용하는 구성이라도 상관없다.
이들 여러가지의 구성에서도, 제어전극내의 불순물층의 불순물 농도를 조정하고, 게이트 산화막의 두께, 채널도우프층의 농도의 조합을 적당히 선택함으로써, 원하는 효과를 얻을 수 있다.
또한, 1종류의 트랜지스터밖에 가지지 않은 반도체 장치에서도, 게이트 산화막의 실효적인 두께를 바꿔서 한계치를 임의로 설정하고 싶은 경우에는 유효하다.
실시의 형태 5
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는, DRAM, 플래쉬 메모리, LOGIC in DRAM, LOGIC in FLASH의, 센스앰프부, 주변회로부, 메모리셀 어레이부, 고내압부에 있어서, 그것들을 구성하는 MOS 트랜지스터의 게이트 전극에 불순물을 주입한 예에 관해서 설명하였지만, 게이트 전극에 불순물을 도입함으로써 발생하는 공핍층의 이용은, 상술한 부위에 한정되는 것이 아니다.
즉, 본원발명은 하나의 칩내에 복수종류의 트랜지스터를 형성할 필요가 있는 반도체 장치에서 유효하다. 이하, 본 발명에 관한 실시의 형태 5에 관해서 설명한다.
도 58에, 일반적인 강압회로를 나타낸다.
이 강압회로는 5V(볼트)의 신호를 3.3V로 강압하여 출력하는 회로에 있어서, 전원전위Vcc와 접지전위GND와의 사이에 직렬로 접속된 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2와, 전원전위Vcc와 접지전위GND와의 사이에 직렬로 접속된 다이오드 D1 및 D2와, 다이오드 D1 및 D2의 접속점ND1에 접속된 입력패드 ND를 구비하고 있다. 또, 다이오드 D1의 캐소드는 전원전위Vcc에, 애노드는 다이오드 D2의 캐소드에 접속되고, 다이오드 D2의 애노드는 접지전위GND에 접속되어 있다. 그리고, 접속점ND1은 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 게이트 전극에 공통으로 접속되는 접속점ND2에 접속되고, PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 접속점ND3은, 3.3V에서 동작하는 회로계(이후, 3.3V계회로라고 호칭)LC에 접속되어 있다.
이러한 구성의 강압회로에 있어서, PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 게이트 전극에는, 입력패드 ND에서 5V의 신호가 주어지게 된다 (이후, 5V계 회로HC라고 호칭). 한편, 3.3V계회로LC를 구성하는 MOS 트랜지스터의 게이트 전극에는, 5V계회로HC의 출력인 3.3V가 주어지게 된다.
이와 같이, 게이트 전극에 주어지는 전압이 다른 회로계에서는, 그것들을 구성하는 MOS 트랜지스터의 게이트 산화막의 두께는 각각 다를 필요가 있다. 왜냐하면, 5V계회로HC의 MOS 트랜지스터의 게이트 산화막 두께를, 3.3V계회로LC의 MOS 트랜지스터의 게이트 산화막과 같게 하면, 절연능력면에서 문제가 발생한다. 이와 반대로, 3.3V계회로LC의 MOS 트랜지스터 게이트 산화막의 두께를, 5V계회로HC의 MOS 트랜지스터 게이트 산화막과 같게 하면, 3.3V계회로LC의 MOS 트랜지스터의 동작속도가 느리게 되어, 동작특성면에서 문제가 발생한다.
그래서, 종래에는 게이트 산화막의 두께가 각각 다른 MOS 트랜지스터를 형성하고 있었다. 따라서, 두께가 다른 게이트 산화막을 형성하기 위한 공정이 필요하게 되어, 제조공정이 복잡해진다고 하는 문제가 있었다.
그러나 본원 발명에 의하면, 5V계회로HC와 3.3V계회로LC로 게이트 산화막의 두께를 바꿀 필요는 없어, 제조공정을 간략화 할 수 있다.
5-1. 장치구성
도 59에 본 발명에 관한 실시의 형태 5로서, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 H1로 구성되는 고전압회로부HP와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 L1로 구성되는 저전압회로부LP의 제조공정을 나타낸다.
도 59에 있어서 MOS 트랜지스터 H1 및 L1은, 동일한 반도체 기판1001상에 형성된 웰층1002내에 형성되어 있다. 웰층1002은 웰층1002내에 형성된 채널컷층1003과, LOCOS층1004으로 소자간 분리되어 있다. 그리고, 채널컷층1003과 LOCOS층1004으로 소자간 분리된 영역내에는, 채널도우프층1005이 형성되어 있다.
또한, 반도체 기판1001의 주면상에는 산화막1006이 형성되고, 산화막1006의 상부에는 폴리실리콘층1007이 형성되어 있다. 또, 산화막1006의 두께는, MOS 트랜지스터 L1의 게이트 전극에 주어지는 전압에 알맞은 두께로 되어 있다. 그리고, 고전압회로부HP의 폴리실리콘층1007상을 덮도록, 레지스트마스크 R10가 형성되어 있다.
여기서, 도 60에 저전압회로부LP의 부분사시도를 나타낸다. 도 60에 있어서, D-D'선에 의한 단면도가 도 59도의 저전압회로부LP에 대응한다. 또, 도 60에 나타나는 폴리실리콘층1007의 양측면 외측의 웰층1002내에는, 다음의 공정에서 소스/드레인영역이 형성되게 된다.
5-2. 제조방법
이러한 상태에서 상부로부터 불순물의 이온주입을 하면, 저전압회로부LP의 폴리실리콘층1007에는 불순물이 주입되게 된다. 여기서 불순물의 종류로서는, MOS 트랜지스터 L1를 N채널형으로 하는 경우에는, 예를 들면 인(P)이온을 30keV로 5×1015/cm2의 도우즈량이 되도록 주입한다. 또한, MOS 트랜지스터 L1를 P채널형으로 하는 경우에는, 예를 들면 붕소(B)이온을 10keV로 5×1015/cm2의 도우즈량이 되도록 주입한다.
이와 같이, MOS 트랜지스터 L1 위의 폴리실리콘층1007에 불순물의 이온주입을 함으로써 형성되는 게이트 전극은, MOS 트랜지스터 L1의 동작시에도 게이트 전극내에 공핍층이 형성되는 것이 방지되어, 산화막이 실효적으로 두꺼워지는 일은 없다.
한 편, MOS 트랜지스터 H1 상의 폴리실리콘층1007에는, 불순물이온은 주입되지 않기 때문에, MOS 트랜지스터 H1의 동작시에 게이트 전극내에 넓은 범위로 공핍층이 형성되게 되고, 산화막이 실효적으로 두꺼워진다. 따라서 산화막1006의 두께가, MOS 트랜지스터 H1의 게이트 전극에 주어지는 전압에 알맞은 두께가 아닌 경우라도, 산화막이 절연파괴되는 것은 방지된다.
5-3. 특징적 작용효과
이와 같이, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 H1로 구성되는 고전압회로부HP와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 L1로 구성되는 저전압회로부LP가 존재하는 경우라도, 산화막은 MOS 트랜지스터 L1에 알맞도록 형성하면 되고, 산화막을 구별하여 만드는 경우에 비교하여 제조공정을 간략화 할 수 있다.
또 상기한 설명에서는, MOS 트랜지스터 H1상의 폴리실리콘층1007에는, 불순물이온을 주입하지 않은 예를 게시하였지만, 앞서 설명한 실시의 형태 1∼4와 같이, MOS 트랜지스터 H1 상의 폴리실리콘층1007에 불순물이온을 주입한 구성이라도 괜찮다.
즉, 도 59에 나타나는 공정의 다음에 도 61에 나타나는 공정을 하여, MOS 트랜지스터 H1상의 폴리실리콘층1007에 불순물이온을 주입해도 된다. 도 61에 있어서 저전압회로부LP의 폴리실리콘층1007상을 덮도록, 레지스트마스크 R11가 형성되어 있다. 그리고 상부로부터 불순물의 이온주입을 하면, 고전압회로부HP의 폴리실리콘층1007에는 불순물이 주입되게 된다. 여기서, 불순물로서는 MOS 트랜지스터 H1를 N채널형으로 하는 경우에는, 예를 들면 인(P)이온을 30keV에서 5×1014/cm2의 도우즈량이 되도록 주입한다. 또한, MOS 트랜지스터 H1를 P채널형으로 하는 경우에는, 예를 들면 붕소(B)이온을 10keV로 5×1014/cm2의 도우즈량이 되도록 주입한다.
이와 같이, 고전압회로부HP의 폴리실리콘층1007에도 불순물을 주입함으로써, MOS 트랜지스터 H1의 동작시에 있어서, 게이트 전극내에 형성되는 공핍층의 범위를 불순물 농도에 따라서 조정할 수 있고, 산화막의 실효적인 두께를 조정할 수 있다.
5-4. 변형예1
이상 설명한 본 발명에 관한 실시의 형태 5에서는, 고전압회로부HP의 MOS 트랜지스터 H1 상의 폴리실리콘층1007에 직접 불순물이온을 주입하는 예를 나타냈지만, 이하에 설명하는 방법에 의해서 불순물이온을 도입해도 좋다.
도 62에 고전압회로부HP의 주요부를 나타낸다. 또, 도 62에서는 채널컷층1003 및 채널도우프층1005은 생략되어 있다.
도 62에 있어서, LOCOS 층 1004에 끼워진 활성영역AL의 폴리실리콘층1007상에 레지스트마스크 R12가 형성되어 있다.
그리고, 이 상태에서 레지스트마스크 R12로 덮여지지 않은 폴리실리콘1007의 상부로부터 불순물이온을 주입한다. 여기서, 불순물이온의 주입위치는, 도 62에 나타나는 바와 같이 활성영역AL의 단연(端緣)부로부터 거리 a만큼 떨어진 위치이다.
이 공정 다음에, 예를 들면 850℃에서 30분간의 어닐링을 하면, 주입된 불순물이 폴리실리콘1007중에서 화살표로 나타내는 방향으로 확산하여, 활성영역AL상의 폴리실리콘1007내에 불순물이 도입되게 된다.
또, 활성영역AL 상의 폴리실리콘1007내의 불순물 농도는, 어닐링조건이나 거리a를 적의선택함에 따라 결정할 수 있다. 즉, 거리a를 짧게 하면 불순물 농도는 높게 할 수있고, 거리a를 길게 하면 불순물 농도를 낮게 할 수 있다. 여기서, 거리a의 일례로서는1㎛ 정도이다.
이와 같이, 활성영역AL상의 폴리실리콘1007내에 열확산에 의해 불순물을 도입함으로써, 직접 불순물이온을 주입하는 경우에 비하여 불순물 농도를 미묘하게 조정할 수 있다.
5-5. 변형예 2
이상 설명한 본 발명에 관한 실시의 형태 5에서는, 고전압회로부HP의 MOS 트랜지스터 H1 위의 활성층위의 폴리실리콘층1007의 전역(LOCOS층 1004 위도 포함하는)에 불순물이온을 주입하는 예를 나타냈지만, 이하에 설명하는 바와 같이, 폴리실리콘층1007의 중앙부에 부분적으로 불순물이온을 주입하도록 해도 좋다.
도 63에 고전압회로부HP의 주요부를 나타낸다. 또, 도 63에서는 채널컷층1003 및 채널도우프층1005은 생략되어 있다.
도 61에 있어서, LOCOS 층1004에 끼워진 활성영역AL 중앙부의 폴리실리콘층1007상이 개구부가 되도록 레지스트마스크 R13가 형성되어 있다.
그리고, 이 상태에서 레지스트마스크 R13로 덮이지 않은 폴리실리콘1007의 상부로부터 불순물이온을 주입함으로써, 활성영역AL 중앙부의 폴리실리콘층1007내에 불순물이 주입되게 된다.
이 공정의 다음에, 예를 들면 850℃에서 30분간의 어닐링을 하면, 주입된 불순물이 폴리실리콘1007중에서 화살표로 나타내는 방향으로 확산하여, 활성영역AL의 단연(端緣)부상의 폴리실리콘1007내에도 불순물이 도입되게 된다.
이 때, 활성영역AL 중앙부의 폴리실리콘층1007내에는 비교적 고농도의 불순물층이 형성되고, 활성영역AL의 단연(端緣)부상의 폴리실리콘1007내에는 비교적 저농도의 불순물층이 형성되게 된다.
따라서, MOS 트랜지스터 H1의 동작시에는, 활성영역AL 중앙부의 폴리실리콘층1007내에서는 공핍층의 형성범위가 작아지고, 실효적인 산화막의 두께는 두꺼워지지 않지만, 활성영역AL의 단연(端緣)부상의 폴리실리콘1007내에서는 공핍층의 형성범위가 커지고, 실효적인 산화막의 두께는 두꺼워져서, 부분적으로 한계치가 높아진다.
이러한 구성을 채용함에 따른 이점은, 벌크실리콘 기판상에 형성하는 MOS 트랜지스터에서는 적지만, SOI(silicon on insulator)기판상에 형성하는 MOS 트랜지스터에서는, 활성영역AL의 단연(端緣)부의 구조에 따른 한계치 저하의 문제를 해소할 수 있다.
도 64에, SOI(silicon on lnsulator)기판상에 형성한 MOS 트랜지스터를 나타낸다. SOI 기판1010은 실리콘기판1013, 실리콘기판1013상에 형성된 매립절연막1012, 매립절연막1012상에 형성된 SOI층1011으로 구성되고, SOI층1011상에 MOS 트랜지스터등을 형성하는 것이다. 그리고, SOI층1011은 두께가 얇게 형성되어 있다. 특히, 도 64의 E-E'선으로 나타내는 부분과 같이, 활성영역AL의 단연(端緣)부에서는 SOI층1011은 매우 얇고, 이 부분에서의 MOS 트랜지스터의 경계치는, 다른 부분(F-F'선으로 나타내는 부분)에 비해서 저하하여, MOS 트랜지스터 전체의 경계치가 저하한다고 하는 문제가 있었다.
그러나 본원 발명에 의하면, 활성영역AL의 단연(端緣)부상의 폴리실리콘1007｀내에서 공핍층의 형성범위가 커지고, 실효적인 산화막의 두께가 두꺼워져서, 부분적으로 한계치를 높게 할 수 있기 때문에 이 문제를 해소할 수가 있다.
5-6. 변형예3
본 발명에 관한 실시의 형태 5에서는, 저전압회로LP 및 고전압회로부HP의 MOS 트랜지스터 H1 상에 1층의 폴리실리콘층1007을 형성하여, 거기에 불순물이온을 주입하는 예를 나타냈지만, 이하에 설명하는 바와 같이, 폴리실리콘층을 2층구조로 해도 좋다.
도 65에 저전압회로LP 및 고전압회로부HP의 주요부를 나타낸다. 또, 도 63에서는, 채널컷층1003 및 채널도우프층1005은 생략되어 있다.
도 65에 있어서, 저전압회로LP 및 고전압회로부HP의 산화막1006의 상부에는 도프되지 않은 폴리실리콘층1020, 도프된 폴리실리콘층1021이 차례로 형성되어 있다. 그리고, 고전압회로부HP의 도프된 폴리실리콘층1021의 상부에는 레지스트마스크 R14가 형성되어 있다.
이 상태에서, 레지스트마스크 R14로 덮이지 않은 도프된 폴리실리콘층1021의 상부로부터 불순물이온을 주입함으로써, 저전압회로LP의 도프되지 않은 폴리실리콘층1020에 불순물을 더 도입한다.
이 결과, 저전압회로LP의 MOS 트랜지스터 L1의 동작시에는, 게이트 전극에는 공핍층이 거의 형성되지 않게 된다. 또, 불순물로서는, MOS 트랜지스터 H1를 N채널형으로 하는 경우에는, 예를 들면 인(P)이온을 30keV로 5×1015/cm2의 도우즈량이 되도록 주입한다. 또한, MOS 트랜지스터 H1를 P채널형으로 하는 경우에는, 예를 들면 붕소(B)이온을 10keV로 5×1015/cm2의 도우즈량이 되도록 주입한다.
한 편 고전압회로HP의 MOS 트랜지스터 H1에서는, 도프된 폴리실리콘층1021으로부터 도프되지 않은 폴리실리콘층1020에 불순물이 자연스럽게 확산하고, 불순물 농도가 저하하며, MOS 트랜지스터 H1의 동작시에는, 게이트 전극에 공핍층이 형성되게 된다. 또, 도프되지 않은 폴리실리콘층1020 및 도프된 폴리실리콘층1021의 형성순서는 반대라도 좋다.
이 경우에는, 도프된 폴리실리콘층1021으로부터 도프되지 않은 폴리실리콘층1020에의 불순물의 확산이, 밑으로부터 위로 행해지기 때문에 약간 확산하기 어렵게 되지만, 이 성질을 이용하여 공핍층의 형성범위를 조정할 수 있다.
또한, 도프된 폴리실리콘층1021으로부터 도프되지 않은 폴리실리콘층1020에의 불순물의 확산을 억제하여 확산량을 조정하기 때문에, 도프된 폴리실리콘층1021과 도프되지 않은 폴리실리콘층1020의 사이에 얇은 SiN막, 또는 얇은 SiO2막, 또는 얇은 TiN 막등의 확산억제막을 형성해도 된다.
이들 막은, CVD법 또는 스퍼터법에 의해 형성할 수 있고, 그 두께는 50Å정도이다.
이 정도의 막 두께이면, 전자는 터널현상으로 통과할 수가 있고, 도프된 폴리실리콘층1021과 도프되지 않은 폴리실리콘층1020의 도통이 끊어지는 것은 아니다.
이상 설명한 본 발명에 관한 실시의 형태 5 및 그 변형예에서는, 기본적으로 벌크실리콘 기판에 형성되는 반도체 장치를 예로 해서 설명하였지만, 변형예2에서 도 62에 나타낸바와 같은 SOI 기판에 형성되는 반도체 장치에 적용해도 되는 것은 말할 필요도 없다.
또한, 실시의 형태 5의 변형예1∼3에서는, 고전압회로부HP 에의 적용을 예로 해서 설명하였지만, 저전압회로부LP에 적용해도 되는 것은 말할 필요도 없다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면, 제 1∼제 3의 제어전극중 적어도 하나는 그 내부에 깊이방향으로 농도분포를 가지는 제 2도전형의 불순물층을 가지기 때문에, 특성(예를 들면, 요구스펙)이 다른 제 1∼제 3의 종류의 트랜지스터에 대하여, 예를 들면 제어전극의 불순물 농도를 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꿔 한계치를 설정할 수 있다. 또한, 제어전극의 불순물 농도를 바꿈으로써 게이트 산화막의 실효적인 두께를 바꿀 수 있기 때문에, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를, 각각 다른 두께로 형성할 필요가 없어진다.
본 발명에 관한 청구항2기재의 반도체 장치에 의하면, 제 1∼제 3의 제어전극이 각각 불순물 농도가 다른 제 1∼제 3의 불순물층을 구비하고, 제 1∼제 3의 게이트 산화막이 같은 두께를 가지며, 제 1∼제 3의 채널도우프층이 같은 불순물 농도를 가지고 있기 때문에, 예를 들면 DRAM에서 제 1의 종류의 트랜지스터를 센스앰프회로에, 제 2의 종류의 트랜지스터를 주변회로, 제 3의 종류의 트랜지스터를 메모리셀 어레이에 적용하면, 제어전극의 불순물 농도를 각각 바꿈으로써 게이트 산화막의 실효적인 두께를 바꿔 한계치를 설정할 수 있다. 따라서, 종래와 같이 채널도우프층의 불순물 농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다. 따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 제어전극의 불순물 농도에 의해 설정함으로써, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있어, 회로 설계의 제약을 해소할 수 있다. 또한, 제어전극의 불순물 농도를 각각 바꾸는 것은, 반도체 기판내에 형성된 채널도우프층의 불순물 농도를 바꾸는 경우에 비하여 다른 구성에 미치는 영향이 적어도 된다. 즉, 반도체 기판내에 이온을 주입하는 경우, 특히 고 도우즈의 주입을 하는 경우에는, 반도체 기판의 결정성을 열화시키는 요인이 된다. 그러나, 본 발명에서는 가장 바깥층에 위치하는 제어전극에 이온을 주입하기 때문에, 상기한 것과 같은 문제는 발생하지 않는다.
본 발명에 관한 청구항3 기재의 반도체 장치에 의하면, 제 1 및 제 2의 게이트 산화막이 같은 제 1의 두께를 가지고, 제 3의 게이트 산화막이 제 1의 두께보다도 얇은 제 2의 두께를 가지며, 제 1∼제 3의 채널도우프층이 같은 불순물 농도를 가지고 있기 때문에, 예를 들면 플래쉬 메모리에서, 제 1의 종류의 트랜지스터를 고내압이 요구되는 회로에, 제 2의 종류의 트랜지스터를 주변회로에, 제 3의 종류의 트랜지스터를 메모리셀 어레이에 적용하면, 제어전극의 불순물 농도를 각각 바꿈으로써 게이트 산화막의 실효적인 두께를 바꾸는 구성으로 되어 있다. 따라서, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를, 각각 다른 두께로 형성할 필요가 없어진다. 또한, 게이트 산화막의 실효적인 두께를 바꿈으로써 한계치를 설정할 수 있기 때문에, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도로 고정시킬 수 있다. 따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 내전압특성이나 한계치는 제어전극의 불순물 농도에 의해 조정함으로써, 내전압에 관해서의 요구를 만족함과 동시에, 한계치와 확산층리이크의 트레이드오프 관계를 타개(Break through)할 수 있어, 회로 설계의 제약을 해소할 수 있다. 또한, 두께가 다른 게이트 산화막을 형성하는 경우라도, 게이트 산화막의 실효적인 두께를 바꿈으로써 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있음과 동시에, 신뢰성이 뛰어나고 막 두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
본 발명에 관한 청구항4기재의 반도체 장치에 의하면, 제 1 및 제 2의 제어전극이 불순물 농도가 같은 제 1 및 제 2의 불순물층을 구비하고, 제 3의 제어전극이 제 1 및 제 2의 불순물층보다도 낮은 농도의 제 3의 불순물층을 구비하며, 제 1∼제 3의 게이트 산화막이 같은 두께를 가지고 있기 때문에, 예를 들면, LOGIC in DRAM에서 제 1의 종류의 트랜지스터를 로직회로에, 제 2의 종류의 트랜지스터를 센스앰프회로에, 제 3의 종류의 트랜지스터를 메모리셀 어레이에 적용하면, 불순물 농도가 낮은 메모리셀 어레이에서는 제어전극내에 넓은 범위로 공핍층이 형성되어, 산화막 두께가 실효적으로 두꺼워져서 한계치를 높일 수 있다. 이와 같이, 제 1∼제 3의 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 제 1∼제 3의 제어전극의 불순물 농도에 의해 설정함으로써, 한계치와 확산층리이크의 트레이드오프 관계를 타개(Break through)할 수 있고, 회로 설계의 제약을 해소할 수 있다.
본 발명에 관한 청구항5기재의 반도체 장치에 의하면, 제 1 및 제 2의 게이트 산화막이 같은 제 1의 두께를 가지고, 제 3의 게이트 산화막이 제 1의 두께보다도 두꺼운 제 3의 두께를 가지며, 제 1∼제 3의 채널도우프층이 같은 불순물 농도를 가지고 있기 때문에, 예를 들면, LOGIC in FLASH에서, 제 1의 종류의 트랜지스터를 로직회로에, 제 2의 종류의 트랜지스터를 고내압이 요구되는 회로에, 제 3의 종류의 트랜지스터를 메모리셀 어레이에 적용하면, 불순물 농도가 낮은 고내압이 요구되는 회로에서는 게이트 전극내에 넓은 범위로 공핍층이 형성되고, 산화막 두께가 실효적으로 두꺼워져서 한계치를 높일 수 있다. 이와 같이, 제 1∼제 3의 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 제 1∼제 3의 제어전극의 불순물 농도에 의해 설정함으로써, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있어, 회로설계의 제약을 해소할 수 있다.
본 발명에 관한 청구항6기재의 반도체 장치의 제조방법에 의하면, 청구항1기재의 반도체 장치를 제조하는데 알맞은 제조방법을 얻을 수 있다.

Claims (6)

  1. 동일한 반도체 기판상에 복수의 부분을 구비한 반도체 장치에 있어서,
    상기 복수의 부분은, 제 1∼제 3의 종류의 트랜지스터중 적어도 하나를 가지고,
    상기 제 1의 종류의 트랜지스터는,
    상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 1의 반도체층과,
    상기 제 1의 반도체층내에 선택적으로 형성된 제 1도전형의 제 1의 채널도우프층과,
    상기 제 1 반도체층 상부의 상기 제 1 채널도우프층에, 서로 대향하는 위치에 형성된 제 1의 제어전극을 구비하며,
    상기 제 2의 종류의 트랜지스터는,
    상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 2의 반도체층과,
    상기 제 2의 반도체층내에 선택적으로 형성된 제 1도전형의 제 2의 채널도우프층과,
    상기 제 2 반도체층 상부의 상기 제 2 채널도우프층에, 서로 대향하는 위치에 형성된 제 2의 제어전극을 구비하고,
    상기 제 3의 종류의 트랜지스터는,
    상기 반도체 기판의 표면내에 형성된 제 1도전형의 제 3의 반도체층과,
    상기 제 3의 반도체층내에 선택적으로 형성된 제 1도전형의 제 3의 채널도우프층과,
    상기 제 3의 반도체층 상부의 상기 제 3의 채널도우프층에, 서로 대향하는 위치에 형성된 제 3의 제어전극을 구비하며,
    상기 제 1∼제 3의 제어전극중 적어도 하나는, 그 내부에 깊이방향으로 농도분포를 가지는 제 2도전형의 불순물층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1의 종류의 트랜지스터는,
    상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과,
    상기 한 쌍의 제 1의 반도체 영역 사이의, 상기 제 1의 반도체층 상부에 형성된 제 1의 게이트 산화막을 구비하고,
    상기 제 1의 제어전극은 상기 제 1의 게이트 산화막상에 형성되며,
    상기 제 1의 채널도우프층은, 상기 제 1 반도체층내의 상기 한 쌍의 제 1 반도체 영역의 사이에 형성되고,
    상기 제 2의 종류의 트랜지스터는,
    상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과,
    상기 한 쌍의 제 2의 반도체 영역 사이의 상기 제 2의 반도체층의 상부에 형성된 제 2의 게이트 산화막을 구비하며,
    상기 제 2의 제어전극은 상기 제 2의 게이트 산화막상에 형성되고,
    상기 제 2의 채널도우프층은 상기 제 2 반도체층내의 상기 한 쌍의 제 2 반도체 영역사이에 형성되며,
    상기 제 3 종류의 트랜지스터는,
    상기 제 3 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형 제 3의 반도체 영역과,
    상기 한 쌍의 제 3의 반도체 영역 사이의, 상기 제 3 반도체층의 상부에 형성된 제 3의 게이트 산화막을 구비하고,
    상기 제 3의 제어전극은 상기 제 3의 게이트 산화막상에 형성되며,
    상기 제 3의 채널도우프층은, 상기3의 반도체층내 상기 한 쌍의 제 3 반도체 영역 사이에 형성되고,
    상기 제 1∼제 3의 제어전극은, 각각 불순물 농도가 다른 제 1∼제 3의 불순물층을 구비하며,
    상기 제 1∼제 3의 게이트 산화막은 같은 두께를 가지고,
    상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 종류의 트랜지스터는,
    상기 제 1의 반도체층내에 선택적으로 독립하여 형성된, 한 쌍의 제 2도전형의 제 1 반도체 영역과,
    상기 한 쌍의 제 1의 반도체 영역 사이의, 상기 제 1의 반도체층의 상부에 형성된 제 1의 게이트 산화막을 구비하고,
    상기 제 1의 제어전극은, 상기 제 1의 게이트 산화막상에 형성되며,
    상기 제 1의 채널도우프층은, 상기 제 1 반도체층내의 상기 한 쌍의 제 1 반도체 영역 사이에 형성되고,
    상기 제 2의 종류의 트랜지스터는,
    상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형 제 2의 반도체 영역과,
    상기 한 쌍의 제 2의 반도체 영역 사이의, 상기 제 2의 반도체층 상부에 형성된 제 2의 게이트 산화막을 구비하고,
    상기 제 2의 제어전극은, 상기 제 2의 게이트 산화막상에 형성되며,
    상기 제 2의 채널도우프층은, 상기 제 2의 반도체층내 상기 한 쌍의 제 2 반도체 영역 사이에 형성되고,
    상기 제 3의 종류의 트랜지스터는,
    상기 제 3의 반도체층내에 선택적으로 독립하여 형성된, 한 쌍의 제 2도전형의 제 3 반도체 영역과,
    상기 한 쌍의 제 3 반도체 영역 사이의, 상기 제 3의 반도체층 상부에 형성된 제 3 게이트 산화막과,
    상기 제 3의 게이트 산화막상에 형성된 플로팅게이트 전극과,
    상기 플로팅게이트상에 형성된 층간 절연막을 구비하고,
    상기 제 3의 제어전극은, 상기 층간 절연막상에 형성되며,
    상기 제 3의 채널도우프층은, 상기 3의 반도체층내의 상기 한 쌍의 제 3 반도체 영역 사이에 형성되고,
    상기 제 1∼제 3의 제어전극은, 각각 불순물 농도가 다른 제 1∼제 3의 불순물층을 구비하며,
    상기 제 1 및 제 2의 게이트 산화막은 같은 제 1의 두께를 가지고, 상기 제 3의 게이트 산화막은 상기 제 1의 두께보다도 얇은 제 2의 두께를 가지며,
    상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1의 종류의 트랜지스터는,
    상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과,
    상기 한 쌍의 제 1 반도체 영역 사이의, 상기 제 1의 반도체층 상부에 형성된 제 1의 게이트 산화막을 구비하고,
    상기 제 1의 제어전극은, 상기 제 1의 게이트 산화막상에 형성되며,
    상기 제 1의 채널도우프층은, 상기 제 1의 반도체층내의 상기 한 쌍의 제 1 반도체 영역 사이에 형성되고,
    상기 제 2의 종류의 트랜지스터는,
    상기 제 2의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과,
    상기 한 쌍의 제 2 반도체 영역 사이의, 상기 제 2의 반도체층 상부에 형성된 제 2의 게이트 산화막을 구비하고,
    상기 제 2의 제어전극은, 상기 제 2의 게이트 산화막상에 형성되며,
    상기 제 2의 채널도우프층은, 상기 제 2의 반도체층내의 상기 한 쌍의 제 2 반도체 영역 사이에 형성되고,
    상기 제 3의 종류의 트랜지스터는,
    상기 제 3의 반도체층내에 선택적으로 독립하여 형성된, 한 쌍의 제 2도전형 제 3의 반도체 영역과,
    상기 한 쌍의 제 3 반도체 영역 사이의, 상기 3의 반도체층 상부에 형성된 제 3의 게이트 산화막을 구비하고,
    상기 제 3의 제어전극은, 상기 제 3의 게이트 산화막상에 형성되며,
    상기 제 3의 채널도우프층은, 상기 3의 반도체층내의 상기 한 쌍의 제 3 반도체 영역 사이에 형성되고,
    상기 제 1 및 제 2의 제어전극은, 불순물 농도가 같은 제 1 및 제 2의 불순물층을 구비하며,
    상기 제 3의 제어전극은, 제 1 및 제 2의 불순물층보다 낮은 농도의 제 3의 불순물층을 구비하고,
    상기 제 1∼제 3의 게이트 산화막은 같은 두께를 가지며, 상기 제 1 및 제 3의 채널도우프층은 같은 불순물 농도를 가지는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1의 종류의 트랜지스터는,
    상기 제 1의 반도체층내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 1의 반도체 영역과,
    상기 한 쌍의 제 1의 반도체 영역 사이의, 상기 제 1의 반도체층 상부에 형성된 제 1의 게이트 산화막을 구비하고,
    상기 제 1의 제어전극은, 상기 제 1의 게이트 산화막상에 형성되며,
    상기 제 1의 채널도우프층은, 상기 제 1의 반도체층내의 상기 한 쌍의 제 1의 반도체 영역 사이에 형성되고,
    상기 제 2의 종류의 트랜지스터는,
    상기 제 2의 반도체층내에 선택적으로 독립하여 형성된, 한 쌍의 제 2도전형의 제 2 반도체 영역과,
    상기 한 쌍의 제 2 반도체 영역 사이의, 상기 제 2의 반도체층 상부에 형성된 제 2의 게이트 산화막을 구비하고,
    상기 제 2의 제어전극은, 상기 제 2의 게이트 산화막상에 형성되며,
    상기 제 2의 채널도우프층은, 상기 제 2 반도체층내의 상기 한 쌍의 제 2 반도체 영역 사이에 형성되고,
    상기 제 3의 종류의 트랜지스터는,
    상기 제 3의 반도체층내에 선택적으로 독립하여 형성된, 한 쌍의 제 2도전형 제 3의 반도체 영역과,
    상기 1쌍의 제 3의 반도체 영역 사이의, 상기 제 3의 반도체층 상부에 형성된 제 3의 게이트 산화막과,
    상기 제 3의 게이트 산화막상에 형성된 플로팅게이트 전극과,
    상기 플로팅게이트상에 형성된 층간 절연막을 구비하고,
    상기 제 3의 제어전극은, 상기 층간 절연막상에 형성되며,
    상기 제 3의 채널도우프층은, 상기 3의 반도체층내 상기 한 쌍의 제 3 반도체 영역 사이에 형성되고,
    상기 제 1 및 제 3의 제어전극은, 불순물 농도가 같은 제 1 및 제 3의 불순물층을 구비하며,
    상기 제 2의 제어전극은, 제 1 및 제 3의 불순물층보다 낮은 농도의 제 2의 불순물층을 구비하고,
    상기 제 1 및 제 2의 게이트 산화막은 같은 제 1의 두께를 가지며, 상기 제 3의 게이트 산화막은 상기 제 1의 두께보다도 두꺼운 제 2의 두께를 가지고,
    상기 제 1∼제 3의 채널도우프층은 같은 불순물 농도를 가지는 반도체 장치.
  6. 동일한 반도체 기판상에 복수의 부분을 구비하고,
    상기 복수의 부분은 제 1∼제 3의 종류의 트랜지스터중 적어도 하나를 가진 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판 표면내의, 상기 제 1∼제 3의 종류의 트랜지스터가 형성되는 위 치에, 각각 제 1도전형의 제 1∼제 3의 반도체층을 형성하는 공정과,
    (b) 상기 제 1∼제 3의 반도체층내에, 각각 이온주입에 의해 제 1도전형의 제 1∼제 3의 채널도우프층을 선택적으로 형성하는 공정과,
    (c) 상기 제 1∼제 3의 반도체층 상부의, 상기 제 1∼제 3의 채널도우프층에 서로 대향하는 위치에, 각각 제 1∼제 3의 제어전극을 형성하는 공정을 구비하고,
    상기 제 1∼제 3의 제어전극을 형성하는 공정은,
    상기 제 1∼제 3의 제어전극 중 적어도 하나에, 그 내부에 깊이방향으로 농도분포를 가지는 제 1도전형의 불순물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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