KR100680488B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 고전압 트랜지스터의 채널 스탑 이온주입층을 저전압 트랜지스터의 레트로그레이드 웰 형성시에 함께 형성함으로써 고전압 트랜지스터의 채널 스탑 이온주입층 형성과 관련된 공정 스텝을 생략할 수 있다. 따라서, 공정 단순화를 통한 원가 절감의 효과가 있다.
채널스탑 이온주입층, 공정 단순화
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : P형 반도체 기판 11 : 트리플 N웰
12 : 제 1 포토레지스트 13 : 제 1 N웰
13a : 제 1 문턱전압 이온주입층 14 : 제 2 포토레지스트
15 : 제 2 N웰 15a : 채널스탑 이온주입층
15b : 펀치 쓰루 이온주입층 15c : 제 2 문턱전압 이온주입층
16 : 소자분리막 17 : 게이트 산화막
18 : 게이트 전극 19 : 스페이서
20, 21 : 소오스/드레인
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 공정을 단순화시키기에 적합한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
낸드 플래쉬 메모리(NAND flash memory)의 펌프 아웃(pump out)단에서 고전압(high voltage)을 트랜스퍼(transfer)하기 위해 고전압 NMOS 트랜지스터를 사용하면서 워드라인 바이어스(wordline bias)에 수백 mV 레벨의 노이즈(noise)를 발생시켜 셀 분포(cell distribution)를 증가시키고 있다.
이를 개선하기 위하여 회로 디자인(circuit design)을 변경하는 방법이 도입되었으나, 여전히 많은 노이즈(noise)가 발생되고 있다.
90nm급 기술을 적용한 SLC(single Level Cell)에서는 프로그램 셀 분포 마진(distribution margin)이 어느 정도 있었으나, 동일 기술을 적용한 MLC(Multi Level Cell)에서는 단일 셀에 여러 가지 프로그램 스테이트(program state)를 구현하게 되면서 타이트(tight)한 프로그램 셀 분포를 요구하게 되었고, 셀 프로그램시 워드라인에 가해지는 노이즈의 개선이 필수적이게 되었다.
현재, 펌프 회로에서 발생하는 노이즈를 개선할 수 있는 방안으로 고전압 PMOS 트랜지스터를 MLC 소자에 추가하는 방법이 도입되었으나, 고전압 PMOS 트랜지스터를 사용하게 되면서 추가로 5~6 스텝(step)의 이온주입관련 마스크 공정이 추가되게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 공정 단순화를 통해 원가 절감에 기여할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 필드 영역과 활성 영역이 정의된 고전압 소자 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 고전압 소자 영역을 노출하는 제 1 포토레지스트를 형성하는 단계와, 상기 제 1 포토레지스트를 마스크로 문턱전압, 웰의 연속 공정으로 표면내에 문턱전압 이온주입층을 갖는 제 1 레트로그레이드 웰을 형성하는 단계와, 상기 제 1 포토레지스트를 제거하는 단계와, 상기 고전압 소자 영역의 필드영역과 상기 저전압 소자 영역을 노출하는 제 2 포토레지스트를 형성하는 단계와, 상기 제 2 포토레지스트를 마스크로 문턱전압(Vt), 펀치쓰루, 채널 스탑, 웰의 연속 공정으로 표면내에 문턱전압 이온주입층, 펀치쓰루 이온주입층, 채널스탑 이온주입층을 갖는 제 2 레트로그레이드 웰을 형성하는 단계와, 상기 제 2 포토레지스트를 제거하는 단계와, 상기 필드 영역의 반도체 기판에 상기 채널스탑 이온주입층에 의해 하부가 감싸지는 소자분리막을 형성하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
우선, 도 1a에 도시하는 바와 같이 필드 영역 및 활성 영역을 갖는 고전압 소자 영역 및 저전압 소자 영역이 정의된 P형 반도체 기판(10)에 딥 N 웰인 트리플 N웰(TN-well)(11)을 형성한다.
이어, 상기 P형 반도체 기판(10)상에 고전압 소자 영역을 오픈하는 제 1 포토레지스트(12)를 형성하고, 상기 제 1 포토레지스트(12)를 마스크로 하는 문턱전압(Vt), N웰의 연속 공정으로 상기 P형 반도체 기판(10)의 표면내에 제 1 문턱전압 이온주입층(13a)을 갖는 레트로그레이드 웰(retrograde well) 구조의 제 1 N웰(NWell-1)(13)을 형성하고, 상기 제 1 포토레지스트(12)를 제거한다.
그런 다음, 도 1b에 도시하는 바와 같이 상기 P형 반도체 기판(10)상에 상기 고전압 소자 영역의 필드 영역과 저전압 소자 영역을 오픈하는 제 2 포토레지스트(14)를 형성한다.
그리고, 상기 제 2 포토레지스트(14)를 마스크로 하는 문턱전압(Vt), 펀치쓰루(punch through), 채널 스탑(channel stop), 웰(well)의 연속 공정으로 P형 반도체 기판(10)의 표면내에 제 2 문턱전압 이온주입층(15c), 펀치쓰루 이온주입층(15b), 채널스탑 이온주입층(15a)을 갖는 레트로그레이드 웰(retrograde well) 구 조의 제 2 N웰(NWell-2)(15)을 형성하고, 이어서 상기 제 2 포토레지스트(14)를 제거한다.
그러고 나서, 도 1c에 도시하는 바와 같이 상기 채널스탑 이온주입층(15a)이 노출되도록 필드 영역의 P형 반도체 기판(10)에 트렌치를 형성하고, 상기 트렌치에 산화막을 매립하여 STI(Shallow Trench Isolation) 구조의 소자분리막(16)을 형성한다.
상기 소자분리막(16)의 형성으로 고전압 소자 영역의 필드 영역에 형성된 제 2 문턱전압 이온주입층(15c)과 펀치쓰루 이온주입층(15b)은 제거되게 되고, 가장 하부의 채널스탑 이온주입층(15a)만이 남게 된다.
본 실시예에서는 소자분리막(16)을 STI 구조로 형성하였으나, LOCOS 구조로 형성하여도 무방하다.
그런 다음, 활성영역의 제 1, 제 2 N 웰(13)(15)의 일정영역상에 게이트 산화막(17)을 개재하여 게이트 전극(18)을 형성하고, 게이트 보호를 위하여 상기 게이트 전극(18) 양측에 스페이서(19)를 형성한다.
이후, 상기 게이트 전극(18) 및 스페이서(19)를 마스크로 P형 반도체 기판(10)에 불순물 이온을 주입하여 소오스/드레인(20)(21)을 형성한다.
이로써, 본 발명에 따른 플래쉬 메모리 소자 제조를 완성한다.
상기 실시예에서는 PMOS 트랜지스터를 제조하는 경우에 대해서만 언급하였으나, NMOS 트랜지스터의 제조시에도 본 발명의 적용이 가능하다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
고전압 트랜지스터의 채널 스탑 이온주입층을 저전압 트랜지스터의 레트로그레이드 웰 형성시에 함께 형성함으로써 고전압 트랜지스터의 채널 스탑 이온주입층 형성과 관련된 공정 스텝을 생략할 수 있다. 따라서, 공정 단순화를 통해 원가를 절감할 수 있는 효과가 있다.
Claims (2)
- 필드 영역과 활성 영역이 정의된 고전압 소자 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 상기 고전압 소자 영역을 노출하는 제 1 포토레지스트를 형성하는 단계;상기 제 1 포토레지스트를 마스크로 문턱전압, 웰의 연속 공정으로 표면내에 문턱전압 이온주입층을 갖는 제 1 레트로그레이드 웰을 형성하는 단계;상기 제 1 포토레지스트를 제거하는 단계;상기 고전압 소자 영역의 필드영역과 상기 저전압 소자 영역을 노출하는 제 2 포토레지스트를 형성하는 단계;상기 제 2 포토레지스트를 마스크로 문턱전압(Vt), 펀치쓰루, 채널 스탑, 웰의 연속 공정으로 표면내에 문턱전압 이온주입층, 펀치쓰루 이온주입층, 채널스탑 이온주입층을 갖는 제 2 레트로그레이드 웰을 형성하는 단계;상기 제 2 포토레지스트를 제거하는 단계; 및상기 필드 영역의 반도체 기판에 상기 채널스탑 이온주입층에 의해 하부가 감싸지는 소자분리막을 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 소자분리막을 형성한 이후에 활성 영역의 반도체 기판상에 게이트를 형성하는 단계;상기 게이트 양측면에 스페이서를 형성하는 단계; 및상기 게이트 및 스페이서를 마스크로 소오스/드레인 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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