KR100624912B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 48
- 150000002500 ions Chemical class 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910052796 boron Inorganic materials 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 13
- -1 boron ions Chemical class 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010405 reoxidation reaction Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
- A61C19/00—Dental auxiliary appliances
- A61C19/02—Protective casings, e.g. boxes for instruments; Bags
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- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
- A61C5/00—Filling or capping teeth
- A61C5/40—Implements for surgical treatment of the roots or nerves of the teeth; Nerve needles; Methods or instruments for medication of the roots
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Health & Medical Sciences (AREA)
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- Life Sciences & Earth Sciences (AREA)
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- Public Health (AREA)
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- Epidemiology (AREA)
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- Neurosurgery (AREA)
- Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플래쉬 메모리 소자의 메모리 셀에 고전압을 인가하기 위한 고전압 PMOS 트랜지스터를 형성함에 있어서, 저전압 소자 영역에 실시하는 저농도 n형 이온 주입 공정을 고전압 PMOS 트랜지스터 영역에도 실시하여 고전압 PMOS 트랜지스터의 전류 패스 구간에 보다 많은 보론 이온 주입이 가능하도록 하여 온 전류(on current) 마진을 향상시키고, 고전압 PMOS 트랜지스터에 주입하는 고농도 p형 불순물 이온으로 BF2를 사용하여 보론 이온이 하부로 확산되는 현상을 억제시키어 고농도 P형 이온주입영역과 n웰간 농도차이를 최소화시키어 정션 브레이크다운 전압(JBV)을 확보할 수 있도록 한다.
고전압 PMOS 트랜지스터, 정션 브레이크다운 전압(JBV), 온 전류
Description
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 3은 저농도 p형 이온주입 영역의 농도에 따른 정션 브레이크다운 전압(JBV)을 나타낸 그래프
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 게이트
22 : 재산화막 23 : 저농도 p형 이온주입 영역
24 : 저농도 n형 이온주입 영역 25 : 고농도 p형 이온주입 영역
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 고전압 PMOS 트랜지스터의 정션 브레이크다운 전압(Junction Breakdown Voltage) 및 온 전류(on current) 마진을 확보하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
낸드 플래쉬(NAND flash) 소자에서 프로그램/소거(program/erase)시 고전압 바이어스(high voltage bias)를 사용한다. 이 고전압 바이어스를 셀에 공급하기 위해서는 워드라인(wordline)과 비트라인(bitline) 끝단에 고전압 트랜지스터(High Voltage transistor)를 위치시켜 원활하게 고전압을 공급해 주어야 한다.
원 셀(one cell)당 1비트(bit)를 저장하는 싱글 레벨 셀(Single Level Cell : 이하, SLC라 함)에서는 프로그래밍(programming)시 16V에서 19.5V까지 500mV 스텝으로 프로그래밍하고 있으나, 원 셀 당 2 비트 이상을 저장하는 멀티 레벨 셀(Multi Level Cell : MLC)에서는 셀 분포(Cell distribution)를 싱글 레벨 셀(Single Level Cell : SLC)에 비해 작게 가져가야 하므로, 공정 마진(margin)이 타이트(tight)한 문제점이 있다.
이와 같은 문제점을 해결하기 위하여, 멀티 레벨 셀(MLC)에서는 셀 문턱전압 분포 개선의 목적으로 고전압 PMOS 트랜지스터를 사용하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 동일한 기능을 하는 동일 부분에 대해서는 동일 도면부호를 사용하였다.
종래 기술에 따른 플래쉬 메모리 소자 제조는 먼저, 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 포함하는 p형 도전형 반도체 기판의 고전압 PMOS 트랜지스터 영역에 n웰(10a)을 형성하고, 소자분리 공정을 통해 반도체 기판(10)을 활 성영역과 필드 영역으로 구분한다.
그런 다음, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11a), 플로팅 게이트용 폴리실리콘막(11b), 층간 유전막(11c), 컨트롤 게이트용 폴리실리콘막(11d)을 적층하고, 포토 및 식각 공정으로 상기 컨트롤 게이트용 폴리실리콘막(11d)과 층간 유전막(11c)과 플로팅 게이트용 폴리실리콘막(11b)을 선택 식각하여 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역상에 게이트(11)들을 형성한다.
이어, 상기 식각 공정시 상기 게이트(11)에 발생되는 데미지(damage)를 완화하기 위하여 재산화(reoxidation) 공정으로 상기 게이트(11)의 측면 및 상면에 재산화막(12)을 형성한다.
그리고 나서, 도 1b에 도시하는 바와 같이, 전면에 제 1 포토레지스트(PR1)를 도포하고 상기 고전압 PMOS 트랜지스터 영역이 노출되도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 p- 이온을 주입하여 고전압 PMOS 트랜지스터 영역의 게이트(11) 양측 n웰(10a)내에 저농도 p형 이온주입 영역(13)을 형성한다.
상기 저농도 p형 이온주입 영역(13)은 n웰(10a)과 차후에 형성되는 고농도 p형 이온주입 영역간 농도차이로 인한 정션 브레이크다운 전압(Junction Breakdown Voltage : 이하, JBV라 함) 감소 현상을 완화시키는 역할을 하는 것으로, 저농도의 도핑 레벨로 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 제 1 포토레지스트(PR1)를 마스크로 p+ 이온을 주입하여 상기 저농도 p형 이온주입 영역(13)내에 고농도 p형 이온주입 영역(14)을 형성한다.
이로써, 상기 저농도 p형 이온주입 영역(13)에 둘러싸인 고농도 p형 이온주입 영역(14)으로 구성되는 DDD(Double Doped Drain) 구조의 소오스 및 드레인 접합이 완성된다.
이어, 상기 제 1 포토레지스트(PR1)를 제거한 다음, 전면에 제 2 포토레지스트(PR2)로 딥(dip) UV 포토레지스트를 도포한다. 그런 다음, 도 1d에 도시하는 바와 같이 상기 저전압 소자 영역이 노출되도록 상기 제 2 포토레지스트(PR2)를 패터닝한다.
이어서, 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 n- 이온 예를 들어, 1E13ions/㎠ 이하의 농도를 갖는 P31 및 As75 이온을 주입하여 저전압 소자 영역의 게이트(11) 양측 반도체 기판(10)내에 저농도 n형 이온주입 영역(15)을 형성한다.
이후, 도면에는 도시하지 않았지만 상기 제 2 포토레지스트(PR2)를 제거하고 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역의 게이트(11) 양측면에 스페이서(spacer)를 형성하고 저전압 소자 영역의 게이트(11) 및 스페이서 양측 반도체 기판(10)내에 n+ 이온을 주입하여 고농도 n형 이온주입 영역을 형성한다.
상기 고농도 PMOS 트랜지스터가 높은 정션 브레이크다운 전압(JBV)을 유기하 기 위해서는 상기 저농도 p형 이온주입 영역(13)의 농도를 낮추어야 한다. 그러나, 상기 저농도 p형 이온주입 영역(13)의 농도가 낮아지면 고전압 PMOS 트랜지스터의 온 전류(on current)가 낮아져 전류 유도능력(current derivability)이 저하되는 문제점이 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 정션 브레이크다운 전압(JBV)의 저하 없이 전류 유도능력을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일 특징에 따른 플래쉬 메모리 소자의 제조방법은 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 다수개의 게이트들을 형성하는 단계와, 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계와, 상기 고전압 PMOS 트랜지스터 영역에 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계와, 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역에 저농도의 n형 불순물 이온을 주입하여 단계를 포함한다.
본 발명의 다른 특징에 따른 플래쉬 메모리 소자의 제조방법은 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 다수개의 게이트들을 형성하는 단계와, 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계와, 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역에 저농도 n형 불순물 이온을 주입하여 단계와, 상기 고전압 PMOS 트랜지스터 영역에 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 동일 기능을 하는 동일부분에 대해서는 동일 도면부호를 사용하였다.
도 2a에 도시하는 바와 같이, 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 갖는 p형 도전형 반도체 기판(20)의 고전압 PMOS 트랜지스터 영역에 n웰(20a)을 형성하고, 소자분리 공정을 통해 반도체 기판(20)을 활성영역과 필드 영역으로 구분한다.
그런 다음, 반도체 기판(20)상에 터널 산화막(21a), 플로팅 게이트용 폴리실 리콘막(21b), 층간 유전막(21c), 컨트롤 게이트용 폴리실리콘막(21d)을 적층 형성하고, 포토 및 식각 공정으로 상기 컨트롤 게이트용 폴리실리콘막(21d)과 층간 유전막(21c)과 플로팅 게이트용 폴리실리콘막(21b)을 선택 식각하여 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역상에 게이트(21)들을 형성한다.
그런 다음, 상기 식각 공정시 상기 게이트(21)에 발생되는 데미지(damage)를 완화하기 위하여 재산화(reoxidation) 공정으로 상기 게이트(21)의 상면 및 측면에 재산화막(22)을 형성한다.
그리고 나서, 전면에 제 1 포토레지스트(PR1)를 도포하고 도 2b에 도시하는 바와 같이, 상기 고전압 PMOS 트랜지스터 영역이 노출되도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 p- 이온 예를 들어, 2.0E12~8.0E12ions/㎠ 농도의 B11 이온을 주입하여 고전압 PMOS 트랜지스터 영역의 게이트(21) 양측 n웰(20a)내에 저농도 p형 이온주입 영역(23)을 형성한 후, 상기 제 1 포토레지스트(PR1)를 제거한다.
상기 B11 이온 주입시 이온주입 에너지는 25~50KeV가 되도록 하고, 이온주입시 틸트(tilt)각을 0ㅀ로 하여도 되나, 상기 게이트(21)와 소오스 및 드레인 접합간 오버랩을 강화시키기 위해서는 틸트각이 3~7ㅀ가 되도록 한다.
도 3은 게이트와 오믹 콘택간 거리(CtCsp)가 1.0㎛, 0.6㎛인 경우에 저농도 p형 이온주입 영역의 농도에 따른 정션 브레이크다운 전압(JBV) 변화를 나타낸 그 래프로, 도 3의 내용에 따르면 정션 브레이크다운 전압(JBV)을 22V 이상으로 유지하기 위해서는 저농도 p형 이온주입 영역(23)의 농도를 4.0E12~6.0E12ions/㎠로 유지하여야 하고, 이 이상이 농도 범위에서는 정션 브레이크다운 전압(JBV)이 급격히 떨어짐을 알 수 있다.
일반적으로, MOSFET 동작에서 설계 마진을 늘리기 위해서는 온 전류(on current)의 증진이 요구되고, 온 전류 증진을 위해서는 소오스 및 드레인 접합의 농도를 올려야할 필요가 있다. 그러나, 소오스 및 드레인 접합의 농도가 증가되면 온 전류는 증가되지만 정션 브레이크다운 전압(JBV)이 감소되는 문제가 발생된다.
이러한 문제를 해결하기 위하여 도 2c에 도시하는 바와 같이, 저전압 소자 영역의 저농도 n형 이온주입 영역(24)을 형성하기 위한 n- 이온주입 공정을 고전압 PMOS 트랜지스터 영역에도 실시한다.
즉, 상기 저전압 소자 영역과 고전압 PMOS 트랜지스터 영역에 n- 이온 예를 들어, 저농도의 인(P)과 아세닉(As) 이온 등을 주입하여 저전압 소자 영역의 게이트(21) 양측 반도체 기판(20)내에 저농도 n형 이온주입 영역(24)을 형성한다.
한편, 상기 고전압 PMOS 트랜지스터 영역에서는 상기 주입된 n형 이온에 의하여 전류 패스 구간에 상대적으로 더 많은 보론 이온을 주입할 수 있는 효과가 생겨 온 전류의 증진 효과를 가져 올 수 있게 된다.
이어, 전면에 제 2 포토레지스트(PR2)를 도포하고 도 2d에 도시하는 바와 같이 상기 고전압 PMOS 트랜지스터 영역이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.
그런 다음, 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 상기 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역(23) 내에 고농도 p형 이온주입 영역(25)을 형성한다.
이때, 상기 이온 주입시 B11을 사용하면 후속 열처리 공정에 의하여 반도체 기판(20) 하부로 보론(B) 이온이 과도하게 확산(diffusion)되어 만족할만한 정션 브레이크다운 전압(JBV) 확보가 어렵게 되므로, 접합 깊이가 보다 얕으면서도 고농도 접합 형성이 가능하도록 고농도의 BF2 이온을 주입해서 플로린(F) 이온이 표면으로 아웃 디퓨젼(out diffusion)되는 현상을 이용하여 보론(B)의 반도체 기판(20) 하부로의 확산을 억제시킨다. 그 결과, 상기 고농도 p형 이온주입 영역(25)은 반도체 기판(20) 표면에서 하부쪽으로 갈수록 저농도의 프로파일을 갖게 되어 고농도 p형 이온주입 영역(25)과 n웰(20a)간의 농도차를 최소화시킬 수 있으므로 정션 브레이크다운 전압(JBV)을 확보할 수 있게 된다.
이후, 도면에는 도시하지 않았지만 상기 제 2 포토레지스트(PR2)를 제거하고 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역의 게이트(21) 양측면에 스페이서(spacer)를 형성하고 저전압 소자 영역의 게이트(21) 및 스페이서 양측 반도체 기판(20)내에 고농도 n형 이온주입 영역을 형성하여 LDD(Light Doped Drain) 구조의 소오스 및 드레인 접합을 형성한다.
위의 실시예에서는 n- 이온을 주입하는 공정(도 2c) 이후에 고농도의 BF2 이온을 주입하는 공정(도 2d)을 실시하고 있으나, 이들 공정 순서를 바꾸어서 고농도 의 BF2 이온을 주입하는 공정(도 2d) 이후에 n- 이온을 주입하는 공정(도 2c)을 실시하여도 무방하다.
이 경우, p- 이온주입시 사용한 제 1 포토레지스트(PR1)를 고농도 BF2 이온 주입 공정시에도 사용할 수 있으므로, 제 2 포토레지스트(PR2)를 형성할 필요가 없어, 공정을 단순화시킬 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 저농도 소자 영역에 n- 이온주입시에 딥 UV 마스크를 사용하지 않아도 된다. 따라서, 고 가의 딥 UV 마스크 사용에 따른 생산비를 절감시킬 수 있다.
둘째, 딥 UV 마스크 공정을 생략할 수 있으므로 TAT(Turn Around Time)을 단축시킬 수 있다.
셋째, 고전압 PMOS 트랜지스터 영역에 n- 이온을 주입하여 고전압 PMOS 트랜지스터의 전류 패스 구간에 보다 많은 보론 이온 주입이 가능케 함으로써 온 전류 마진을 향상시킬 수 있고, 고전압 PMOS 트랜지스터에 주입하는 p+ 이온으로 BF2를 사용하여 보론 이온이 하부로 확산되는 현상을 억제시키어 고농도 p형 이온주입영역과 n웰간 농도차이를 최소화시킴으로써 정션 브레이크다운 전압(JBV)을 확보할 수 있다.
Claims (8)
- (a) 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 다수개의 게이트들을 형성하는 단계;(b) 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계;(c) 상기 고전압 PMOS 트랜지스터 영역에 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계; 및(d) 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역에 저농도의 n형 불순물 이온을 주입하여 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (b) 단계 및 (c) 단계는 상기 고전압 PMOS 트랜지스터 영역을 오픈하는 마스크를 형성하는 단계;상기 마스크를 이용하여 저농도 p형 이온을 주입하여 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계;상기 마스크를 이용하여 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온 주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계; 및상기 마스크를 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 저농도 P형 이온으로 2.0E12~8.0E12ions/㎠의 농도를 갖는 B11 이온을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 저농도 p형 이온 주입시 이온주입 에너지는 25~50KeV인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (c) 단계에서 주입된 고농도 BF2 이온의 플루오르(F) 성분의 아웃 디퓨젼 현상에 의하여 보론(B) 성분이 반도체 기판 하부로의 확산이 억제되어 상기 고농도 P형 이온주입 영역은 반도체 기판 표면에서 하부로 갈수록 낮은 농도를 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- (a) 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역을 갖는 반도체 기판상에 다수개의 게이트들을 형성하는 단계;(b) 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계;(c) 상기 고전압 PMOS 트랜지스터 영역 및 저전압 소자 영역에 저농도 n형 불순물 이온을 주입하여 단계; 및(d) 상기 고전압 PMOS 트랜지스터 영역에 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 (b) 단계는 상기 고전압 PMOS 트랜지스터 영역을 오픈하는 마스크를 형성하는 단계;상기 마스크를 이용하여 저농도 p형 이온을 주입하여 상기 고전압 PMOS 트랜지스터 영역의 게이트 양측 반도체 기판내에 저농도 p형 이온주입 영역을 형성하는 단계; 및상기 마스크를 제거하는 단계를 포함하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 (d) 단계는 상기 고전압 PMOS 트랜지스터 영역을 오픈하는 마스크를 형성하는 단계;상기 마스크를 이용하여 고농도 BF2 이온을 주입하여 상기 저농도 p형 이온주입 영역내에 고농도 p형 이온주입 영역을 형성하는 단계; 및상기 마스크를 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050023471A KR100624912B1 (ko) | 2005-03-22 | 2005-03-22 | 플래쉬 메모리 소자의 제조방법 |
| US11/297,147 US7384844B2 (en) | 2005-03-22 | 2005-12-07 | Method of fabricating flash memory device |
| JP2005357154A JP2006270044A (ja) | 2005-03-22 | 2005-12-12 | フラッシュメモリ素子の製造方法 |
| TW094146419A TWI286369B (en) | 2005-03-22 | 2005-12-23 | Method of fabricating flash memory device |
| CNB2006100549546A CN100431138C (zh) | 2005-03-22 | 2006-02-27 | 制造快闪存储装置的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050023471A KR100624912B1 (ko) | 2005-03-22 | 2005-03-22 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100624912B1 true KR100624912B1 (ko) | 2006-09-19 |
Family
ID=37030641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050023471A KR100624912B1 (ko) | 2005-03-22 | 2005-03-22 | 플래쉬 메모리 소자의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7384844B2 (ko) |
| JP (1) | JP2006270044A (ko) |
| KR (1) | KR100624912B1 (ko) |
| CN (1) | CN100431138C (ko) |
| TW (1) | TWI286369B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7491616B2 (en) * | 2004-03-15 | 2009-02-17 | Nxp B.V. | Method of manufacturing a semiconductor device including dopant introduction |
| KR100816755B1 (ko) | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
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| CN110797342B (zh) * | 2019-10-17 | 2022-05-27 | 上海华力集成电路制造有限公司 | 存储器件的制造方法及该存储器件 |
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| JP2002043436A (ja) * | 2000-07-28 | 2002-02-08 | Denso Corp | 半導体装置の製造方法 |
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-
2005
- 2005-03-22 KR KR1020050023471A patent/KR100624912B1/ko not_active IP Right Cessation
- 2005-12-07 US US11/297,147 patent/US7384844B2/en not_active Expired - Fee Related
- 2005-12-12 JP JP2005357154A patent/JP2006270044A/ja active Pending
- 2005-12-23 TW TW094146419A patent/TWI286369B/zh not_active IP Right Cessation
-
2006
- 2006-02-27 CN CNB2006100549546A patent/CN100431138C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1841708A (zh) | 2006-10-04 |
| US20060223264A1 (en) | 2006-10-05 |
| TW200634996A (en) | 2006-10-01 |
| US7384844B2 (en) | 2008-06-10 |
| TWI286369B (en) | 2007-09-01 |
| CN100431138C (zh) | 2008-11-05 |
| JP2006270044A (ja) | 2006-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20050322 |
|
| PA0201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060822 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060908 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060907 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20090828 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100825 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20110825 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110825 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120824 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120824 Start annual number: 7 End annual number: 7 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |