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KR102871305B1 - 플라즈마 프로세싱 챔버에서 피처 대전을 감소시키기 위한 방법 및 장치 - Google Patents

플라즈마 프로세싱 챔버에서 피처 대전을 감소시키기 위한 방법 및 장치

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Publication number
KR102871305B1
KR102871305B1 KR1020247000529A KR20247000529A KR102871305B1 KR 102871305 B1 KR102871305 B1 KR 102871305B1 KR 1020247000529 A KR1020247000529 A KR 1020247000529A KR 20247000529 A KR20247000529 A KR 20247000529A KR 102871305 B1 KR102871305 B1 KR 102871305B1
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KR
South Korea
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waveform
stage
pulse voltage
waveforms
electrode
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KR1020247000529A
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린잉 쿠이
제임스 로저스
라진더 딘사
카르틱 라마스와미
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어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20240015721A publication Critical patent/KR20240015721A/ko
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Publication of KR102871305B1 publication Critical patent/KR102871305B1/ko
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Abstract

본원에서 제공된 실시예들은 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 장치 및 방법들을 포함한다. 일부 실시예들에서, 장치 및 방법들의 양상들은 기판의 표면 상에 형성된 피처들에서 결함률을 감소시키고, 플라즈마 에칭 레이트를 개선하며, 마스크에 대한 에칭 재료 및/또는 정지 층에 대한 에칭 재료의 선택성을 증가시키는 것에 관한 것이다. 일부 실시예들에서, 장치 및 방법들은 에칭 레이트 및 결함 형성에 대해 기판 상에 형성된 피처들 내에 배치된 트랩된 전하들의 영향을 방지하거나 감소시키는 데 사용될 수 있는 프로세스들을 가능하게 한다. 일부 실시예들에서, 플라즈마 프로세싱 방법들은 기판 상에 형성된 피처에 형성된 트랩된 전하들을 중화시키기 위해 PV 파형 사이클의 하나 이상의 스테이지들 동안, 제공되는 전자들의 생성의 독립적인 제어를 허용하도록 PV(pulsed-voltage) 파형들의 전달의 동기화 및 대안적으로 PV 파형과 RF(radio frequency) 파형의 전달을 포함한다.

Description

플라즈마 프로세싱 챔버에서 피처 대전을 감소시키기 위한 방법 및 장치
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스 제조에 사용되는 시스템에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 기판을 프로세싱하는 데 사용되는 플라즈마 프로세싱 시스템에 관한 것이다.
[0002] 고종횡비 피처들을 신뢰할 수 있게 생성하는 것은 차세대의 반도체 디바이스들에 대한 핵심 기술 난제들 중 하나이다. 고종횡비 피처들을 형성하는 하나의 방법은 기판 표면 상에 형성된 패턴화된 마스크 층에 형성된 개구들을 통해 기판의 표면 상에 형성된 재료에 충격을 가하기 위해 플라즈마 보조 에칭 프로세스를 사용한다.
[0003] 반도체 디바이스 기술 노드들이 2 nm(nanometers) 이하를 향해 진보함에 따라, 더 작은 고종횡비 피처들의 제작은 다양한 플라즈마 제작 프로세스들 동안 원자 레벨 정밀도를 요구한다. 플라즈마 생성 이온(plasma generated ion)들이 에칭 프로세스의 성공에 중요한 역할을 하는 에칭 프로세스들에 대해, 이온 에너지 및 방향성 제어는 에칭된 고종횡비 피처들을 바람직하게 형성하기 위한 핵심 엘리먼트들이다. 고종횡비 피처들 내 피처 왜곡 유형의 결함들 이를테면, 비틀림, 테이퍼링 및 마이크로트렌칭은 형성된 피처 내에 트랩된 전하들과 전부 관련이 있다고 여겨진다. 도 1은 형성된 피처의 벽들에 트랩된 전하를 포함하는 기판의 표면의 일부에 형성된 피처의 개략도이다. 전형적인 이온 보조 에칭 애플리케이션들에서 이온들 대 전자들의 상이한 각도 분포로 인해, 양전하들이 피처의 벽들 깊이 축적되는 경향이 있는 것으로 여겨진다. 도 1에서 예시된 바와 같이, 피처들에의 양전하의 축적은 플라즈마 프로세싱 동안 인입하는 이온들을 감속시키는 로컬 전기장을 생성하고, 이에 따라 고종횡비 피처가 형성됨에 따라 에칭 레이트를 감소시킬 것이고 형성된 고종횡비 피처에서 피처 왜곡의 가능성을 증가시키는 경향이 있을 것이다.
[0004] 따라서, 위에서 설명된 문제들을 해결하는 시스템, 디바이스(들) 및 방법들에 대한 필요성이 존재한다.
[0005] 본원에서 제공된 실시예들은 일반적으로 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 장치, 예컨대, 플라즈마 프로세싱 시스템들 및 방법들을 포함한다. 일부 실시예들에서, 장치 및 방법들의 양상들은 기판의 표면 상의 결함률(defectivity)을 감소시키고 에칭 레이트를 개선시키는 것에 관한 것이다.
[0006] 본 개시내용의 실시예들은 기판 지지 조립체, 제1 파형 생성기, 제1 전극, 제2 파형 생성기 및 제어기를 포함하는 플라즈마 프로세싱 시스템을 제공할 수 있다. 기판 지지 조립체는 기판 지지 표면, 바이어스 전극, 및 바이어스 전극과 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함한다. 제1 파형 생성기는 바이어스 전극에 커플링되며, 여기서 제1 파형 생성기는 바이어스 전극에서 설정되는 제1 복수의 펄스 전압 파형들을 생성하도록 구성되고, 제1 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 제1 전극이 기판 지지 표면 위에 배치된다. 제2 파형 생성기가 제1 전극에 커플링되며, 여기서 제2 파형 생성기는 제1 전극에서 설정되는 제2 복수의 펄스 전압 파형들을 생성하도록 구성되고, 제2 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 제1 스테이지의 전압 레벨보다 높은 전압 레벨을 갖는 제2 스테이지를 포함한다. 제어기는, 프로세서에 의해 실행될 때, 제1의 복수의 펄스 전압 파형들 및 제2의 복수의 펄스 전압 파형들의 생성을 동기화하여서, 제1 복수의 펄스 전압 파형들 내 펄스 파형들의 제1 스테이지 및 제2 복수의 펄스 전압 파형들 내 펄스 파형들의 제1 스테이지가 시간적으로 적어도 부분적으로 오버랩하고, 제1 복수의 펄스 전압 파형들 내 펄스 파형들의 제2 스테이지 및 제2 복수의 펄스 전압 파형들 내 펄스 파형들의 제2 스테이지는 시간적으로 적어도 부분적으로 오버랩하도록 구성된 컴퓨터 구현 명령들을 포함하는 메모리를 포함한다.
[0007] 본 개시내용의 실시예들은 추가로, 기판 지지 조립체, 제1 파형 생성기, 제1 전극, 제2 파형 생성기 및 제어기를 포함하는 플라즈마 프로세싱 시스템을 제공할 수 있다. 기판 지지 조립체는 기판 지지 표면, 바이어스 전극, 및 바이어스 전극과 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함한다. 제1 파형 생성기는 바이어스 전극에 커플링되며, 여기서 제1 파형 생성기는 바이어스 전극에서 설정되는 제1 복수의 펄스 전압 파형들을 생성하도록 구성되고, 제1 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 제2 스테이지를 포함한다. 제1 전극이 기판 지지 표면 위에 배치된다. 제2 파형 생성기가 제1 전극에 커플링되며, 여기서 제2 파형 생성기는 제1 전극에서 설정되는 제2 복수의 펄스 전압 파형들을 생성하도록 구성되고, 제2 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 제2 스테이지를 포함한다. 제어기는, 프로세서에 의해 실행될 때 제1 복수의 펄스 전압 파형들 및 제2 복수의 펄스 전압 파형들의 생성을 동기화하여서, 제1 복수의 펄스 전압 파형들 내 펄스 파형들 각각 및 제2 복수의 펄스 전압 파형들 내 펄스 파형들 각각은 역으로 구성되도록 구성되는 컴퓨터 구현 명령들을 포함하는 메모리를 포함한다.
[0008] 본 개시내용의 실시예들은 추가로, 프로세싱 방법을 제공할 수 있으며. 이 방법은, 제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 및 제2 파형 생성기의 사용에 의해, 기판 지지 조립체 위에 배치된 제1 전극의 표면에 제2 펄스 전압 파형을 설정하는 단계를 포함한다. 제1 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 제2 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 높은 전압 레벨을 갖는 제2 스테이지를 포함한다. 프로세싱 방법 동안, 제1 펄스 전압 파형 및 제2 펄스 전압 파형은 동기화되어서, 제1 펄스 전압 파형의 제1 스테이지 및 제2 펄스 전압 파형의 제1 스테이지는 시간적으로 적어도 부분적으로 오버랩되고, 제1 펄스 전압 파형의 제2 스테이지 및 제2 펄스 전압 파형의 제2 스테이지는 시간적으로 적어도 부분적으로 오버랩된다.
[0009] 본 개시내용의 실시예들은 추가로, 프로세싱 방법을 제공할 수 있으며, 이 방법은, 제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 및 RF 파형 생성기의 사용에 의해, 기판 지지 조립체 위에 배치된 제1 전극에서 RF 파형을 설정하는 단계를 포함한다. 제1 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함할 수 있다. 기판 지지 조립체는 기판 지지 표면, 바이어스 전극, 및 바이어스 전극과 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함한다. RF 파형은 정현파 파형을 포함할 수 있고, 제1 펄스 전압 파형 및 RF 파형은 동기화되어서, RF 파형의 트로프(trough)는 제1 펄스 전압 파형의 제1 스테이지가 바이어스 전극에 설정되는 시간의 기간 동안 형성되고, 그리고 RF 파형의 피크는 제1 펄스 전압 파형의 제2 스테이지가 바이어스 전극에 설정되는 시간의 기간 동안 형성된다.
[0010] 본 개시내용의 위의 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0011] 도 1은 종래의 플라즈마 프로세스 동안 기판의 일부의 개략적인 단면도이다.
[0012] 도 2a 및 도 2b는 하나 이상의 실시예들에 따라, 본원에서 기술된 방법들 중 하나 이상을 실행하도록 적응될 수 있는 프로세스 챔버들의 개략적인 단면도들이다.
[0013] 도 3은 본원에서 설명된 실시예들 중 하나 이상을 사용하여 기판의 표면 상에 설정될 수 있는 PV(pulsed voltage) 파형들의 예들을 예시한다.
[0014] 도 4a 내지 도 4c는 본원에서 설명된 실시예들 중 하나 이상을 사용하여 전극에서 설정될 수 있는 PV(pulsed voltage) 파형들의 예들을 예시한다.
[0015] 도 5a는 본원에서 설명된 실시예들 중 하나 이상을 사용하여 프로세스 챔버 내의 전극들에서 설정될 수 있는 동기화된 PV(pulsed voltage) 파형들을 예시한다.
[0016] 도 5b는 본원에서 제공된 하나 이상의 실시예들에 따라 프로세스 챔버 내의 전극들에 적용되는 PV 파형들의 오버레이된 표현을 포함하는 프로세싱 챔버의 단순화된 개략도이다.
[0017] 도 6a는 본원에서 설명된 실시예들 중 하나 이상을 사용하여 프로세스 챔버 내의 전극들에서 설정될 수 있는 동기화된 RF 및 PV(pulsed voltage) 파형들을 예시한다.
[0018] 도 6b는 본원에서 제공된 하나 이상의 실시예들에 따라 프로세싱 챔버 내의 전극들에 적용되는 RF 및 PV 파형들의 오버레이된 표현을 포함하는 프로세싱 챔버의 단순화된 개략도이다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있는 것으로 고려된다.
[0020] 본원에서 제공된 실시예들은 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 장치 및 방법들을 포함한다. 일부 실시예들에서, 장치 및 방법들의 양상들은 기판의 표면 상에 형성된 피처들의 결함률을 감소시키고 플라즈마 에칭 레이트를 개선시키는 것에 관한 것이다. 일부 실시예들에서, 본원에서 개시된 장치 및 방법들은 기판 상의 상이한 재료들의 에칭 선택성을 개선하도록 구성된다. 일부 실시예들에서, 장치 및 방법들은 에칭 레이트 및 결함 형성에 대해 기판 상에 형성된 피처들 내에 배치된 트랩된 전하들의 영향을 방지하거나 감소시키는 데 사용될 수 있는 프로세스들을 가능하게 한다. 일부 실시예들에서, 플라즈마 프로세싱 방법들은 기판 상에 형성된 피처에 형성된 트랩된 전하들을 중화시키기 위해 PV 파형 사이클의 하나 이상의 스테이지들 동안, 제공되는 전자들의 생성을 허용하도록 PV(pulsed-voltage) 파형들의 전달의 동기화 및 대안적으로 PV 파형과 RF(radio frequency) 파형의 전달을 포함한다.
[0021] 아래에 추가로 자세히 논의되는 바와 같이, 본원에서 개시된 프로세스들 중 하나 이상은 기판의 표면 위에 또는 기판의 표면에 인접하게 배치된 전극으로부터 방출되는 2차 전자들의 생성을 포함하는 반면, PV 파형은 플라즈마 프로세싱 동안 기판에 인접하게 포지셔닝된 바이어스 전극에서 설정된다. 본 개시내용의 실시예들은 또한 플라즈마 프로세스 동안 기판을 바이어싱 및 클램핑하는 동안 프로세싱 챔버 내의 하나 이상의 전극들에 PV(pulsed-voltage) 파형을 제공하기 위한 장치 및 방법을 포함할 수 있다. 일부 실시예들에서, PV 파형(들)은 기판 지지 조립체 내에 배치된 하나 이상의 전극들에 전기적으로 커플링된 하나 이상의 PV 파형 생성기들에 의해 설정된다. 일부 실시예들에서, 하나 이상의 전극들 중 적어도 하나의 전극은 하나 이상의 PV 파형 생성기들 중 하나에 커플링되는 척킹 전극을 포함한다.
[0022] 일부 실시예들에서, 프로세스 챔버 내에 플라즈마를 설정하고 유지하기 위해 RF 생성기로부터 프로세스 챔버 내의 하나 이상의 전극들로 RF(radio frequency) 생성 RF 파형이 제공되는 반면, PV 파형(들)은 적어도, 1) 기판 상에 형성된 피처들에 형성된 트랩된 전하들을 중화시키기 위해 2차 전자들을 생성하고; 그리고 2) 프로세싱 동안 기판의 표면에 걸친 시스 전압을 제어하는데 사용된다. 시스 전압이 플라즈마 프로세스 전반에 걸쳐 거의 일정하도록 시스 전압을 제어하는 능력은 또한 하나 이상의 플라즈마 프로세싱 동작들 동안 기판의 표면에서 바람직한 IEDF(ion energy distribution function)의 형성을 허용하고, 따라서 기판 표면을 향해 가속되는 이온들에 대해 IEDF를 포함하는 대응하는 단일(좁은) 피크를 제공함으로써 플라즈마 프로세싱 결과들을 개선할 것이다. 일부 실시예들에서, 아래에서 추가로 논의되는 바와 같이, 2개 이상의 개별 IED 피크들을 갖는 IEDF를 형성하기 위해 상이한 펄스 전압 레벨들(즉, 피크간 전압 레벨(peak-to-peak voltage level)들(Vpp))을 갖는 PV 파형들을 직렬로 또는 버스트로 전달하는 것이 바람직하다. 일부 실시예들에서, PV 파형(들)은 본원에서 "이온-전류 스테이지"로 지칭되는 PV 파형의 펄스 기간의 상당한 부분 동안 거의 일정한 시스 전압이 형성되게 하도록 구성될 수 있다.
[0023] 유리하게는, 본원에서 개시된 장치 및 방법들은 이온 에너지, 전자 에너지, 이온 및 전자 각도 분포 함수들, 및 기판의 표면과 상호작용하는 이온 및 전자 플럭스를 제어하기 위한 개별 튜닝 노브들을 제공하기 위해 단독으로 또는 조합하여 사용될 수 있다. 따라서, 프로세싱 표면에서 이온 에너지, 전자 에너지, 이온 및 전자 각도 분포 함수들, 전자 플럭스 및 이온 플럭스를 별개로 제어하는 능력은 차세대 전자 디바이스들에 대한 타이트한 공차들, 더 높은 에칭 선택성뿐만 아니라 이들의 비용 효율적인 제조에 필요한 프로세싱 처리량(processing throughput)에 필요한 에칭 프로파일들을 최적화하는 데 사용할 수 있는 바람직한 튜닝 파라미터들을 제공한다.
플라즈마 프로세싱 시스템 예들
[0024] 도 2a 및 도 2b는 본원에서 기술된 플라즈마 프로세싱 방법들 중 하나 이상을 수행하도록 구성된 개개의 프로세싱 시스템들(10A 및 10B)의 개략적인 단면도들이다. 일부 실시예들에서, 도 2a 및 도 2b에 예시된 프로세싱 시스템들(10A 및 10B)은 RIE(reactive ion etch) 플라즈마 프로세싱과 같은 플라즈마-보조 에칭 프로세스들을 위해 구성된다. 그러나, 본원에서 설명된 실시예들은 또한 다른 플라즈마-보조 프로세스들 이를테면, 플라즈마-강화 증착 프로세스들 예컨대, PECVD(plasma-enhanced chemical vapor deposition) 프로세스들, PEPVD(plasma-enhanced physical vapor deposition) 프로세스들, PEALD(plasma-enhanced atomic layer deposition) 프로세스들, 플라즈마 처리 프로세싱 또는 플라즈마 기반 이온 주입 프로세싱, 예컨대, PLAD(plasma doping) 프로세싱에서 사용하도록 구성된 프로세싱 시스템들과 함께 사용될 수 있다는 것이 주의되어야 한다.
[0025] 도 2a 및 도 2b에 도시된 바와 같이, 프로세싱 시스템들(10A-10B)은 CCP(capacitively coupled plasma)를 형성하도록 구성되며, 여기서 프로세싱 시스템들(10A-10B)은 프로세싱 볼륨(129)에 또한 배치된 하부 전극(예컨대, 기판 지지 조립체(136))을 향하는 프로세싱 볼륨(129)에 배치된 상부 전극(예컨대, 챔버 덮개(123))을 포함한다. 전형적인 CCP(capacitively coupled plasma) 프로세싱 시스템에서, 플라즈마 생성기 조립체(163)는 기판(103) 위에 배치된 프로세싱 구역(129A)에서 플라즈마(101)를 점화 및 유지하는 데 사용되는 RF 신호를 전달하기 위해 상부 전극 또는 하부 전극 중 하나에 전기적으로 커플링된다. 플라즈마 생성기 조립체(163)는 일반적으로 RF 생성기(118) 및 RF 매칭 네트워크(160)를 포함할 것이다. 일부 실시예들에서, RF 생성기(118)는 약 1MHz 이상, 또는 약 2MHz 이상, 이를테면, 약 13.56MHz 이상, 약 27MHz 이상, 약 40MHz 이상의 RF 주파수와 같이 400kHz보다 큰 주파수를 갖는 RF 신호를 전달하도록 구성된다. 일부 구성들에서, RF 주파수는 약 30MHz 내지 약 200MHz, 이를테면, 약 30MHz 내지 약 160MHz, 약 30MHz 내지 약 120MHz, 또는 약 30MHz 내지 약 60MHz이다.
[0026] 프로세싱 시스템들(10A 및 10B)은 각각 프로세싱 챔버(100), 플라즈마 생성기 조립체(163), 하나 이상의 PV(pulsed voltage) 소스 조립체들(196-199), 기판 지지 조립체(136) 및 시스템 제어기(126)를 포함한다. 프로세싱 챔버(100)는 전형적으로 프로세싱 볼륨(129)을 집합적으로 정의하는 챔버 덮개(123), 하나 이상의 측벽들(122) 및 챔버 베이스(124)를 포함하는 챔버 바디(113)를 포함한다. 기판(103)은 기판(103)의 플라즈마 프로세싱 동안 슬릿 밸브(미도시)로 밀봉되는 하나 이상의 측벽들(122) 중 하나 내 개구(미도시)를 통해 프로세싱 볼륨(129) 내로 로딩되고 이로부터 제거된다. 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 일반적으로 프로세싱 챔버(100)의 엘리먼트들에 대한 구조적 지지를 형성하도록 사이즈가 정해지고 성형되는 재료들을 포함하고, 프로세싱 동안 프로세싱 챔버(100)의 프로세싱 볼륨(129)에서 유지되는 진공 환경 내에서 플라즈마(101)가 생성되는 동안 이들에 인가되는 압력들 및 추가 에너지를 견디도록 구성된다. 일 예에서, 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 알루미늄, 알루미늄 합금 또는 스테인리스강 합금과 같은 금속으로 형성된다. 일부 실시예들에서, 측벽들(122) 상에 유전체 코팅이 있다. 유전체 코팅은 양극산화된 알루미늄, 알루미늄 산화물, 이트륨 산화물, 이들의 혼합물들일 수 있다. 유전체 코팅의 두께는 100nm 내지 10cm로 다양할 수 있다.
[0027] 일부 실시예들에서, 챔버 덮개(123)를 통해 배치된 가스 입구(128)는 하나 이상의 프로세싱 가스들을 프로세싱 볼륨(129)으로, 그와 유체 연통하는 프로세싱 가스 소스(119)로부터 전달하는 데 사용된다. 다른 실시예들에서, 가스 입구(128)는 프로세싱 가스 소스(119)로부터 제공되는 하나 이상의 프로세싱 가스들을 프로세싱 볼륨(129)으로 전달하는 데 사용되는 샤워헤드(도 2b)를 포함한다. 또 다른 실시예들에서, 가스는 측벽들 내 여러 노즐들을 통해 전달된다. 프로세싱 볼륨(129)은 대기압 이하의 조건에서 프로세싱 볼륨(129)을 유지하고 프로세싱 및/또는 다른 가스들을 그로부터 배기시키는 진공 출구(120)를 통해 하나 이상의 전용 진공 펌프에 유체적으로 커플링된다.
[0028] 본원에서 프로세싱 챔버 제어기로 또한 지칭되는 시스템 제어기(126)는 CPU(central processing unit)(133), 메모리(134) 및 지원 회로들(135)을 포함한다. 시스템 제어기(126)는 본원에 설명된 기판 바이어싱 방법을 포함하여, 기판(103)을 프로세싱하는데 사용되는 프로세스 시퀀스를 제어하는데 사용된다. CPU(133)는 프로세싱 챔버 및 이와 관련된 서브-프로세서들을 제어하기 위해 산업 현장에서 사용하도록 구성된 범용 컴퓨터 프로세서이다. 일반적으로 비휘발성 메모리인 본원에서 설명된 메모리(134)는 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 로컬 또는 원격의 다른 적합한 형태들의 디지털 저장소를 포함할 수 있다. 지원 회로들(135)은 CPU(133)에 통상적으로 커플링되고, 그리고 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급기들 등, 및 이들의 조합들을 포함한다. 소프트웨어 명령들(프로그램) 및 데이터는 CPU(133) 내의 프로세서에 지시하기 위해 코딩되어 메모리(134) 내에 저장될 수 있다. 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 소프트웨어 프로그램(또는 컴퓨터 명령들)은 어떤 태스크들이 프로세싱 시스템(10A 및/또는 10B) 내 컴포넌트들에 의해 수행 가능한지를 결정한다. 전형적으로, 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 프로그램은 프로세서(CPU(133))에 의해 실행될 때 본원에서 설명된 플라즈마 프로세싱 방식들과 관련된 태스크들을 수행하는 코드를 포함한다. 프로그램은, 본원에서 설명되는 방법들을 구현하기 위해 사용되는 다양한 프로세스 태스크들 및 다양한 프로세스 시퀀스들을 수행하기 위해, 프로세싱 시스템(10A 및/또는 10B) 내의 다양한 하드웨어 및 전기 컴포넌트들을 제어하는 데 사용되는 명령들을 포함할 수 있다. 일 실시예에서, 프로그램은 아래에 설명된 동작들 중 하나 이상을 수행하는 데 사용되는 명령들을 포함한다.
[0029] 일반적으로 기판 지지부(105)(예컨대, 정전 척(ESC) 기판 지지부) 및 지지 베이스(107)를 포함하는 기판 지지 조립체(136)는, 접지되고 챔버 베이스(124)를 통해 연장되는 지지 샤프트(138) 상에 배치된다. 일부 실시예들에서, 기판 지지 조립체(136)는 절연체 플레이트(111) 및 접지 플레이트(112)를 부가적으로 포함할 수 있다. 지지 베이스(107)는 절연 플레이트(111)에 의해 챔버 베이스(124)로부터 전기적으로 격리되고, 접지 플레이트(112)는 절연 플레이트(111)와 챔버 베이스(124) 사이에 개재된다. 기판 지지부(105)는 지지 베이스(107)에 열적으로 커플링되고 지지 베이스(107) 상에 배치된다. 일부 실시예들에서, 지지 베이스(107)는, 기판 프로세싱 동안, 기판 지지부(105) 및 기판 지지부(105) 상에 배치된 기판(103)의 온도를 조절하도록 구성된다. 일부 실시예들에서, 지지 베이스(107)는 내부에 배치된 하나 이상의 냉각 채널들(미도시)을 포함하며, 이 냉각 채널들은 냉각제 소스(미도시) 이를테면, 비교적 높은 전기 저항을 갖는 냉매 소스 또는 물 소스에 유체적으로 커플링되고 이와 유체 연통한다. 일부 실시예들에서, 기판 지지부(105)는 그의 유전체 재료에 매립된 저항성 가열 엘리먼트와 같은 히터(미도시)를 포함한다. 본원에서, 지지 베이스(107)는 내부식성 열 전도성 재료, 이를테면 내부식성 금속, 예컨대, 알루미늄, 알루미늄 합금, 또는 스테인리스 강으로 형성되고, 그리고 접착제 또는 기계적 수단에 의해 기판 지지부에 커플링된다.
[0030] 일부 실시예들에서, 프로세스 챔버(100)는 기판 지지부(105) 및/또는 지지 베이스(107)가 부식성 프로세싱 가스들 또는 플라즈마, 세정 가스들 또는 플라즈마, 또는 이들의 부산물들과 접촉하는 것을 방지하기 위해 기판 지지 조립체(136)의 일부들을 적어도 부분적으로 에워싸는 석영 파이프(110) 또는 칼라를 더 포함한다. 전형적으로, 석영 파이프(110), 절연체 플레이트(111) 및 접지 플레이트(112)는 캐소드 라이너(108)에 의해 에워싸인다. 일부 실시예들에서, 플라즈마 스크린(109)은 캐소드 라이너(108)와 하나 이상의 측벽들(122) 사이에서 플라즈마 스크린(109) 아래의 볼륨에 플라즈마가 형성되는 것을 방지하도록 캐소드 라이너(108)와 측벽들(122) 사이에 포지셔닝된다.
[0031] 기판 지지부(105)는 전형적으로, 유전체 재료 이를테면, 벌크 소결 세라믹 재료 이를테면, 내부식성 금속 산화물 또는 금속 질화물 재료 예컨대, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 티타늄 산화물(TiO), 티타늄 질화물(TiN), 이트륨 산화물(Y2O3), 이들의 혼합물들, 또는 이들의 조합들로 형성된다. 본원의 실시예들에서, 기판 지지부(105)는 그의 유전체 재료에 매립된 바이어스 전극(104)을 더 포함한다. 일 구성에서, 바이어스 전극(104)은, 기판 지지부(105)의 기판 지지 표면(105A)에 기판(103)을 고정(즉, 척킹)하고 본원에서 설명된 펄스 전압 바이어싱 방식들 중 하나 이상을 사용하여 플라즈마(101)에 대해 기판(103)을 바이어싱하는 데 사용되는 척킹 폴이다. 전형적으로, 바이어스 전극(104)은 하나 이상의 금속 메쉬(mesh)들, 포일들, 플레이트들 또는 이들의 조합들과 같은 하나 이상의 전기 전도성 부분들로 형성된다.
[0032] 프로세싱 시스템들(10A 및 10B)은 또한 일반적으로 바이어스 전극(104)에서 제1 PV 파형을 설정하기 위한 제1 PV 소스 조립체(196) 및 챔버 덮개(123)와 같은 상부 전극에서 RF 파형 및/또는 제2 PV 파형을 설정하기 위한 제2 PV 소스 조립체(198(도 2a) 또는 199(도 2b))를 포함할 것이다. 하나 이상의 PV 소스 조립체들(196-199) 각각은 PV 파형 생성기(150) 및 RF 필터 조립체(151)를 포함할 수 있다. 일 실시예에서, 도 2a에 도시된 바와 같이, 제2 PV 소스 조립체(198)는 적어도 하나의 플라즈마 생성기 조립체(163)를 더 포함한다. 일부 실시예들에서, 제2 PV 소스 조립체(198(도 2a) 또는 199(도 2b)) 내의 PV 파형 생성기(150) 및 RF 필터 조립체(151)는 제1 PV 소스 조립체(196)와 동일한 주파수에서 동작하도록 구성된 제2 플라즈마 생성기 조립체(163)로 대체된다. 일부 실시예들에서, PV 소스 조립체들(196 및 197)은 기판 지지부(105)의 기판 지지 표면(105A)에 기판(103)을 "클램핑" 또는 "척킹"하는 데 사용되는 클램핑 네트워크(116)를 부가적으로 포함한다. RF 필터 조립체(151)는 일부 실시예들에서 플라즈마 생성기 조립체(163) 및 제2 RF 생성기 조립체에 의해 생성된 RF 신호를 차단하도록 그리고 임의의 연관된 고조파들이 하나 이상의 PV 소스 조립체들(196-199) 각각 내에 배치된 PV 파형 생성기들(150)로 전달되는 것을 차단하도록 구성된다. 일부 실시예들에서, 챔버 덮개(123) 및 기판 지지 조립체(136)는 챔버 덮개(123)의 표면(123A)이 기판 지지 조립체(136)의 기판 지지 표면(105A)에 실질적으로 평행하도록 평행한 플레이트 형 구성으로 구성된다. 일부 대안적인 실시예들에서, 챔버 덮개(123)는, 챔버 덮개(123)의 중심을 중심으로 센터링되는 평평한 기판 지지 조립체(136)에 대해 낮은 각도의 오목한 원뿔 형상 또는 약간 만곡된 오목 형상을 갖는다.
[0033] 하나 이상의 PV 소스 조립체들(196-199) 내의 PV 파형 생성기들(150) 각각으로부터의 PV 파형의 전달의 전체 제어는 시스템 제어기(126)로부터 제공된 신호들을 사용하여 제어된다. 일 실시예에서, PV 파형 생성기(150)는 시스템 제어기(126) 내에 배치된 TTL(transistor-transistor logic) 소스로부터의 신호를 사용함으로써 미리 결정된 길이의 시간 간격들로 주기적인 전압 함수를 출력하도록 구성된다. 일 실시예에서, PV 파형 생성기(150)는, 하나 이상의 스위치들을 미리 결정된 레이트로 반복적으로 폐쇄 및 개방함으로써, 미리 결정된 길이의 규칙적으로 반복되는 시간 간격들 동안 그의 출력(즉, 접지에 대한)에 걸쳐 미리 결정되고 실질적으로 일정한 음의 전압을 유지하도록 구성된다. 일 예에서, 펄스 간격의 제1 스테이지 동안, 제1 스위치는 고전압 공급기를 바이어스 전극(104)에 연결하는 데 사용되고, 펄스 간격의 제2 스테이지 동안, 제2 스위치는 바이어스 전극(104)을 접지에 연결하는 데 사용된다. 다른 실시예에서, PV 파형 생성기(150)는, 하나 이상의 내부 스위치들(미도시)을 미리 결정된 레이트로 반복적으로 폐쇄 및 개방함으로써, 미리 결정된 길이의 규칙적으로 반복되는 시간 간격들 동안 그의 출력(즉, 접지에 대한)에 걸쳐 미리 결정되고 실질적으로 일정한 전압을 유지하도록 구성된다.
[0034] RF 생성기(118)로부터 프로세싱 챔버(100) 내의 하나 이상의 전극들로 RF 신호를 효율적으로 전달하고 또한 RF 생성기(118)를 보호하기 위한 노력의 일환으로, 플라즈마 생성기 조립체(163)는 RF 매칭 회로(162) 및 제1 필터 조립체(161)를 포함한다. 제1 필터 조립체(161)는 PV 파형 생성기(150)의 출력에 의해 생성된 전류가 RF 전력 전달 라인(167)을 통해 흐르고 RF 생성기(118)를 손상시키는 것을 실질적으로 방지하도록 구성된 하나 이상의 전기 엘리먼트들을 포함한다. 제1 필터 조립체(161)는 PV 파형 생성기들(150)로부터 생성된 PV 신호에 대해 높은 임피던스(예컨대, 높은 Z)로서 작용하고, 이에 따라 RF 매칭 회로(162) 및 RF 생성기(118)로의 전류의 흐름을 억제한다.
[0035] 도 2a 및 도 2b를 참조하면, 기판 지지 조립체(136)는 에지 링(114) 아래에 포지셔닝되고 바이어스 전극(104)을 둘러싸고 그리고/또는 기판 지지 표면(105A)의 중심 및 바이어스 전극(104)의 중심으로부터 거리를 두고 배치되는 에지 제어 전극(115)을 더 포함할 수 있다. 일부 실시예들에서, 프로세싱 시스템(10A 또는 10B)은 이에 따라, 바이어스 전극(104)에서 제1 PV 파형을 설정하기 위한 제1 PV 소스 조립체(196), 최상부 전극(예컨대, 챔버 덮개(123))에서 PV 파형 및/또는 RF 파형을 설정하기 위한 제2 PV 소스 조립체(198 또는 199), 및 에지 제어 전극(115)에서 제2 PV 파형을 설정하기 위한 제3 PV 소스 조립체(197)를 포함할 수 있다. 일반적으로, 원형 기판들을 프로세싱하도록 구성된 프로세싱 챔버(100)에 대해, 에지 제어 전극(115)은 형상이 환형이고 전도성 재료로 만들어지며, 바이어스 전극(104)의 적어도 일부를 둘러싸도록 구성된다. 도 2a에 도시된 바와 같은 일부 실시예들에서, 에지 제어 전극(115)은 기판 지지부(105)의 구역 내에 포지셔닝된다. 일부 실시예들에서, 도 2a에 예시된 바와 같이, 에지 제어 전극(115)은 바이어스 전극(104)으로서 기판 지지부(105)의 기판 지지 표면(105A)으로부터 유사한 거리(즉, Z-방향)에 배치된 전도성 메쉬, 포일, 및/또는 플레이트를 포함한다. 도 2b에 도시된 바와 같은 일부 다른 실시예들에서, 에지 제어 전극(115)은 석영 파이프(110)의 구역 상에 또는 석영 파이프(110)의 구역 내에 포지셔닝되는 전도성 메쉬, 포일 및/또는 플레이트를 포함하며, 이는 기판 지지부(105) 및/또는 바이어스 전극(104)의 적어도 일부를 둘러싼다. 대안적으로, 일부 다른 실시예들(도시되지 않음)에서, 에지 제어 전극(115)은 기판 지지부(105) 상에 그리고 기판 지지부(105)에 인접하게 배치되는 에지 링(114) 내에 포지셔닝되거나 에지 링(114)에 커플링된다. 이러한 구성에서, 에지 링(114)은 반도체 또는 유전체 재료(예컨대, AlN 등)로 형성된다.
[0036] 위에서 언급된 바와 같이, 일부 실시예들에서, 바이어스 전극(104) 및 에지 제어 전극(115)은 각각, 그에게, 동축 전력 전달 라인(106)(예컨대, 동축 케이블)과 같은 전기 도체를 사용하여 약 -5000V 내지 약 10,000V의 정적 DC 전압과 같은 척킹 전압을 제공하는 클램핑 네트워크(116)에 전기적으로 커플링된다. 유사하게 구성된 PV 파형들을 바이어스 전극(104) 및 에지 제어 전극(115)에 적용하는 것은 프로세싱 동안 기판의 표면에 걸쳐 플라즈마 균일성을 개선하고 따라서 플라즈마 프로세싱 프로세스 결과들을 개선하는 데 도움이 될 수 있다. 에지 PV 전압을 조정하는 것은 웨이퍼 극단 에지의 피처 기울기(feature tilt)를 감소시키고 프로세스 키트의 MTBC를 증가시킬 수 있다. 바이어스 전극(104) 및 에지 제어 전극(115)에 충분한 클램핑 전압을 인가하는 것은 기판 및 에지 링의 온도 제어를 용이하게 할 수 있다. 클램핑 네트워크(116)는 바이어스 보상 회로 엘리먼트들(116A), DC 전력 공급기(155), 및 바이어스 보상 모듈 차단 커패시터 ― 이는 본원에서 차단 커패시터(C5)로 또한 지칭됨 ― 를 포함한다. 차단 커패시터(C5)는 PV 파형 생성기(150)의 출력과 바이어스 전극(104) 또는 에지 제어 전극(115) 사이에 배치된다.
[0037] 에지 제어 전극(115)은 바이어스 전극(104)을 바이어싱하는데 사용되는 PV 파형 생성기(150)와 상이한 제2 PV 파형 생성기(150)를 사용하여 바이어싱될 수 있다. 일부 실시예들에서, 에지 제어 전극(115)은 전력의 일부를 에지 제어 전극(115)으로 분할함으로써 바이어스 전극(104)을 바이어싱하는 데 또한 사용되는 PV 파형 생성기(150)를 사용하여 바이어싱될 수 있다. 일 구성에서, 제1 PV 소스 조립체(196)의 제1 PV 파형 생성기(150)는 바이어스 전극(104)을 바이어싱하도록 구성되고, 제3 PV 소스 조립체(197)의 제2 PV 파형 생성기(150)는 에지 제어 전극(115)을 바이어싱하도록 구성된다.
[0038] 일부 실시예들에서, 도 2b에 도시된 바와 같이, 에지 제어 전극(115)은 일반적으로, 에지 튜닝 회로(170)와 함께 사용될 때, 기판(103)의 원주 에지 위 또는 외부에 있는 생성된 플라즈마(101)의 일부에 영향을 주거나 또는 이를 변경하는 데 사용되도록 포지셔닝된다. 일부 실시예들에서, 에지 제어 전극(115)에 전기적으로 커플링된 에지 튜닝 회로(170)는 에지 제어 전극(115) 위의 프로세싱 구역(129A)에서 플라즈마를 점화 및/또는 유지하는 데 사용되는 RF 전력의 하나 이상의 특성을 조작하는 데 사용될 수 있다. 예컨대, 일부 실시예들에서, 에지 튜닝 회로(170)는 에지 제어 전극(115)과 챔버 덮개(123) 사이에 배치된 프로세싱 구역에서 플라즈마(101)를 점화 및/또는 유지하는 데 사용되는 RF 전력의 전압, 전류 및/또는 스테이지 중 하나 이상을 조정 및/또는 조작하는 데 사용될 수 있다. 일부 실시예들에서, 도 2b에 도시된 바와 같이, 에지 튜닝 회로(170)는 에지 제어 전극(115)과 플라즈마 생성기 조립체(163) 사이에 전기적으로 커플링된다. 일부 실시예들에서, 에지 튜닝 회로(170)는 프로세싱 구역(129A)에서 플라즈마를 유지하는 데 사용되는 RF 전력의 특성들을 조정하는 데 사용되는 인덕터 및 커패시터를 포함하는 공진 회로(예컨대, LC 회로)로서 구성된다. 일 실시예에서, 에지 튜닝 회로(170)는 병렬로 배열된 인덕터 및 가변 커패시터(즉, 병렬 LC 공진 회로)를 포함한다. 다른 실시예에서, 인덕터 및 가변 커패시터는 직렬로 배열된다(즉, 직렬 LC 공진 회로). 에지 튜닝 회로(170)를 위해 선택된 LC 공진 회로의 유형, 예컨대, 병렬 또는 직렬은 기판 지지 조립체(136)에 걸친 이를테면, 기판 지지 조립체(136)의 중심으로부터 에지까지 그리고/또는 기판(103)의 원주 에지에 걸친 플라즈마 밀도의 원하는 분포에 의존할 수 있다.
[0039] 도 2a를 참조하면, 일부 실시예들에서, 상부 전극 조립체(131)는 상부 전극(예컨대, 챔버 덮개(123)), 전극 절연체(143) 및 상부 접지 플레이트(145)를 포함한다. 상부 전극은, 리드 절연체(137)에 의해, 접지된 측벽들(122) 상에 포지셔닝되고 접지된 측벽들(122)로부터 전기적으로 절연된다. 도 2a에서, 챔버 덮개(123)와 같은 상부 전극은 적어도 하나의 플라즈마 생성기 조립체(163)에 전기적으로 커플링되며, 이는 그 사이의 프로세싱 구역에서 플라즈마(101)를 점화 및 유지하도록 구성된다. 일부 실시예들에서, 플라즈마 생성기 조립체(163)는 일반적으로 시스템 제어기(126)로부터 제공된 제어 신호들에 기초하여 원하는 실질적으로 고정된 정현파 파형 주파수에서 원하는 양의 CW(continuous wave) 또는 펄스 RF 전력을 챔버 덮개(123)에 전달하도록 구성된다. 이러한 구성에서, 프로세싱 가스 소스(119)는 도 2a에 도시된 바와 같이 접지된 벽(122)에 형성된 하나 이상의 포트들을 통해 하나 이상의 프로세스 가스들을 프로세스 구역(129A)으로 전달하도록 구성될 수 있다.
[0040] 일부 대안적인 실시예들에서, 상부 전극 조립체(131)는 상부 전극(예컨대, 챔버 덮개(123)) 및 덮개 플레이트(139)를 포함하며, 이는 상부 전극에 형성된 복수의 홀들(123B)을 통해 프로세싱 가스 소스(119)로부터 프로세스 구역(129A)으로 제공되는 하나 이상의 가스들을 균등하게 분배하도록 구성된 샤워헤드를 형성하도록 구성된다. 상부 전극 조립체(131)는 또한 덮개 절연체(137)에 의해 접지된 벽(122) 상에 포지셔닝되고 덮개 절연체(137)로부터 전기적으로 격리된다. 제2 PV 소스 조립체(199)가 도 2b에서 샤워헤드 유형의 상부 전극 조립체(131)와 함께 예시되지만, 제2 PV 소스 조립체들(198 또는 199) 중 어느 하나가 본원에서 개시된 다양한 상부 전극 조립체(131) 구성들 중 임의의 것과 함께 사용될 수 있기 때문에, 이 구성은 본원에서 제공된 개시내용의 범위를 제한하는 것으로 의도되지 않는다.
[0041] 도 2b에 도시된 바와 같이, 지지 베이스(107)와 같은 기판 지지 조립체(136)의 하나 이상의 컴포넌트들은 플라즈마 생성기 조립체(163)에 전기적으로 커플링된다. 일부 실시예들에서, 플라즈마 생성기 조립체(163)는 일반적으로 시스템 제어기(126)로부터 제공된 제어 신호들에 기초하여 기판 지지 조립체(136)의 지지 베이스(107)에 원하는 실질적으로 고정된 정현파 파형 주파수에서 원하는 양의 CW(continuous wave) 또는 펄스 RF 전력을 전달하도록 구성된다. 프로세싱 동안, 플라즈마 생성기 조립체(163)는 기판 지지부(105)에 근접하게 그리고 기판 지지부 조립체(136) 내에 배치된 지지 베이스(107)에 RF 전력(예컨대, RF 신호)을 전달하도록 구성된다. 또한, 도 2b에 도시된 바와 같이, 상부 전극은 또한 적어도 하나의 플라즈마 생성기 조립체(163)에 전기적으로 커플링될 수 있으며, 이는 그 사이의 프로세싱 구역에서 플라즈마(101)를 점화 및 유지하거나 아래에서 추가로 논의되는 바와 같이 저주파 RF 신호를 제공하도록 구성된다.
파형 예들
[0042] 플라즈마 프로세싱 동안 바이어스 전극(104) 및 에지 제어 전극(115)으로의 PV 파형(들)의 전달은 플라즈마 프로세싱 동안 기판의 표면 및 에지에 걸친 시스 전압을 바람직하게 제어하는 데 사용될 수 있다는 것이 밝혀졌다. PV 파형 사이클의 큰 부분(예컨대, 도 3의 "이온 전류 스테이지") 전반에 걸쳐 거의 일정한 시스 전압을 제어하고 유지하는 능력은 하나 이상의 플라즈마 프로세싱 동작들의 상당한 부분 동안 기판 표면에서 바람직한 IEDF(ion energy distribution function)의 형성을 허용한다. 바이어스 전극(104) 및 에지 제어 전극(115)으로의 PV 파형의 전달은 전극들에 제공되는 PV 파형들의 유형 및 수에 의존하여, 기판의 표면을 향해 가속되는 이온들의 집단이 하나 이상의 (좁은) IEDF 피크들 내에 포함되도록 허용함으로써 플라즈마 처리 결과들을 개선하는 데 사용된다. IEDF의 제어는 또한 플라즈마 프로세싱 동안 이온 에너지의 크기 및 범위를 타이트하게 제어함으로써 고종횡비 피처들에서 발견되는 트랩된 전하의 양 또는 트랩된 전하의 효과를 감소시키는데 도움을 주는 데 유익할 수 있다.
[0043] 도 3은 PV 파형 생성기(150)에 의해 생성된 PV 파형들에 기초하여 바이어스 전극(104)에 설정된 PV 파형(401)(도 4a)으로 인해 기판(103)에 설정된 PV 파형들(425)의 다중스테이지 시리즈(402)의 예를 예시한다. 바이어스 전극(104) 및 에지 제어 전극(115)에 설정된 PV 파형(401)은 도 4a에서 다중스테이지 시리즈(490)로서 도시된다. PV 파형(401)은 개개의 PV 소스 조립체들(196 및 197) 내의 PV 파형 생성기(150) 및 대응하는 클램핑 네트워크(116)의 DC 전력 공급기(155)의 사용에 의해 바이어스 전극(104) 및 에지 제어 전극(115)에서 설정될 수 있다. 일반적으로, 시스템 제어기(126)의 메모리에 저장된 플라즈마 프로세싱 레시피의 세팅에 의해 제어될 수 있는 PV 파형 생성기(150)의 출력은 본원에서 펄스 전압 레벨(Vpp)로서 참조되는 피크간 전압을 포함하는 PV 파형(401)을 형성한다. 전력 전달 라인 인덕턴스(들), 및 직렬 커패시턴스들, 및 스트레이 커패시턴스들에 기초하여, 다양한 전극들에 설정된 피크간 펄스 전압 레벨(Vpp)은 PV 파형 생성기(150)(예컨대, 출력 전압(VOUT))에 의해 생성된 PV 파형의 출력과 유사하지만 실제로는 상이할 것이다.
[0044] 파형 기간(TP)을 갖는 PV 파형(425)은 지점(420)과 지점(421) 사이에 연장되는 시스 붕괴 및 재충전 스테이지(450), 지점(421)과 지점(422) 사이에 연장되는 시스 형성 스테이지(451), 및 지점(422)과 다음 순차적으로 설정된 펄스 전압 파형의 출발로 되돌아가는 지점(420) 사이에서 연장되는 이온 전류 스테이지(452)를 포함하는 것으로서 특징화된다. 본원에서의 논의를 용이하게 하기 위해, 시스 붕괴 및 재충전 스테이지(450) 및 시스 형성 스테이지(451)는 주로 PV 파형(425)의 제1 구역(405) 내에서 발생하는 반면, 이온 전류 스테이지(452)는 주로 PV 파형(425)의 제2 구역(406) 내에서 발생한다. 시스 붕괴 및 재충전 스테이지(450)의 시스 붕괴 스테이지 부분은 일반적으로 시스의 커패시턴스가 방전되고 벌크 플라즈마가 기판 표면과 접촉하게 되는 시간 기간을 포함한다. 벌크 플라즈마의 전자들은 이온 전류 스테이지 동안 이온 플럭스 및/또는 2차 전자 플럭스에 의해 증착된 기판 표면 및 내부 피처들 상의 과도한 양전하들을 중화시킨다. 일부 실시예들에서, 시스 붕괴 및 재충전 스테이지(450) 동안 기판 표면 상에 음전하들의 주입 또는 축적이 또한 가능하다. 재충전 스테이지 부분 동안의 플라즈마 전류는 또한 전자들에 의해 운반되는데 ― 즉, 캐소드 시스의 부재 시에, 전자들이 기판에 도달하고, 표면 전하를 빌드 업(build up)한다. 시스 형성 스테이지(451)는 일반적으로 프로세싱 챔버의 스트레이 커패시터(stray capacitor)를 충전하고 시스를 재형성하며 시스 전압(VSH)의 값을 세팅하기 위한 음의 전압 점프를 포함한다. 이온 전류 스테이지(452)는 일반적으로 PV 파형의 긴(예컨대, > 50% 이를테면, PV 파형 사이클의 약 80~90%) 스테이지이며, 이는 형성된 시스로 인해, 기판(103) 상에서 수행되는 플라즈마 에칭 프로세스를 수행하는 데 사용되는 고에너지 이온들의 생성과 연관된다. 그러나 생성된 이온 전류는 기판 표면 상의 양전하의 축적을 발생시키고, 시스 및 척 커패시터들을 점진적으로 방전하여, 느리게 시스 전압 강하를 감소시키고, 기판 전위가 제로에 더 근접하게 되게 한다. 이는 기판 PV 파형들(425)(도 3)에서 전압 드룹(voltage droop)을 초래한다. 생성된 시스 전압 드룹(generated sheath voltage droop)은 펄스 파형(들)이 다음 PV 파형 사이클로 이동해야 하는 이유이다.
[0045] 원하는 플라즈마 프로세싱 조건들에 의존하여, 적어도 PV 파형 특성들 이를테면, PV 파형 주파수(1/TP), 펄스 전압 레벨(Vpp), 펄스 전압 온-타임 및/또는 PV 파형(401)의 다른 파라미터들을 제어 및 세팅하여 기판 상에서 바람직한 플라즈마 프로세싱 결과들을 달성하는 것이 바람직할 수 있다. 일 예에서, 이온 전류 시간 기간(예컨대, 도 3의 지점(422)과 후속 지점(420) 사이의 시간) 및 파형 기간(TP)의 비로서 정의되는 펄스 전압(PV) 온-타임은 50% 초과 또는 70% 초과 이를테면, 80% 내지 95%이다.
[0046] 도 4b는 PV 파형 생성기(150)가 바이어스 전극(104) 및 에지 제어 전극(115)에서 설정되는 다중스테이지 형상 PV 파형(441)의 다중스테이지 시리즈(491)의 생성을 제어하도록 구성되는 대안적인 유형의 PV 파형을 예시한다. 일부 실시예들에서, 다중스테이지 형상화된 PV 파형(441)은 하나 이상의 내부 스위치들 및 DC 전력 공급기들의 사용에 의해, 전압 펄스의 하나 이상의 스테이지들(예컨대, 제1 구역(405)) 동안 양의 전압을 공급하고 전압 펄스의 하나 이상의 스테이지들(예컨대, 제2 구역(406)) 동안 시변 음의 전압을 공급하도록 구성된 PV 파형 생성기(150)에 의해 형성된다.
[0047] 일부 실시예들에서, 도 4c에 예시된 바와 같이, PV 파형 생성기(150)는 바이어스 전극(104) 및 에지 제어 전극(115)에 다중스테이지 양의 PV 파형(431)의 교번 시리즈(492)를 제공하도록 구성된다. 양의 PV 파형(431) 내 각각의 양의 펄스는 시스 붕괴 스테이지, 재충전 스테이지, 시스 형성 스테이지 및 이온 전류 스테이지와 같은 다수의 스테이지들을 포함할 수 있다. 일부 실시예들에서, 다중스테이지 양의 PV 파형들(431)은 반복 사이클들의 시리즈를 포함하여서, 각각의 사이클 내의 파형은 제1 시간 간격 동안 발생하는 제1 부분 및 제2 시간 간격 동안 발생하는 제2 부분을 갖는다. 다중스테이지 양의 PV 파형들(431)은 또한 제1 시간 간격의 적어도 일부 동안에만 존재하는 양의 전압을 포함할 것이고, 다중스테이지 양의 PV 파형들(431)은 제2 시간 간격의 적어도 일부 동안 실질적으로 일정하다. PV 파형 생성기(150)의 출력은 제1 시간 간격의 적어도 일부 동안 양의 전압 공급기에 연결된다.
[0048] 도 4a, 도 4b 및 도 4c에 각각 예시된 다양한 PV 파형들(401, 441 및 431)은 클램핑 네트워크(116)의 입력에 연결된 노드(N)에서 설정될 수 있는 펄스 전압 파형들을 나타내며, 따라서 바이어스 전극(104) 및 에지 제어 전극(115)에서 설정되는 펄스 전압 파형들과 상이할 수 있다. 각각의 PV 파형에서 발견된 DC 오프셋(ΔV)은 클램핑 네트워크(116) 내 DC 전력 공급기(155)에 의해 인가된 바이어스 및 PV 파형을 설정하는 데 사용되는 PV 파형 생성기(150) 구성의 다양한 특성들에 의존한다. 일반적으로, 전극들(104 및 115)에 설정된 펄스 전압 파형들, 예컨대, 음의 PV 파형들(401), 형상화된 PV 파형들(441) 또는 양의 PV 파형들(431)은 약 1㎲ 내지 약 5㎲ 이를테면, 약 2.5㎲일 수 있는 파형 기간(TP)을 가질 수 있다. 일부 실시예들에서, 펄스 전압 파형들은 약 1kHz 내지 약 1MHz, 또는 약 400kHz, 이를테면, 약 1MHz 이하, 또는 약 500kHz 이하의 주파수를 갖는다. 일부 실시예들에서, 펄스 파형 주파수는 약 10kHz 내지 약 500kHz, 또는 약 50kHz 내지 400kHz, 또는 심지어 약 50kHz 내지 200kHz의 범위일 수 있다.
트랩된 전하 감소 방법들
[0049] 위에서 간략하게 논의된 바와 같이, 본원에서 개시된 장치 및 방법들은 기판 상에 형성된 피처들 내에 배치된 트랩된 전하들의 영향을 방지하거나 감소시키기 위해 사용된다. 일부 실시예들에서, 방법은 기판 상에 형성된 피처들에서 발견되는 트랩된 전하들을 중화시키기 위해 PV 파형 사이클의 하나 이상의 스테이지들 동안 전자들의 생성을 야기하도록 PV(pulsed-voltage) 파형들의 전달을 동기화하는 것을 포함한다. 대안적인 실시예에서, 방법은 기판 상에 형성된 피처들에 트랩된 전하들을 중화시키기 위해 PV 파형 사이클의 하나 이상의 스테이지들 동안 전자들의 생성을 야기하도록 PV 파형 및 RF(radio frequency) 파형의 전달을 동기화하는 것을 포함한다.
[0050] 도 5a는 각각 제2 PV 소스 조립체(198, 199), 제1 PV 소스 조립체(196) 및 제3 PV 소스 조립체(197)의 사용에 의해 챔버 덮개(123), 바이어스 전극(104) 및 에지 제어 전극(115)에 제공되는 3개의 동기화된 PV 파형들(460, 461 및 462)을 예시한다. 일 실시예에서, 바이어스 전극(104) 및 에지 제어 전극(115)에 각각 제공되는 PV 파형들(461 및 462)은 PV 온-타임, 펄스 전압 레벨(Vpp) 및 파형 기간(TP)과 같은 동일한 파형 특성들을 갖는 PV 파형들을 포함한다. 다른 실시예에서, PV 파형들(461 및 462)은 전극들 각각에 제공되는 PV 파형 펄스들의 시리즈 내 PV 파형들에 인가되는 상이한 펄스 전압 레벨(Vpp)을 제외하고, 동일한 파형 특성들을 갖는 PV 파형들을 포함한다. PV 파형들(461 및 462)은 도 4a 내지 도 4c와 관련하여 위에서 설명된 PV 파형들(401, 431 또는 441)과 유사한 PV 파형 형상을 포함할 수 있다.
[0051] 도 5a에 도시된 바와 같이, 상부 전극에 인가되는 PV 파형(460)은 PV 파형들(461 및 462)의 전달과 동기화된다. 그러나 PV 파형(460)의 PV 파형 특성들은 바람직하게는, PV 파형들(461 및 462)의 PV 파형 특성들과 상이하다. 일부 실시예들에서, 도 5a에 도시된 바와 같이, PV 파형(460)은 PV 파형들(461 및 462)의 역(inverse)이거나 PV 파형(461 및 462)과 "반대로 구성"된다. 즉, PV 파형(460)의 제1 스테이지(455) 내에서 발견된 PV 파형(460)의 저전압 상태는 PV 파형들(461 및 462)의 제1 스테이지(405) 동안 형성된 고전압 상태들과 일치하고, PV 파형(460)의 제2 스테이지(456)에 제공되는 PV 파형(460)의 고전압 상태는 PV 파형들(461 및 462)의 제2 스테이지(406) 동안 형성된 저전압 상태들과 일치한다. 일부 실시예들에서, 스테이지들(455 및 405)의 시작 사이 그리고/또는 스테이지들(455 및 405)의 끝 사이에 제어된 시간 지연이 있을 수 있는데, 이를테면, 스테이지(455)는 스테이지(405)에 매립될 수 있거나 스테이지(405)는 스테이지(455)에 매립될 수 있다.
[0052] 역으로 구성된 PV 파형(460)의 전달은 PV 파형(460)의 제1 스테이지(455) 동안 최상부 전극(예컨대, 챔버 덮개(123))의 표면에 형성된 시스 전압을 증가시킬 것이다. 더 높은 시스 전압들은 최상부 전극 표면에 충격을 가하는 프로세스 동안 이온들이 더 높은 에너지로 가속되게 하고 이에 따라 제1 스테이지(455) 동안 2차 전자들을 생성할 것이다. 2차 전자들은 이온이 최상부 전극 표면에 충격을 가하고 영향을 줄 때 생성되며, 이온 충돌들에 의해 야기되는 2차 전자 수율은 입사 이온 에너지에 의존한다. 수백 내지 수천 eV(electron-volts)의 입사 이온 에너지 범위에서, 2차 전자 수율은 입사 이온 에너지에 따라 증가한다. 따라서, 스테이지(455) 동안 최상부 전극에서의 더 높은 시스 전압으로 인해, 스테이지(455) 동안 최상부 전극으로부터 더 많은 2차 전자 생성이 초래된다. 2차 전자들은 최상부 전극에서 생성된 시스 전압에 의해 기판을 향해 가속된다. 시스 전압이 높을수록, 생성된 2차 전자들은 기판에 수직으로 더 많은 속도를 얻어서, 이러한 2차 전자들의 각도 분포는 상부 전극의 표면과 직각으로 배향된 축으로부터 0도(0°) 주위에 보다 집중되고 이에 따라 더 많은 전자들이 기판 상에 형성된 피처 내부의 양전하들을 중화시키기 위해 피처 깊숙이 들어갈 수 있다. 하나의 펄스 기간(TP) 동안 최상부 전극으로부터 방출된 전체 2차 전자들은 일반적으로, 제1 스테이지(455)의 지속기간, PV 파형(460)의 펄스 전압, 이온 플럭스에 노출된 재료의 재료 성질들 및 프로세스 챔버 내에서 플라즈마(101)를 형성하는 데 사용된 가스 조성에 의존할 것이다.
[0053] 일부 실시예들에서, 스테이지(455 및 405) 시작에서 전압 기울기 또는 펄스 상승/하강 시간은 상이하게 세팅될 수 있다. 스테이지(405) 동안 급격한 전압 상승 기울기를 갖는 것은 빠른 기판 시스 붕괴를 유도할 수 있다. 낮은 압력들(<10mT), 높은 기판 시스 두께들 및/또는 음전성 가스 화학(electronegative gas chemistry)들의 사용과 같은 일부 플라즈마 프로세싱 조건들에서, 전자 밀도가 낮고 전자들의 관성들이 빠른 기판 전압 증가에 대한 빠른 응답을 억제하는 경향이 있기 때문에, 빠른 기판 시스 붕괴 기간 동안 벌크 플라즈마 저항이 상대적으로 높다. 빠른 기판 전압 증가는 기판 표면 위에 강한 과도 전기장을 유도할 것이며, 이는 기판을 향한 벌크 전자들의 가속을 야기할 것이다. 벌크 전자들이 강한 과도 전기장 구역에 걸쳐 가속됨에 따라, 이들은 최대 수백 또는 수천 eV의 에너지를 얻을 수 있고 기판을 향해 고도 지향성이 되며, 이는 기판 상에 형성된 피처 내부로 깊숙이 들어가 내부에 형성된 잔류 양전하들을 중화시키는 고도 지향성 전자들의 다른 소스이다. 따라서, 일부 실시예들에서, 최대 3keV의 에너지들을 얻을 수 있는 생성된 2차 전자들은 기판 표면을 향해 고도 지향성이다. 별개로, PV 파형들(461 및 462)의 저전압 상태 동안, 시스가 기판의 표면 위에 형성되며(예컨대, 이온 전류 스테이지(452)), 이는 가속 이온들이 기판(103)의 표면에 충격을 가하여 에칭하게 한다.
[0054] 일부 실시예들에서, 고도 에너지성 및 지향성 전자들은 또한 가교된 탄소 및 어쩌면 실리콘, 질소 및 산소와 같은 일부 도펀트들로 구성될 수 있는, 기판의 표면 상에 형성된 최상부 마스크 재료의 가교(crosslinking)를 촉진하는 데 활용될 수 있다. 고도 에너지성 및 지향성 전자들은 충분한 에너지를 제공하여 활성 원자 사이트들을 생성하고 그 후 마스크 재료 내에 새로운 화학 결합들을 형성하며, 이는 플라즈마에 대한 마스크의 에칭 저항성 및 마스크에 대한 에칭 재료의 선택성을 개선한다.
[0055] 일부 실시예들에서, 고도 에너지성 전자들은 또한 에칭 정지 층에 대한 에칭 재료의 선택성을 개선하기 위해 활용될 수 있다. 고도 지향성 전자들은 깊이 들어가 피처의 바닥에 도달할 수 있으므로, 고도 지향성 전자들은 에칭 정지 층이 플라즈마에 노출되면 최상부 에칭 정지 층의 화학적 상태들을 수정할 수 있다. 수정된 에칭 정지 층은 플라즈마에 의해 에칭되는 것에 대해 더 높은 저항을 가질 수 있고, 따라서 증가된 에칭 선택성을 가질 수 있다. 이러한 선택성은 상이한 트렌치들의 상이한 깊이에 여러 에칭 정지 층들이 있는 복잡한 3D 구조들 이를테면, 계단을 에칭하는 데 특히 유용하다.
[0056] 도 5b는 상부 전극(예컨대, 챔버 덮개(123))에 인가된 PV 파형들(460) 및 바이어스 전극(104)에 인가된 PV 파형들(461)에 대한 PV 파형 사이클의 오버레이된 표현을 또한 포함하는 프로세싱 챔버(100)의 단순화된 개략도를 예시한다. 논의의 단순화를 위해, PV 파형(462)은 도 5b에서 생략되었지만, 에지 제어 전극(115)에 동시에 또한 적용될 수 있다. 도 5b에 예시된 바와 같이, PV 파형(461)의 제2 구역(406) 및 PV 파형(460)의 제2 구역(456) 동안, 시스(503)가 기판(103)의 표면 위에 형성되며, 이는 양이온 플럭스(505) 내에 제공된 이온들(504)이 기판(103)의 표면(103A)에 충격을 가하도록 허용한다. 이온 전류 스테이지(452) 동안 기판의 표면에 충격을 가하는 프로세스는 시간(T0)과 시간(T1) 사이에 연장되는 시간 기간 동안 지속될 것이다. 양전하는 이 스테이지 동안 기판(103) 상에서 피처 내에 증착될 것이다. 바이어스 전극(104)에 인가되는 바이어스는 제1 및 제2 PV 소스 조립체들(196 및 198) 내 PV 파형 생성기(150)에 의해 생성된 펄스 전압 온-타임 및 피크간 전압(VPP)에 의해 제어되며, 이는 시스 두께를 제어하고 기판(103)의 표면(103A)에 충격을 가하는 데 사용되는 이온 에너지를 세팅한다. 일부 실시예들에서, PV 파형 생성기(150)는 0.01kV 내지 10kV의 펄스 전압 레벨(예컨대, Vpp)을 갖는 펄스들을 바이어스 전극(104) 및 에지 제어 전극(115)에 제공하도록 세팅된다.
[0057] PV 파형(461)의 제1 구역(405) 및 PV 파형(460)의 제1 구역(455) 동안, 상부 전극(즉, 챔버 덮개(123))의 표면 위에는 생성된 이온 플럭스 내에 제공된 이온들이 상부 전극의 표면에 충격을 가하도록 허용하는 시스(508)가 형성되며, 이는 전자 플럭스(507) 내에 포함된 2차 전자들(506)을 생성한다. 상부 전극 표면에 충격을 가하는 프로세스는 도 5b에 도시된 바와 같이 시간(T1)과 시간(T2) 사이에서 연장되는 시간 기간 동안 지속될 것이다. 제1 구역(405 및 455)은 펄스 기간(TP)의 5% 내지 50%의 기간을 가질 수 있다. 일 예에서, 제1 구역(405 및 455)은 50나노초(ns) 내지 1000ns인 기간을 가질 수 있다. 일부 실시예들에서, 제2 소스 조립체 내의 PV 파형 생성기(150)는 0.01kV 내지 5kV의 펄스 전압 레벨(예컨대, Vpp)을 갖는 펄스들을 상부 전극(예컨대, 챔버 덮개(123))에 제공하도록 세팅된다. 그 후, 시스(508)의 형성으로 인해, 생성된 전자들에 제공되는 에너지는 전자들이 PV 파형(460 및 461) 파형 사이클들의 스테이지들(456 및 406) 동안 기판(103)의 표면 상에 형성된 피처들 내에 증착된 트랩된 양전하들로 이동하여 이 트랩된 양전하들과 상호작용하여 중화시키게 한다. 또한, 일부 실시예들에서, 기판 지지 표면(105A) 구성에 대한 상부 전극과 같은 평행한 플레이트 및 상부 전극 표면(즉, 챔버 덮개(123)의 표면(123A)) 위에 시스(508)의 형성으로 인해, 생성된 2차 전자들은 도 5b에 도시된 수직 방향과 같이 기판 표면(103A)에 수직인 방향으로 시스(508)의 전압에 의해 가속된다. 바람직하게 배향된 전자 플럭스의 생성은 기판의 표면에 형성된 에칭된 피처들의 하부 부분 또는 더 깊은 부분으로의 전자들의 전달을 촉진할 것이다. 생성된 2차 전자들의 지향성 성질은 생성된 전자들이 PV 파형 사이클의 스테이지(406) 동안 기판(103)의 표면 상에 형성된 피처들 내에 증착된 트랩된 양전하들로 이동하고 이 트랩된 양전하들과 상호작용하고 중화시키는 것을 추가로 허용할 것이다.
[0058] 일부 실시예들에서, PV 파형들(461)의 제1 구역(405)의 시간의 지속기간은 PV 파형(460)의 제1 구역(455)의 시간의 지속기간과 실질적으로 동일하다. 따라서, 일부 실시예들에서, PV 파형들(461)의 제1 구역(405)은 PV 파형들(460)의 제1 구역(455)과 동기화되어서, PV 파형들(460)의 제1 구역(455)의 시작 및 PV 파형들(460)의 제1 구역(455)의 시작은 실질적으로 동시에 시작되고 제1 구역들(455 및 405)은 실질적으로 동일한 시간 지속기간을 갖는다. 그러나, 일부 실시예들에서, PV 파형들(461)의 제1 구역(405)은 PV 파형들(460)의 제1 구역(455)으로부터 시간적으로 오프셋되어서, PV 파형들(460)의 제1 구역(455) 및 PV 파형들(460)의 제1 구역(455)은 시간적으로 부분적으로 오버랩된다. 제1 구역들(455 및 405)의 생성 사이에 시간적으로 오프셋이 존재하는 경우와 같은 일부 경우들에서, PV 파형들(461)의 제1 구역(405)의 시간의 지속기간이 PV 파형들(460)의 제1 구역(455)의 시간의 지속기간보다 작거나 큰 것이 바람직할 수 있다.
[0059] 일부 실시예들에서, 상부 전극 표면에서 생성되는 2차 전자들의 생성이 최대화되도록 이온 플럭스에 노출되는 상부 전극의 재료를 선택하는 것이 바람직하다. 일부 실시예들에서, 상부 전극의 노출된 표면은 금속, 반도체 재료 및 도핑된 반도체 재료, 또는 이들의 조합을 포함하는 그룹으로부터 선택된 전도성 재료, 반도체 재료 또는 유전체 재료로부터 형성된다. 일 예에서, 상부 전극의 상부 전극 표면에 노출되는 재료는 실리콘 함유 재료 이를테면, 비정질 또는 결정질 실리콘(Si), 실리콘 탄화물(SiC), 실리콘 질화물(SiNx) 또는 적당히 또는 중하게 도핑된 실리콘 재료이다. 다른 예에서, 상부 전극의 상부 전극 표면에 노출되는 재료는 흑연, 게르마늄(Ge), 갈륨(Ga) 또는 이들의 조합, 또는 이들의 도핑된 버전을 포함하는 재료이다. 다른 예들에서, 상부 전극의 상부 전극 표면에 노출되는 재료는 금속, 이를테면, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 또는 니켈(Ni) 또는 이들의 조합을 포함하는 재료이다. 다른 예에서, 상부 전극의 상부 전극 표면에 노출되는 재료는 유전체들 이를테면, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 이트륨 산화물, 지르코니아 산화물, 또는 이들의 조합을 포함하는 재료이다.
[0060] 일반적으로, 상부 전극의 표면에 충격을 가하는 이온들에 제공되는 에너지의 양을 제어하고, 또한 PV 파형(461)의 제1 구역(405) 및 PV 파형(460)의 제1 구역(455)에 의해 정의된 시간 기간 동안 기판 표면 상에 증착될 수 있는 이온 보조 화학적 에칭 부산물들 또는 물리적 스퍼터링 부산물들을 생성함으로써 기판을 오염시키지 않을 재료를 선택하는 것이 바람직하다. 일부 실시예들에서, 기판 상에 에칭되는 재료들과 유사한 상부 전극 재료를 선택하는 것이 바람직하다. 일부 실시예들에서, 무시해도 될 정도 부산물들이 기판 표면 상에 증착되도록 정상적인 프로세싱 조건들(압력 및 기판 온도) 내에서 충분히 휘발성이 있는 부산물들만을 생성하는 상부 전극 재료를 선택하는 것이 바람직하다. 일부 실시예들에서, 이온 보조 화학적 에칭 반응이 대부분 폴리머 코팅 층에서 발생하고 벌크 상부 전극 재료가 침식으로부터 보호되도록 상부 전극 표면 상에 코팅을 형성하기에 충분히 중합하는(polymerizing) 프로세싱 화학(processing chemistry)을 선택하는 것이 바람직하다.
[0061] 일부 실시예들에서, 2차 전자 생성 프로세스를 제어하기 위해 프로세스 가스 조성을 선택 및/또는 조정하는 것이 또한 바람직하다. 일 예에서, 상부 전극 표면(예컨대, Si 또는 SiC)과 반응하여 더 높은 2차 전자 방출 계수를 갖는 최상부의 새로운 재료 층을 상부 전극 상에 형성하는 데 사용할 수 있는 프로세스 가스는 질소(N2), 산소(O2), 황(NF3 또는 SF6) 또는 불소 함유 가스(예컨대, NF3, F2, C4F6, C3F6)를 포함한다. 프로세스 가스는 또한 아르곤(Ar), 크립톤(Kr) 및 네온(Ne)과 같은 불활성 가스를 포함할 수 있다. 다른 예에서, 벌크 상부 전극 재료보다 더 높은 2차 전자 방출 계수를 갖는 폴리머 코팅을 상부 전극 표면 상에 형성하는 데 사용될 수 있는 플라즈마 에칭 프로세스는 C4F6, C4F8, C3F6, C3H2F4 및 CH2F4와 같은 중합 프로세스 가스들을 포함한다. 일 예에서, 플라즈마 에칭 프로세스는 약 1mTorr 내지 40mTorr의 챔버 압력에서, 약 4의 C4F6 가스 유량 대 C3F6 가스 유량 비, 약 0.8의 C4F6 가스 유량 대 O2 가스 유량 비, 약 1.1의 C4F6 가스 유량 대 N2 가스 유량 비를 생성함으로써 형성된 조성을 갖는 프로세스 가스를 전달하는 것을 포함한다.
[0062] 하나의 PV 파형 사이클이 완료된 후, PV 파형(461)의 반복된 제2 구역(406)과 PV 파형(460)의 제2 구역(456)의 부분 예시에 의해 도 5b에 예시된 바와 같이, 복수의 부가적인 PV 파형 사이클들이 여러 번 직렬로 반복될 것이다. 일부 실시예들에서, 약 2.5㎲의 파형 기간(TP)을 갖는 PV 파형은 약 100 ㎲(microseconds) 내지 약 10 ms(milliseconds)의 버스트 기간을 갖는 PV 파형 버스트 내에서 직렬로 반복된다. PV 파형들의 버스트는 약 5% ― 100% 이를테면, 약 30% 내지 약 95%인 버스트 듀티 사이클을 가질 수 있으며, 여기서 듀티 사이클은 버스트 기간을, 버스트 기간들과 구분되는 비-버스트 기간(즉, PV 파형들이 생성되지 않는 기간)에 버스트 기간을 더한 것으로 나눈 것의 비이다.
[0063] 대안적인 구성에서, 도 6a에 도시된 바와 같이, 2개의 PV 파형들(461 및 462)이 각각 제1 PV 소스 조립체(196) 및 제3 PV 소스 조립체(197)를 사용하여 바이어스 전극(104) 및 에지 제어 전극(115)에 인가되고, RF 생성기 조립체(163)에 의해 챔버 덮개(123)에 제공되는 RF 파형(470)과 동기화된다. 위에서 유사하게 논의된 바와 같이, PV 파형들(461 및 462)은, 동일하거나 거의 동일한 파형 특성들을 갖고 PV 파형들(401, 431 또는 441)과 유사한 PV 파형 형상을 갖는 PV 파형들을 포함할 수 있다.
[0064] 도 6a에 도시된 바와 같이, RF 파형(470)은 PV 파형들(461 및 462)의 전달과 동기화된다. RF 파형(470)은 PV 파형들(461 및 462)의 주파수와 매칭되는 주파수를 갖는 정현파 파형을 포함할 수 있다. 일 예에서, RF 파형(470) 및 PV 파형들(461 및 462)은 약 1MHz 미만 이를테면, 약 50kHz 내지 500kHz인 주파수(1/TP)를 갖는다. 도 6a에 예시된 바와 같이, RF 파형(470)은 PV 파형들(461 및 462)과 역 형상, 즉 "반대로 구성된" 파형 형상을 갖는다. 도 6a에 도시된 바와 같이, 정현파 파형의 낮은 지점(즉, RF 파형의 트로프)은 PV 파형들(461 및 462)의 제1 구역(405) 동안 형성된 고전압 상태들과 일치하고, RF 파형(470)의 고 전압 지점(즉, RF 파형의 피크)은 PV 파형들(461 및 462)의 제2 구역(406) 동안 형성된 저전압 상태들과 일치한다. 일부 실시예들에서, PV 파형들(461)의 제1 구역(405)의 시간의 지속기간은 RF 파형(470)의 제1 구역(475)의 시간의 지속기간과 실질적으로 동일하다. 일 예에서, PV 파형들(461)의 제1 구역(405)의 시간의 지속기간은 RF 파형들(470)의 기간의 절반의 지속기간과 동일하다. 일부 실시예들에서, PV 파형들(461)의 제1 구역(405)은 RF 파형들(470)의 제1 구역(475)으로부터 시간적으로 오프셋되어서, PV 파형들(460)의 제1 구역(455) 및 RF 파형들(470)의 제1 구역(475)은 시간적으로 부분적으로 오버랩된다.
[0065] 역으로 구성된 RF 파형(470)의 전달은 RF 파형(470)의 낮은 지점들 동안 최상부 전극(예컨대, 챔버 덮개(123))의 표면에 더 큰 시스 전압의 시스(608)가 형성되는 데 기여할 것이다. 더 높은 시스 전압들은 최상부 전극 표면에 충격을 가하는 것이 일어나는 스테이지 동안 이온들을 더 높은 에너지들로 가속한다. 2차 전자들은 최상부 전극 표면에 충격을 가하는 이온들로 인해 생성되며, 2차 전자 수율은 입사 이온 에너지에 의존한다. 수백 내지 수천 eV(electron-volts)의 입사 이온 에너지 범위에서, 2차 전자 수율은 입사 이온 에너지에 따라 증가한다. 따라서, 스테이지(475) 동안 최상부 전극에서의 더 높은 시스 전압으로 인해, 스테이지(475) 동안 최상부 전극으로부터 더 많은 2차 전자 생성이 초래된다. 2차 전자들은 최상부 전극 근처의 시스 전압에 의해 기판을 향해 가속된다. 시스 전압이 높을수록 2차 전자들은 바람직하게는, 기판에 수직인 방향으로 더 많은 속도를 얻게 되어서, 이러한 2차 전자들의 각도 분포는 0도 주위에 보다 집중되고 이에 따라 더 많은 전자들이 기판 상의 피처 내부의 양전하들을 중화시키기 위해 피처 깊숙이 들어갈 수 있다. 스테이지(405)의 급격한 전압 상승 기울기를 갖는 것은 빠른 기판 시스 붕괴를 유도할 수 있다. 낮은 압력들(< 10mT), 높은 기판 시스 두께들 및/또는 음전성 가스 화학들의 사용과 같은 일부 플라즈마 프로세싱 조건들에서, 전자 밀도가 낮고 전자들의 관성들이 빠른 기판 전압 증가에 대한 빠른 응답을 억제하는 경향이 있기 때문에, 빠른 기판 시스 붕괴 기간 동안 벌크 플라즈마 저항이 상대적으로 높다. 빠른 기판 전압 증가는 기판 표면 위에 강한 과도 전기장을 유도할 것이며, 이는 기판을 향한 벌크 전자들의 가속을 야기할 것이다. 벌크 전자들이 강한 과도 전기장 구역에 걸쳐 가속됨에 따라, 이들은 최대 수백 또는 수천 eV의 에너지를 얻을 수 있고 기판을 향해 고도 지향성이 되며, 이는 기판 상에 형성된 피처 내부로 깊숙이 들어가 내부에 형성된 잔류 양전하들을 중화시키는 고도 지향성 전자들의 다른 소스이다. 따라서, 일부 실시예들에서, 최대 3keV의 에너지들을 얻을 수 있는 생성된 2차 전자들은 기판 표면을 향해 고도 지향성이다.
[0066] 도 6b는 상부 전극(예컨대, 챔버 덮개(123))에 인가된 RF 파형들(470) 및 바이어스 전극(104)에 인가된 PV 파형들(461)에 대한 RF 파형 사이클의 오버레이된 표현을 또한 포함하는 프로세싱 챔버(100)의 단순화된 개략도를 예시한다. 도 6b에 예시된 바와 같이, PV 파형(461)의 제2 구역(406) 및 RF 파형(470)의 제2 구역(476) 동안, 시스(503)는 기판(103)의 표면 위에 형성되며, 이는 기판(103)의 표면의 표면(103A)에 충격을 가하도록 벌크 플라즈마로부터의 이온들(504)을 가속시킨다. 위에서 논의된 바와 같이, 바이어스 전극(104)에 인가되는 바이어스는 PV 파형 생성기(150) 및 RF 생성기 조립체(163)에 의해 인가되는 피크간 전압(VPP)에 의해 제어되며, 이는 시스 두께를 제어하고 기판(103)의 표면(103A)에 충격을 가하는 데 사용되는 이온 에너지를 세팅한다.
[0067] PV 파형(461)의 제1 구역(405) 및 RF 파형(470)의 제1 구역(475) 동안, 상부 전극(즉, 챔버 덮개(123))의 표면 위에는 시스(608)가 형성되며, 이는 시스(608)를 통해 벌크 플라즈마로부터 가속되는 이온들이 상부 전극의 표면에 충격을 가하도록 허용하고, 이는 전자 플럭스(607) 내에 포함된 2차 전자들(606)을 생성한다. 상부 전극 표면에 충격을 가하는 프로세스는 도 6b에 도시된 바와 같이 시간(T1)과 시간(T2) 사이에서 연장되는 시간 기간 동안 지속될 것이다. 상부 전극 및 기판의 평행한 기하학적 구조 때문에, 2차 전자들은 시스(608)에 의해 기판 표면에 수직인 방향으로 가속되어서, 이들은 기판을 향해 고도 지향성이 되고 기판(103)의 표면 상에 형성된 피처들 내로 깊게 들어갈 수 있게 되어 PV 파형 사이클의 스테이지(405) 동안 피처에 트랩된 양전하와 상호작용하고 중화시킬 수 있다. 일부 실시예들에서, PV 파형 사이클의 스테이지(405) 동안 생성된 고도 에너지성 전자들은 또한 마스크 재료에 대한 에칭 재료 및/또는 에칭 정지 층에 대한 에칭 재료의 선택성을 개선하기 위해 활용될 수 있다.
[0068] 본 개시내용의 실시예들은 프로세싱 방법을 제공할 수 있으며, 이 방법은, 제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 및 제2 파형 생성기의 사용에 의해, 기판 지지 조립체 위에 배치된 제1 전극의 표면에 제2 펄스 전압 파형을 설정하는 단계를 포함한다. 제1 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 제2 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 높은 전압 레벨을 갖는 제2 스테이지를 포함한다. 프로세싱 방법 동안, 제1 펄스 전압 파형 및 제2 펄스 전압 파형은 동기화되어서, 제1 펄스 전압 파형의 제1 스테이지 및 제2 펄스 전압 파형의 제1 스테이지는 시간적으로 적어도 부분적으로 오버랩되고, 제1 펄스 전압 파형의 제2 스테이지 및 제2 펄스 전압 파형의 제2 스테이지는 시간적으로 적어도 부분적으로 오버랩된다. 제2 펄스 전압 파형의 제1 스테이지 동안 전압 레벨은 제1 전극의 표면으로부터 2차 전자들을 생성하도록 구성될 수 있으며, 여기서 제1 전극은 실리콘을 포함한다. 프로세싱 방법 동안, 제1 펄스 전압 파형의 제1 스테이지의 시간의 지속기간 및 제2 펄스 전압 파형의 제1 스테이지의 시간의 지속기간은 실질적으로 동일할 수 있다. 일부 실시예들에서, 제2 펄스 전압 파형의 제1 스테이지의 전압 레벨은, 이온들이 제1 전극의 표면에 충격을 가하게 하고, 최대 3keV의 에너지들을 얻을 수 있는 2차 전자들을 생성하여 기판 표면을 향해 고도 지향성이 되도록 구성된다. 제1 펄스 전압 파형 및 제2 펄스 전압 파형의 주파수는 또한 약 1MHz 미만일 수 있다.
[0069] 본원에서 개시된 프로세싱 방법들은, 제3 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 제2 전극에서 제3 펄스 전압 파형을 설정하는 단계를 더 포함할 수 있고, 여기서 제3 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 일부 실시예들에서, 제1 펄스 전압 파형의 제1 스테이지 및 제3 펄스 전압 파형의 제1 스테이지가 동시에 설정되고, 그리고 제1 펄스 전압 파형의 제2 스테이지 및 제3 펄스 전압 파형의 제2 스테이지가 동시에 설정된다.
[0070] 본 개시내용의 실시예들은, 프로세싱 방법을 제공할 수 있으며, 이 방법은, 제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 및 RF 파형 생성기의 사용에 의해, 기판 지지 조립체 위에 배치된 제1 전극에서 RF 파형을 설정하는 단계를 포함한다. 제1 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 기판 지지 조립체는 기판 지지 표면, 바이어스 전극, 및 바이어스 전극과 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함한다. 일부 실시예들에서, RF 파형은 정현파 파형을 포함하고, 제1 펄스 전압 파형 및 RF 파형은 동기화되어서, RF 파형의 트로프(trough)는 제1 펄스 전압 파형의 제1 스테이지가 바이어스 전극에 설정되는 시간의 기간 동안 형성되고, 그리고 RF 파형의 피크는 제1 펄스 전압 파형의 제2 스테이지가 바이어스 전극에 설정되는 시간의 기간 동안 형성된다. 프로세싱 방법은, 제3 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 제2 전극에서 제3 펄스 전압 파형을 설정하는 단계를 더 포함할 수 있고, 여기서 제3 펄스 전압 파형은 제1 스테이지, 및 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함한다. 제1 펄스 전압 파형의 제1 스테이지 및 제3 펄스 전압 파형의 제1 스테이지가 동시에 설정될 수 있고, 그리고 제1 펄스 전압 파형의 제2 스테이지 및 제3 펄스 전압 파형의 제2 스테이지가 또한 동시에 설정될 수 있다. 제1 펄스 전압 파형 및 RF 파형은 약 1MHz 미만의 주파수를 가질 수 있다.
[0071] 그러므로, 위에 설명된 실시예들은 CCP(capacitively coupled plasma) 챔버의 프로세싱 구역에 배치된 상부 전극에 인가되는 파형의 일부 내에서 기판 표면을 향한 고도 지향성 전자들의 생성에 대한 미세 제어를 제공하기 위해 단독으로 또는 조합하여 사용될 수 있다. 유익하게도, 실시예들은 개별 챔버 컴포넌트들을 조정하거나 수정하지 않고 시스템 제어기를 사용하여 수행될 수 있으며, 이에 따라 하나 이상의 기판들의 프로세싱 동안 쉽게 조정될 수 있는 프로세싱 레시피 파라미터를 제공할 수 있다.
[0001] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 부가적인 실시예들이 본 개시내용의 기본 범위로부터 벗어나지 않으면서 안출될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 플라즈마 프로세싱 시스템으로서,
    기판 지지 조립체 ― 상기 기판 지지 조립체는,
    기판 지지 표면;
    바이어스 전극; 및
    상기 바이어스 전극과 상기 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함함 ― ;
    상기 바이어스 전극에 커플링된 제1 파형 생성기 ― 상기 제1 파형 생성기는 상기 바이어스 전극에서 설정되는 제1 복수의 펄스 전압 파형들을 생성하도록 구성되고, 상기 제1 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 상기 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함함 ― ;
    상기 기판 지지 표면 위에 배치된 제1 전극;
    상기 제1 전극에 커플링된 제2 파형 생성기 ― 상기 제2 파형 생성기는 상기 제1 전극에서 설정되는 제2 복수의 펄스 전압 파형들을 생성하도록 구성되고, 상기 제2 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 상기 제1 스테이지의 전압 레벨보다 높은 전압 레벨을 갖는 제2 스테이지를 포함함 ― ; 및
    제어기를 포함하고, 상기 제어기는 프로세서에 의해 실행될 때 상기 제1 복수의 펄스 전압 파형들 및 상기 제2 복수의 펄스 전압 파형들의 생성을 동기화하여서,
    상기 제1 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제1 스테이지 및 상기 제2 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제1 스테이지는 시간적으로 적어도 부분적으로 오버랩하고, 그리고
    상기 제1 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제2 스테이지 및 상기 제2 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제2 스테이지는 시간적으로 적어도 부분적으로 오버랩하도록 구성되는 컴퓨터 구현 명령들을 포함하는 메모리를 포함하는,
    플라즈마 프로세싱 시스템.
  2. 제1 항에 있어서,
    상기 제1 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제1 스테이지의 시간의 지속기간 및 상기 제2 복수의 펄스 전압 파형들 내 상기 펄스 파형들의 제1 스테이지의 시간의 지속기간은 실질적으로 동일한,
    플라즈마 프로세싱 시스템.
  3. 제1 항에 있어서,
    상기 기판 지지 조립체는 상기 기판 지지 표면의 중심 및 상기 제1 전극의 중심으로부터 일정 거리에 배치된 제2 전극을 더 포함하는,
    플라즈마 프로세싱 시스템.
  4. 제3 항에 있어서,
    상기 제2 전극에 커플링된 제2 파형 생성기를 더 포함하고, 상기 제2 파형 생성기는 상기 제2 전극에서 설정되는 제3 복수의 펄스 전압 파형들을 생성하도록 구성되고, 상기 제3 복수의 펄스 전압 파형들의 펄스 전압 파형들 각각은 제1 스테이지 및 상기 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함하는,
    플라즈마 프로세싱 시스템.
  5. 제4 항에 있어서,
    상기 컴퓨터 구현 명령들은 추가로, 상기 제1 복수의 펄스 전압 파형들의 생성 및 상기 제3 복수의 펄스 전압 파형들의 생성을 동기화하도록 구성되는,
    플라즈마 프로세싱 시스템.
  6. 제1 항에 있어서,
    상기 바이어스 전극, 상기 제1 전극, 또는 상기 제2 전극에 전기적으로 커플링된 RF(radio frequency) 생성기를 더 포함하는,
    플라즈마 프로세싱 시스템.
  7. 제1 항에 있어서,
    상기 제1 전극은 상기 기판 지지 표면을 마주하는 표면을 갖고, 상기 표면은 상기 기판 지지 표면과 실질적으로 평행한,
    플라즈마 프로세싱 시스템.
  8. 제7 항에 있어서,
    상기 제1 전극에 전기적으로 커플링된 RF(radio frequency) 생성기를 더 포함하는,
    플라즈마 프로세싱 시스템.
  9. 제1 항에 있어서,
    상기 제1 복수의 펄스 전압 파형들 내 펄스 파형들 각각 및 상기 제2 복수의 펄스 전압 파형들 내 펄스 파형들 각각은 역으로 구성되는,
    플라즈마 프로세싱 시스템.
  10. 프로세싱 방법으로서,
    제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 ―
    상기 제1 펄스 전압 파형은,
    제1 스테이지; 및
    상기 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함함 ― ; 및
    제2 파형 생성기의 사용에 의해, 상기 기판 지지 조립체 위에 배치된 제1 전극의 표면에 제2 펄스 전압 파형을 설정하는 단계를 포함하고,
    상기 제2 펄스 전압 파형은,
    제1 스테이지; 및
    상기 제1 스테이지의 전압 레벨보다 높은 전압 레벨을 갖는 제2 스테이를 포함하고; 그리고
    상기 제1 펄스 전압 파형 및 상기 제2 펄스 전압 파형이 동기화되어서,
    상기 제1 펄스 전압 파형의 제1 스테이지 및 상기 제2 펄스 전압 파형의 제1 스테이지는 시간적으로 적어도 부분적으로 오버랩되고, 그리고
    상기 제1 펄스 전압 파형의 제2 스테이지 및 상기 제2 펄스 전압 파형의 제2 스테이지는 시간적으로 적어도 부분적으로 오버랩되는,
    프로세싱 방법.
  11. 제10 항에 있어서,
    상기 제1 펄스 전압 파형의 제1 스테이지의 시간의 지속기간 및 상기 제2 펄스 전압 파형의 제1 스테이지의 시간의 지속기간은 실질적으로 동일한,
    프로세싱 방법.
  12. 제10 항에 있어서,
    제3 파형 생성기의 사용에 의해, 상기 기판 지지 조립체에 배치된 제2 전극에서 제3 펄스 전압 파형을 설정하는 단계를 더 포함하고,
    상기 제3 펄스 전압 파형은,
    제1 스테이지; 및
    상기 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함하는,
    프로세싱 방법.
  13. 제10 항에 있어서,
    상기 제1 펄스 전압 파형의 제1 스테이지 및 제3 펄스 전압 파형의 제1 스테이지가 동시에 설정되고, 그리고
    상기 제1 펄스 전압 파형의 제2 스테이지 및 상기 제3 펄스 전압 파형의 제2 스테이지가 동시에 설정되는,
    프로세싱 방법.
  14. 제10 항에 있어서,
    상기 제1 펄스 전압 파형 및 상기 제2 펄스 전압 파형의 주파수는 약 1MHz 미만인,
    프로세싱 방법.
  15. 제10 항에 있어서,
    상기 기판 지지 조립체는,
    기판 지지 표면; 및
    상기 바이어스 전극과 상기 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함하는,
    프로세싱 방법.
  16. 제10 항에 있어서,
    상기 2 펄스 전압 파형의 제1 스테이지의 전압 레벨은 상기 제1 전극의 표면으로부터 2차 전자들을 생성하도록 구성되는,
    프로세싱 방법.
  17. 제16 항에 있어서,
    상기 제1 전극은 실리콘을 포함하는,
    프로세싱 방법.
  18. 제17 항에 있어서,
    상기 제2 펄스 전압 파형의 제1 스테이지의 전압 레벨은 이온들이 상기 제1 전극의 표면에 충격을 가하게 하고, 최대 3keV의 에너지들을 얻을 수 있는 2차 전자들을 생성하여 상기 기판 표면을 향해 고도 지향성이 되게 하도록 구성되는,
    프로세싱 방법.
  19. 프로세싱 방법으로서,
    제1 파형 생성기의 사용에 의해, 기판 지지 조립체에 배치된 바이어스 전극에서 제1 펄스 전압 파형을 설정하는 단계 ―
    상기 제1 펄스 전압 파형은,
    제1 스테이지; 및
    상기 제1 스테이지의 전압 레벨보다 낮은 전압 레벨을 갖는 제2 스테이지를 포함하고;
    상기 기판 지지 조립체는,
    기판 지지 표면;
    바이어스 전극;
    상기 바이어스 전극과 상기 기판 지지 표면 사이에 배치된 제1 유전체 층을 포함함 ― ; 및
    RF 파형 생성기의 사용에 의해, 상기 기판 지지 조립체 위에 배치된 제1 전극에서 RF 파형을 설정하는 단계를 포함하고,
    상기 RF 파형은 정현파 파형을 포함하고, 그리고
    상기 제1 펄스 전압 파형 및 상기 RF 파형은 동기화되어서,
    상기 RF 파형의 트로프(trough)는 상기 제1 펄스 전압 파형의 제1 스테이지가 상기 바이어스 전극에 설정되는 시간의 기간 동안 형성되고, 그리고
    상기 RF 파형의 피크는 상기 제1 펄스 전압 파형의 제2 스테이지가 상기 바이어스 전극에 설정되는 시간의 기간 동안 형성되는,
    프로세싱 방법.
  20. 제19 항에 있어서,
    상기 제1 펄스 전압 파형 및 상기 RF 파형은 약 1MHz 미만의 주파수를 갖는,
    프로세싱 방법.
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