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KR102767079B1 - 디스플레이 장치 - Google Patents

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KR102767079B1
KR102767079B1 KR1020200064612A KR20200064612A KR102767079B1 KR 102767079 B1 KR102767079 B1 KR 102767079B1 KR 1020200064612 A KR1020200064612 A KR 1020200064612A KR 20200064612 A KR20200064612 A KR 20200064612A KR 102767079 B1 KR102767079 B1 KR 102767079B1
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layer
electrode
display device
pixel electrode
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김성환
곽원규
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삼성디스플레이 주식회사
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Publication date
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Priority to US18/368,569 priority patent/US12167658B2/en
Priority to US18/937,149 priority patent/US20250063911A1/en
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Abstract

본 발명은 컴포넌트가 배치되는 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 장치를 위하여, 투과부가 위치한 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는, 기판; 상기 제1 영역 상에 배치되며 화소회로를 포함하는, 화소회로부; 상기 제1 영역 상에 배치되며 상기 화소회로와 전기적으로 연결되되, 상기 화소회로부와 중첩하는 제1 부분 및 상기 화소회로부와 중첩하지 않는 제2 부분을 갖는, 제1 화소전극; 및 상기 제2 부분에 대응하여 상기 기판과 상기 제1 화소전극 사이에 배치되는, 금속 패턴층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 컴포넌트가 배치되는 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 디스플레이 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
디스플레이 장치에 접목 또는 연계할 수 있는 기능을 증가하는 방법으로, 본 발명의 실시예는 표시 영역의 내측에 센서나 카메라 등의 컴포넌트가 배치될 수 있는 제1 영역을 구비한 디스플레이 장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 투과부가 위치한 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는, 기판; 상기 제1 영역 상에 배치되며 화소회로를 포함하는, 화소회로부; 상기 제1 영역 상에 배치되며 상기 화소회로와 전기적으로 연결되되, 상기 화소회로부와 중첩하는 제1 부분 및 상기 화소회로부와 중첩하지 않는 제2 부분을 갖는, 제1 화소전극; 및 상기 제2 부분에 대응하여 상기 기판과 상기 제1 화소전극 사이에 배치되는, 금속 패턴층을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 금속 패턴층에는 정전압이 인가될 수 있다.
본 실시예에 따르면, 상기 금속 패턴층에는 전압이 인가되지 않을 수 있다.
본 실시예에 따르면, 상기 금속 패턴층은 제1 방향을 따르는 복수의 슬릿패턴을 포함할 수 있다.
본 실시예에 따르면, 상기 화소회로는 박막트랜지스터 및 스토리지커패시터를 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부 중첩하는 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하고, 상기 스토리지 커패시터는 상기 게이트전극의 일부인 제1 전극 및 상기 제1 전극과 중첩하는 제2 전극을 포함하고, 상기 금속 패턴층은 상기 게이트전극, 상기 전극층 및 상기 제2 전극 중 적어도 하나의 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 금속 패턴층은 상기 전극층과 동일 물질을 포함하는 제1 금속층을 포함할 수 있다.
본 실시예에 따르면, 상기 디스플레이 장치는, 상기 전극층과 상기 제1 화소전극 사이에 개재되는 콘택메탈층을 더 포함하고, 상기 금속 패턴층은 상기 제1 금속층 상에 배치되어 상기 제1 금속층과 중첩되며, 상기 콘택메탈과 동일 물질을 포함하는 제2 금속층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제1 금속층은 복수의 제1 슬릿 패턴을 포함하고, 상기 제2 금속층은 복수의 제2 슬릿패턴을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 영역 상에 상기 제1 화소전극과 인접하여 배치된 제2 화소전극을 더 포함하고, 상기 제2 화소전극은 상기 화소회로부와 전부 중첩할 수 있다.
본 실시예에 따르면, 상기 제2 영역 상에 배치되는 제3 화소전극, 상기 제3 화소전극 상에 배치되는 제3 발광층 및 상기 제1 화소전극 상에 배치되는 제1 발광층을 더 포함하고, 상기 제1 발광층과 상기 제3 발광층은 동일 색을 발광하며, 상기 제1 화소전극의 면적은 상기 제3 화소전극의 면적 보다 클 수 있다.
본 실시예에 따르면, 상기 화소회로부를 덮으며 상면에 상기 제1 화소전극이 위치한 유기절연층을 더 포함하고, 상기 제1 화소전극의 상기 제1 부분과 상기 제2 부분이 위치한 상기 유기절연층의 상면은 평탄화할 수 있다.
본 실시예에 따르면, 상기 유기절연층은 상기 투과부에 대응하는 개구부를 가질 수 있다.
본 실시예에 따르면, 상기 제1 영역의 해상도는 상기 제2 영역의 해상도 보다 낮을 수 있다.
본 실시예에 따르면, 상기 제1 영역에 대응하여 상기 기판의 일측에 배치된 컴포넌트를 더 포함할 수 있다.
본 실시예에 따르면, 상기 컴포넌트는 촬상소자를 포함할 수 있다.
본 발명의 다른 관점에 따르면, 복수의 투과부들 및 복수의 화소그룹들이 위치한 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함한 디스플레이 장치에 있어서, 상기 복수의 화소그룹들 각각은, 복수의 화소회로들을 포함하는, 화소회로부; 상기 복수의 화소회로들에 각각 전기적으로 연결되되, 상기 화소회로부와 일부 중첩하는 복수의 제1 화소전극들 및 상기 화소회로부와 전부 중첩하는 복수의 제2 화소전극들; 및 상기 회소회로부에 인접 배치되어 상기 복수의 제1 화소전극들의 일부와 중첩하는, 복수의 단차 보상층들을 구비할 수 있다.
본 실시예에 따르면, 상기 복수의 단차 보상층들 각각은 상기 복수의 투과부들 중 일 투과부와 상기 회소회로부 사이에 위치할 수 있다.
본 실시예에 따르면, 상기 복수의 화소그룹들은 제1 방향 및 제2 방향으로 각각 연장된 제1 배선 및 제2 배선에 의해 서로 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 디스플레이 장치는, 상기 제2 영역에 위치한 복수의 제3 화소전극들을 더 포함하고, 상기 제1 화소전극을 포함하는 제1 화소 및 상기 제3 화소전극을 포함하는 제3 화소는 서로 동일 색을 발광하며, 상기 제1 화소전극의 면적은 상기 제3 화소전극의 면적보다 클 수 있다.
본 실시예에 따르면, 상기 복수의 제1 화소전극들은, 적색 발광용 화소전극, 녹색 발광용 화소전극 및 청색 발광용 화소전극을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 컴포넌트가 배치되는 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 간략하게 나타낸 단면도로서, 도 1의 A-A'선에 따른 단면에 대응할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 패널에 포함될 수 있는 메인 화소 및/또는 보조 화소의 등가회로도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 화소의 화소회로를 나타낸 배치도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 단면도로, 도 3의 B-B' 선을 따라 취한 단면에 대응한다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 평면도이다.
도 8 및 도 9는 도 7의 C-C' 선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시한 평면도들이다.
도 13은 도 11의 D-D'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 14는 도 13의 변형예이다.
도 15는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시한 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 제1 영역(CA), 이미지를 구현하는 제2 영역(DA)(이하, 표시영역)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 메인 화소(Pm)들에서 방출되는 빛을 이용하여 메인 이미지를 제공할 수 있다.
제1 영역(CA)은 제2 영역(DA, 이하 표시영역)에 의해 적어도 일부가 둘러싸일 수 있다. 제1 영역(CA)은 도 2를 참조하여 후술하는 바와 같이 그 하부에 적외선, 가시광선이나 음향 등을 이용하는 센서 및/또는 카메라와 같은 컴포넌트가 배치되는 컴포넌트 영역일 수 있다. 제1 영역(CA)은 컴포넌트로부터 외부로 출력되거나 외부로부터 컴포넌트를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과부(TA)를 포함할 수 있다. 본 발명의 일 실시예로, 제1 영역(CA)을 통해 적외선이 투과하는 경우, 광 투과율은 약 10% 이상, 보다 바람직하게 20% 이상이거나, 25% 이상이거나, 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
본 실시예에서, 제1 영역(CA)에는 복수의 보조 화소(Pa)들이 배치될 수 있으며, 상기 복수의 보조 화소(Pa)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 제1 영역(CA)에서 제공되는 이미지는 보조 이미지로 표시영역(DA)에서 제공하는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 제1 영역(CA)은 빛 또는/및 음향이 투과할 수 있는 투과부(TA)를 구비하는 바, 단위 면적 당 배치될 수 있는 보조 화소(Pa)들의 수가 표시영역(DA)에 단위 면적 당 배치되는 메인 화소(Pm)들의 수에 비해 적을 수 있다.
제1 영역(CA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있으며, 일 실시예로서 도 1은 제1 영역(CA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 나타낸다. 다른 실시예로, 제1 영역(CA)이 표시영역(DA)에 의해 일부 둘러싸인 경우, 표시영역(DA)의 일측은 노치(notch) 형상을 가질 수 있다.
제1 영역(CA)은 단수 또는 복수로 구비될 수 있다. 일 실시예로서 도 1은 제1 영역(CA)이 표시영역(DA) 내에 1개 구비된 경우를 도시한다. 다른 실시예로, 제1 영역(CA)은 표시영역(DA) 내에 2개 이상 구비될 수 있다.
제3 영역(PA)은 표시영역(DA)을 외곽에서 둘러싸도록 구비되며, 화소가 배치되지 않은 비표시영역일 수 있다. 제3 영역(PA)에는 후술한 도 2와 같이 구동회로들이 위치할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum Dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소(display element)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
한편, 도 1에서는 제1 영역(CA)이 사각형인 표시영역(DA)의 일측(상측 중앙)에 배치된 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있으며, 제1 영역(CA)의 위치 및 개수도 다양하게 변경될 수 있음은 물론이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 간략하게 나타낸 단면도로서, 도 1의 A-A'선에 따른 단면에 대응할 수 있다.
도 2를 참조하면, 디스플레이 장치(1)는 표시요소를 포함하는 디스플레이 패널(10) 및 제1 영역(CA)에 대응하는 컴포넌트(20)를 포함할 수 있다.
디스플레이 패널(10)은 기판(100), 기판(100) 상에 배치된 표시요소층(200), 상기 표시요소층(200)을 밀봉하는 밀봉부재로써 박막봉지층(300)을 포함할 수 있다. 또한, 디스플레이 패널(10)은 기판(100)에 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 예컨대, 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 폴더블, 롤러블 및/또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
표시요소층(200)은 박막트랜지스터(TFT)를 포함하는 회로층, 표시요소로서 유기발광다이오드(OLED) 및 절연층들(ML, 111)을 포함할 수 있다.
표시영역(DA)에는 박막트랜지스터(TFT) 및 이와 연결된 유기발광다이오드(Organic Light-Emitting Diode, OLED)를 포함하는 메인 화소(Pm)가 배치될 수 있다.
제1 영역(CA)에는 박막트랜지스터(TFT) 및 이와 연결된 유기발광다이오드(OLED)를 포함하는 보조 화소(Pa)가 배치될 있다. 제1 영역(CA)에서 보조 화소(Pa)는 복수의 보조 화소(Pa)들이 각각 그룹을 이뤄 일 화소그룹(PG)으로 정의될 수 있다. 도 2에서는 화소그룹(PG)에 각각 하나의 보조 화소(Pa)가 포함된 것을 도시하나, 화소그룹(PG) 각각에는 복수의 보조 화소(Pa)들이 포함될 수 있음은 물론이다. 화소그룹(PG) 주변에는 보조 화소(Pa)와 연결된 배선(CL)들이 위치할 수 있다. 배선(CL)들은 도 3 내지 도 4b에서 후술할, 데이터선(DL), 구동전압선(PL), 스캔선(SL), 발광제어선(EL), 이전 스캔선(SL-1) 및 초기화전압선(VL) 중 적어도 어느 하나일 수 있다.
제1 영역(CA)의 화소그룹(PG) 사이에는 표시요소가 배치되지 않는 투과부(TA)가 위치할 수 있다. 투과부(TA)는 컴포넌트(20)로부터 방출되는 빛/신호 나 컴포넌트(20)로 입사되는 빛/신호가 투과(tansmission)되는 영역일 수 있다.
투과부(TA)에 대응하는 절연층(IL)의 일부 또는 전부는 제거될 수 있다. 도 1은 투과부(TA)에 대응하는 절연층(IL)의 전부가 제거된 구조를 도시하고 있다. 실질적으로 절연층(IL)은 다층 구조로 형성되며, 투과부(TA)에 대응하여 다층 구조의 일부 또는 전부가 제거될 수 있다. 이와 같이 투과부(TA)에 대응한 절연층(IL)을 제거함으로써 투과부(TA)의 광 투과율을 향상시킬 수 있다.
컴포넌트(20)는 제1 영역(CA)에 위치할 수 있다. 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트(20)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커이거나, 촬상소자를 포함하는 카메라 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다. 제1 영역(CA)에 배치된 컴포넌트(20)의 수는 복수로 구비될 수 있다.
제1 영역(CA)에는 차단층(BML)이 배치될 수 있다. 차단층(BML)은 각 화소그룹(PG)들에 대응하여 배치될 수 있다. 차단층(BML)은 외부 광, 예컨대 컴포넌트(20)로부터 출사되는 광이 화소그룹(PG)에 도달하는 것을 방지할 수 있다. 또한, 차단층(BML)을 통해 외부 광이 배선(CL)들 사이를 통과하면서 발생하는 빛의 반사나 회절을 방지할 수 있어, 제1 영역(CA)에서의 이미지 왜곡(예, Flare, Haze)을 방지할 수 있다.
일 실시예로, 차단층(BML)에는 정전압 또는 신호가 인가되어, 정전기 방전에 의한 화소회로의 손상을 방지할 수 있다. 다른 실시예로, 서로 다른 화소그룹(PG)에 대응하여 배치된 차단층(BML)들은 서로 다른 전압을 제공받을 수 있다.
박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 2는 제1 및 제2 무기봉지층(310, 330)과 이들 사이의 유기봉지층(320)을 도시한다.
제1 및 제2 무기봉지층(310, 330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
하부보호필름(175)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(175)는 제1 영역(CA)에 대응하는 개구(175OP)를 구비할 수 있다. 하부보호필름(175)에 개구(175OP)를 구비함으로써, 제1 영역(CA)의 광 투과율을 향상시킬 수 있다. 하부보호필름(175)는 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
제1 영역(CA)의 면적은 컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 하부보호필름(175)에 구비된 개구(175OP)의 면적은 상기 제1 영역(CA)의 면적과 일치하지 않을 수 있다. 예컨대, 개구(175OP)의 면적은 센서영역(SA)의 면적에 비해 작게 구비될 수 있다.
도시되지는 않았으나, 디스플레이 패널(10) 상에는 터치입력을 감지하는 입력감지부재, 편광자(polarizer)와 지연자(retarder) 또는 컬러필터와 블랙매트릭스를 포함하는 반사 방지부재, 및 투명한 윈도우와 같은 구성요소가 더 배치될 수 있다.
한편, 본 실시예에서 표시요소층(200)을 밀봉하는 봉지부재로 박막봉지층(300)을 이용한 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 표시요소층(200)을 밀봉하는 부재로써, 실런트 또는 프릿에 의해서 기판(100)과 합착되는 밀봉기판을 이용할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 디스플레이 패널(10)은 표시영역(DA)에 배치되며, 복수의 메인 화소(Pm)들을 포함한다. 메인 화소(Pm)들은 각각 유기발광다이오드와 같은 표시요소를 포함할 수 있다. 각 메인 화소(Pm)는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 메인 화소(Pm)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소로 이해할 수 있다. 표시영역(DA)은 앞서 도 2를 참조하여 설명한 봉지부재로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
제1 영역(CA)은 표시영역(DA)의 내측에 배치될 수 있으며, 제1 영역(CA)에는 보조 화소(Pa)가 배치된다. 보조 화소(Pa)는 각각 유기발광다이오드와 같은 표시요소를 포함할 수 있다. 각 보조 화소(Pa)는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 보조 화소(Pa)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소로 이해할 수 있다. 이러한 보조 화소(Pa)은 복수 개 구비되어 화소그룹(PG)을 이룰 수 있다.
한편, 제1 영역(CA)은 투과부(TA)를 구비하고 있는 바, 제1 영역(CA)의 해상도는 표시영역(DA) 보다 작을 수 있다. 예컨대, 제1 영역(CA)의 해상도는 표시영역(DA)의 약 1/2 이거나, 약 1/4 이거나, 약 1/8일 수 있다. 일부 실시예에서, 표시영역(DA)의 해상도는 400ppi 이상이고, 제1 영역(CA)의 해상도는 약 200ppi이거나, 약 100ppi이거나, 약 50ppi 일 수 있다.
일 실시예에서, 하나의 메인 화소(Pm)와 하나의 보조 화소(Pa)는 동일한 화소 회로를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 메인 화소(Pm)에 포함되는 화소 회로와 보조 화소(Pa)에 포함되는 화소 회로는 서로 다를 수 있음은 물론이다. 이하에서는 메인 화소(Pm)와 보조 화소(Pa)가 동일한 화소회로를 포함하는 것을 전제로, 메인 화소(Pm)를 중심으로 디스플레이 패널(10)의 회로 배치를 설명한다.
각 화소들(Pm, Pa)는 비표시영역인 제3 영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 제3 영역(PA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120), 발광제어 구동회로(130), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소들(Pm, Pa)에 스캔 신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소들(Pm)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(120)는 생략될 수 있다.
발광제어 구동회로(130)는 제1 스캔 구동회로(110) 측에 배치되며, 발광 제어선(EL)을 통해 각 화소에 발광 제어 신호를 제공할 수 있다. 도 3에서는 발광제어 구동회로(130)가 표시영역(DA)의 일측에만 배치된 것을 도시하나, 발광제어 구동회로(130)는 제1 및 제2 스캔 구동회로(110, 120)와 마찬가지로 표시영역(DA)의 양측에 배치될 수도 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(110, 120)에 각각 전달될 수 있다. 제어부는 제1 및 제2 전원전달배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원전압(ELVDD, ELVSS, 후술할 도 4a, 4b 참조)을 제공할 수 있다. 제1 전원전압(ELVDD, 또는 구동전압)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소들(Pm, Pa)에 제공되고, 제2 전원전압(ELVSS, 또는 공통전압)은 제2 전원공급배선(170)과 연결된 각 화소들(Pm, Pa)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소들(Pm, Pa)에 제공될 수 있다. 도 3은 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 제1 방향(x방향)을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 패널에 포함될 수 있는 메인 화소 및/또는 보조 화소의 등가회로도들이다.
도 4a를 참조하면, 각 화소들(Pm, Pa)은 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst, storage capacitor)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 4a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 4b에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다.
도 4b를 참조하면, 각 화소들(Pm, Pa)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터는 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
도 4b에서는 각 화소들(Pm, Pa)가 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호선(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(T1, driving TFT), 스위칭 박막트랜지스터(T2, switching TFT), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 메인 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔선(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 메인 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 4b에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동전압선(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 제2 전원전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4b에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
본 실시예에 있어서, 메인 화소(Pm)와 보조 화소(Pa)는 동일한 화소 회로(PC)를 구비할 수 있다. 그러나, 이에 한정되지 않는다. 메인 화소(Pm)와 보조 화소(Pa)는 서로 다른 구조의 화소 회로(PC)를 구비할 수도 있다. 예컨대, 메인 화소(Pm)는 도 4b의 화소 회로를 채용하고, 보조 화소(Pa)는 도 4a의 화소 회로를 채용할 수 있는 등 다양한 변형이 가능하다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 화소의 화소회로를 나타낸 배치도이다.
도 5를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것일 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔선(SL), 이전 스캔선(SL-1), 발광제어선(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 제1 방향(x방향)을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔선(SL-1)은 제1 방향(x방향)을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
발광제어선(EL)은 제1 방향(x방향)을 따라 연장된다. 발광제어선(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광제어선(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔선(SL), 이전 스캔선(SL-1), 발광제어선(EL) 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압선(HL)이 배치될 수 있다.
전극전압선(HL)은 데이터선(DL) 및 구동전압선(PL)과 교차하도록 제1 방향(x방향)을 따라 연장될 수 있다. 전극전압선(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)이 되고 전극전압선(HL)의 일부는 스토리지 커패시터(Cst)의 제2 전극(Cst2)이 될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동전압선(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압선(HL)은 전극전압선(HL) 상에 배치된 구동전압선(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압선(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압선(HL)은 +5V의 정전압을 가질 수 있다. 전극전압선(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압선(PL)은 제2 방향(y방향)을 따라 연장되고, 구동전압선(PL)과 전기적으로 연결된 전극전압선(HL)은 제2 방향(y방향)에 교차하는 제1 방향(x방향)을 따라 연장되므로, 표시영역에서 복수의 구동전압선(PL)들과 전극전압선(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압선(HL) 상에는 절연층(들)을 사이에 두고 데이터선(DL), 구동전압선(PL), 초기화연결선(1173) 및 노드연결선(1174)이 배치될 수 있다.
데이터선(DL)은 제2 방향(y방향)으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터선(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압선(PL)은 제2 방향(y방향)으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압선(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압선(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터선(DL), 구동전압선(PL), 초기화연결선(1173) 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압선(VL)이 배치될 수 있다.
초기화전압선(VL)은 제1 방향(x방향)으로 연장된다. 초기화전압선(VL)은 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압선(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압선(VL)은 유기발광다이오드(OLED, 도 6)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(1183)을 통해 콘택메탈층(CM)에 접속되고, 콘택메탈층(CM)은 콘택홀(1163)을 통해 전극층(1175)에 접속되며, 전극층(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 5에서는 초기화전압선(VL)이 화소전극(210)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압선(VL)은 전극전압선(HL)과 동일한 층 상에 배치될 수 있다.
상술한 것과 같이 도 5에 도시된 회로 배치도는 예시일 뿐, 본 발명의 화소들(Pm, Pa)의 회로 배치는 도 4a 또는 도 4b의 등가회로도를 만족하는 것이라면 다양하게 변형 가능함은 물론이다.
도 6은 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 단면도이다. 도 6은 도 3의 B-B'선을 따라 취한 단면에 대응한다.
도 6을 참조하면, 제1 영역(CA)에는 보조 화소(Pa)(이하, 화소) 및 투과부(TA)가 배치된다. 이하에서는 제1 영역(CA)의 단면 구조를 중심으로 화소(Pa)의 적층 구조를 함께 설명한다.
화소(Pa)는 박막트랜지스터(TFT), 스토리지 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함할 수 있다. 투과부(TA)는 투과율 확보를 위해 일부 절연층들이 제거된 투과홀(TAH)을 구비할 수 있다.
한편, 도 6의 박막트랜지스터(TFT)는 전술한 도 4a 또는 도 4b에 도시된 박막트랜지스터들 중 하나일 수 있다. 일 실시예로, 도 6의 박막트랜지스터(TFT)는 도 4b 및 도 5의 구동 박막트랜지스터(T1)에 대응될 수 있다.
화소(Pa)의 박막트랜지스터(TFT) 하부에는, 박막트랜지스터(TFT)와 중첩되도록 차단층(BML)이 배치될 수 있다. 한편, 도 6과는 달리 박막트랜지스터(TFT)와 중첩되도록 배치된 차단층(BML)은 생략될 수도 있다. 차단층(BML)은 도 6과 같이 기판(100) 상에 바로 배치될 수도 있고, 기판(100) 상에 배리어층이 형성된 후, 배리어층 상에 차단층(BML)이 배치될 수도 있다.
기판(100)은 고분자 수지를 포함할 수 있다. 기판(100)은 유기물을 포함하는 적어도 하나의 베이스층 및 적어도 하나의 무기층을 포함할 수 있다. 도시되지는 않았으나 일 실시예로, 기판(100)은 순차적으로 적층된 제1 베이스층, 제1 무기층, 제2 베이스층 및 제2 무기층을 포함할 수 있다. 제1 및 제2 베이스층은 각각 고분자 수지를 포함할 수 있으며, 제1 및 제2 무기층은 각각, 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘나이트라이드(SiNX) 및/또는 실리콘옥사이드(SiOX)와 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
차단층(BML)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 다른 실시예로, 차단층(BML)은 기판(100)을 형성하는 복수의 층들 사이에 배치될 수 있다. 예를 들어, 상기 제2 베이스층과 제2 무기층 사이에 배치될 수 있다. 또 다른 실시예로, 제1 영역(CA)에서 차단층(BML)은 복수 개 구비될 수 있고, 복수의 차단층(BML)들 중 일부는 서로 다른 층에 배치될 수 있다.
차단층(BML)은 화소(Pa)의 하부에 배치되어, 화소(Pa)에 배치된 박막트랜지스터(TFT)를 손상되는 것을 방지하거나, 그 특성이 열화되는 것을 방지할 수 있다.
한편, 차단층(BML)은 다른 층에 배치된 배선(CL)과 컨택홀을 통해 연결될 수 있다. 차단층(BML)은 배선(CL)으로부터 정전압 또는 신호를 제공받을 수 있다. 예컨대, 차단층(BML)은 구동전압(ELVDD) 또는 스캔 신호를 제공받을 수 있다. 차단층(BML)은 정전압 또는 신호를 제공받음에 따라 정전기 방전이 발생될 확률을 현저히 줄일 수 있다. 다른 실시예로, 차단층(BML) 모두 전기 신호를 인가 받지 않을 수 있다. 또한, 차단층(BML)이 복수 개로 구비되는 경우, 복수의 차단층(BML)들 중 적어도 어느 하나는 전기적으로 플로팅되고, 나머지는 전기적 신호를 인가 받을 수 있는 등 다양한 변형이 가능하다.
차단층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 차단층(BML)은 전술한 물질의 단일층 또는 다층일 수 있다.
버퍼층(111) 상부에는 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(A), 게이트전극(G1), 전극층인 소스전극(S1) 및 드레인전극(D1)을 포함한다. 박막트랜지스터(TFT)는 유기발광다이오드(OLED)와 연결되어 유기발광다이오드(OLED)를 구동할 수 있다.
반도체층(A)은 버퍼층(111) 상에 배치되며, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 반도체층(A)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다 반도체층(A)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(A)은 버퍼층(111)을 사이에 두고 차단층(BML)과 중첩할 수 있다. 일 실시예로서, 반도체층(A)의 폭은 차단층(BML)의 폭 보다 작게 형성될 수 있으며, 따라서 기판(100)에 수직한 방향에서 사영하였을 때 반도체층(A)은 전체적으로 차단층(BML)과 중첩할 수 있다. 또한 일 실시예로, 차단층(BML)은 복수의 화소(Pa)들이 모여 형성된 화소그룹(Pa)에 대응하도록 구비될 수 있으며, 이 경우 복수의 반도체층(A)들은 차단층(BML)과 중첩할 수 있다.
반도체층(A)을 덮도록 제1 게이트절연층(112)이 구비될 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1 게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 게이트절연층(112) 상부에는 반도체층(A)과 각각 중첩되도록 게이트전극(G1)이 배치된다. 게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1)은 몰리브덴(Mo)을 포함하는 단층일 수 있다.
제2 게이트절연층(113)은 게이트전극(G1)을 덮도록 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2 게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2 게이트절연층(113) 상부에는 스토리지 커패시터(Cst)의 제2 전극(Cst2) 이 배치될 수 있다. 본 실시예에 따른 화소회로(PC)에서 제2 전극(Cst2)은 그 아래의 게이트전극(G1)과 중첩할 수 있다. 제2 게이트절연층(113)을 사이에 두고 중첩하는 게이트전극(G1) 및 제2 전극(Cst2)은 스토리지 커패시터(Cst)를 구성할 수 있다. 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)일 수 있다.
제2 전극(Cst2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(115)은 제2 전극(Cst2)을 덮도록 형성될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 게이트절연층(112), 제2 게이트절연층(113) 및 층간절연층(115)을 통칭하여 무기절연층(IL)이라 할 때, 무기절연층(IL)은 투과부(TA)에 대응하는 제1 홀(H1)을 구비할 수 있다. 제1 홀(H1)은 버퍼층(111) 또는 기판(100)의 상면을 노출하도록 형성될 수 있다. 제1 홀(H1)은 투과부(TA)에 대응되도록 형성된 제1 게이트절연층(112), 제2 게이트절연층(113) 및 층간절연층(115)의 개구들이 중첩되어 형성될 수 있다. 상기 개구들은 별도의 공정을 통해서 각각 형성되거나 동일한 공정을 통해서 동시에 형성될 수 있다. 상기 개구들이 별도의 공정으로 형성되는 경우, 제1 홀(H1)의 내측면에는 단차가 형성될 수도 있다.
다른 실시예로, 무기절연층(IL)은 버퍼층(111)을 노출하는 제1 홀(H1)이 아닌 그루브(groove)를 구비할 수도 있다.
다른 실시예로, 무기절연층(IL)은 투과부(TA)에 대응한 제1 홀(H1)을 구비하지 않을 수 있다. 무기절연층(IL)은 대체로 우수한 광 투과율을 갖는 무기 절연 물질을 포함하는바, 투과부(TA)에 대응하는 홀을 구비하지 않더라도 컴포넌트(20, 도 2 참조)가 송/수신할 수 있는 광의 투과율을 구현할 수 있다.
전극층으로 이해되는 소스전극(S1) 및 드레인전극(D1)은 층간절연층(115) 상에 배치된다. 소스전극(S1) 및 드레인전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1)과 드레인전극(D1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(S1)과 드레인전극(D1)를 덮도록 제1 유기절연층(117)이 배치될 수 있다. 제1 유기절연층(117)은 그 상부에 배치되는 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
제1 유기절연층(117) 상에는 제2 유기절연층(118)이 배치될 수 있다. 제1 유기절연층(117)과 제2 유기절연층(118) 사이에는 콘택메탈층(CM)이 배치될 수 있다. 콘택메탈층(CM)은 각각 제1 유기절연층(117)과 제2 유기절연층(118)에 형성된 콘택홀을 통해 드레인전극(D1)과 화소전극(210)을 전기적으로 접속시킬 수 있다.
제1 및 제2 유기절연층(117, 118)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제1 및 제2 유기절연층(117, 118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 및 제2 유기절연층(117, 118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 및 제2 유기절연층(117, 118)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
한편, 도 6에서는 제1 및 제2 유기절연층(117, 118)이 구비된 실시예를 도시하나, 다른 실시예로 도 8과 같이 단층의 유기절연층(117')을 구비할 수도 있다.
제1 및 제2 유기절연층(117, 118)은 투과부(TA)에 대응하여 제2 홀(H2)을 구비할 수 있다. 제2 홀(H2)은 상기 제1 홀(H1)과 중첩되어 배치될 수 있다. 도 6에서는 제2 홀(H2)이 제1 홀(H1) 보다 크게 형성된 것을 도시하나, 제1 및 제2 유기절연층(117, 118)은 무기절연층(IL)의 제1 홀(H1)의 가장자리를 덮도록 구비되어, 제2 홀(H2)의 폭이 제1 홀(H1)의 폭보다 작게 구비될 수도 있다.
제2 유기절연층(118) 상의 화소전극(210)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 예를 들어, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
화소정의막(119)은 화소전극(210) 각각의 가장자리를 커버할 수 있다. 화소정의막(119)은 화소전극(210) 각각에 중첩하며, 화소의 발광영역을 정의하는 개구(OP)를 포함한다. 상기 개구(OP)는 화소(Pa)에서 발광영역으로 정의될 수 있다. 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(223)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(119)은 투과부(TA)에 대응하는 제3 홀(H3)을 가질 수 있다. 제3 홀(H3)은 제1 홀(H1) 및 제2 홀(H2)과 중첩할 수 있다. 제1 내지 제3 홀(H1, H2, H3)이 형성됨에 따라, 투과부(TA)의 광 투과율이 향상될 수 있다. 제1 내지 제3 홀(H1, H2, H3)의 내측벽에는 후술할 대향전극(223)이 배치될 수 있다.
화소정의막(119)을 덮도록 제1 기능층(220a)이 배치된다. 제1 기능층(220a)은 단층 또는 다층일 수 있다. 제1 기능층(220a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 또는, 제1 기능층(220a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 제1 기능층(220a)은 제1 영역(CA)과 표시영역(DA)에 포함된 화소(Pa)들에 공통으로 대응되도록 일체로 형성될 수 있다.
제1 기능층(220a) 상에는 화소전극(210)에 각각 대응되도록 형성된 발광층(220b)이 배치된다. 발광층(220b)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
발광층(220b) 상부에는 제2 기능층(220c)이 형성될 수 있다. 제2 기능층(220c)은 단층 또는 다층일 수 있다. 제2 기능층(220c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1 기능층(220a) 및 제2 기능층(220c)은 제1 영역(CA)과 표시영역(DA)에 포함된 화소들(Pm, Pa, 도 2 참조)에 공통으로 대응되도록 일체로 형성될 수 있다. 다른 실시예로, 제1 기능층(220a) 및/또는 제2 기능층(220c)은 생략될 수도 있다.
제2 기능층(220c) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(230)은 제1 영역(CA)과 표시영역(DA) 상에서 일체로 구비될 수 있다.
표시영역(DA)에 형성된 화소전극(210), 대향전극(230) 및 이들 사이에 개재된 층들은 유기발광다이오드(OLED)를 이룰 수 있다.
대향전극(230) 상에는 캡핑층(250)이 형성될 수 있다. 캡핑층(250)은 예컨대, LiF를 포함할 수 있다. 또는, 캡핑층(250)은 실리콘나이트라이드와 같은 무기 절연물을 포함하거나, 및/또는 유기 절연물을 포함할 수 있다. 일 실시예에서, 캡핑층(250)은 생략될 수 있다.
한편, 제1 기능층(220a), 제2 기능층(220c), 대향전극(230) 및 캡핑층(250)은 투과부(TA)에 대응하는 투과홀(TAH)을 구비할 수 있다. 즉, 제1 기능층(220a), 제2 기능층(220c), 대향전극(230) 및 캡핑층(250) 각각이 투과부(TA)에 대응하는 개구들을 가질 수 있다. 일 실시예로, 투과홀(TAH)을 형성하는 개구들의 폭은 실질적으로 동일할 수 있다. 예컨대, 대향전극(230)의 개구의 폭은 투과홀(TAH)의 폭과 실질적으로 동일할 수 있다.
이러한 투과홀(TAH)이 투과부(TA)에 대응한다는 것은, 투과홀(TAH)이 투과부(TA)와 중첩하는 것으로 이해될 수 있다. 이때, 투과홀(TAH)의 면적은 무기절연층(IL)에 형성된 제1 홀(H1)의 면적보다 작게 구비될 수 있다. 이를 위해, 도 6에서는 투과홀(TAH)의 폭(Wt)이 제1 홀(H1)의 폭(W1)보다 작은 것으로 도시하고 있다. 여기서, 투과홀(TAH)의 면적 및 제1 홀(H1)의 면적은 가장 좁은 면적의 개구의 면적으로 정의될 수 있다.
투과홀(TAH)이 구비됨에 따라, 투과부(TA)에서 대향전극(230)의 일부가 제거되고, 이를 통해 투과부(TA)에서의 광 투과율이 현저히 증가될 수 있다. 투과부(TA)에 위치한 대향전극(230)은 투과부(TA)에 대응하는 일부 영역을 레이저리프트오프(laser lift off)를 통해 제거하여 형성할 수도 있고, FMM 마스크 패터닝을 통해 형성할 수도 있다. 이하 본 실시예에서는 FMM 마스크 패터닝을 통해 제1 영역(CA) 상에 대향전극(230)을 형성하는 것을 전제로 한다.
유기발광다이오드(OLED)와 박막봉지층(300)에 의해서 밀봉될 수 있다. 박막봉지층(300)은 캡핑층(250) 상에 배치될 수 있다. 박막봉지층(300)은 외부의 수분이나 이물질이 유기발광다이오드(OLED)로 침투하는 것을 방지할 수 있다.
박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있으며, 이와 관련하여 도 6에서는 박막봉지층(300)이 제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)이 적층된 구조를 도시한다. 다른 실시예에서 유기봉지층의 개수와 무기봉지층의 개수 및 적층 순서는 변경될 수 있다.
제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)은 표시영역(DA) 및 컴포넌트영역(CA)을 커버하도록 일체로 형성될 수 있다. 이에 따라, 제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)은 투과홀(TAH) 내부에 배치될 수 있다.
다른 실시예에서, 유기봉지층(320)은 표시영역(DA) 및 제1 영역(CA)을 커버하도록 일체로 형성되되, 투과부(TA)에는 존재하지 않을 수 있다. 다시 말해, 유기봉지층(320)은 투과부(TA)에 대응하는 개구를 포함할 수 있다. 이 경우, 제1 무기봉지층(310) 및 제2 무기봉지층(330)은 투과홀(TAH) 내부에서 서로 접촉할 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 평면도이고, 도 8 및 도 9는 도 7의 C-C' 선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 7은 제1 영역(CA)의 일부로서, 일 화소그룹(PG)와 그 주변에 배치된 투과부(TA)를 도시한다. 화소그룹(PG)은 투과부(TA)들로 둘러싸일 수 있으며, 제1 방향(x방향) 및 제2 방향(y방향)을 따라 배치된 제1 배선(CL1) 및 제2 배선(CL2)을 통해 인접한 화소그룹과 전기적으로 연결되며, 구동에 필요한 신호를 전달 받을 수 있다. 도 7에서는 각각 하나의 제1 배선(CL1) 및 제2 배선(CL2)을 도시하나, 실질적으로 제1 배선(CL1) 및 제2 배선(CL2)은 복수 개일 수 있다. 제1 방향(x방향)을 따라 배치된 제1 배선(CL1)은 전술한 스캔선(SL), 이전 스캔선(SL-1), 발광제어선(EL), 초기화전압선(VL) 및 전극전압선(HL) 중 적어도 하나일 수 있다. 제2 방향(y방향)을 따라 배치된 제2 배선(CL2)은 전술한 데이터선(DL) 및 구동전압선(PL) 중 적어도 하나일 수 있다.
도 7을 참조하면, 화소그룹(PG)은 복수의 화소들(Pa-R, Pa-G, Pa-B)을 포함한다. 복수의 화소들(Pa-R, Pa-G, Pa-B) 각각은 전술한 도 1 내지 도 6에 도시된 보조 화소(Pa)를 의미한다. 복수의 화소들(Pa-R, Pa-G, Pa-B)은 제1 색 발광 화소(Pa-R), 제2 색 발광 화소(Pa-G), 제3 색 발광 화소(Pa-B)를 포함할 수 있다. 예컨대, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 일 실시예로, 동일 면적의 화소그룹(PG) 내에서 제2 색 발광 화소(Pa-G)의 개수는 제1 색 발광 화소(Pa-R) 및 제3 색 발광 화소(Pa-B)의 개수에 비해 더 많을 수 있다.
복수의 화소들(Pa-R, Pa-G, Pa-B)은 펜타일(Pentile) 구조, 스트라이프(stripe) 구조, 매트릭스(matrix) 구조 등으로 배치될 수 있다. 일 실시예로, 도 7은 복수의 화소들(Pa-R, Pa-G, Pa-B)은 다이아몬드형 펜타일(Pentile) 구조로 배치된 것을 도시한다.
화소그룹(PG)은 복수의 화소회로(PC)들을 포함하는 화소회로부(PCU)와 화소회로부(PCU) 상에 각각 배치된 복수의 화소전극들(210-R, 210-G, 210-B)을 포함할 수 있다. 하나의 화소전극은 하나의 화소회로에 전기적으로 연결되므로, 복수의 화소전극들(210-R, 210-G, 210-B)의 개수는 복수의 화소회로(PC)의 개수와 동일할 수 있다. 복수의 화소전극들(210-R, 210-G, 210-B)은 적색 발광용 화소전극(210-R), 녹색 발광용 화소전극(210-G) 및 청색 발광용 화소전극(210-B)을 포함할 수 있다.
화소그룹(PG)은 화소회로부(PCU)와 일부만 중첩하는 제1 화소전극(210a)을 포함한다. 이하에서, "제1 화소전극(210a)"이라 함은 화소회로부(PCU)와 일부 중첩하는 제1 부분(210a1) 및 화소회로부(PCU)와 중첩하지 않는 제2 부분(210a2)을 갖는 "화소전극"을 의미하는 것으로 정의한다. 화소그룹(PG)에 있어서, 제1 화소전극(210a)은 상술한 복수의 화소전극들(210-R, 210-G, 210-B) 중 적어도 하나일 수 있다.
또한, 화소그룹(PG)은 도 7에 도시된 것과 같이, 제1 화소전극(210a) 이외에 제2 화소전극(210b)을 더 포함할 수 있다. 이하에서, "제2 화소전극(210b)"이라 함은 화소회로부(PCU)와 전부 중첩하는 "화소전극"을 의미하는 것으로 정의한다. 화소그룹(PG)에 있어서, "제2 화소전극(210b)"은 상술한 복수의 화소전극들(210-R, 210-G, 210-B) 중 적어도 하나일 수 있다.
본 실시예에서, 제1 화소전극(210a)의 제2 부분(210a2)의 하부에는 금속 패턴층(MP)(즉, 단차 보상층)이 배치된다. 이하에서는 도 7 및 도 8을 함께 참조하여 금속 패턴층(MP)에 대해 자세히 설명한다.
도 8을 참조하면, 화소회로부(PCU)는 도 8에 도시된 것과 같이 복수의 도전층들과 이들 사이에 개재된 절연층들의 적층구조로 형성된다. 화소회로부(PCU)의 박막트랜지스터(TFT)들과 기판(100) 사이에는 차단층(BML)이 전체적으로 배치될 수 있다.
제1 화소전극(210a)의 제1 부분(210a1)은 화소회로부(PCU)와 중첩하고, 제1 화소전극(210a)의 제2 부분(210a2)은 금속 패턴층(MP)과 중첩할 수 있다.
비교예로, 금속 패턴층(MP)이 구비되지 않는 경우, 화소회로부와 중첩되는 제1 부분과 접촉하는 평탄화층의 상면과, 화소회로부와 중첩되지 않는 제2 부분과 접촉하는 평탄화층의 상면에는 단차가 발생하게 된다. 다시 말해, 화소회로부와 중첩하는 평탄화층의 상면이 화소회로부와 중첩되지 않는 평탄화층의 상면 보다 높게 형성된다. 이와 같이 화소회로부와의 중첩 유무에 따라 평탄화층의 상면에 단차가 발생하게 되면, 평탄화층 상에 배치되는 화소전극에도 부분적으로 단차가 발생하게 되고, 이는 색좌표 불량 즉, 와드(WAD, white angle difference) 불량 등으로 발현되어 화소의 발광 균일도를 저하시키는 문제점으로 나타난다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는 제1 영역(CA)에 배치되는 제1 화소전극(210a)의 일부에 중첩하는 금속 패턴층(MP)을 구비하여 유기절연층(117')의 단차를 보상함으로써, 제1 화소전극(210a)이 배치되는 유기절연층(117')의 상면을 평탄화하여 화소의 발광 균일도를 용이하게 개선할 수 있다.
금속 패턴층(MP)은 기판(100)과 제1 화소전극(210a)의 제2 부분(210a2) 사이에 배치될 수 있다. 따라서, 금속 패턴층(MP)은 기판(100)과 제1 화소전극(210a) 사이에 개재되는 금속층들 중 적어도 하나와 동일 물질을 포함할 수 있다. 일 실시예로, 도 8에서는 금속 패턴층(MP)이 박막트랜지스터(TFT)의 소스전극(S1) 또는 드레인전극(D1)에 대응하는 전극층(SD)과 동일 물질을 포함하는 것을 도시하고 있다.
다른 실시예로, 금속 패턴층(MP)은 게이트전극(G1), 제2 전극(Cst2) 및 전극층(SD) 중 적어도 하나와 동일 물질을 포함할 수 있다. 다만, 게이트전극(G1) 및 제2 전극(Cst2)의 두께보다 전극층(SD)의 두께가 더 두껍게 형성되는 점, 제1 화소전극(210a)이 배치되는 유기절연층(117') 바로 아래에 전극층(SD)이 배치되는 점 등을 고려할 때, 금속 패턴층(MP)이 전극층(SD)과 동일 층에 구비되는 것이 유기절연층(117')의 상면을 평탄화하는 것에 더 유리할 수 있다. 예컨대, 게이트전극(G1) 및 제2 전극(Cst2)의 두께는 약 2000Å 내지 2500Å 이고, 전극층(SD)의 두께는 약 5000Å 내지 7000Å 일 수 있다.
금속 패턴층(MP)의 일측 끝단(MPe1)은 제1 화소전극(210a)의 끝단(210ae)보다 제1 폭(w1)만큼 더 연장될 수 있다. 금속 패턴층(MP)의 끝단(MPe)이 제1 화소전극(210a)의 끝단(210ae) 보다 더 연장되도록 형성함에 따라, 유기절연층(117')의 상면을 안정적으로 평탄화하게 할 수 있다. 본 발명이 이에 한정되는 것은 아니며, 다른 실시예로, 금속 패턴층(MP)의 일측 끝단(MPe1)은 제1 화소전극(210a)의 끝단(210ae)과 일치할 수도 있다.
또한, 금속 패턴층(MP)의 타측 끝단(MPe2)은 화소회로부(PCU)와 소정 간격 이격되어 있을 수 있다. 따라서, 상기 간격 사이에는 금속 패턴층(MP) 및 화소회로부(PCU)가 모두 배치되지 않을 수 있다. 그러나, 상기 간격은 매우 좁은 폭으로서 유기절연층(117')의 상면을 평탄화함에 있어서 영향을 주지 않는다.
한편, 금속 패턴층(MP)은 다양한 형상으로 구비될 수 있다. 예를 들어, 금속 패턴층(MP)은 다각형, 원형, 타원형 또는 이들 도형의 일부에 대응하는 다양한 형상일 수 있다. 도 7에서 금속 패턴층(MP)은 제1 화소전극(210a)의 제2 부분(210a2)의 형상에 대응하여 대략 삼각형 형상으로 구비되나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예로, 금속 패턴층(MP)은 플로팅 전극으로 구비될 수 있다. 금속 패턴층(MP)은 어떠한 배선 또는 전극과도 전기적으로 연결되지 않은 아일랜드 형상일 수 있다. 이 경우 금속 패턴층(MP)은 전기적인 기능 없이 단순히 유기절연층(117')의 상면에 단차를 보상하는 역할을 할 수 있다.
다른 실시예로, 금속 패턴층(MP)에는 정전압이 인가될 수 있다. 금속 패턴층(MP)에 인가되는 정전압은 예컨대, 제1 전원전압(ELVDD) 또는 초기화전압(Vint)일 수 있다. 도 8의 금속 패턴층(MP)은 동일 층에 위치한 구동전압선(PL)과 전기적으로 연결될 수 있다. 이 경우 금속 패턴층(MP)에는 제1 전원전압(ELVDD)과 동일한 정전압이 인가될 수 있다. 또한, 도 9에 도시된 것과 같이, 금속 패턴층(MP)은 초기화전압선(VL)과 전기적으로 연결될 수 있다. 이 경우 금속 패턴층(MP)에는 초기화전압(Vint)과 동일한 정전압이 인가될 수 있다.
상술한 것과 같이, 금속 패턴층(MP)은 플로팅 전극으로 구비될 수도 있고, 다른 배선 또는 전극과 전기적으로 연결될 수도 있다. 다만, 금속 패턴층(MP)이 플로팅 전극으로 구비되는 경우 주변 회로에 따라 양전압, 음전압 또는 그라운드 전압으로 대전되며 전기적 성질이 변동될 수 있어, 상부에 위치한 제1 화소전극(210a) 및 주변 회로의 안정화에 방해요인으로 작용할 수 있다. 따라서, 금속 패턴층(MP)에 정전압을 인가하는 것이 화소의 안정성 측면에서 유리하다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 10의 실시예는 금속 패턴층(MP)의 구조에 있어서 전술한 도 8의 실시예와 차이가 있다. 금속 패턴층(MP)의 구조를 제외한 나머지 구성은 전술한 도 8의 실시예와 동일한 바, 이하에서는 차이점을 위주로 설명한다.
도 10을 참조하면, 금속 패턴층(MP)은 복층 구조로 구비될 수 있다. 일 실시예로, 금속 패턴층(MP)은 서로 다른 층에 배치된 제1 금속층(MP1) 및 제2 금속층(MP2)을 포함할 수 있다. 제1 금속층(MP1) 및 제2 금속층(MP2)은 제1 화소전극(210a)의 제2 부분(210a2)에 대응하여 배치될 수 있으며, 서로 중첩할 수 있다.
일 실시예로, 제1 금속층(MP1)은 박막트랜지스터(TFT)의 전극층(SD)과 동일 물질을 포함하고, 제2 금속층(MP2)은 전극층(SD)과 제1 화소전극(210a)을 연결하는 콘택메탈층(CM)과 동일 물질을 포함할 수 있다. 도 10의 단면은 도 6과 동일한 것일 수 있다. 따라서, 제1 금속층(MP1)은 층간절연층(115) 상에 배치되고, 제2 금속층(MP2)은 제1 유기절연층(117) 상에 배치될 수 있다. 제2 금속층(MP2) 상에는 제2 유기절연층(118)이 배치될 수 있다.
도 10에서 제1 금속층(MP1) 및 제2 금속층(MP2)은 전기적으로 분리된 것과 같이 도시되었으나, 다른 실시예로 제1 금속층(MP1) 및 제2 금속층(MP2)은 제1 유기절연층(117)을 관통하는 콘택홀(미도시)을 통해 전기적으로 연결될 수 있다. 이러한 경우에는, 전술한 것과 같이 제1 금속층(MP1) 또는 제2 금속층(MP2)으로 정전압이 인가될 수 있다.
도 10에서는 금속 패턴층(MP)이 제1 금속층(MP1) 및 제2 금속층(MP2)을 포함하는 것을 도시하였으나, 금속 패턴층(MP)은 제1 금속층(MP1) 하부에 제3 금속층(미도시) 등을 더 포함할 수도 있다. 이 경우 제3 금속층은 박막트랜지스터(TFT)의 게이트전극(G) 및/또는 제2 전극(Cst2)와 동일 물질을 포함할 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시한 평면도들이고, 도 13은 도 11의 D-D'선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 14는 도 13의 변형예이다.
도 11 및 도 13을 참조하면, 제1 화소전극(210a)의 제2 부분(210a2)에 대응하여 배치된 금속 패턴층(MP)은 복수의 슬릿 패턴(MPs)을 포함할 수 있다. 복수의 슬릿 패턴(MPs)은 일 방향을 따라 연장되며, 복수의 슬릿 패턴(MPs)은 소정의 폭(ws)으로 이격되어 배치될 수 있다. 도 11에서는 복수의 슬릿 패턴(MPs)이 제2 방향(y방향)을 따라 배치된 것을 도시한다. 다른 실시예로, 복수의 슬릿 패턴(MPs)은 도 12와 같이 제1 방향(x방향)을 따라 배치될 수도 있다. 도시되어 있지는 않으나, 복수의 슬릿 패턴(MPs)이 배치되는 방향은 특정 방향에 한정되는 것이 아니며, 제1 방향(x방향) 및 제2 방향(y방향)과 교차하는 사선방향인 제3 방향을 따라 배치되는 것도 가능하다.
도 11 또는 도 12와 같이, 금속 패턴층(MP)이 복수의 슬릿 패턴(MPs)을 포함하는 경우, 전술한 실시예들과 같이 금속 패턴층(MP)을 하나의 패턴으로 형성하는 것에 비해 정전기 방지에 용이하다.
다른 실시예로, 전술한 도 10과 유사하게, 도 15의 금속 패턴층(MP)이 복층으로 구비되는 경우, 제1 금속층(MP1)은 복수의 제1 슬릿 패턴(MP1s)을 포함하고, 제2 금속층(MP2)은 복수의 제2 슬릿 패턴(MP2s)을 포함할 수도 있다. 도 10에서는 복수의 제1 슬릿 패턴(MP1s) 및 복수의 제2 슬릿 패턴(MP2s)이 동일 방향을 따라 배치되는 것을 도시하였으나, 복수의 제1 슬릿 패턴(MP1s)은 제1 방향(x방향)을 따라 배치될 수 있고, 복수의 제2 슬릿 패턴(MP2s)은 제2 방향(y방향)을 따라 배치되는 것도 가능하다.
도 15는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시한 평면도이다.
도 15를 참조하면, 제1 영역(CA)에는 화소그룹(PG)이 배치되고, 화소그룹(PG) 주변에는 투과부(TA)가 배치된다. 화소그룹(PG)은 화소회로부(PCU) 및 화소회로부(PUC)와 일부만 중첩하는 제1 화소전극(210a) 및 전부 중첩하는 제2 화소전극(210b)을 포함할 수 있다.
제1 영역(CA)의 적어도 일부를 둘러싸는 표시영역(DA)에는 제3 화소전극(210c)이 배치될 수 있다. 상술한 화소그룹(PG)의 구조와 유사하게, 제3 화소전극(210c)의 하부에는 화소회로(PC)가 배치되고, 화소전극(210c)은 상기 화소회로(PC)와 전기적으로 연결될 수 있다.
일 실시예로, 제1 영역(CA)에 배치된 제1 화소전극(210a) 및 제2 화소전극(210b)의 면적은 표시영역(DA)에 배치된 제3 화소전극(210c)의 면적 보다 클 수 있다. 이 경우, 제1 화소전극(210a)을 포함하는 제1 화소(P1), 제2 화소전극(210b)을 포함하는 제2 화소(P2) 및 제3 화소전극(210c)을 포함하는 제3 화소(P3)는 모두 동일 색을 발광하는 것을 전제로 한다. 즉, 제1 화소전극(210a), 제2 화소전극(210b) 및 제3 화소전극(210c) 상에 각각 배치된 제1 발광층, 제2 발광층 및 제3 발광층은 모두 동일 색을 발광할 수 있다.
실질적으로 제1 영역(CA)에는 투과부(TA)가 존재하기 때문에, 표시영역(DA) 보다 낮은 해상도를 갖게 된다. 따라서, 동일 면적 당 제1 영역(CA)의 휘도는 표시영역(DA)의 휘도에 비해 낮다. 이러한 휘도 차이를 보완하기 위해, 본 실시예에 따른 디스플레이 장치(1)에서는 제1 영역(CA)에 배치된 제1 화소전극(210a) 및 제2 화소전극(210b)의 면적을 표시영역(DA)에 배치된 제3 화소전극(210c)의 면적 보다 크게 구비할 수 있다.
이와 같이, 표시영역(DA)에 배치된 제3 화소전극(210c) 보다 제1 영역(CA)에 배치된 제1 화소전극(210a)의 면적이 크게 구비됨에 따라, 제1 화소전극(210a)의 일부가 화소회로부(PCU)와 중첩하지 않게 된다. 화소회로부(PCU)와 중첩하지 않는 제1 화소전극(210a)의 제2 부분(210a2)의 하부에는 전술한 것과 같이 금속 패턴층(MP)이 배치된다. 금속 패턴층(MP)이 화소회로부(PCU)와 중첩하지 않는 제1 화소전극(210a)의 제2 부분(210a2) 하부에 배치됨으로써, 제1 화소전극(210a)이 배치되는 제2 유기절연층(118)의 단차를 보상하여 상면을 평탄화하게 함으로써, 제1 화소전극(210a)을 포함하는 제1 화소(P1)의 발광 균일도를 효과적으로 개선할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판
TA: 투과부
CA: 제1 영역
DA: 제2 영역(표시영역)
PC: 화소회로
PCU: 화소회로부
210a: 제1 화소전극
210a1: 제1 부분
210a2: 제2 부분
210b: 제2 화소전극
210c: 제3 화소전극
MP: 금속 패턴층

Claims (20)

  1. 투과부가 위치한 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는, 기판;
    상기 제1 영역 상에 배치되며 화소회로를 포함하는, 화소회로부;
    상기 제1 영역 상에 배치되며 상기 화소회로와 전기적으로 연결되되, 상기 화소회로부와 중첩하는 제1 부분 및 상기 화소회로부와 중첩하지 않는 제2 부분을 갖는, 제1 화소전극; 및
    상기 제2 부분에 대응하여 상기 기판과 상기 제1 화소전극 사이에 배치되는, 금속 패턴층;
    을 구비하고, 상기 금속 패턴층의 일측 끝단은 상기 제1 화소전극의 일측 끝단 보다 제1 폭만큼 더 연장되는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 금속 패턴층에는 정전압이 인가되는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 금속 패턴층에는 전압이 인가되지 않는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 금속 패턴층은 제1 방향을 따르는 복수의 슬릿패턴을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 화소회로는 박막트랜지스터 및 스토리지 커패시터를 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부 중첩하는 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하고,
    상기 스토리지 커패시터는 상기 게이트전극의 일부인 제1 전극 및 상기 제1 전극과 중첩하는 제2 전극을 포함하고,
    상기 금속 패턴층은 상기 게이트전극, 상기 전극층 및 상기 제2 전극 중 적어도 하나의 동일 물질을 포함하는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 금속 패턴층은 상기 전극층과 동일 물질을 포함하는 제1 금속층을 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 디스플레이 장치는,
    상기 전극층과 상기 제1 화소전극 사이에 개재되는 콘택메탈층을 더 포함하고,
    상기 금속 패턴층은 상기 제1 금속층 상에 배치되어 상기 제1 금속층과 중첩되며, 상기 콘택메탈과 동일 물질을 포함하는 제2 금속층을 더 구비하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 금속층은 복수의 제1 슬릿 패턴을 포함하고,
    상기 제2 금속층은 복수의 제2 슬릿패턴을 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 영역 상에 상기 제1 화소전극과 인접하여 배치된 제2 화소전극을 더 포함하고, 상기 제2 화소전극은 상기 화소회로부와 전부 중첩하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2 영역 상에 배치되는 제3 화소전극;
    상기 제3 화소전극 상에 배치되는 제3 발광층; 및
    상기 제1 화소전극 상에 배치되는 제1 발광층;을 더 포함하고,
    상기 제1 발광층과 상기 제3 발광층은 동일 색을 발광하며, 상기 제1 화소전극의 면적은 상기 제3 화소전극의 면적 보다 큰, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 화소회로부를 덮으며 상면에 상기 제1 화소전극이 위치한 유기절연층을 더 포함하고,
    상기 제1 화소전극의 상기 제1 부분과 상기 제2 부분이 위치한 상기 유기절연층의 상면은 평탄화한, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 유기절연층은 상기 투과부에 대응하는 개구부를 갖는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 영역의 해상도는 상기 제2 영역의 해상도 보다 낮은, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제1 영역에 대응하여 상기 기판의 일측에 배치된 컴포넌트를 더 포함하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 컴포넌트는 촬상소자를 포함하는, 디스플레이 장치.
  16. 복수의 투과부들 및 복수의 화소그룹들이 위치한 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함한 디스플레이 장치에 있어서,
    상기 복수의 화소그룹들 각각은,
    복수의 화소회로들을 포함하는, 화소회로부;
    상기 복수의 화소회로들에 각각 전기적으로 연결되되, 상기 화소회로부와 일부 중첩하는 복수의 제1 화소전극들 및 상기 화소회로부와 전부 중첩하는 복수의 제2 화소전극들; 및
    상기 화소회로부에 인접 배치되어 상기 복수의 제1 화소전극들의 일부와 중첩하는, 복수의 단차 보상층들;
    을 구비하고, 상기 복수의 단차 보상층들 각각의 일측 끝단은 상기 복수의 제1 화소전극들 각각의 일측 끝단 보다 제1 폭만큼 더 연장되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 복수의 단차 보상층들 각각은 상기 복수의 투과부들 중 일 투과부와 상기 화소회로부 사이에 위치한, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 복수의 화소그룹들은 제1 방향 및 제2 방향으로 각각 연장된 제1 배선 및 제2 배선에 의해 서로 전기적으로 연결된, 디스플레이 장치.
  19. 제16항에 있어서,
    상기 디스플레이 장치는,
    상기 제2 영역에 위치한 복수의 제3 화소전극들을 더 포함하고,
    상기 제1 화소전극을 포함하는 제1 화소 및 상기 제3 화소전극을 포함하는 제3 화소는 서로 동일 색을 발광하며,
    상기 제1 화소전극의 면적은 상기 제3 화소전극의 면적보다 큰, 디스플레이 장치.
  20. 제16항에 있어서,
    상기 복수의 제1 화소전극들은,
    적색 발광용 화소전극, 녹색 발광용 화소전극 및 청색 발광용 화소전극을 포함하는, 디스플레이 장치.
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