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KR102765871B1 - 표시 장치 및 그의 제조 방법 - Google Patents

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KR102765871B1
KR102765871B1 KR1020200089069A KR20200089069A KR102765871B1 KR 102765871 B1 KR102765871 B1 KR 102765871B1 KR 1020200089069 A KR1020200089069 A KR 1020200089069A KR 20200089069 A KR20200089069 A KR 20200089069A KR 102765871 B1 KR102765871 B1 KR 102765871B1
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light
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display device
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송대호
양병춘
최진우
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삼성디스플레이 주식회사
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Abstract

표시 장치는 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 상기 기판의 일면 상에 제공된 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공된 제1 절연층; 상기 제1 절연층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터; 상기 트랜지스터 상에 제공된 제2 절연층; 상기 제2 절연층 상에 제공된 공통 전극; 및 상기 공통 전극 상의 제3 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결되는 화소 전극을 포함할 수 있다. 여기서, 상기 발광 소자는, 상기 기판 상에 제공된 반도체 구조물, 상기 반도체 구조물 상에 제공되며 서로 이격된 제1 전극과 제2 전극을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 발광 소자를 구비한 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 신뢰성을 향상시킬 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 상기 기판의 일면 상에 제공된 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공된 제1 절연층; 상기 제1 절연층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터; 상기 트랜지스터 상에 제공된 제2 절연층; 상기 제2 절연층 상에 제공된 공통 전극; 및 상기 공통 전극 상의 제3 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결되는 화소 전극을 포함할 수 있다. 여기서, 상기 발광 소자는, 상기 기판 상에 제공된 반도체 구조물, 상기 반도체 구조물 상에 제공되며 서로 이격된 제1 전극과 제2 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 구조물은 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 상기 활성층 상에 제공된 제2 반도체층을 포함할 수 있다. 여기서, 상기 제1 전극은 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결될 수 있고, 상기 제2 전극은 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은, 단면 상에서 볼 때, 상기 하나의 반도체층과 상기 제1 절연층 사이에 위치할 수 있다. 또한, 상기 제2 전극은, 단면 상에서 볼 때, 상기 나머지 반도체층과 상기 제1 절연층 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 구조물은 메사(mesa) 계면을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 화소 전극과 상기 트랜지스터를 전기적으로 연결하는 연결 배선; 및 상기 트랜지스터와 상기 제1 전극을 전기적으로 연결하는 브릿지 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 배선과 상기 브릿지 패턴은 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제2 절연층을 사이에 두고 상기 연결 배선 및 상기 브릿지 패턴 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제3 절연층 상에서 상기 화소 전극과 전기적으로 이격되며 상기 공통 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 패드 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 발광 영역과 대응되도록 상기 기판의 타 면 상에 제공된 광 변환 패턴층; 및 상기 발광 영역의 주변과 대응되도록 상기 기판의 타면 상에 제공된 차광 패턴을 더 포함할 수 있다. 여기서, 상기 차광 패턴은 블랙 매트릭스일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 기판의 타 면 상에 제공되며 상기 발광 영역에 대응되는 개구부를 구비한 베이스 층을 더 포함할 수 있다. 여기서, 상기 광 변환 패턴층은 상기 개구부 내에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 광 변환층은, 상기 개구부 내에서 상기 기판의 타 면 상에 제공되며 색 변환 입자들을 포함한 컬러 변환층; 및 상기 컬러 변환층 상에 제공되는 컬러 필터 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차광 패턴은 상기 베이스 층 상에 제공되며 상기 개구부와 중첩되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 기판의 타 면 상에 제공되며 상기 발광 소자와 중첩하는 개구 부를 정의하는 댐 구조물을 더 포함할 수 있다. 여기서, 상기 광 변환 패턴층은 상기 개구부 내에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차광 패턴은 상기 댐 구조물 상에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 단면 상에서 볼 때, 상기 발광 소자와 상기 트랜지스터 사이에 제공되는 반사 부재를 더 포함할 수 있다.
상술한 표시 장치는, 베이스 층 상에 기판을 제공하는 단계; 적어도 하나 이상의 반도체 구조물이 전사된 전사기재를 상기 기판 상에 배치하여 상기 반도체 구조물을 상기 기판 상에 재전사하는 단계; 상기 기판을 경화한 후 상기 전사기재를 분리하는 단계; 상기 반도체 구조물 상에 서로 이격된 제1 전극과 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극들 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 적어도 하나의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상의 제2 절연층 상에 상기 제2 전극과 전기적으로 연결된 공통 전극을 형성하는 단계; 및 상기 공통 전극 상의 제3 절연층 상에 상기 제1 전극 및 상기 트랜지스터와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 반도체 구조물, 상기 제1 및 제2 전극들은 발광 소자를 구성할 수 있다.
본 발명은, 전사 기재에 전사된 반도체 구조물을 기판 상에 전사한 후, 상기 반도체 구조물 상에 제1 전극과 제2 전극을 배치하여 발광 소자를 구현함으로써, 상기 발광 소자의 컨택 불량을 방지하여 신뢰성이 향상된 표시 장치를 제공할 수 있다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 배면 사시도이다.
도 2는 도 1의 표시 패널의 개략적인 평면도이다.
도 3은 도 2에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 것으로, 도 3에 도시된 구동 트랜지스터와 발광 소자의 연결 구조를 설명하기 위한 개략적인 단면도들이다.
도 5a는 도 4a의 반도체 구조물을 개략적으로 도시한 측단면도이고, 도 5b는 도 4a의 발광 소자를 개략적으로 도시한 측단면도이다.
도 6a는 도 4a의 화소 전극과 패드 전극을 기준으로 화소를 개략적으로 도시한 평면도이다.
도 6b는 도 4b의 화소 전극과 패드 전극을 기준으로 화소를 개략적으로 도시한 평면도이다.
도 7a 내지 도 7l은 일 실시예에 따른 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 구조물의 전사 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 배면 사시도이며, 도 2는 도 1의 표시 패널의 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시부(DPP) 및 구동부(DRP)를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시부(DPP)은 영상을 표시할 수 있다. 표시부(DPP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(Nano-scale LED Display panel), 양자점(Quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(Quantum dot Organic Light Emitting Display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시부(DPP)로는 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시부(DPP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시부(DPP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시부(DPP)는 기판(SUB) 및 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다들 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 가요성을 갖는 폴리이미드로 이루어질 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다. 설명의 편의를 위해, 도 2에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
표시부(DPP)의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시부(DPP)의 비표시 영역(NDA)은 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다. 화소들(PXL) 각각은 광을 방출하는 적어도 하나의 발광 소자를 포함할 수 있다. 발광 소자에 대한 상세한 설명은 도 5a 및 도 5b를 참고하여 후술한다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
기판(SUB)의 비표시 영역(NDA)에는 상기 화소들(PXL)과 전기적으로 연결된 배선부가 배치될 수 있다. 배선부는 구동부(DRP)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
구동부(DRP)는 표시부(DPP) 상에 제공되며 상술한 배선부를 통해 상기 화소들(PXL)과 전기적으로 연결될 수 있다. 구동부(DRP)는 각 화소(PXL)에 구비된 발광 소자와 전기적으로 연결된 구동 칩이 실장된 인쇄회로기판(미도시) 및 상기 인쇄회로기판 상에 위치하며 상기 구동부(DRP)에서 발생하는 열을 외부로 방출하는 방열층(미도시)을 포함할 수 있다. 다만, 구동부(DRP)의 구성이 상술한 실시예에 한정되는 것은 아니다.
각 화소(PXL) 및 발광 소자의 구조에 대한 상세한 설명은 도 4a 내지 도 6b를 참고하여 후술한다.
도 3은 도 2에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 3은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 3에서는, 도 2에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 3에 도시된 화소(PXL)는 도 2의 표시부(DPP)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 2 및 도 3을 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 일 전극과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 접속된 타 전극과, 상기 일 전극과 타 전극 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 일 실시예에 있어서, 일 전극은 애노드(anode) 전극일 수 있고, 타 전극은 캐소드(cathode) 전극일 수 있다.
일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자(LD)는 제1 구동 전원(VDD)에 연결되는 일 측 및 제2 구동 전원(VSS)에 연결된 타 측을 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 발광 소자(LD)는 발광 유닛(EMU)의 유효 광원을 구성할 수 있다.
발광 소자(LD)는 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)에 흐를 수 있다. 이에 따라, 발광 소자(LD)가 상기 구동 전류에 상응하는 휘도로 발광하면서 발광 유닛(EMU)이 광을 방출할 수 있다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 3에 도시된 실시예에 한정되지는 않는다.
화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자(LD)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 3에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 것으로, 도 3에 도시된 구동 트랜지스터와 발광 소자의 연결 구조를 설명하기 위한 개략적인 단면도들이고, 도 5a는 도 4a의 반도체 구조물을 개략적으로 도시한 측단면도이고, 도 5b는 도 4a의 발광 소자를 개략적으로 도시한 측단면도이고, 도 6a는 도 4a의 화소 전극과 패드 전극을 기준으로 화소를 개략적으로 도시한 평면도이며, 도 6b는 도 4b의 화소 전극과 패드 전극을 기준으로 화소를 개략적으로 도시한 평면도이다.
도 4a 내지 도 4c에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다
본 발명의 일 실시예에 있어서는, 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 4a 내지 도 6b를 참조하면, 일 실시예에 따른 화소(PXL)는 기판(SUB), 표시 소자층(DPL), 및 화소 회로층(PCL)을 포함할 수 있다. 화소(PXL)는 기판(SUB)의 배면을 향하여 광을 방출할 수 있다.
상기 기판(SUB)은 도 2를 참고하여 설명한 기판(SUB)과 동일한 구성에 해당하므로, 이에 대한 상세한 설명은 생략한다. 일 실시예에 있어서, 기판(SUB)은 가요성을 갖는 폴리이미드일 수 있으며, 경화 공정을 통해 반도체 구조물(LD')과 결합할 수 있다. 기판(SUB)은 일 면(SF2) 및 상기 일 면(SF2)과 마주보는 배면(SF1)을 포함할 수 있다. 일 실시예에 있어서, 상기 기판(SUB)의 배면(SF1)이 표시 장치의 표시면이 될 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 배리어층(BFL), 버퍼층(BFL), 제1 및 제2 게이트 절연층들(GI1, GI2), 제1 및 제2 층간 절연층들(ILD1, ILD2), 및 보호층(PSV)을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층, 배리어층(BFL) 상에 제공된 제2 도전층, 제1 게이트 절연층(GI1) 상에 제공된 제3 도전층, 제2 게이트 절연층(GI2) 상에 제공된 제4 도전층, 제1 층간 절연층(ILD1) 상에 제공된 제5 도전층, 제2 층간 절연층(ILD2) 상에 제공된 제6 도전층, 및 보호층(PSV) 상에 제공된 제7 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
표시 소자층(DPL)은 기판(SUB)의 일 면(SF2), 일 예로, 제3 방향(DR3)으로 상부 면 상에 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 발광 소자(LD)와 배리어층(BRL)을 포함할 수 있다.
발광 소자(LD)는, 도 5a 및 도 5b에 도시된 바와 같이, 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
반도체 구조물(LD')은 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이러한 원리를 이용하여 반도체 구조물(LD')의 발광을 제어함으로써 발광 소자(LD)를 화소(PXL)를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 구조물(LD')은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
활성층(12)은 제1 반도체층(11)의 일측 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 제3 방향(DR3)을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 상기 활성층(12)에 정공을 제공한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 제3 방향(DR3)을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다.
상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각은 반도체 기판 상에 순차적으로 적층된 구조로 제공될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함할 수 있다. 이러한 반도체 기판은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(11)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 방식 또는 케미컬 리프트 오프(Chemical Lift Off) 방식 등을 이용하여 진행될 수 있다. 이에 따라, 반도체 구조물(LD')에서 성장용 반도체 기판이 제거됨에 따라 상기 반도체 구조물(LD')은 얇은 두께를 가질 수 있다. 상술한 반도체 구조물(LD')은 마이크로 스케일 정도로 작은 크기를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 반도체 구조물(LD')은 메사(mesa) 계면(14)을 포함할 수 있다. 메사 계면(14)은 식각 공정을 진행하여 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 일부를 제거함으로써 형성될 수 있다. 여기서, 식각 공정은 일 예로 건식 식각 공정일 수 있다.
제1 전극(EL1)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 전극(EL1)은 제2 반도체층(13) 상에 제공 및/또는 형성될 수 있다. 제1 전극(EL1)은 그 상부에 제공되는 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 전극(EL1)은 화소 회로층(PCL)의 구동 트랜지스터(Tdr)의 제1 단자(ET1)와 전기적으로 연결될 수 있다. 상기 구동 트랜지스터(Tdr)는 도 3을 참고하여 설명한 제1 트랜지스터(T1)일 수 있다.
제2 전극(EL2)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제2 전극(EL2)은 활성층(12) 및 제3 반도체층(13)과 전기적으로 분리되도록 제1 반도체층(11)의 타측 상에 제공 및/또는 형성될 수 있다. 이러한 제2 전극(EL2)은 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제2 전극(EL2)은 화소 회로층(PCL)의 공통 전극(CE)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자(LD)에서 방출되는 광을 표시 장치(도 1의 'DD' 참고)의 화상 표시 방향(일 예로, 배면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극들(EL1, EL2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 및 제2 전극들(EL1, EL2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(EL1, EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자(LD)의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 전극들(EL1, EL2)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 및 제2 전극들(EL1, EL2)은 마스크를 이용한 공정을 진행하여 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 전극(EL1)은 상기 반도체 구조물(LD')의 제2 반도체층(13) 상에 제공 및/또는 형성될 수 있고, 제2 전극(EL2)은 상기 반도체 구조물(LD')의 제1 반도체층(11) 상에 제공 및/또는 형성될 수 있다.
상술한 반도체 구조물(LD')는 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이때, 반도체 구조물(LD')에서 방출되는 광이 기판(SUB)의 배면 방향으로 진행되어, 표시 장치(DD)가 영상을 표시할 수 있다.
일 실시예에 있어서, 화소(PXL)가 제공된 기판(SUB)의 표시 영역(DA)의 일 영역, 일 예로, 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 상기 발광 영역(EMA)은 발광 소자(LD)에서 표시 장치(DD)의 배면 방향으로 광이 최종적으로 방출되는 영역일 수 있다.
배리어층(BRL)은 발광 소자(LD) 상에 제공 및/또는 형성되어 상기 발광 소자(LD)를 커버하여 상기 발광 소자(LD)로 수분 및 산소의 침투를 방지할 수 있다. 배리어층(BRL)은 무기 재료를 포함한 무기 절연막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 배리어층(BRL)은 유기 재료를 포함한 유기 절연막일 수 있다.
화소 회로층(PCL)은 배리어층(BRL) 상에 제공 및/또는 형성될 수 있다.
화소 회로층(PCL)은 적어도 하나의 트랜지스터, 브릿지 패턴(BRP), 연결 배선(CNL), 공통 전극(CE), 화소 전극(PE), 및 패드 전극(PD)을 포함할 수 있다.
트랜지스터는 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(미도시) 등을 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 3을 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터는 도 3을 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 구동 트랜지스터(Tdr)와 스위칭 트랜지스터는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에, 스위칭 트랜지스터에 대한 설명은 구동 트랜지스터(Tdr)의 설명으로 대신하기로 한다.
구동 트랜지스터(Tdr)는 게이트 전극(GE), 액티브 패턴(ACT), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 영역 및 드레인 영역 중 어느 하나의 영역일 수 있으며, 제2 단자(ET2)는 나머지 영역일 수 있다. 일 예로, 제1 단자(ET1)가 소스 영역일 경우 제2 단자(ET2)는 드레인 영역일 수 있다.
게이트 전극(GE)은 제1 게이트 절연층(GI1) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 제1 게이트 절연층(GI1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제3 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제1 게이트 절연층(GI1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 게이트 절연층(GI1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
액티브 패턴(ACT), 제1 단자(ET1), 및 제2 단자(ET2)는 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 액티브 패턴(ACT), 제1 단자(ET1), 및 제2 단자(ET2)는 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 단자(ET1) 및 제2 단자(ET2)는 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴(ACT)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
액티브 패턴(ACT), 제1 단자(ET1), 및 제2 단자(ET2)는 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
액티브 패턴(ACT)은 제1 게이트 절연층(GI1)을 사이에 두고 게이트 전극(GE)과 중첩되는 영역으로 구동 트랜지스터(Tdr)의 채널 영역일 수 있다.
제1 단자(ET1)는 액티브 패턴(ACT)의 일 단과 연결(또는 접촉)될 수 있고, 브릿지 패턴(BRP)과 연결(또는 접촉)될 수 있다. 제2 단자(ET2)는 액티브 패턴(ACT)의 타 단과 연결(또는 접촉)될 수 있고, 연결 배선(CNL)과 연결(또는 접촉)될 수 있다.
게이트 전극(GE) 상에는 제2 게이트 절연층(GI2)이 제공 및/또는 형성될 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 게이트 절연층(GI2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제2 게이트 절연층(GI2) 상에는 보조 전극(AUX)이 제공 및/또는 형성될 수 있다. 보조 전극(AUX)은 제2 게이트 절연층(GI2) 상에 제공 및/또는 형성되는 제4 도전층일 수 있다. 제4 도전층은 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
보조 전극(AUX)은 제2 게이트 절연층(GI2)을 사이에 두고 게이트 전극(GE)과 중첩할 수 있다. 게이트 전극(GE)은 보조 전극(AUX)과 전기적으로 연결되어 배선 저항을 줄여 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
보조 전극(AUX) 상에는 제1 층간 절연층(ILD1)이 제공 및/또는 형성될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 브릿지 패턴(BRP)과 연결 배선(CNL)이 제공 및/또는 형성될 수 있다. 단면 상에서 볼 때, 브릿지 패턴(BRP)과 연결 배선(CNL)은 제1 층간 절연층(ILD1) 상에서 서로 이격되게 배치될 수 있다.
브릿지 패턴(BRP)과 연결 배선(CNL)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제5 도전층일 수 있다. 제5 도전층은 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
브릿지 패턴(BRP)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 순차적으로 관통하는 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제1 단자(ET1)와 연결될 수 있다. 또한, 브릿지 패턴(BRP)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 버퍼층(BFL), 및 배리어층(BRL)을 순차적으로 관통하는 컨택 홀을 통해 발광 소자(LD)의 제1 전극(EL1)과 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 구동 트랜지스터(Tdr1)은 브릿지 패턴(BRP)을 통해 전기적으로 서로 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 순차적으로 관통하는 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 연결될 수 있다.
브릿지 패턴(BRP)과 연결 배선(CNL) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다.
제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제2 층간 절연층(ILD2)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제2 층간 절연층(ILD2)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제2 층간 절연층(ILD2) 상에는 공통 전극(CE)이 제공 및/또는 형성될 수 있다. 공통 전극(CE)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되는 제6 도전층일 수 있다. 제6 도전층은 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에 있어서, 공통 전극(CE)은 제2 층간 절연층(ILD2) 상에서 연결 배선(CNL)과 중첩되지 않게 제공될 수 있다. 이는, 연결 배선(CNL)이 화소 전극(PE)과 전기적으로 연결되도록 컨택 면적을 확보하면서 상기 화소 전극(PE) 및 상기 연결 배선(CNL)과 상기 공통 전극(CE)이 전기적으로 분리되도록 하기 위함이다.
공통 전극(CE)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 버퍼층(BFL), 및 배리어층(BRL)을 순차적으로 관통하는 컨택 홀을 통해 발광 소자(LD)의 제2 전극(EL2)과 연결될 수 있다. 공통 전극(CE)은 제2 전극(EL2)과 패드 전극(PD)을 전기적으로 연결하는 구성으로, 캐소드 전극으로 정의될 수 있다.
일 실시예에 있어서, 공통 전극(CE)은 제2 층간 절연층(ILD2) 상의 일 영역을 제외하고 나머지 영역에 판(plate) 형상으로 확장되어 제공될 수 있다. 이 경우, 공통 전극(CE)은 발광 소자(LD)에서 발생하는 열을 방출하기 위한 냉각 전극으로 활용될 수 있다. 또한, 공통 전극(CE)이 판(plate) 형상으로 확장되어 제공되는 경우, 상기 공통 전극(CE)의 저항이 줄어들어 상기 공통 전극(CE)에 공급되는 신호의 지연을 방지할 수 있다.
공통 전극(CE) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 보호층(PSV)은 도 4b에 도시된 바와 같이, 일 영역이 제거되어 공통 전극(CE)의 적어도 일부를 외부로 노출할 수 있다. 공통 전극(CE)의 적어도 일부가 외부로 노출될 경우, 상기 공통 전극(CE)은 발광 소자(LD)에서 발생한 열을 더욱 효율적으로 방출할 수 있다. 이 경우, 보호층(PSV)은 공통 전극(CE)과 화소 전극(PE)을 전기적으로 절연시킬 수 있는 범위 내에서 다양한 형상으로 그의 일 영역이 제거될 수 있다. 일 예로, 보호층(PSV)은 도 6a에 도시된 바와 같이, 메쉬 형상을 갖도록 그의 일 영역이 제거되거나 또는 도 6b에 도시된 바와 같이 제1 방향(DR1)으로 연장된 바(bar) 형상을 갖도록 그의 일 영역이 제거될 수 있다.
보호층(PSV) 상에는 화소 전극(PE) 및 패드 전극(PD)이 제공 및/또는 형성될 수 있다. 단면 상에서 볼 때, 화소 전극(PE)과 패드 전극(PD)은 보호층(PSV) 상에 제공되며 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 화소 전극(PE)과 패드 전극(PD)은 동일한 층 상에 제공되며 동일한 물질을포함하고 동일한 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 화소 전극(PE)과 패드 전극(PD)은 보호층(PSV) 상에 제공 및/또는 형성되는 제7 도전층일 수 있다. 표시 장치(DD)가 배면 발광(bottom emission) 방식으로 구성됨에 따라 제7 도전층은 소정의 반사율을 갖는 불투명 도전 물질을 포함할 수 있다. 이 경우, 화소 전극(PE)과 패드 전극(PD)은 제1 및 제2 전극들(EL1, EL2)과 동일한 물질을 포함하거나 제1 및 제2 전극들(EL1, EL2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
화소 전극(PE)은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 순차적으로 관통하는 컨택 홀을 통해 연결 배선(CNL)과 전기적으로 연결될 수 있다. 이에 따라, 화소 전극(PE)은 연결 배선(CNL)을 통해 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 또한, 화소 전극(PE)은 구동 트랜지스터(Tdr) 및 브릿지 패턴(BRP)을 통해 발광 소자(LD)의 제1 전극(EL1)과 전기적으로 연결될 수 있다. 화소 전극(PE)은 발광 소자(LD)의 제1 전극(EL1)과 구동 트랜지스터(Tdr)를 전기적으로 연결하는 애노드 전극으로 정의될 수 있다.
추가적으로, 화소 회로층(PCL)은 배리어층(BRL) 상에 제공 및/또는 형성되는 더미 패턴(DMP)을 포함할 수 있다. 더미 패턴(DMP)은 발광 소자(LD)와 구동 트랜지스터(Tdr) 사이에 제공되어 발광 소자(LD)에서 방출된 광이 구동 트랜지스터(Tdr)로 진행하는 것을 차단할 수 있다. 이를 위하여, 더미 패턴(DMP)은 일정한 반사율을 갖는 불투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 더미 패턴(DMP)은 제1 및 제2 전극들(EL1, EL2)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 더미 패턴(DMP)이 불투명 도전성 물질로 구성되는 경우, 상기 더미 패턴(DMP)은 배리어층(BFL) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
발광 소자(LD)에서 방출된 광이 구동 트랜지스터(Tdr)로 유입되지 않는다면, 더미 패턴(DMP)의 구비 여부가 한정되지는 않는다. 즉, 실시예에 따라, 더미 패턴(DMP)은 생략될 수도 있다.
상술한 실시예에서, 메사 계면(14)을 포함한 반도체 구조물(LD')은 전사기재(미도시)에 전사(transfer)된 후 반송 기구에 의해 기판(SUB) 상에 위치하여 상기 기판(SUB) 상에 재전사될 수 있다. 이때, 기판(SUB)은 미경화된 폴리이미드로 구성될 수 있다. 미경화된 폴리이미드로 구성된 기판(SUB) 상에 반도체 구조물(LD')을 재전사한 후 경화 공정을 진행하여 기판(SUB)을 경화시킨다. 이 경우, 기판(SUB)의 일면 상에 제공된 반도체 구조물(LD')이 안정적으로 상기 기판(SUB) 상에 고정될 수 있다. 즉, 반도체 구조물(LD')은 상기 기판(SUB)과 결합할 수 있다. 상기 경화 공정 이후 전사기재를 제거할 수 있다. 일 실시예에 있어서, 기판(SUB)은 제3 방향(DR3)으로 발광 소자(LD)보다 두꺼운 두께를 가질 수 있다. 일 예로, 기판(SUB)은 제3 방향(DR3)으로 10㎛ 내지 20㎛ 정도의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 기판(SUB) 상에 고정된 반도체 구조물(LD') 상에 마스크를 이용한 공정을 진행하여 제1 전극(EL1)과 제2 전극(EL2)을 직접 형성할 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 그 상부에 위치한 화소 회로층(PCL)의 대응하는 구성과 마스크를 이용한 공정을 통해 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(LD)와 화소 회로층(PCL)이 안정적으로 접촉되어 발광 소자(LD)와 화소 회로층(PCL) 사이의 컨택 불량을 방지할 수 있다.
제1 반도체층(11), 활성층(12), 제2 반도체층(13)을 순차적으로 형성한 후 메사 식각을 진행한 반도체 구조물(LD') 상에 제1 전극(EL1) 및 제2 전극(EL2)을 순차적으로 형성한 패키지 형태의 발광 소자(LD)를 화소 회로층(PCL)과 전기적으로 연결하는 기존의 칩 본딩(bonding) 방식의 경우, 가압, 가열, 레이저 등의 방식이 이용되었다. 가압, 가열, 레이저 등의 본딩 방식은 발광 소자(LD)와 화소 회로층(PCL)의 손상을 일으켜 발광 소자(LD)와 회소 회로층(PCL) 간의 컨택 불량이 발생할 수 있다. 또한, 상기 발광 소자(LD)와 상기 화소 회로층(PCL)에 적용되는 구성들이 본딩 시 발생하는 열에 견딜 수 있는 재료들로 선택되어야 하므로, 상기 발광 소자(LD)와 상기 회소 회로층(PCL)의 재료적 제약이 발생할 수 있다.
이에, 본 발명에서는 미경화된 폴리이미드로 구성된 기판(SUB) 상에 메사(mesa) 계면(14)을 포함한 반도체 구조물(LD')을 전사 및 고정 시킨후 마스크를 이용한 공정을 진행하여 반도체 구조물(LD') 상에 제1 전극(EL1)과 제2 전극(EL2)을 형성하고 그 상부에 화소 회로층(PCL)을 배치하여 발광 소자(LD)와 화소 회로층(PCL)의 손상을 최소화할 수 있다. 이에 따라, 발광 소자(LD)와 화소 회로층(PCL) 간의 컨택 불량을 줄일 수 있다.
미경화된 폴리이미드로 구성된 기판(SUB) 상에 상기 반도체 구조물(LD')이 전사 및 고정될 경우, 상기 반도체 구조물(LD')의 제1 반도체층(11)은 도 4a에 도시된 바와 같이 상기 기판(SUB)의 일 면(SF2)과 동일 선상에 위치하지 않고 제3 방향(DR3)을 따라 상기 일 면(SF2)보다 하부에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 반도체 구조물(LD')의 제1 반도체층(11)은 도 4c에 도시된 바와 같이 기판(SUB)의 일 면(SF2)과 동일 선상에 위치할 수도 있다.
도 7a 내지 도 7l은 일 실시예에 따른 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 7a 내지 도 7l에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 7a를 참조하면, 베이스 층(C_SUB) 상에 배치된 기판(SUB)을 준비한다. 베이스 층(C_SUB)과 기판(SUB) 사이에는 제1 희생층(미도시)이 제공될 수 있다.
제1 희생층은 베이스 층(C_SUB)과 기판(SUB)을 고정시키는 역할을 하며 레이저를 이용한 박리 공정에서 용이하게 박리될 수 있는 물질을 포함할 수 있다.
기판(SUB)은 베이스 층(C_SUB) 상에 슬릿 코팅, 스핀 코팅 등과 같은 방법으로 폴리머 용액을 코팅하여 형성될 수 있다. 일 예로, 기판(SUB)은 미경화된 폴리이미드일 수 있다.
베이스 층(C_SUB)은 일련의 공정을 수행하는 동안 기판(SUB)을 지지하는 지지 기판일 수 있다. 베이스 층(C_SUB)은 유리와 같은 리지드 기판을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 기판(SUB) 상에 반도체 구조물(LD')이 전사된 전사기재(10)를 배치한다.
반도체 구조물(LD')이 전사 기재(10)에 전사되어 기판(SUB)에 재전사되는 방법은 도 8a 내지 도 8e를 참고하여 후술하기로 한다.
상기 반도체 구조물(LD')은 도 5a를 참고하여 설명한 반도체 구조물(LD')과 동일한 구성이므로, 이에 대한 자세한 설명은 생략한다.
전사기재(10)는 사파이어(Al2O3), 글라스(glass), 폴리이미드 등을 포함하는 투광성 기판일 수 있다. 이에 따라, 전사기재(10)는 상부 및/또는 하부에서 조사되는 레이저 광을 투과할 수 있다. 전사기재(10) 상에는 제2 희생층(미도시)가 제공될 수 있다. 반도체 구조물(LD')은 전사기재(10) 상의 제2 희생층 상에 형성될 수 있다. 상기 제2 희생층은 접착성(또는 점착성)을 갖는 물질들 중 조사되는 레이저에 의해 용이하게 박리되는 물질들이 선택될 수 있다.
이때, 반도체 구조물(LD')은 메사(mesa) 계면(14)을 포함하며 외부로 노출된 제1 반도체층(도 5a의 '11' 참고)과 제2 반도체층(도 5a의 '13' 참고)이 전사기재(10) 방향으로 위치할 수 있다.
도 7a 내지 도 7c를 참조하면, 기판(SUB)을 경화시켜 상기 기판(SUB)의 일면(SF2) 상에 반도체 구조물(LD')을 고정시킨 후 기판(SUB) 상에서 전사기재(10)를 분리한다.
전사기재(10)를 분리하는 방법으로는 레이저 조사를 통해 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 전사기재(10) 상부로 레이저가 조사되면, 제2 희생층과 반도체 구조물(LD')이 물리적으로 분리될 수 있다. 예시적으로, 제2 희생층은 레이저가 조사되면 점착 기능을 잃을 수 있다.
레이저 조사 이후, 전사기재(10)가 반도체 구조물(LD')로부터 분리될 수 있다. 이에 따라, 반도체 구조물(LD')은 경화된 기판(SUB)의 일 면(SF2) 상에 안정적으로 고정될 수 있다. 전사기재(10)와 분리된 반도체 구조물(LD')에서 제1 반도체층(11)과 제2 반도체층(13)이 각각 외부로 노출될 수 있다.
도 7a 내지 도 7d를 참조하면, 반도체 구조물(LD')이 배치된 기판(SUB) 상에 금속층을 도포한 후, 마스크를 이용한 공정을 진행하여 제1 전극(EL1)과 제2 전극(EL)을 형성한다.
제1 전극(EL1)은 외부로 노출된 제2 반도체층(13) 상에 배치될 수 있고, 제2 전극(EL2)은 외부로 노출된 제1 반도체층(11) 상에 배치될 수 있다.
상술한 공정을 통해, 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함한 발광 소자(LD)가 구현될 수 있다.
도 7a 내지 도 7e를 참조하면, 제1 및 제2 전극들(EL1, EL2) 상에 배리어층(BRL)을 형성하고, 상기 배리어층(BRL) 상에 더미 패턴(DMP)을 형성한다.
더미 패턴(DMP)은 발광 소자(LD)에서 방출된 광이 그 상부에 위치한 화소 회로층(도 4a의 'PCL' 참고)으로 유입되는 것을 차단할 수 있다. 더미 패턴(DMP)는 일정한 반사율을 갖는 불투명 도전성 물질을 포함할 수 있다.
도 7a 내지 도 7f를 참조하면, 더미 패턴(DMP) 상에 버퍼층(BFL)을 형성하고, 상기 버퍼층(BFL) 상에 반도체층(SCL)을 형성한다.
반도체층(SCL)은 실리콘, 즉, 아몰퍼스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체층(SCL)이 아몰퍼스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다. 실시예에 따라, 반도체층(SCL)은 반도체 산화물로 구성될 수도 있다.
도 7a 내지 도 7g를 참조하면, 반도체층(SCL) 상에 제1 게이트 절연층(GI1)을 형성하고, 상기 제1 게이트 절연층(GI1) 상에 게이트 전극(GE)을 형성한다.
게이트 전극(GE)과 중첩된 반도체층(SCL)의 일 영역은 액티브 패턴(ACT)이 될 수 있다. 게이트 전극(GE)과 중첩되지 않는 액티브 패턴(ACT)의 양 측부는 제1 단자(ET1)와 제2 단자(ET2)가 될 수 있다. 액티브 패턴(ACT), 제1 단자(ET1), 제2 단자(ET2), 및 게이트 전극(GE)은 구동 트랜지스터(Tdr)를 구성할 수 있다.
도 7a 내지 도 7h를 참조하면, 구동 트랜지스터(Tdr) 상에 제2 게이트 절연층(GI2)을 형성하고, 상기 제2 게이트 절연층(GI2) 상에 보조 전극(AUX)을 형성한다.
보조 전극(AUX)은 게이트 전극(GE)과 중첩하며 상기 게이트 전극(GE)과 전기적으로 연결되어 상기 게이트 전극(GE)을 이중 레이어로 구성할 수 있다.
도 7a 내지 도 7i를 참조하면, 보조 전극(AUX) 상에 제1 층간 절연층(ILD1)을 형성한다.
이어, 마스크를 이용한 공정을 진행하여 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 순차적으로 관통하는 적어도 2개의 컨택 홀들을 형성하여 제1 및 제2 단자들(ET1, ET2) 각각의 일 영역을 노출한다. 또한, 상술한 공정을 통해 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 버퍼층(BFL), 및 배리어층(BRL)을 순차적으로 관통하는 컨택 홀을 형성하여 제1 전극(EL1)의 일 영역이 노출될 수 있다.
연속하여, 상기 제1 층간 절연층(ILD1) 상에 브릿지 패턴(BRP)과 연결 배선(CNL)을 형성한다. 브릿지 패턴(BRP)과 연결 배선(CNL)은 제1 층간 절연층(ILD1) 상에서 제1 방향(DR1)으로 이격되게 배치될 수 있다.
브릿지 패턴(BRP)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 순차적으로 관통하는 하나의 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제1 단자(ET1)와 접속할 수 있다. 또한, 브릿지 패턴(BRP)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 버퍼층(BFL), 및 배리어층(BRL)을 순차적으로 관통하는 컨택 홀을 통해 발광 소자(LD)의 제1 전극(EL1)과 접속할 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 순차적으로 관통하는 다른 하나의 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 접속할 수 있다.
도 7a 내지 도 7j를 참조하면, 브릿지 패턴(BRP) 및 연결 배선(CNL) 상에 제2 층간 절연층(ILD2)을 형성한다.
이어, 마스크를 이용한 공정을 통해 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 버퍼층(BFL), 및 배리어층(BRL)을 순차적으로 관통하는 컨택 홀을 형성하여 제2 전극(EL2)의 일 영역을 노출한다.
연속하여, 제2 층간 절연층(ILD2) 상에 공통 전극(CE)을 형성한다. 공통 전극(CE)은 상기 컨택 홀을 통해 발광 소자(LD)의 제2 전극(EL2)과 접속할 수 있다.
도 7a 내지 도 7k를 참조하면, 공통 전극(CE) 상에 보호층(PSV)을 형성한다.
이어, 마스크를 이용한 공정을 진행하여 보호층(PSV) 및 제2 층간 절연층(ILD2)을 순차적으로 관통하는 컨택 홀을 형성하여 연결 배선(CNL)의 일 영역을 노출하고 상기 보호층(PSV)을 관통하는 컨택 홀을 형성하여 공통 전극(CE)의 일 영역을 노출한다.
연속하여, 보호층(PSV) 상에 화소 전극(PE)과 패드 전극(PD)을 형성한다. 화소 전극(PE)과 패드 전극(PD)은 보호층(PSV) 상에서 제1 방향(DR1)으로 이격될 수 있다.
화소 전극(PE)은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 순차적으로 관통하는 컨택 홀을 통해 연결 배선(CNL)과 접속할 수 있다.
패드 전극(PD)은 보호층(PSV)을 관통하는 컨택 홀을 통해 공통 전극(CE)과 접속할 수 있다.
도 7a 내지 도 7l을 참조하면, 레이저를 베이스 층(C_SUB) 하부에 조사하여 기판(SUB)의 배면(SF1)으로부터 베이스 층(C_SUB)을 분리한다. 레이저가 베이스 층(C_SUB) 하부에 조사되면, 제1 희생층과 기판(SUB)이 물리적으로 분리될 수 있다. 예시적으로, 제1 희생층은 레이저가 조사되면 점착 기능을 잃을 수 있다.
상술한 제조 공정을 통해 형성된 표시 장치에서는, 기판(SUB)에 전사된 반도체 구조물(LD') 상에 마스크를 이용한 공정으로 제1 및 제2 전극들(EL1, EL2)을 형성하고, 상기 제1 및 제2 전극들(EL1, EL2) 상에 상기 제1 및 제2 전극들(EL1, EL2)과 전기적으로 연결되는 화소 회로층(PCL)의 구성들을 직접 배치하여 발광 소자(LD)와 화소 회로층(PCL) 간의 컨택 저항을 줄일 수 있으며, 컨택 저항의 증가에 기인한 발광 소자(LD)와 화소 회로층(PCL) 간의 컨택 불량이 줄어들 수 있다. 또한, 반도체 구조물(LD') 상에 마스크를 이용한 공정을 통해 제1 및 제2 전극들(EL1, EL2)을 형성하고, 상기 제1 및 제2 전극들(EL1, EL2) 상에 화소 회로층(PCL)을 형성하여 발광 소자(LD)의 오정렬을 방지할 수 있다.
또한, 상술한 표시 장치에서는, 가압, 가열, 레이저 등의 방식을 이용하지 않고 발광 소자(LD)와 화소 회로층(PCL)을 전기적으로 연결하므로, 상기 발광 소자(LD)와 상기 화소 회로층(PCL)의 손상을 방지하여 신뢰성이 향상될 수 있다.
추가적으로, 상술한 표시 장치는, 가압, 가열, 레이저 등의 방식을 이용하지 않고 동일한 기판(SUB) 상에 발광 소자(LD)와 화소 회로층(PCL)을 형성함으로써 생산 및/또는 공정 수율이 향상될 수 있으며, 대면적의 표시 장치를 형성함에 있어 본 발명을 용이하게 적용할 수 있다. 이에 더하여, 기판(SUB) 상의 발광 소자(LD) 상에 화소 회로층(PCL)을 형성하여 화소(PXL)에 포함된 구성들 간의 CD(critical dimension, ‘전극들 각각의 선폭 또는 전극들 간의 간극의 폭’)에 대한 제약이 줄어들어 고해상도(High resolution) 및 고정세(fine pitch)의 표시 장치를 용이하게 구현할 수 있다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 구조물의 전사 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 8a 내지 도 8e를 참조하면, 반도체 구조물(LD')의 전사 방법은 성장 기판(1) 상에 배치된 복수 개의 반도체 구조물들(LD')에 선택적으로 레이저를 조사하여 성장 기판(1)으로부터 반도체 구조물(LD')을 분리하고, 분리된 반도체 구조물(LD')을 대상 기판(SUB)에 배치하는 것을 포함할 수 있다. 여기서, 반도체 구조물(LD')은 도 5a에 도시된 반도체 구조물(LD')일 수 있다.
먼저, 도 8a를 참조하면, 복수 개의 반도체 구조물(LD')이 성장 기판(1) 상에 배치될 수 있다. 이때, 반도체 구조물들(LD') 각각은 메사 식각에 의한 메사 계면(14)을 포함한 구조물일 수 있다. 상기 반도체 구조물들(LD')은 메사 식각에 의해 노출된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(12) 각각의 외주면을 커버하는 절연막(IL)을 더 포함할 수 있다. 여기서, 절연막(IL)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(IL)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(IL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 산화 타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(IL)의 재료로 사용될 수 있다.
도 8b를 참조하면, 성장 기판(1) 상부에 전사기재(10)를 배치한다. 전사기재(10)는 접합층(10b) 및 베이스 기판(10a)을 포함할 수 있다. 여기서, 접합층(10b)은 접착성(또는 점착성)을 갖는 물질을 포함할 수 있으며, 후속 공정의 레이저 조사에 의해 반도체 구조물(LD')과 용이하게 박리될 수 있는 물질로 선택될 수 있다.
도 8c를 참조하면, 제3 방향(DR3)에서 볼 때 성장 기판(1)의 배면에 선택적으로 레이저를 조사하여 성장 기판(1)으로부터 반도체 구조물(LD')을 선택적으로 분리할 수 있다. 성장 기판(1)과 반도체 구조물(LD') 사이에는 희생층(미도시)이 제공될 수 있다. 성장 기판(1)의 배면에 레이저를 선택적으로 조사하면, 희생층이 분해되면서 반도체 구조물(LD')이 성장 기판(1)으로부터 용이하게 분리되어 상기 반도체 구조물(LD')이 전사기재(10)에 전사될 수 있다.
이후, 반송 기구 등을 이용하여 전사기재(10)를 상부로 이동시키면 성장 기판(1)과 전사기재(1) 상의 반도체 구조물(LD')이 분리될 수 있다.
도 8d를 참조하면, 반도체 구조물(LD')이 전사된 전사기재(10)를 기판(SUB) 상부에 배치할 수 있다. 이때, 상기 반도체 구조물(LD')의 제1 반도체층(11)의 하부 면이 기판(SUB)의 일 면 상에 위치할 수 있다.
상기 기판(SUB)은 도 7a를 참고하여 설명한 미경화된 폴리이미드로 구성된 기판(SUB)일 수 있다. 상기 기판(SUB) 상에 반도체 구조물(LD')을 배치한 후, 열처리 또는 UV 조사 방식을 이용하여 상기 기판(SUB)을 경화시킨다. 상기 기판(SUB)이 경화됨에 따라 상기 기판(SUB) 상에 배치된 반도체 구조물(LD')이 안정적으로 고정될 수 있다.
연속하여, 도 8e를 참조하면, 전사기재(10) 상부에 레이저를 조사하여 기판(SUB) 상에 고정된 반도체 구조물(LD')과 전사기재(10)를 분리한다. 이에 따라, 기판(SUB) 상에 메사 계면(14)을 포함한 반도체 구조물(LD')이 최종적으로 재전사될 수 있다. 이러한 방식을 통해, 기판(SUB) 상에 반도체 구조물(LD')이 안정적으로 배치될 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 단면도들이다.
도 9에 도시된 화소는, 기판(SUB)의 배면(SF1) 상에 광 변환 패턴층(LCP) 및 차광 패턴(LBP)이 배치되는 점을 제외하고는 도 4a와 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
또한, 도 10에 도시된 화소는, 기판(SUB)의 배면(SF1) 상에 개구부(OPN)를 포함한 베이스층(C_SUB)이 배치되고, 상기 개구부(OPN) 내에 광 변환 패턴층(LCP)이 배치되는 점을 제외하고는 도 4a의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 9 및 도 10의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
우선, 도 9를 참조하면, 일 실시예에 따른 화소(PXL)는 기판(SUB), 표시 소자층(DPL), 및 화소 회로층(PCL)을 포함할 수 있다. 화소(PXL)는 기판(SUB)의 배면을 향하여 광을 방출할 수 있다.
기판(SUB)의 배면(SF1) 상에는 댐 구조물(DAM)과 광 변환 패턴층(LCP)이 제공될 수 있다.
댐 구조물(DAM)은 발광 소자(LD)와 중첩하는 개구부(OPN)를 정의할 수 있다. 즉, 댐 구조물(DAM)은 화소(PXL)에서 광이 방출되는 발광 영역(EMA)을 정의할 수 있다. 여기서, 상기 발광 영역(EMA)은 개구부(OPN)에 대응될 수 있다.
댐 구조물(DAM)은 적어도 하나의 차광 물질 및/또는 광 흡수 물질을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실싱에 따라, 댐 구조물(DAM)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
댐 구조물(DAM) 상에는 차광 패턴(LBP)이 제공될 수 있다. 차광 패턴(LBP)은 화소(PXL)가 제공되는 화소 영역(PXA)에서 발광 영역(EMA)의 주변에 위치할 수 있다. 차광 패턴(LBP)은 발광 영역(EMA)에 대응되는 댐 구조물(DAM)의 개구부(OPN)를 제외한 나머지 영역이 차광 물질 등으로 구성된 블랙 매트릭스 패턴일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
광 변환 패턴층(LCP)은 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특성 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 상기 특정 색상의 광을 선택적으로 투과시킬 수 있다.
컬러 변환층(CCL)은, 기판(SUB)의 일 면(SF2) 상에 배치된 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 상기 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 상기 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 만일, 발광 소자(LD)가 청색 계열의 광을 방출하는 경우 상기 컬러 변환층(CCL)은 상기 광을 산란시키는 산란 입자들을 포함할 수도 있다.
컬러 필터(CF)는 컬러 변환층(CCL) 상에 제공되어 상기 컬러 변환층(CCL)과 함께 광 변환 패턴층(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응되도록 상기 화소 영역(PXA)의 발광 영역(EMA) 내에 제공될 수 있다.
컬러 필터(CF) 상에는 절연층(INS)이 제공될 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 절연층(INS)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 절연층(INS)은 광 변환 패턴층(LCP) 및 차광 패턴(LCP)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
다음으로, 도 10을 참조하면, 기판(SUB)의 배면(SF1) 상에는 베이스 층(C_SUB)이 제공될 수 있다.
상기 베이스 층(C_SUB)은 기판(SUB)을 지지하는 지지 부재로 도 7a 내지 도 7k를 참고하여 설명한 베이스 층(C_SUB)과 동일한 구성일 수 있다.
베이스 층(C_SUB)은 기판(SUB)의 일 면(SF2) 상에 배치된 발광 소자(LD)와 대응되는 영역이 개구된 개구부(OPN)를 포함할 수 있다. 베이스 층(C_SUB)의 개구부(OPN)는 화소(PXL)에서 광이 방출되는 발광 영역(EMA)일 수 있다.
베이스 층(C_SUB) 상에는 차광 패턴(LBP)이 제공 및/또는 형성될 수 있다.
차광 패턴(LBP)은 화소(PXL)와 그에 인접한 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이 경우, 차광 패턴(LBP)은 블랙 매트릭스 패턴일 수 있다. 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다. 상술한 차광 패턴(LBP)은 화소(PXL)가 제공되는 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)을 제외한 나머지 영역에 제공될 수 있다.
개구부(OPN) 내에는 광 변환 패턴층(LCP)이 제공 및/또는 형성될 수 있다.
광 변환 패턴층(LCP)은 컬러 변환층(CCL)과 컬러 필터(CF)를 포함할 수 있다. 컬러 변환층(CCL)은 색 변환 입자들(QD)을 포함할 수 있다.
광 변환 패턴층(LCP) 및 차광 패턴(LBP) 상에는 절연층(INS)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB)의 배면(SF1) 상에 광 변환 패턴층(LCP)을 배치하여 상기 광 변환 패턴층(LCP)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자 LD': 반도체 구조물
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 메사(mesa) 계면
SUB: 기판 PXL: 화소
EL1, EL2: 제1 및 제2 전극 CE: 공통 전극
PE: 화소 전극 BRP: 브릿지 패턴
CNL: 연결 배선

Claims (20)

  1. 발광 영역을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    상기 기판의 일면 상에 제공된 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공된 제1 절연층;
    상기 제1 절연층 상에 제공되며 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터;
    상기 트랜지스터 상에 제공된 제2 절연층;
    상기 제2 절연층 상에 제공된 공통 전극; 및
    상기 공통 전극 상의 제3 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 화소 전극을 포함하고,
    상기 발광 소자는, 상기 기판 상에 제공된 반도체 구조물, 상기 반도체 구조물 상에 제공되며 서로 이격된 제1 전극과 제2 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 반도체 구조물은 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함하고,
    상기 제1 전극은 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결되고,
    상기 제2 전극은 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극은, 단면 상에서 볼 때, 상기 하나의 반도체층과 상기 제1 절연층 사이에 위치하고,
    상기 제2 전극은, 단면 상에서 볼 때, 상기 나머지 반도체층과 상기 제1 절연층 사이에 위치하는, 표시 장치.
  4. 제2 항에 있어서,
    상기 반도체 구조물은 메사(mesa) 계면을 포함하는, 표시 장치.
  5. 제2 항에 있어서,
    상기 화소는,
    상기 화소 전극과 상기 트랜지스터를 전기적으로 연결하는 연결 배선; 및
    상기 트랜지스터와 상기 제1 전극을 전기적으로 연결하는 브릿지 패턴을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 연결 배선과 상기 브릿지 패턴은 동일한 층에 제공되며, 동일한 물질을 포함하는, 표시 장치.
  7. 제5 항에 있어서,
    상기 공통 전극은 상기 제2 절연층을 사이에 두고 상기 연결 배선 및 상기 브릿지 패턴 상에 각각 배치되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 공통 전극은 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 화소는 상기 제3 절연층 상에서 상기 화소 전극과 전기적으로 이격되며 상기 공통 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 패드 전극을 더 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 발광 영역과 대응되도록 상기 기판의 타 면 상에 제공된 광 변환 패턴층; 및
    상기 발광 영역의 주변과 대응되도록 상기 기판의 타면 상에 제공된 차광 패턴을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 차광 패턴은 블랙 매트릭스인, 표시 장치.
  12. 제10 항에 있어서,
    상기 기판의 타 면 상에 제공되며 상기 발광 영역에 대응되는 개구부를 구비한 베이스 층을 더 포함하고,
    상기 광 변환 패턴층은 상기 개구부 내에 위치하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 광 변환 패턴층은,
    상기 개구부 내에서 상기 기판의 타 면 상에 제공되며 색 변환 입자들을 포함한 컬러 변환층; 및
    상기 컬러 변환층 상에 제공되는 컬러 필터 패턴을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 차광 패턴은 상기 베이스 층 상에 제공되며 상기 개구부와 중첩되지 않는, 표시 장치.
  15. 제10 항에 있어서,
    상기 기판의 타 면 상에 제공되며 상기 발광 소자와 중첩하는 개구부를 정의하는 댐 구조물을 더 포함하고,
    상기 광 변환 패턴층은 상기 개구부 내에 위치하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 차광 패턴은 상기 댐 구조물 상에 위치하는, 표시 장치.
  17. 제1 항에 있어서,
    단면 상에서 볼 때, 상기 발광 소자와 상기 트랜지스터 사이에 제공되는 반사 부재를 더 포함하는, 표시 장치.
  18. 베이스 층 상에 기판을 제공하는 단계;
    적어도 하나 이상의 반도체 구조물이 전사된 전사기재를 상기 기판 상에 배치하여 상기 반도체 구조물을 상기 기판 상에 재전사하는 단계;
    상기 기판을 경화한 후 상기 전사기재를 분리하는 단계;
    상기 반도체 구조물 상에 서로 이격된 제1 전극과 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극들 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 적어도 하나의 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상의 제2 절연층 상에 상기 제2 전극과 전기적으로 연결된 공통 전극을 형성하는 단계; 및
    상기 공통 전극 상의 제3 절연층 상에 상기 제1 전극 및 상기 트랜지스터와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하고,
    상기 반도체 구조물, 상기 제1 및 제2 전극들은 발광 소자를 구성하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 반도체 구조물은,
    제1 반도체층;
    상기 제1 반도체층 상에 형성된 활성층;
    상기 활성층 상에 형성된 제2 반도체층; 및
    상기 제2 반도체층, 상기 활성층, 및 상기 제1 반도체층 각각의 일부를 식각하여 형성된 메사(mesa) 계면을 포함하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 화소 전극을 형성하는 단계 이후, 상기 기판으로부터 상기 베이스 층을 분리하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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