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KR102426708B1 - 디스플레이 장치 - Google Patents

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KR102426708B1
KR102426708B1 KR1020180107379A KR20180107379A KR102426708B1 KR 102426708 B1 KR102426708 B1 KR 102426708B1 KR 1020180107379 A KR1020180107379 A KR 1020180107379A KR 20180107379 A KR20180107379 A KR 20180107379A KR 102426708 B1 KR102426708 B1 KR 102426708B1
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layer
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thin film
shielding layer
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황영인
양용호
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삼성디스플레이 주식회사
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Abstract

본 발명의 실시예들은 디스플레이 장치를 개시한다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 실리콘 반도체를 포함하는 제1 반도체층을 포함하는 제1 박막트랜지스터; 산화물 반도체를 포함하는 제2 반도체층을 포함하는 제2 박막트랜지스터; 상기 제1 박막트랜지스터와 중첩하고, 기판과 상기 제1 박막트랜지스터 사이에 구비된 제1 차폐층; 및 상기 제2 박막트랜지스터와 중첩하고, 상기 기판과 상기 제2 박막트랜지스터 사이에 구비된 제2 차폐층;을 포함하고, 상기 제1 차폐층과 상기 제2 차폐층이 서로 다른 전압이 인가되는 서로 다른 도전층과 전기적으로 연결된다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
유기 발광 디스플레이 장치, 액정 디스플레이 장치 등과 같은 디스플레이 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터 및 복수의 배선을 포함하는 어레이 기판을 포함한다. 어레이 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 디스플레이 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 디스플레이 장치에 대한 요구가 증가함에 따라, 디스플레이 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치, 연결 구조, 구동 방식 및 구현되는 영상의 품질 개선에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 트랜지스터의 특성을 향상시킬 수 있는 디스플레이 장치를 제공한다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 실리콘 반도체를 포함하는 제1 반도체층을 포함하는 제1 박막트랜지스터; 산화물 반도체를 포함하는 제2 반도체층을 포함하고, 상기 제2 반도체층의 일 단이 상기 제1 박막트랜지스터의 상기 제1 반도체층의 일 단에 연결되고, 상기 제2 반도체층의 타 단이 상기 제1 박막트랜지스터의 게이트전극과 연결된 제2 박막트랜지스터; 상기 제1 박막트랜지스터와 중첩하고, 기판과 상기 제1 박막트랜지스터 사이에 구비된 제1 차폐층; 및 상기 제2 박막트랜지스터와 중첩하고, 상기 기판과 상기 제2 박막트랜지스터 사이에 구비된 제2 차폐층;을 포함한다.
상기 제1 차폐층과 상기 제2 차폐층이 동일층에 배치될 수 있다.
상기 제1 차폐층과 상기 제2 차폐층이 상이한 층에 배치될 수 있다.
상기 제2 차폐층은 상기 제1 반도체층과 동일층에 배치될 수 있다.
상기 제2 차폐층은 상기 제1 박막트랜지스터의 게이트 전극과 동일층에 배치될 수 있다.
상기 디스플레이 장치는, 상기 제1 박막트랜지스터와 중첩하는 커패시터;를 더 포함하고, 상기 제2 차폐층은 상기 커패시터의 일 전극과 동일층에 배치될 수 있다.
상기 디스플레이 장치는, 상기 제2 차폐층과 중첩하고, 상기 제2 차폐층과 상기 제2 박막트랜지스터 사이에 배치된 커패시터;를 더 포함할 수 있다.
상기 커패시터의 일 전극은 상기 제1 박막트랜지스터의 상기 제1 반도체층 및 상기 제1 반도체층의 채널영역에 중첩하는 게이트전극 중 적어도 하나와 동일층에 배치될 수 있다.
상기 디스플레이 장치는, 상기 제1 박막트랜지스터와 중첩하고, 상기 제1 박막트랜지스터 상부에 배치된 제1 터치센서 및 상기 제2 차폐층과 중첩하고, 상기 제2 차폐층과 상기 기판 사이에 배치된 제2 터치센서 중 적어도 하나를 더 포함할 수 있다.
상기 제1 차폐층은 전원전압을 인가하는 전원선에 전기적으로 연결될 수 있다.
상기 제1 차폐층은 초기화전압을 인가하는 전원선에 전기적으로 연결될 수 있다.
상기 제1 차폐층은 상기 제1 반도체층과 전기적으로 연결될 수 있다.
상기 제1 차폐층은 상기 제1 박막트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
상기 제2 차폐층은 초기화전압을 인가하는 전원선에 전기적으로 연결될 수 있다.
상기 제2 차폐층은 상기 제2 박막트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
상기 제1 박막트랜지스터는 구동용 트랜지스터이고, 상기 제2 박막트랜지스터는 스위칭용 트랜지스터일 수 있다.
상기 제1 박막트랜지스터는 스위칭용 트랜지스터이고, 상기 제2 박막트랜지스터는 구동용 트랜지스터일 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 실리콘 반도체를 포함하는 제1 반도체층을 포함하는 제1 박막트랜지스터; 산화물 반도체를 포함하는 제2 반도체층을 포함하는 제2 박막트랜지스터; 상기 제1 박막트랜지스터와 중첩하는 커패시터; 상기 제1 박막트랜지스터와 중첩하고, 기판과 상기 제1 박막트랜지스터 사이에 구비된 제1 차폐층; 및 상기 제2 박막트랜지스터와 중첩하고, 상기 기판과 상기 제2 박막트랜지스터 사이에 구비된 제2 차폐층;을 포함한다.
상기 제1 차폐층과 상기 제2 차폐층에 동일 전압이 인가될 수 있다.
상기 제1 차폐층과 상기 제2 차폐층에 서로 다른 전압이 인가될 수 있다.
본 발명의 실시예들은 서로 다른 타입의 트랜지스터를 채용하는 디스플레이 장치에서 트랜지스터의 특성을 향상시켜 영상 품질 저하를 방지하는 디스플레이 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 화소 구조를 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 화소 구조를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 도 1에 도시된 화소의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다.
도 10은 도 9의 I-I' 및 II-II'를 따라 자른 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다.
도 12는 도 11의 III-III' 및 IV-IV'를 따라 자른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다.
도 14는 도 13의 V-V' 및 VI-VI'를 따라 자른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 제1 방향 및 제2 방향으로 배치될 수 있다. 화소(PX)는 디스플레이소자 및 디스플레이소자를 구동하기 위한 화소회로를 포함할 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들 및 구동회로(예를 들어, 스캔 드라이버, 멀티플렉서(MUX), 데이터 드라이버)가 위치할 수 있다.
화소회로 및 구동회로는 복수의 박막트랜지스터들을 이용하여 구현되어 기판(110) 상에 형성될 수 있다. 박막트랜지스터는 액티브층을 구성하는 반도체 물질에 따라 산화물(Oxide) 반도체 박막트랜지스터 또는 실리콘(Si) 반도체 박막트랜지스터로 구현될 수 있다. 디스플레이 성능을 향상시키기 위하여, 누설 전류(leakage current), 스위칭 속도(switching speed), 구동 강도(drive strength), 균일성(uniformity) 등과 같은 원하는 기준을 만족시키는 적절한 타입의 박막트랜지스터들이 화소회로 및 구동회로에 사용될 수 있다.
본 발명의 실시예들에 따른 디스플레이 장치는 적어도 2개 타입의 박막트랜지스터가 기판(110) 상에 형성된다. 적어도 2개의 타입의 박막트랜지스터는 실리콘 물질을 포함하는 반도체층을 구비한 실리콘 반도체 박막트랜지스터 및 산화물을 포함하는 반도체층을 구비한 산화물 반도체 박막트랜지스터를 포함한다. 실리콘 반도체 박막트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS) 박막트랜지스터, 비정질 실리콘(a-si) 박막트랜지스터 또는 다결정 실리콘(p-si) 박막트랜지스터일 수 있다.
실리콘 물질은 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 실리콘 반도체 박막트랜지스터는 화소회로의 구동 박막트랜지스터 및 구동회로의 박막트랜지스터에 적용될 수 있다.
산화물 반도체 물질은 실리콘 물질과 비교하여 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체 박막트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막트랜지스터에 적용될 수 있다. 또한, 오프-전류가 작아 보조 용량의 크기가 감소될 수 있으므로, 산화물 반도체 박막트랜지스터는 고해상도 디스플레이 장치에 적합하다.
본 발명의 실시예들에 따른 디스플레이 장치는 산화물 반도체 박막트랜지스터(이하, '산화물 박막트랜지스터'라 함) 및 실리콘 반도체 박막트랜지스터(이하, '실리콘 박막트랜지스터'라 함)와 같이 서로 다른 타입의 박막트랜지스터가 화소회로 및 구동회로에 적용될 수 있다. 본 발명의 실시예들에서, 산화물 박막트랜지스터는 n 채널 박막트랜지스터(즉, NMOS 박막트랜지스터)일 수 있고, 실리콘 박막트랜지스터는 p 채널 또는 n 채널 박막트랜지스터(즉, PMOS 박막트랜지스터 또는 NMOS 박막트랜지스터)일 수 있다.
본 발명의 다양한 실시예들에 따른 디스플레이 장치는 서로 다른 타입의 실리콘 박막트랜지스터와 산화물 박막트랜지스터를 동일 기판 위에 배치함으로써, 최적의 기능을 제공할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 화소 구조를 나타낸 단면도이다. 도 2a 내지 도 2d는 제2 차폐층의 위치가 다른 실시예들로서, 이하에서는 도 2a를 중심으로 설명하고, 도 2b 내지 도 2d에서는 도 2a와 중복하는 구성의 설명은 생략한다.
도 2a를 참조하면, 일 실시예에 따른 화소(PX1)는 기판(110) 상의 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 및 커패시터(Cst)를 포함할 수 있다. 기판(110)의 상면은 제1 방향(도 1 참조) 및 제2 방향(도 1 참조)에 의해 정의될 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 서로 다른 층에 배치될 수 있다. 제2 트랜지스터(M2)는 제1 트랜지스터(M1)의 상부 층에 배치될 수 있다. 커패시터(Cst)는 제1 트랜지스터(M1)와 중첩하게 배치될 수 있다. 제1 트랜지스터(M1)는 실리콘 박막트랜지스터일 수 있다. 제2 트랜지스터(M2)는 산화물 박막트랜지스터일 수 있다.
제1 트랜지스터(M1)는 제1 반도체층(21), 제1 게이트 전극(22), 제1 소스 전극(23) 및 제1 드레인 전극(24)을 포함할 수 있다. 제2 트랜지스터(M2)는 제2 반도체층(31), 제2 게이트 전극(32), 제2 소스 전극(33) 및 제2 드레인 전극(34)을 포함할 수 있다. 커패시터(Cst)는 제1 전극(41) 및 제2 전극(43)을 포함할 수 있다.
제1 트랜지스터(M1)와 기판(110) 사이에 제1 차폐층(120)이 배치되고, 제2 트랜지스터(M2)와 기판(110) 사이에 제2 차폐층(130a)이 배치될 수 있다. 제1 차폐층(120)은 제1 트랜지스터(M1)와 중첩하게 배치되고, 제2 차폐층(130a)은 제2 트랜지스터(M2)와 중첩하게 배치될 수 있다.
외부로부터 유입되는 광 및 회로소자들에 인가되는 전압 변동에 의해 기판(110)에 전하(charge)가 유도되고, 이는 트랜지스터의 반도체층에 영향을 줄 수 있다. 이에 따라, 문턱전압과 같은 트랜지스터의 특성이 변경되어 잔상 발생 및/또는 휘도 균일성이 저하될 수 있다.
본 발명의 실시예는 기판(110)과 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 사이에 차폐층(120)(130a)을 배치하고, 각 차폐층(120)(130a)에 트랜지스터의 반도체 타입 및 채널 타입에 따라 적절한 전압을 인가함으로써, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 외광 및 기판(110)의 전위에 의해 영향을 받지 않으면서, 트랜지스터 특성이 향상되도록 할 수 있다.
기판(110) 상부에 버퍼층(10)이 배치되고, 버퍼층(10) 상부에 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 및 커패시터(Cst)가 구비될 수 있다.
버퍼층(10) 상부에 제1 트랜지스터(M1)에 대응하는 영역의 제1 차폐층(120) 및 제2 트랜지스터(M2)에 대응하는 영역의 제2 차폐층(130a)이 배치될 수 있다.
제1 차폐층(120) 및 제2 차폐층(130a)은 금속을 포함하고 단층 또는 다층으로 구성될 수 있다. 예를 들어, 제1 차폐층(120) 및 제2 차폐층(130a)은 몰리브덴(Mo)을 포함하는 단층 구조일 수 있다. 다른 실시예에서, 제1 차폐층(120) 및 제2 차폐층(130a)은 버퍼층(10) 상부에 순차적으로 Ti를 갖는 제1층, Al를 갖는 제2층, 및 Ti를 갖는 제3층을 갖는 3층 구조일 수 있다.
제1 차폐층(120) 및 제2 차폐층(130a) 상부에 제1 절연층(11)이 배치될 수 있다. 제1 절연층(11) 상부에 제1 트랜지스터(M1)의 제1 반도체층(21)이 배치될 수 있다. 제1 반도체층(21)은 폴리 실리콘을 포함할 수 있다.
제1 반도체층(21) 상부에 제2 절연층(12)이 배치될 수 있다. 제2 절연층(12) 상부에 제1 게이트 전극(22)이 배치될 수 있다. 제1 게이트 전극(22)은 커패시터(Cst)의 제1 전극(41)으로도 기능할 수 있다. 제1 게이트 전극(22) 상부에 제3 절연층(13)이 배치될 수 있다. 제3 절연층(13) 상부에 커패시터(Cst)의 제2 전극(43)이 배치될 수 있다. 커패시터(Cst)의 제2 전극(43) 상부에 제4 절연층(14)이 배치될 수 있다.
제4 절연층(14) 상부에 제2 트랜지스터(M2)의 제2 반도체층(31)이 배치될 수 있다. 제2 반도체층(31)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 예를 들어, 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제2 반도체층(31) 상부에 제5 절연층(15)이 배치될 수 있다. 제5 절연층(15) 상부에 제2 게이트 전극(32)이 배치될 수 있다. 제2 게이트 전극(32) 상부에 제6 절연층(16)이 배치될 수 있다.
제6 절연층(16) 상부에 제1 트랜지스터(M1)의 제1 소스전극(23)과 제1 드레인전극(24), 제2 트랜지스터(M2)의 제2 소스전극(33)과 제2 드레인전극(34)이 배치될 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2) 상부에 제7 절연층(17)이 배치될 수 있다. 제7 절연층(17) 상부에 도전층(140)이 배치될 수 있다. 도전층(140)은 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 포함하는 화소(PX)의 복수의 트랜지스터들 및 커패시터(Cst) 중 하나의 일 전극과 화소전극(150)을 전기적으로 연결하는 연결전극일 수 있다. 도전층(140) 상부에 제8 절연층(18)이 배치될 수 있다. 제8 절연층(18) 상부에 화소전극(150)이 배치될 수 있다. 화소전극(150)의 가장자리에는 제9 절연층(19)이 배치될 수 있다. 화소전극(150)은 도전층(140)과 전기적으로 연결될 수 있다.
도 2b에 도시된 화소(PX2)는 제2 차폐층(130b)이 제1 트랜지스터(M1)의 제1 반도체층(21)과 동일층에 형성된다. 제1 절연층(11) 상부에 제1 트랜지스터(M1)의 제1 반도체층(21)과 제2 차폐층(130b)이 배치될 수 있다. 제1 반도체층(21)은 폴리 실리콘을 포함할 수 있다.
제1 차폐층(120)은 금속을 포함하고 단층 또는 다층으로 구성될 수 있다. 제2 차폐층(130b)은 제1 반도체층(21)과 동일 물질로 형성되며, 폴리 실리콘을 포함할 수 있다. 제1 반도체층(21)과 제2 차폐층(130b) 상부에 제2 절연층(12)이 배치될 수 있다.
도 2c에 도시된 화소(PX3)는 제2 차폐층(130c)이 제1 트랜지스터(M1)의 제1 게이트 전극(22)과 동일층에 형성된다. 제2 절연층(12) 상부에 제1 트랜지스터(M1)의 제1 게이트 전극(22)과 제2 차폐층(130c)이 배치될 수 있다.
제1 차폐층(120)은 금속을 포함하고 단층 또는 다층으로 구성될 수 있다. 제2 차폐층(130c)은 제1 게이트 전극(22)과 동일 물질을 포함할 수 있다. 제1 게이트 전극(22)과 제2 차폐층(130c) 상부에 제3 절연층(13)이 배치될 수 있다.
도 2d에 도시된 화소(PX4)는 제2 차폐층(130d)이 커패시터(Cst)의 제2 전극(43)과 동일층에 형성된다. 제3 절연층(13) 상부에 커패시터(Cst)의 제2 전극(43)과 제2 차폐층(130d)이 배치될 수 있다.
제1 차폐층(120)은 금속을 포함하고 단층 또는 다층으로 구성될 수 있다. 제2 차폐층(130d)은 제2 전극(43)과 동일 물질을 포함할 수 있다. 제2 전극(43)과 제2 차폐층(130d) 상부에 제4 절연층(14)이 배치될 수 있다.
도 2a 내지 도 2d에 도시된 제1 차폐층(120)과 제2 차폐층(130a)(130b)(130c)(130d)은 각각 서로 다른 도전층에 전기적으로 연결되어 도전선으로부터 서로 다른 전압을 인가받을 수 있다. 도전층은 화소(PX) 내 회로소자의 일 전극 또는 신호 또는 전압을 인가하는 배선일 수 있다.
일 실시예에서, 도 2a 내지 도 2d에 도시된, 제1 트랜지스터(M1)는 p 채널 트랜지스터이고, 제2 트랜지스터(M2)는 n 채널 트랜지스터일 수 있다. 이때, 제1 차폐층(120)은 (+) 정전압원과 전기적으로 연결된 전원선과 전기적으로 연결되거나, (-) 정전압원과 전기적으로 연결된 전원선과 전기적으로 연결될 수 있다. 제2 차폐층(130a)(130b)(130c)(130d)은 제2 트랜지스터(M2)의 제2 게이트 전극(32)과 전기적으로 연결되거나, (-) 정전압원과 전기적으로 연결된 전원선과 전기적으로 연결될 수 있다.
다른 실시예에서, 도 2a 내지 도 2d에 도시된, 제1 트랜지스터(M1)는 n 채널 트랜지스터이고, 제2 트랜지스터(M2)는 n 채널 트랜지스터일 수 있다. 이때, 제1 차폐층(120)은 제1 트랜지스터(M1)의 제1 게이트 전극(22) 또는 제1 소스 전극(23)과 전기적으로 연결되거나, (-) 정전압원과 전기적으로 연결된 전원선과 전기적으로 연결될 수 있다. 제2 차폐층(130a)(130b)(130c)(130d)은 제2 트랜지스터(M2)의 제2 게이트 전극(32)과 전기적으로 연결되거나, (-) 정전압원과 전기적으로 연결된 전원선과 전기적으로 연결될 수 있다.
또 다른 실시예에서, 도 2a 내지 도 2d에 도시된 제1 차폐층(120)과 제2 차폐층(130a)(130b)(130c)(130d)은 전기적으로 플로팅될 수도 있다.
도 2a 내지 도 2d에 도시된 제1 차폐층(120)과 제2 차폐층(130a)(130b)(130c)(130d)에 동일한 전압이 인가되거나, 전기적으로 플로팅되는 경우, 제1 차폐층(120)과 제2 차폐층(130a)(130b)(130c)(130d)은 서로 전기적으로 연결될 수 있다. 이때 제1 차폐층(120)과 제2 차폐층(130a)이 분리되지 않고 일체로 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다. 도 3a 내지 도 3c에 도시된 화소는 제2 트랜지스터(M2) 하부에 제2 트랜지스터(M2)의 광 특성을 더욱 향상시키기 위한 커패시터(C)가 구비된 점에서, 도 2a에 도시된 화소(PX1)와 상이하다. 이하에서는 도 2a와 중복하는 구성의 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 3a에 도시된 화소(PX5)에는 제2 트랜지스터(M2)와 제2 차폐층(130a) 사이에 제1 커패시터(C1)가 구비될 수 있다. 제1 커패시터(C1)는 하부전극(181) 및 상부전극(182)을 포함할 수 있다. 하부전극(181)은 제1 절연층(11) 상부에 배치되고, 상부전극(182)은 제2 절연층(12) 상부에 배치될 수 있다. 하부전극(181)은 제1 트랜지스터(M1)의 제1 반도체층(21)과 동일 물질을 포함할 수 있다. 상부전극(182)은 제1 트랜지스터(M1)의 제1 게이트 전극(22)과 동일 물질을 포함할 수 있다.
제1 커패시터(C1)의 상부전극(182)은 제2 차폐층(130a)과 전기적으로 연결되고, 하부전극(181)은 전기적으로 플로팅될 수 있다. 또는, 제1 커패시터(C1)의 상부전극(182)과 하부전극(181)이 모두 전기적으로 플로팅될 수도 있다.
도 3b에 도시된 화소(PX6)에는 제2 트랜지스터(M2)와 제2 차폐층(130a) 사이에 제2 커패시터(C2)가 구비될 수 있다. 제2 커패시터(C2)는 하부전극(183) 및 상부전극(184)을 포함할 수 있다. 하부전극(183)은 제1 절연층(11) 상부에 배치되고, 상부전극(184)은 제3 절연층(13) 상부에 배치될 수 있다. 하부전극(183)은 제1 트랜지스터(M1)의 제1 반도체층(21)과 동일 물질을 포함할 수 있다. 상부전극(184)은 커패시터(Cst)의 제2 전극(43)과 동일 물질을 포함할 수 있다.
제2 커패시터(C2)의 상부전극(184)은 제2 차폐층(130a)과 전기적으로 연결되고, 하부전극(183)은 전기적으로 플로팅될 수 있다. 또는, 제2 커패시터(C2)의 상부전극(184)과 하부전극(183)이 모두 전기적으로 플로팅될 수도 있다.
도 3c에 도시된 화소(PX7)에는 제2 트랜지스터(M2)와 제2 차폐층(130a) 사이에 제3 커패시터(C3)가 구비될 수 있다. 제3 커패시터(C3)는 하부전극(185) 및 상부전극(186)을 포함할 수 있다. 하부전극(185)은 제2 절연층(12) 상부에 배치되고, 상부전극(186)은 제3 절연층(13) 상부에 배치될 수 있다. 하부전극(185)은 제1 트랜지스터(M1)의 제1 게이트 전극(22)과 동일 물질을 포함할 수 있다. 상부전극(186)은 커패시터(Cst)의 제2 전극(43)과 동일 물질을 포함할 수 있다.
제3 커패시터(C3)의 상부전극(186)은 제2 차폐층(130a)과 전기적으로 연결되고, 하부전극(185)은 전기적으로 플로팅될 수 있다. 또는, 제3 커패시터(C3)의 상부전극(186)과 하부전극(185)이 모두 전기적으로 플로팅될 수도 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 화소 구조를 나타낸 단면도이다. 도 4a 내지 도 4c에 도시된 화소는 제2 트랜지스터(M2) 하부에 터치센서(TS)가 구비되어 있다. 이하에서는 도 2a와 중복하는 구성의 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 4a 내지 도 4c에 도시된 화소(PX8)(PX9)(PX10)에는 제2 트랜지스터(M2) 하부에 터치센서(TS)가 배치될 수 있다. 터치센서(TS)는 버퍼층(10) 상의 서로 이격된 제1 터치전극(TE1) 및 제2 터치전극(TE2)을 포함할 수 있다. 제1 터치전극(TE1) 및 제2 터치전극(TE2)은 제1 트랜지스터(M1) 하부의 제1 차폐층(120)과 동일 물질을 포함할 수 있다. 제1 터치전극(TE1)과 제2 터치전극(TE2)은 각각 송신전극 및 수신전극 중 하나일 수 있다.
도 4a를 참조하면, 터치센서(TS) 상부에 제2 차폐층(130b)이 배치될 수 있다. 즉, 제2 차폐층(130b)은 터치센서(TS)와 제2 트랜지스터(M2) 사이에 배치될 수 있다. 제2 차폐층(130b)은 제1 절연층(11) 상부에 제1 트랜지스터(M1)의 제1 반도체층(21)과 동일 물질로 형성될 수 있다.
도 4b를 참조하면, 터치센서(TS) 상부에 제2 차폐층(130c)이 배치될 수 있다. 즉, 제2 차폐층(130c)은 터치센서(TS)와 제2 트랜지스터(M2) 사이에 배치될 수 있다. 제2 차폐층(130c)은 제2 절연층(12) 상에 제1 트랜지스터(M1)의 제1 게이트 전극(22)과 동일 물질로 형성될 수 있다.
도 4c를 참조하면, 터치센서(TS) 상부에 제2 차폐층(130d)이 배치될 수 있다. 즉, 제2 차폐층(130d)은 터치센서(TS)와 제2 트랜지스터(M2) 사이에 배치될 수 있다. 제2 차폐층(130d)은 제3 절연층(13) 상에 커패시터(Cst)의 제2 전극(43)과 동일 물질로 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다. 도 5에 도시된 화소는 제1 트랜지스터(M1) 상에 터치센서(TS)가 구비되어 있다. 이하에서는 도 2a와 중복하는 구성의 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 5에 도시된 화소(PX11)에서, 제5 절연층(15) 상에 제1 터치전극(TE1)이 배치되고, 제1 터치전극(TE1) 상에 제6 절연층(16)이 배치되고, 제6 절연층(16) 상에 제2 터치전극(TE2)이 배치될 수 있다. 제1 터치전극(TE1)과 제2 터치전극(TE2)은 각각 송신전극 및 수신전극 중 하나일 수 있다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 화소 구조를 나타낸 단면도이다. 도 6a 내지 도 6c는 제2 트랜지스터(M2) 하부에 제1 터치센서(TS1)가 구비되고, 제1 트랜지스터(M1) 상부에 제2 터치센서(TS2)가 구비된 예이다.
도 6a를 참조하면, 화소(PX12)는 제1 트랜지스터(M1) 하부에 제1 차폐층(120)을 구비하고, 제2 트랜지스터(M2) 하부에 제2 차폐층(130b)을 구비할 수 있다. 제2 차폐층(130b) 하부에는 제2 터치센서(TS2)가 구비될 수 있다. 제2 터치센서(TS2)는 버퍼층(10) 상의 서로 이격된 제1 터치전극(TE21) 및 제2 터치전극(TE22)을 포함하고, 제1 차폐층(120)과 동일층에 배치될 수 있다. 제1 트랜지스터(M1) 상부에 제1 터치센서(TS1)가 구비될 수 있다. 제1 터치센서(TS1)는 제5 절연층(15) 상의 제1 터치전극(TE11)과 제6 절연층(16) 상의 제2 터치전극(TE12)을 포함할 수 있다.
도 6b를 참조하면, 화소(PX13)는 제1 트랜지스터(M1) 하부에 제1 차폐층(120)을 구비하고, 제2 트랜지스터(M2) 하부에 제2 차폐층(130c)을 구비할 수 있다. 제2 차폐층(130c) 하부에는 제2 터치센서(TS2)가 구비될 수 있다. 제2 터치센서(TS2)는 버퍼층(10) 상의 서로 이격된 제1 터치전극(TE21) 및 제2 터치전극(TE22)을 포함하고, 제1 차폐층(120)과 동일층에 배치될 수 있다. 제1 트랜지스터(M1) 상부에 제1 터치센서(TS1)가 구비될 수 있다. 제1 터치센서(TS1)는 제5 절연층(15) 상의 제1 터치전극(TE11)과 제6 절연층(16) 상의 제2 터치전극(TE12)을 포함할 수 있다.
도 6c를 참조하면, 화소(PX14)는 제1 트랜지스터(M1) 하부에 제1 차폐층(120)을 구비하고, 제2 트랜지스터(M2) 하부에 제2 차폐층(130d)을 구비할 수 있다. 제2 차폐층(130d) 하부에는 제2 터치센서(TS2)가 구비될 수 있다. 제2 터치센서(TS2)는 버퍼층(10) 상의 서로 이격된 제1 터치전극(TE21) 및 제2 터치전극(TE22)을 포함하고, 제1 차폐층(120)과 동일층에 배치될 수 있다. 제1 트랜지스터(M1) 상부에 제1 터치센서(TS1)가 구비될 수 있다. 제1 터치센서(TS1)는 제5 절연층(15) 상의 제1 터치전극(TE11)과 제6 절연층(16) 상의 제2 터치전극(TE12)을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 1에 도시된 화소의 등가 회로도이다.
도 7을 참조하면, 화소(PX)는 디스플레이소자 및 복수의 배선들로부터 신호를 전달받아 디스플레이소자를 구동하는 화소회로를 포함한다. 이하에서는 유기발광소자(organic light-emitting device, OLED)를 디스플레이소자로 갖는 화소(PX)를 예로서 설명한다.
도 7에서는 하나의 화소(PX)마다 신호선들(131, 133, 151, 153, 171), 초기화전압선(141) 및 전원전압선(161)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(131, 133, 151, 153, 171) 중 적어도 어느 하나, 초기화전압선(141) 또는/및 전원전압선(161)은 이웃하는 화소들에서 공유될 수 있다.
본 발명의 실시예에서 화소(PX)의 성능을 최적화하기 위해, 도 2a 내지 도 6c에 도시된 서로 다른 타입의 박막트랜지스터를 적용할 수 있다. 예를 들어, 실리콘 트랜지스터(예를 들어, NMOS 실리콘 트랜지스터 또는 PMOS 실리콘 트랜지스터)로 구동 트랜지스터(예를 들어, T1)를 형성하고, 산화물 트랜지스터(예를 들어, NMOS 산화물 트랜지스터)들로 또는 실리콘(NMOS 및/또는 PMOS)과 산화물(NMOS) 트랜지스터들의 혼합으로 나머지 트랜지스터들(예를 들어, T2 내지 T7)과 같은 스위칭 트랜지스터들을 형성할 수 있다. 또 다른 예로서, 산화물 트랜지스터(NMOS)로 구동 트랜지스터(예를 들어, T1)를 형성하고, 실리콘 트랜지스터들로 또는 실리콘(NMOS 및/또는 PMOS)과 산화물(NMOS) 트랜지스터들의 혼합으로 나머지 트랜지스터들(예를 들어, T2 내지 T7)들을 형성할 수 있다.
도 7에서는 복수의 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 산화물 트랜지스터로 구비되며, 나머지는 PMOS 실리콘 트랜지스터로 구비되는 것으로 도시하고 있다.
신호선은 제1 스캔신호(GWP)를 전달하는 제1 스캔선(131), 제2 스캔신호(GWN)을 전달하는 제2 스캔선(151), 제3 스캔신호(GI)를 전달하는 제3 스캔선(153), 발광제어신호(EM)를 전달하는 발광제어선(133), 및 제1 스캔선(131)과 교차하며 데이터신호(DATA)를 전달하는 데이터선(171)을 포함한다.
전원전압선(161)은 제1 트랜지스터(T1)에 제1 전원전압(ELVDD)을 전달하며, 초기화전압선(141)은 제1 트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(VINT)을 화소(PX)로 전달한다.
화소(PX)의 화소회로는 복수의 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 도 7의 제1 전극들(E11~E71) 및 제2 전극들(E12~E72)은 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스전극(소스영역) 또는 드레인전극(드레인영역)일 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막트랜지스터로 구현될 수 있다.
제1 트랜지스터(T1)는 커패시터(Cst)의 제1 전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 전원전압선(161)과 연결된 제1 전극(E11), 제6 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결된 제2 전극(E12)을 포함한다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광소자(OLED)에 전류를 공급한다.
제2 트랜지스터(T2)는 제1 스캔선(131)에 연결된 게이트 전극(G2), 데이터선(171)에 연결된 제1 전극(E21), 제1 트랜지스터(T1)의 제1 전극(E11)에 연결된 제2 전극(E22)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔선(131)을 통해 전달받은 제2 스캔신호(GWP)에 따라 턴온되어 데이터선(171)으로 전달된 데이터신호(DATA)를 제1 트랜지스터(T1)의 제1 전극(E11)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제2 스캔선(151)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(E12)에 연결된 제1 전극(E31), 커패시터(Cst)의 제1 전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(E42) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E32)을 포함한다. 제1 전극(E31)은 제6 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결된다. 제3 트랜지스터(T3)는 제2 스캔선(151)을 통해 전달받은 제2 스캔신호(GWN)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제3 스캔선(153)에 연결된 게이트 전극(G4), 초기화전압선(141)에 연결된 제1 전극(E41), 커패시터(Cst)의 제1 전극(Cst1), 제3 트랜지스터(T3)의 제2 전극(E32) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E42)을 포함한다. 제4 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔신호(GI)에 따라 턴온되어 초기화전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시킨다.
제5 트랜지스터(T5)는 발광 제어선(133)에 연결된 게이트 전극(G5), 전원전압선(161)에 연결된 제1 전극(E51), 제1 트랜지스터(T1)의 제1 전극(E11) 및 제2 트랜지스터(T2)의 제2 전극(E22)과 연결된 제2 전극(E52)을 포함한다.
제6 트랜지스터(T6)는 발광 제어선(133)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(E12) 및 제3 트랜지스터(T3)의 제1 전극(E31)에 연결된 제1 전극(E61), 유기발광소자(OLED)의 화소전극에 연결된 제2 전극(E62)을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 발광 제어선(133)을 통해 전달받은 발광 제어신호(EM)에 따라 동시에 턴온되어 유기발광소자(OLED)에 전류가 흐르게 된다.
제7 트랜지스터(T7)는 제1 스캔선(131)과 연결된 게이트 전극(G7), 제6 트랜지스터(T6)의 제2 전극(E62) 및 유기발광소자(OLED)의 화소전극에 연결된 제1 전극(E71), 초기화전압선(141)에 연결된 제2 전극(E72)을 포함한다. 제7 트랜지스터(T7)는 제1 스캔선(131)을 통해 전달받은 제3 스캔신호(GWP)에 따라 턴온되어 유기발광소자(OLED)의 화소전극의 전압을 초기화시킨다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제1 전극(Cst1) 및 전원전압선(161)에 연결된 제2 전극(Cst2)을 포함한다. 커패시터(Cst)의 제1 전극(Cst1)은 제3 트랜지스터(T3)의 제2 전극(E32) 및 제4 트랜지스터(T4)의 제2 전극(E42)과도 연결된다.
유기발광소자(OLED)는 화소전극 및 화소전극에 대향하는 공통전극을 포함하고, 공통전극은 제2 전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1 트랜지스터(T1)로부터 전류를 전달받아 발광함으로써 영상을 표시한다.
도 8은 본 발명의 일 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 8에는 k행 및 p열의 화소(PX(k,p)), k행 및 p+1열의 화소(PX(k,p+1)), k행 및 p+2열의 화소(PX(k,p+2)), k+1행 및 p열의 화소(PX(k+1,p)), k+1행 및 p+1열의 화소(PX(k+1,p+1)), k+1행 및 p+1열의 화소(PX(k+1,p+1))가 도시되어 있다. 여기서, k 및 p는 홀수이다.
도 8을 참조하면, 각 열의 홀수 행의 주사선(SLk)에 연결된 화소(PX)와 짝수 행의 주사선(SLk+1)에 연결된 화소(PX)의 화소회로는 상호 좌우 대칭일 수 있다. 예를 들어, 화소(PX(k,p))와 화소(PX(k+1,p))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이고, 화소(PX(k,p+1))와 화소(PX(k+1,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다.
또한, 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들의 화소회로는 상호 좌우 대칭일 수 있다. 예를 들어, 화소(PX(k,p))와 화소(PX(k,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이고, 화소(PX(k+1,p+1))와 화소(PX(k+1,p+2))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다. 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들은 초기화전압선(VLk)을 공유할 수 있다.
각 열에는 제1 데이터선(DL1)과 제2 데이터선(DL2)이 이격 배치될 수 있다. 인접한 두 개의 열의 사이에는 한 쌍의 제1 데이터선(DL1) 또는 한 쌍의 제2 데이터선(DL2)이 인접 배치될 수 있다. 각 열의 두 개의 데이터선들(DL1, DL2)은 홀수 행의 화소(PX)에 연결된 제1 데이터선(DL1) 및 짝수 행의 화소(PX)에 연결된 제2 데이터선(DL2)을 포함한다. 즉, 홀수 행의 화소(PX)는 제1 데이터선(DL1)에 연결되고, 짝수 행의 화소(PX)는 제2 데이터선(DL2)에 연결된다.
도 9는 본 발명의 일 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다. 도 10은 도 9의 I-I' 및 II-II'를 따라 자른 단면도이다.
도 9에서는 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들을 도시한다. 한 쌍의 화소(PX)들은 좌우 대칭 구조로서, 초기화전압선(141)과 컨택하는 위치가 동일하다(중첩한다). 도 9에서 제2 차폐층(130a)은 각 화소(PX)에 아일랜드 타입으로 구비된다. 즉, 좌측 화소(PX)의 제2 차폐층(130a)과 우측 화소(PX)의 제2 차폐층(130a)은 서로 분리되어 있다. 이하에서는, 도면에서 좌측의 화소(PX)를 중심으로 설명하며, 이는 우측의 화소(PX)에도 동일하게 적용됨은 물론이다.
본 발명의 일 실시예에 따른 디스플레이 장치의 화소(PX)는 제1 방향으로 연장되는 복수의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선들을 포함할 수 있다. 제1 스캔선(131), 제2 스캔선(151), 제3 스캔선(153), 발광제어선(133), 및 초기화전압선(141)은 제1 방향으로 연장된다. 데이터선(미도시) 및 전원전압선(161)은 제2 방향으로 연장된다.
또한, 화소(PX)는 제1 내지 제7 트랜지스터(T1 내지 T7), 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 각각 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 반도체층 및 채널 영역에 대응하는 위치에 반도체층과 절연 배치된 게이트 전극을 포함할 수 있다.
본 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 실리콘 박막트랜지스터이고, P 채널 트랜지스터일 수 있다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 박막트랜지스터이고, n 채널 트랜지스터일 수 있다.
도 9에 도시된 트랜지스터의 제1 전극 및 제2 전극 각각은 소스전극(소스영역) 또는 드레인전극(드레인영역)일 수 있다.
기판(110) 상에 버퍼층(10)이 배치되고, 버퍼층(10) 상부에 제1 차폐층(120) 및 제2 차폐층(130a)이 배치된다.
기판(110)은 글라스재, 세라믹재, 금속재, 플라스틱재 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(10)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다. 버퍼층(10)은 생략될 수 있다.
제1 차폐층(120)은 적어도 제1 트랜지스터(T1)에 중첩하도록 배치되고, 제2 차폐층(130a)은 적어도 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 중첩하도록 배치될 수 있다.
제1 차폐층(120)은 제1 내지 제6 절연층(11 내지 16)을 관통하는 컨택홀(CH1)을 통해 (+) 정전압원과 전기적으로 연결된 전원전압선(161)과 전기적으로 연결될 수 있다. 제2 차폐층(130a)은 제1 내지 제3 절연층(11 내지 13)을 관통하는 컨택홀(CH2)을 통해 (-) 정전압원과 전기적으로 연결된 초기화전압선(141)과 전기적으로 연결될 수 있다.
제1 차폐층(120) 및 제2 차폐층(130a)은 금속을 포함하고 단층 또는 다층으로 구성될 수 있다. 예를 들어, 제1 차폐층(120) 및 제2 차폐층(130a)은 몰리브덴(Mo)을 포함하는 단층 구조일 수 있다. 다른 실시예에서, 제1 차폐층(120) 및 제2 차폐층(130a)은 버퍼층(10) 상부에 순차적으로 Ti를 갖는 제1층, Al를 갖는 제2층, 및 Ti를 갖는 제3층을 갖는 3층 구조일 수 있다.
제1 차폐층(120) 및 제2 차폐층(130a) 상부에 제1 절연층(11)이 배치되고, 제1 절연층(11) 상부에 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 반도체층이 배치된다.
제1 절연층(11)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제1 절연층(11)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 반도체층은 동일층에 배치되며, 동일 물질을 포함한다. 예를 들어, 상기 반도체층은 다결정 실리콘을 포함할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다. 제7 트랜지스터(T7)의 반도체층은 이전 행의 제6 트랜지스터(T6)의 반도체층과 연결될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 반도체층에는 채널영역에 대한 1차 도핑 및 게이트전극을 마스크로 한 소스영역 및 드레인영역에 대한 2차 도핑이 수행될 수 있다. 일 실시예에서 1차 도핑은 생략될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층 상부에 제2 절연층(12)이 배치되고, 제2 절연층(12) 상부에 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 게이트 전극들(G1, G2, G5 내지 G7)이 배치된다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 게이트 전극들(G1, G2, G5 내지 G7)과 동일층에 동일 물질로 제1 스캔선(131) 및 발광 제어선(133)이 제1 방향으로 연장되며 배치된다.
제2 절연층(12)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제2 절연층(12)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트 전극들(G1, G2, G5 내지 G7)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 트랜지스터(T1)의 반도체층(A1, 도 10 참조)은 제1 전극(E11), 제2 전극(E12) 및 이들 사이의 채널영역을 포함한다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 평면상 채널영역과 중첩한다. 제1 트랜지스터(T1)의 반도체층(A1)은 굴곡을 가짐으로써 채널영역을 길게 형성할 수 있어, 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 트랜지스터(T1)의 반도체층(A1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 아일랜드 타입으로, 반도체층(A1)과 제2 절연층(12)을 사이에 두고 중첩되도록 구비된다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 연결전극(162)에 의해 제3 트랜지스터(T3)의 제2 전극(E32) 및 제4 트랜지스터(T4)의 제2 전극(E42)과 전기적으로 연결된다. 연결전극(162)은 제6 절연층(16) 상부에 구비되고, 적어도 제6 절연층(16)을 관통하는 컨택홀들을 통해 제1 트랜지스터(T1)의 게이트전극(G1), 제3 트랜지스터(T3)의 제2 전극(E32) 및 제4 트랜지스터(T4)의 제2 전극(E42)과 각각 컨택할 수 있다.
제2 트랜지스터(T2)의 반도체층은 제1 전극(E21), 제2 전극(E22) 및 이들 사이의 채널영역을 포함한다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 평면상 채널영역과 중첩하고, 제1 스캔선(131)의 일부에 의해 형성된다. 제2 트랜지스터(T2)의 제1 전극(E21)은 연결전극(163)에 의해 데이터선(미도시)과 전기적으로 연결된다. 연결전극(163)은 제6 절연층(16) 상부에 구비되고, 적어도 제6 절연층(16)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제1 전극(E21)과 컨택할 수 있다. 데이터선은 연결전극(163) 상부의 제7 절연층(17) 상에 형성될 수 있다. 데이터선은 제7 절연층(17)의 컨택홀을 통해 연결전극(163)과 컨택할 수 있다. 제2 트랜지스터(T2)의 제2 전극(E22)은 제1 트랜지스터(T1)의 제1 전극(E11)과 연결된다.
제5 트랜지스터(T5)의 반도체층은 제1 전극(E51), 제2 전극(E52) 및 이들 사이의 채널영역을 포함한다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 평면상 채널영역과 중첩하고, 발광제어선(133)의 일부에 의해 형성된다. 제5 트랜지스터(T5)의 제1 전극(E51)은 적어도 제6 절연층(16)을 관통하는 컨택홀을 통해 전원전압선(161)과 전기적으로 연결된다. 전원전압선(161)은 제6 절연층(16) 상부에 구비될 수 있다. 제5 트랜지스터(T5)의 제2 전극(E52)은 제1 트랜지스터(T1)의 제1 전극(E11)과 연결된다.
제6 트랜지스터(T6)의 반도체층은 제1 전극(E61), 제2 전극(E62) 및 이들 사이의 채널영역을 포함한다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 평면상 채널영역과 중첩하고, 발광제어선(133)의 일부에 의해 형성된다. 제6 트랜지스터(T6)의 제1 전극(E61)은 제1 트랜지스터(T1)의 제2 전극(E12)과 연결된다. 제6 트랜지스터(T6)의 제1 전극(E61)은 연결전극(164)에 의해 제3 트랜지스터(T3)의 제1 전극(E31)과 전기적으로 연결된다. 연결전극(164)은 제6 절연층(16) 상부에 구비되고, 적어도 제6 절연층(16)을 관통하는 컨택홀을 통해 제3 트랜지스터(T3)의 제1 전극(E31)과 컨택할 수 있다. 제3 트랜지스터(T3)의 제1 전극(E31)은 제4 절연층(14) 상부에 구비된다. 제6 트랜지스터(T6)의 제2 전극(E62)은 연결전극(165)에 의해 유기발광소자(OLED)의 화소전극(PE)과 전기적으로 연결된다. 연결전극(165)은 제6 절연층(16) 상부에 구비되고, 적어도 제6 절연층(16)을 관통하는 컨택홀을 통해 제6 트랜지스터(T6)의 제2 전극(E62)과 컨택할 수 있다.
제7 트랜지스터(T7)의 반도체층은 제1 전극(E71), 제2 전극(E72) 및 이들 사이의 채널영역을 포함한다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 평면상 채널 영역과 중첩하고, 제1 스캔선(131)의 일부에 의해 형성된다. 제7 박막트랜지스터(T7)의 제2 전극(E72)은 연결전극(166)에 의해 제4 트랜지스터(T4)의 제1 전극(E41) 및 초기화전압선(141)과 전기적으로 연결된다. 연결전극(166)은 제6 절연층(16) 상부에 구비되고, 적어도 제6 절연층(16)을 관통하는 컨택홀들을 통해 제4 트랜지스터(T4)의 제1 전극(E41), 제7 트랜지스터(T7)의 제2 전극(E72) 및 초기화전압선(141)과 각각 컨택할 수 있다. 제7 트랜지스터(T7)의 제1 전극(E71)은 이전 행의 제6 트랜지스터(T6)의 제2 전극(E62)과 연결된다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 게이트 전극들(G1, G2, G5 내지 G7) 상에는 제3 절연층(13)이 배치된다. 제3 절연층(13) 상부에 커패시터(Cst)의 제2 전극(Cst2)이 배치된다. 커패시터(Cst)의 상부전극(Cst2)과 동일층에 동일 물질을 포함하는 초기화전압선(141)이 제1 방향으로 연장되며 배치된다.
제3 절연층(13)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 커패시터(Cst)의 제2 전극(Cst2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)와 중첩되도록 배치된다. 커패시터(Cst)는 제1 전극(Cst1) 및 제2 전극(Cst2)을 포함한다. 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)이다. 즉, 커패시터(Cst)의 제1 전극(Cst1)과 제1 트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다. 커패시터(Cst)의 제1 전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 스캔선(131) 및 발광 제어선(133)과 동일한 물질로 동일한 층에 형성된다. 커패시터(Cst)의 제2 전극(Cst2)은 제3 절연층(13)을 사이에 두고 제1 전극(Cst1) 전체를 커버하며 제1 전극(Cst1)과 중첩되도록 구비된다. 이때, 제3 절연층(13)이 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 커패시터(Cst)의 제2 전극(Cst2)은 개구부(SOP)를 구비할 수 있다. 개구부(SOP)는 제1 극(Cst1)의 일부를 노출하는 컨택홀에 대응하는 위치에 제2 전극(Cst2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 연결전극(162)은 개구부(SOP) 내에 배치된 컨택홀를 통해서 제1 전극(Cst1)과 연결될 수 있다. 제2 전극(Cst2)은 전원전압선(161)과 적어도 제6 절연층(16)을 관통하는 컨택홀을 통해서 연결될 수 있다.
실리콘 반도체를 포함하는 트랜지스터들(T1, T2, T5, T6, T7) 및 커패시터(Cst) 상부에는 산화물 반도체를 포함하는 트랜지스터들(T3, T4)이 배치될 수 있다.
커패시터(Cst)의 제2 전극(Cst2) 상에는 제4 절연층(14)이 배치된다. 제4 절연층(14) 상에 제3 트랜지스터(T3)의 반도체층(A3, 도 10 참조) 및 제4 트랜지스터(T4)의 반도체층(A4, 도 10 참조)이 배치된다. 제3 트랜지스터(T3)의 반도체층(A3) 및 제4 트랜지스터(T4)의 반도체층(A4)은 동일층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체를 포함할 수 있다.
제4 절연층(14)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다.
제3 트랜지스터(T3)의 반도체층(A3) 및 제4 트랜지스터(T4)의 반도체층(A4)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예를 들어, 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제3 트랜지스터(T3)의 반도체층(A3) 및 제4 트랜지스터(T4)의 반도체층(A4)의 상부에 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 전극들(G3, G4)이 배치된다. 제3 트랜지스터(T3)의 반도체층(A3)과 게이트 전극(G3) 사이 및 제4 트랜지스터(T4)의 반도체층(A4)과 게이트 전극(G4) 사이에는 제5 절연층(15)이 배치된다.
게이트 전극들(G3, G4)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
도면에서는 제5 절연층(15)이 기판(110) 전체에 배치되어 있으나, 제5 절연층(15)은 게이트전극(G3, G4)에 대응하게 패터닝된 절연 패턴일 수 있다. 예를 들어, 제5 절연층(15)은 게이트전극(G3, G4)과 동일 마스크 공정을 통해 절연 패턴으로 형성될 수 있다. 제5 절연층(15)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 전극들(G3, G4)과 동일층에 동일 물질을 포함하는 제2 스캔선(151) 및 제3 스캔선(153)이 제1 방향으로 연장되며 배치된다.
제3 트랜지스터(T3)는 산화물 반도체를 포함하는 반도체층(A3) 및 게이트 전극(G3)을 포함한다. 반도체층(A3)은 제1 전극(E31), 제2 전극(E32) 및 이들 사이의 채널영역을 포함한다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 평면상 채널영역과 중첩하고, 제2 스캔선(151)의 일부에 의해 형성된다. 제3 트랜지스터(T3)의 제1 전극(E31)은 연결전극(164)에 의해 제6 트랜지스터(T6)의 제1 전극(E61)과 전기적으로 연결된다. 제3 트랜지스터(T3)의 제2 전극(ES32)은 연결전극(162)에 의해 제1 트랜지스터(T1)의 게이트 전극(G1)과 브릿지 연결될 수 있다.
제4 트랜지스터(T4)는 산화물 반도체를 포함하는 반도체층(A4) 및 게이트 전극(G4)을 포함한다. 반도체층(A4)은 제1 전극(E41), 제2 전극(E42) 및 이들 사이의 채널영역을 포함한다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 평면상 채널영역과 중첩하고, 제3 스캔선(153)의 일부에 의해 형성된다. 제4 트랜지스터(T4)의 제1 전극(E41)은 컨택홀을 통해서 초기화전압선(141)과 컨택할 수 있다. 제4 트랜지스터(T4)의 제2 전극(E42)은 연결전극(162)에 의해 제1 트랜지스터(T1)의 게이트 전극(G1)과 브릿지 연결될 수 있다.
한편, 제3 트랜지스터(T3)의 제2 전극(E32)과 제4 트랜지스터(T4)의 제2 전극(E42)이 제1 스캔선(131)과 중첩하는 영역에 부스트 커패시터(Cb)가 형성될 수 있다. 부스트 커패시터(Cb)는 제1 스캔선(131)의 적어도 일부를 포함하고 제1 스캔선(131)으로부터 돌출 연장되어 소정 면적을 갖는 부분인 제1 전극(Cb1)과 제3 트랜지스터(T3)의 제2 전극(E32)과 제4 트랜지스터(T4)의 제2 전극(E42)에서 연장되고, 제1 전극(Cb1)과 중첩하는 부분인 제2 전극(Cb2)을 포함할 수 있다. 제2 전극(Cb2)은 산화물 반도체를 포함할 수 있다. 제2 전극(Cb2)은 제1 트랜지스터(T1)의 게이트전극(G1)과 연결전극(162)에 의해 전기적으로 연결될 수 있다. 부스트 커패시터(Cb)는 제3 트랜지스터(T3)의 킥백을 보상하여 제1 트랜지스터(T1)의 게이트전극(G1)의 전압을 상승시킬 수 있다.
산화물 반도체를 포함하는 트랜지스터들(T3, T4) 상에는 제6 절연층(16)이 배치될 수 있으며, 제6 절연층(16) 상부에는 전원전압선(161) 및 연결전극들(162 내지 166)이 배치될 수 있다. 제6 절연층(16)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다.
전원전압선(161) 및 연결전극들(162 내지 166)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예를 들어, 전원전압선(161) 및 연결전극들(162 내지 166)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 전원전압선(161) 및 연결전극들(162 내지 166)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
전원전압선(161) 및 연결전극들(162 내지 166) 상부에는 제7 절연층(17)이 배치될 수 있으며, 제7 절연층(177) 상부에는 데이터선 및 도전층이 배치될 수 있다. 데이터선은 제2 방향으로 연장되며 배치될 수 있다. 데이터선은 화소(PX)의 좌측 또는 우측에 배치될 수 있다. 데이터선은 제1 트랜지스터(T1)의 좌측 또는 우측에 배치될 수 있다. 데이터선은 제1 데이터선(DL1) 또는 제2 데이터선(DL2)일 수 있다. 제7 절연층(17)에는 연결전극(165)의 일부를 노출하는 비아홀이 형성될 수 있다. 도전층은 비아홀을 통해 연결전극(165)과 컨택할 수 있다.
제7 절연층(17)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제7 절연층(17)은 전술된 무기물을 포함할 수 있다.
데이터선 및 도전층은 금속, 도전성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예를 들어, 데이터선 및 도전층은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다.
데이터선 및 도전층 상부에는 제8 절연층(18)이 배치될 수 있다. 제8 절연층(18)에는 도전층의 일부를 노출하는 비아홀 형성될 수 있다.
제8 절연층(18)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제8 절연층(18)은 전술된 무기물을 포함할 수 있다. 제8 절연층(18)은 트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제8 절연층(18)의 상부면이 평탄하도록 형성된다. 제8 절연층(18)은 단층 또는 다층으로 구비될 수 있다.
제8 절연층(18) 상부에는 유기발광소자(OLED)가 위치할 수 있다. 유기발광소자(OLED)는 화소전극(PE), 화소전극에 대향하는 대향전극(CE) 및 화소전극(PE)과 대향전극(CE) 사이의 중간층(IL)을 포함할 수 있다. 제8 절연층(18) 상부에 화소전극(PE)의 가장자리를 덮으며 제9 절연층(19)이 배치된다. 제9 절연층(19)은 화소전극(PE)의 일부를 노출하는 개구를 가짐으로써 화소를 정의할 수 있다.
유기발광소자(OLED)의 화소전극(PE)은 비아홀을 통해 연결전극(165)과 전기적으로 연결된 도전층과 컨택할 수 있다. 화소전극(PE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등의 반사 도전 물질을 포함하는 반사막일 수 있다. 일 실시예에서 화소전극(PE)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투명 도전성 산화물을 포함하는 투명 도전막일 수 있다. 일 실시예에서 화소전극(PE)은 상기 반사막과 상기 투명 도전막의 적층 구조일 수 있다.
제9 절연층(19)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
유기발광소자(OLED)의 중간층(IL)은 적어도 발광층(EML: emissive layer)을 포함하며 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 중 어느 하나 이상의 기능층을 추가로 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다.
유기발광소자(OLED)의 대향전극(CE)은 다양한 도전성 재료로 구성될 수 있다. 예를 들어, 대향전극(CE)은 리튬(Li), 칼슘(Ca), 불화리튬(LiF), 알루미늄(Al), 마그네슘(Mg) 및 은(Ag)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
유기발광소자(OLED)는 상부에는 박막봉지층(미도시)이 배치될 수 있다. 박막봉지층은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 제9 절연층(19) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다. 도 12는 도 11의 III-III' 및 IV-IV'를 따라 자른 단면도이다.
도 11 및 도 12에 도시된 디스플레이 장치의 화소(PX)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 하부의 제2 차폐층(130a)이 제1 내지 제5 절연층(11 내지 15)을 관통하는 컨택홀(CH3)을 통해 제2 스캔선(151)에 전기적으로 연결되는 점에서, 도 9 및 도 10에 도시된 디스플레이 장치의 화소(PX)와 상이하다. 제2 스캔선(151)의 일부는 제3 트랜지스터(T3)의 게이트 전극(G3)으로 기능한다. 따라서, 제2 차폐층(130a)에는 제3 트랜지스터(T3)의 게이트 전극(G3)에 인가되는 전압과 동일한 전압이 인가된다. 도 11에서, 좌측 화소(PX)의 제2 차폐층(130a)과 우측 화소(PX)의 제2 차폐층(130a)은 일체로서 서로 연결되어 있다. 즉, 좌측 화소(PX)와 우측 화소(PX)는 제2 차폐층(130a)을 공유할 수 있다. 이에 따라, 제2 차폐층(130a)은 좌측 화소(PX) 또는 우측 화소(PX)의 컨택홀(CH3)을 통해 제2 스캔선(151)에 전기적으로 연결될 수 있다.
다른 실시예에서, 제2 차폐층(130a)이 제1 내지 제5 절연층(11 내지 15)을 관통하는 컨택홀을 통해 제3 스캔선(153)에 전기적으로 연결될 수 있다. 제3 스캔선(153)의 일부는 제4 트랜지스터(T4)의 게이트 전극(G4)으로 기능한다. 따라서, 제2 차폐층(130a)에는 제4 트랜지스터(T4)의 게이트 전극(G4)에 인가되는 전압과 동일한 전압이 인가된다.
도 13은 본 발명의 다른 실시예에 따른 도 7에 도시된 화소의 트랜지스터 및 커패시터를 개략적으로 나타낸 배치도이다. 도 14는 도 13의 V-V' 및 VI-VI'를 따라 자른 단면도이다.
도 13 및 도 14에 도시된 디스플레이 장치의 화소(PX)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 하부의 제2 차폐층(130d)이 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 배치되고, 제3 내지 제5 절연층(13 내지 15)을 관통하는 컨택홀(CH4)을 통해 제2 스캔선(151)에 전기적으로 연결되는 점에서, 도 9 및 도 10에 도시된 디스플레이 장치의 화소(PX)와 상이하다. 제2 차폐층(130d)은 커패시터(Cst)의 제2 전극(Cst2)과 동일 물질을 포함할 수 있다. 제2 스캔선(151)의 일부는 제3 트랜지스터(T3)의 게이트 전극(G3)으로 기능한다. 따라서, 제2 차폐층(130d)에는 제3 트랜지스터(T3)의 게이트 전극(G3)에 인가되는 전압과 동일한 전압이 인가된다. 도 13에서, 좌측 화소(PX)의 제2 차폐층(130d)과 우측 화소(PX)의 제2 차폐층(130d)은 일체로서 서로 연결되어 있다. 즉, 좌측 화소(PX)와 우측 화소(PX)는 제2 차폐층(130d)을 공유할 수 있다. 이에 따라, 제2 차폐층(130d)은 좌측 화소(PX) 또는 우측 화소(PX)의 컨택홀(CH4)을 통해 제2 스캔선(151)에 전기적으로 연결될 수 있다.
다른 실시예에서, 제2 차폐층(130d)이 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 배치되고, 제3 내지 제5 절연층(13 내지 15)을 관통하는 컨택홀(CH4)을 통해 제3 스캔선(153)에 전기적으로 연결될 수 있다. 제3 스캔선(153)의 일부는 제4 트랜지스터(T4)의 게이트 전극(G4)으로 기능한다. 따라서, 제2 차폐층(130d)에는 제4 트랜지스터(T4)의 게이트 전극(G4)에 인가되는 전압과 동일한 전압이 인가된다.
도시되지 않았으나, 일 실시예에서, 제2 차폐층이 제1 트랜지스터(T1)의 반도체층(A1)과 동일층에 배치되고, 제2 및 제3 절연층(12 및 13)을 관통하는 컨택홀을 통해 초기화전압선(141)과 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 차폐층이 제1 트랜지스터(T1)의 반도체층(A1)과 동일층에 배치되고, 제2 내지 제5 절연층(12 내지 15)을 관통하는 컨택홀을 통해 제2 스캔선(151) 또는 제3 스캔선(153)에 전기적으로 연결될 수 있다.
또한, 다른 실시예에서, 제2 차폐층 하부에 인접하는 타 배선들과의 위치를 고려하여 도 3a 내지 도 3d에 도시된 바와 같이 커패시터를 배치하거나, 도 4a 내지 도 4c에 도시된 바와 같이 터치센서를 배치할 수 있다. 물론, 제1 차폐층 상부에 도 5에 도시된 바와 같이 처치센서를 배치할 수 있다.
본 발명의 실시예들은 신뢰성이 우수한 실리콘 반도체를 반도체층으로 하는 적어도 하나의 실리콘 박막트랜지스터 및 낮은 누설전류를 갖는 산화물 반도체를 반도체층으로 하는 적어도 하나의 산화물 박막트랜지스터를 혼합하여 채용하고 있어 높은 신뢰성 및 소비전력이 우수한 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 트랜지스터의 채널 타입 및 반도체 타입에 따라 트랜지스터 하부의 차폐층에 인가되는 전압을 제어함으로써 트랜지스터의 광 특성을 유지 및/또는 향상시켜 고품질의 영상을 제공할 수 있다.
전술된 실시예들에 따른 디스플레이 장치는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명하였다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정 디스플레이 장치, 전기영동 디스플레이 장치, 무기 EL 디스플레이 장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는 태블릿 PC, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기, 손목시계형 전자 기기 등의 휴대용 단말기에 적용될 수 있다. 디스플레이 장치는 휴대용 단말기에 한정되지 않고, 텔레비전 또는 외부 광고판과 같은 대형 전자 장비, 퍼스널 컴퓨터, 노트북 컴퓨터, 자동차 네비게이션 유닛, 카메라와 같은 중소형 전자 장비 등에 사용될 수 있다. 본 발명의 실시예는 전술된 예에 한정되지 않고, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 표시영역에 화소를 포함하는 디스플레이 장치에 있어서,
    상기 화소는,
    상기 화소를 구동하고, 실리콘 반도체를 포함하는 제1 반도체층을 포함하는 제1 박막트랜지스터;
    산화물 반도체를 포함하는 제2 반도체층을 포함하고, 상기 제2 반도체층의 일 단이 상기 제1 박막트랜지스터의 상기 제1 반도체층의 일 단에 연결되고, 상기 제2 반도체층의 타 단이 상기 제1 박막트랜지스터의 게이트전극과 연결된 제2 박막트랜지스터;
    상기 제1 박막트랜지스터와 중첩하고, 기판과 상기 제1 박막트랜지스터 사이에 구비된 제1 차폐층; 및
    상기 제2 박막트랜지스터와 중첩하고, 상기 기판과 상기 제2 박막트랜지스터 사이에 구비된 제2 차폐층;을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 차폐층과 상기 제2 차폐층이 동일층에 배치된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 차폐층과 상기 제2 차폐층이 상이한 층에 배치된, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제2 차폐층은 상기 제1 반도체층과 동일층에 배치된, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제2 차폐층은 상기 제1 박막트랜지스터의 게이트 전극과 동일층에 배치된, 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제1 박막트랜지스터와 중첩하는 커패시터;를 더 포함하고,
    상기 제2 차폐층은 상기 커패시터의 일 전극과 동일층에 배치된, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제2 차폐층과 중첩하고, 상기 제2 차폐층과 상기 제2 박막트랜지스터 사이에 배치된 커패시터;를 더 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 커패시터의 일 전극은 상기 제1 박막트랜지스터의 상기 제1 반도체층 및 상기 제1 반도체층의 채널영역에 중첩하는 게이트전극 중 적어도 하나와 동일층에 배치된, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 박막트랜지스터와 중첩하는 제1 터치센서 및 상기 제2 차폐층과 중첩하고 상기 제2 차폐층과 상기 기판 사이에 배치된 제2 터치센서 중 적어도 하나를 더 포함하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 차폐층은 전원전압을 인가하는 전원선에 전기적으로 연결된, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 차폐층은 초기화전압을 인가하는 전원선에 전기적으로 연결된, 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 차폐층은 상기 제1 박막트랜지스터의 상기 제1 반도체층과 전기적으로 연결된, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 차폐층은 상기 제1 박막트랜지스터의 게이트 전극과 전기적으로 연결된, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제2 차폐층은 초기화전압을 인가하는 전원선에 전기적으로 연결된, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제2 차폐층은 상기 제2 박막트랜지스터의 게이트 전극과 전기적으로 연결된, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 제1 박막트랜지스터는 구동용 트랜지스터이고,
    상기 제2 박막트랜지스터는 스위칭용 트랜지스터인, 디스플레이 장치.
  17. 제1항에 있어서,
    상기 제1 박막트랜지스터는 스위칭용 트랜지스터이고,
    상기 제2 박막트랜지스터는 구동용 트랜지스터인, 디스플레이 장치.
  18. 실리콘 반도체를 포함하는 제1 반도체층을 포함하는 제1 박막트랜지스터;
    산화물 반도체를 포함하는 제2 반도체층을 포함하는 제2 박막트랜지스터;
    상기 제1 박막트랜지스터와 중첩하는 커패시터;
    상기 제1 박막트랜지스터와 중첩하고, 기판과 상기 제1 박막트랜지스터 사이에 구비되고, 절연층에 의해 상기 제1 박막트랜지스터와 분리된 제1 차폐층; 및
    상기 제2 박막트랜지스터와 중첩하고, 상기 기판과 상기 제2 박막트랜지스터 사이에 구비된 제2 차폐층;을 포함하고,
    상기 제2 차폐층에 상기 제2 박막트랜지스터의 게이트전극에 인가되는 전압과 동일 전압이 인가되는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 차폐층과 상기 제2 차폐층에 동일 전압이 인가되는, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 제1 차폐층과 상기 제2 차폐층에 서로 다른 전압이 인가되는, 디스플레이 장치.
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