[go: up one dir, main page]

KR102741338B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102741338B1
KR102741338B1 KR1020200083754A KR20200083754A KR102741338B1 KR 102741338 B1 KR102741338 B1 KR 102741338B1 KR 1020200083754 A KR1020200083754 A KR 1020200083754A KR 20200083754 A KR20200083754 A KR 20200083754A KR 102741338 B1 KR102741338 B1 KR 102741338B1
Authority
KR
South Korea
Prior art keywords
light
electrode
pixel
layer
color filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020200083754A
Other languages
English (en)
Other versions
KR20220006164A (ko
Inventor
박노경
김경배
이지혜
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200083754A priority Critical patent/KR102741338B1/ko
Priority to US17/237,000 priority patent/US11550087B2/en
Priority to CN202110759360.XA priority patent/CN113903268A/zh
Publication of KR20220006164A publication Critical patent/KR20220006164A/ko
Application granted granted Critical
Publication of KR102741338B1 publication Critical patent/KR102741338B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L27/156—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B5/00—Optical elements other than lenses
    • G02B5/20—Filters
    • G02B5/28—Interference filters
    • G02B5/285—Interference filters comprising deposited thin solid films
    • G02B5/286—Interference filters comprising deposited thin solid films having four or fewer layers, e.g. for achieving a colour effect
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/03—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes specially adapted for displays having non-planar surfaces, e.g. curved displays
    • G09G3/035—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes specially adapted for displays having non-planar surfaces, e.g. curved displays for flexible display surfaces
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3607—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals for displaying colours or for displaying grey scales with a specific pixel layout, e.g. using sub-pixels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10H20/00
    • H01L25/0753—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10H20/00 the devices being arranged next to each other
    • H01L27/1214—
    • H01L27/1262—
    • H01L33/50—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0212—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/851—Wavelength conversion means
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2380/00—Specific applications
    • G09G2380/02—Flexible displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H10H20/818—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous within the light-emitting regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는, 기판; 상기 기판 상에서 제1 방향을 따라 구획되고 복수의 발광 소자들이 각각 배치되는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 적어도 하나의 화소; 상기 제1 내지 제3 발광 영역들 사이의 영역에 대응되게 배치되는 차광 패턴; 및 상기 제1 발광 영역 상에 제공된 제1 컬러 필터 패턴, 상기 제2 발광 영역 상에 제공된 제2 컬러 필터 패턴, 및 상기 제3 발광 영역 상에 제공된 제3 컬러 필터 패턴을 포함한 컬러 필터 층을 포함할 수 있다. 여기서, 상기 화소는 상기 제1 내지 제3 컬러 필터 패턴들 중 하나의 컬러 필터 패턴과 대응하는 상기 기판 상에 제공된 제1 내지 제3 스토리지 커패시터들을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 출광 효율을 향상시킬 수 있는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판; 상기 기판 상에서 제1 방향을 따라 구획되고 복수의 발광 소자들이 각각 배치되는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 적어도 하나의 화소; 상기 제1 내지 제3 발광 영역들 사이의 영역에 대응되게 배치된 차광 패턴; 및 상기 제1 발광 영역 상에 제공된 제1 컬러 필터 패턴, 상기 제2 발광 영역 상에 제공된 제2 컬러 필터 패턴, 및 상기 제3 발광 영역 상에 제공된 제3 컬러 필터 패턴을 포함한 컬러 필터 층을 포함할 수 있다. 상기 화소는 상기 제1 내지 제3 컬러 필터 패턴들 중 하나의 컬러 필터 패턴과 대응하는 상기 기판 상에 제공된 제1 내지 제3 스토리지 커패시터들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컬러 필터 패턴은 적색 컬러 필터이고, 상기 제2 컬러 필터 패턴은 녹색 컬러 필터이며, 상기 제3 컬러 필터는 청색 컬러 필터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 기판 상에 제공된 버퍼층; 및 상기 버퍼층 상에 순차적으로 제공된 제1 내지 제3 절연층들을 포함할 수 있다. 여기서, 상기 제1 내지 제3 스토리지 커패시터들 각각은, 상기 제1 절연층 상에 제공된 하부 전극과 상기 제2 절연층 상에 제공되어 상기 하부 전극과 중첩하는 상부 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 스토리지 커패시터 및 상기 제1 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제1 서브 화소; 상기 제2 스토리지 커패시터 및 상기 제2 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제2 서브 화소; 및 상기 제3 스토리지 커패시터 및 상기 제3 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제3 서브 화소를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소가 제공되는 화소 영역은, 상기 제1 방향과 다른 제2 방향을 따라 상기 제1 서브 화소가 제공된 제1 서브 화소 영역, 상기 제2 서브 화소가 제공된 제2 서브 화소 영역, 및 상기 제3 서브 화소가 제공된 제3 서브 화소 영역으로 구획될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스토리지 커패시터는 상기 제1 서브 화소 영역에 대응될 수 있고, 상기 제2 스토리지 커패시터는 상기 제2 서브 화소 영역에 대응될 수 있으며, 상기 제3 스토리지 커패시터는 상기 제3 서브 화소 영역에 대응될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제2 컬러 필터 패턴과 대응하는 상기 기판 상에 제공되며 상기 제2 방향으로 연장된 제1 내지 제3 데이터 라인들과 제1-1 전원 라인; 및 상기 제3 컬러 필터 패턴과 대응하는 상기 기판 상에 제공되며 상기 제2 방향으로 연장된 제2-1 전원 라인 및 초기화 전원 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 데이터 라인들, 상기 제1-1 전원 라인, 상기 제2-1 전원 라인, 및 상기 초기화 전원 라인은 상기 버퍼층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 내지 제3 스토리지 커패시터들 각각과 중첩하는 바텀 금속층을 더 포함할 수 있다. 여기서, 상기 바텀 금속층은 상기 제1 내지 제3 데이터 라인들, 상기 제1-1 전원 라인, 상기 제2-1 전원 라인, 및 상기 초기화 전원 라인과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제2 절연층 상에서 서로 이격되게 배치되고 상기 제1 방향으로 연장된 제1-2 전원 라인 및 제2-2 전원 라인을 더 포함할 수 있다. 여기서, 상기 제1-2 전원 라인은 상기 제1-1 전원 라인과 전기적으로 연결될 수 있고, 상기 제2-2 전원 라인은 상기 제2-1 전원 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제3 절연층 상에 제공되며 상기 제1 내지 제3 발광 영역들 각각과 대응하게 위치한 제1 내지 제4 전극들을 더 포함할 수 있다. 여기서, 상기 제1 내지 제4 전극들은 상기 제1 방향으로 서로 이격되게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 발광 영역들 각각에서, 상기 제1 전극은 상기 제2-2 전원 라인과 전기적으로 연결될 수 있다. 상기 제1 발광 영역에서 상기 제3 전극은 상기 제2 스토리지 커패시터와 전기적으로 연결될 수 있고, 상기 제2 발광 영역에서 상기 제3 전극은 상기 제3 스토리지 커패시터와 전기적으로 연결될 수 있으며, 상기 제3 발광 영역에서 상기 제3 전극은 상기 제1 스토리지 커패시터와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 및 제2 전극들 사이에 제공되어 상기 제1 및 제2 전극들과 전기적으로 연결된 복수의 제1 발광 소자들; 및 상기 제3 및 제4 전극들 사이에 제공되어 상기 제3 및 제4 전극들과 전기적으로 연결되는 복수의 제2 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 전기적으로 연결하는 제1 컨택 전극; 상기 제2 및 제4 전극들 상에 각각 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 전기적으로 연결하는 중간 전극; 및 상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극, 상기 중간 전극, 및 상기 제2 컨택 전극은 서로 이격되게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 발광 소자들은 상기 제3 전극과 상기 제4 전극 사이에 병렬 연결된 제1 직렬 단을 이룰 수 있고, 상기 제1 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 병렬 연결된 제2 직렬 단을 이룰 수 있다. 여기서, 상기 제3 전극은 애노드 전극이고, 상기 제1 전극은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제1 내지 제3 발광 영역들 각각과 대응하는 제1 개구, 상기 제1 개구로부터 이격된 제2 및 제3 개구들을 포함한 뱅크를 더 포함할 수 있다. 여기서, 상기 차광 패턴은 상기 뱅크 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 영역과 대응하는 상기 뱅크의 제1 개구, 상기 제2 발광 영역과 대응하는 상기 뱅크의 제1 개구, 상기 제3 발광 영역과 대응하는 상기 뱅크의 제1 개구는 서로 동일한 크기를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 차광 패턴은, 상기 제1 컬러 필터 패턴과 대응하는 제1 개구부; 상기 제2 컬러 필터 패턴과 대응하는 제2 개구부; 및 상기 제3 컬러 필터 패턴과 대응하는 제3 개구부를 포함할 수 있다. 여기서, 상기 제1 개구부의 크기는 상기 제2 및 제3 개구부들의 크기와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 개구부의 크기는 상기 제2 및 제3 개구부들 각각의 크기보다 클 수 있다. 또한, 상기 제1 컬러 필터 패턴은 상기 제2 및 제3 컬러 필터 패턴들 각각의 크기보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소와 상기 컬러 필터 층 사이에 제공된 컬러 변환층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러 변환층은, 상기 제1 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제1 색의 광으로 변환하는 제1 컬러 변환층; 상기 제2 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제2 색의 광으로 변환하는 제2 컬러 변환층; 및 상기 제3 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제3 색의 광으로 변환하거나 상기 광을 그대로 투과시키는 제3 컬러 변환층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 방향을 따라 구획되는 제1 내지 제3 발광 영역들과, 상기 제1 내지 제3 발광 영역들 중 하나의 발광 영역과 대응되게 배치되는 제1 내지 제3 스토리지 커패시터들, 상기 제1 내지 제3 발광 영역들 상에 각각 제공되는 컬러 필터 패턴을 포함할 수 있다. 제1 내지 제3 스토리지 커패시터들이 집중적으로 배치되는 상기 하나의 발광 영역에 상대적으로 크기가 큰 적색 컬러 필터를 배치하여 차광 패턴에 의해 커버되는 발광 소자들의 수를 최소화하여 유효 광원으로 사용할 수 있는 발광 소자들의 수를 증가시켜 표시 장치의 출광 효율을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 6은 도 5의 표시 장치에 포함된 화소 회로층의 일 예를 개략적으로 도시한 평면도이다.
도 7은 도 5의 표시 장치에 포함된 표시 소자층의 일 예를 개략적으로 도시한 평면도이다.
도 8은 도 5의 표시 장치에 포함된 컬러 필터 층 및 차광 패턴의 일 예를 개략적으로 도시한 평면도이다.
도 9는 도 7의 제1 영역만을 개략적으로 도시한 평면도이다.
도 10은 도 9의 Ⅴ ~ Ⅴ’선에 따른 단면도이다.
도 11 및 도 12는 도 9의 Ⅵ ~ Ⅵ’선에 따른 단면도들이다.
도 13 및 도 14는 도 5의 Ⅰ ~ Ⅰ’선에 따른 개략적인 단면도들이다.
도 15는 도 5의 Ⅱ ~ Ⅱ’선에 따른 개략적인 단면도이다.
도 16은 도 5의 Ⅲ ~ Ⅲ’선에 따른 개략적인 단면도이다.
도 17은 도 5의 Ⅳ ~ Ⅳ’선에 따른 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 ‘제1 추가 전극’ 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 ‘제2 추가 전극’이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질(또는 재료)을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 4를 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 4에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
본 발명의 일 실시예에 있어서는, 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 5를 참조하면, 각각의 화소(PXL)는 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)을 포함할 수 있다. 각 화소(PXL)가 제공되는 화소 영역(PXA)은 제1 서브 화소(SPXL1)가 제공되는 제1 서브 화소 영역(SPXA1), 제2 서브 화소(SPXL2)가 제공되는 제2 서브 화소 영역(SPXA2), 및 제3 서브 화소(SPXL3)가 제공되는 제3 서브 화소 영역(SPXA3)을 포함할 수 있다.
제1 서브 화소 영역(SPXA1), 제2 서브 화소 영역(SPXA2), 및 제3 서브 화소 영역(SPXA3)은 상기 화소 영역(PXA) 내에서 제2 방향(DR2)을 따라 순차적으로 제공될 수 있다.
상기 화소 영역(PXA)은 상기 제2 방향(DR2)과 다른, 일 예로, 교차하는 제1 방향(DR1)을 따라 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)으로 구획될 수 있다.
제1 영역(A1)은 광이 방출되는 제1 발광 영역(EMA1) 및 상기 제1 발광 영역(EMA1)에 인접한(또는 상기 제1 발광 영역(EMA1)의 주변을 둘러싸는) 주변 영역, 일 예로, 비발광 영역(NEMA)을 포함할 수 있다.
제2 영역(A2)은 광이 방출되는 제2 발광 영역(EMA2) 및 상기 제2 발광 영역(EMA2)에 인접한(또는 상기 제2 발광 영역(EMA2)의 주변을 둘러싸는) 주변 영역, 일 예로, 비발광 영역(NEMA)을 포함할 수 있다.
제3 영역(A3)은 광이 방출되는 제3 발광 영역(EMA3) 및 상기 제3 발광 영역(EMA3)에 인접한(또는 상기 제3 발광 영역(EMA3)의 주변을 둘러싸는) 주변 영역, 일 예로, 비발광 영역(NEMA)을 포함할 수 있다.
제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에는 발광 소자들(LD) 및 상기 발광 소자들(LD)과 전기적으로 연결된 연결 전극들, 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 제1 및 제2 중간 전극들(CTE1, CTE2)을 포함한 중간 전극(CTE)이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1 발광 영역(EMA1)은 제2 서브 화소(SPXL2)의 발광 영역일 수 있고, 제2 발광 영역(EMA2)은 제3 서브 화소(SPXL3)의 발광 영역일 수 있으며, 제3 발광 영역(EMA3)은 제1 서브 화소(SPXL1)의 발광 영역일 수 있다. 이 경우, 제1 발광 영역(EMA1)에 위치한 발광 소자들(LD)은 대응하는 제1 및 제2 컨택 홀들(CNT1, CNT2)을 통하여 제2 서브 화소(SPXL2)의 일부 구성들과 전기적으로 연결될 수 있다. 제2 발광 영역(EMA2)에 위치한 발광 소자들(LD)은 대응하는 제1 및 제2 컨택 홀들(CNT1, CNT2)을 통하여 제3 서브 화소(SPXL3)의 일부 구성들과 전기적으로 연결될 수 있다. 제3 발광 영역(EMA3)에 위치한 발광 소자들(LD)은 대응하는 제1 및 제2 컨택 홀들(CNT1, CNT2)을 통하여 제1 서브 화소(SPXL1)의 일부 구성과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각이 도 4에 도시된 바와 같이, 2개의 직렬 단들에 나뉘어 배치된 발광 소자들(LD)을 포함할 경우 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각은 2개의 직렬 단 각각에 배치된 발광 소자(LD) 및 상기 발광 소자(LD)에 연결된 전극을 포함할 수 있다. 일 예로, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 발광 영역은 제1 및 제2 직렬 단들 각각에 배치된 복수의 발광 소자들(LD) 및 상기 발광 소자들(LD)에 연결된 복수의 전극들을 포함할 수 있다. 이 경우, 제1 직렬 단에 배치된 적어도 하나의 발광 소자(LD)와 제2 직렬 단에 배치된 적어도 하나의 발광 소자(LD)가 서로 직렬로 연결될 수 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)을 포함한 각 화소(PXL)의 구조에 대한 상세한 설명은 도 6 내지 도 12를 참조하여 후술하기로 한다.
상술한 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)을 제외한 각 화소(PXL)의 화소 영역(PXA)의 나머지 영역은 비발광 영역(NEMA)일 수 있다. 상기 비발광 영역(NEMA)에는 뱅크(BNK)가 배치될 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 본 발명의 일 실시예에 있어서, 뱅크(BNK)는 해당 화소(PXL)의 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 정의하는 구조물일 수 있다. 뱅크(BNK)는 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 사이 영역과 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 외곽에 위치할 수 있다.
뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역을 정의하는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)이 구획됨으로써 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 목적하는 양 및/또는 종류의 발광 소자를 포함한 혼합액(일 예로, 잉크)을 투입할 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 서브 화소와 그에 인접한 서브 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 제1 내지 제3 영역들(A1 ~ A3) 각각에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 복수의 개구들을 포함할 수 있다. 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)은 뱅크(BNK)의 상기 개구들에 의해 정의될 수 있다. 일 예로, 제1 영역(A1)에서, 뱅크(BNK)의 복수의 개구들 중 가장 면적이 큰 하나의 개구에 의하여 제1 발광 영역(EMA1)이 정의될 수 있다. 제2 영역(A2)에서, 뱅크(BNK)의 복수의 개구들 중 가장 면적이 큰 하나의 개구에 의하여 제2 발광 영역(EMA2)이 정의될 수 있다. 제3 영역(A3)에서, 뱅크(BNK)의 복수의 개구들 중 가장 면적이 큰 하나의 개구에 의하여 제3 발광 영역(EMA3)이 정의될 수 있다.
상술한 바와 같이, 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 사이의 비발광 영역(NEMA)에 뱅크(BNK)가 배치됨에 따라, 제1 내지 제3 영역들(A1 ~ A3) 각각에서의 발광 소자들(LD)의 공급(또는 투입) 영역이 결정될 수 있다. 상기 공급 영역에만 발광 소자들(LD)을 공급함으로써 재료 효율이 개선될 수 있다. 또한, 상기 공급 영역 외에 다른 영역으로 상기 발광 소자들(LD)이 공급되는 불량을 방지하여 각 발광 영역에서 유효 광원으로 활용될 수 있는 발광 소자들(LD)의 수를 증가시킬 수 있다. 일 예로, 각 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 불필요한 영역에 공급되는 것을 방지하고, 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 발광 소자들(LD)을 효율적으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 불필요하게 낭비되는 것을 방지하고, 표시 장치의 제조 비용을 절감할 수 있다.
각각의 화소(PXL) 상부에는, 차광 패턴(LBP) 및 컬러 필터(CF)가 위치할 수 있다.
각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 사이의 비발광 영역(NEMA)을 포함하여 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 주변 영역을 커버하도록 상기 화소(PXL)의 화소 영역(PXA)에 차광 패턴(LBP)이 제공될 수 있다.
차광 패턴(LBP)은, 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 주변 영역에서 발광 소자들(LD)을 둘러싸며 뱅크(BNK)와 대응되게 제공될 수 있다.
차광 패턴(LBP)은 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각의 상부에서 일 영역이 개구된 복수의 개구부들을 포함할 수 있다. 예를 들어, 차광 패턴(LBP)은 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 대응되는 개구부들을 포함하면서 상기 개구부들을 제외한 나머지 영역이 차광 물질 등으로 구성된 블랙 매트릭스 패턴일 수 있다.
상술한 차광 패턴(LBP)은 각각의 화소(PXL)의 뱅크(BNK) 상에 제공되며, 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각과 그에 인접한 발광 영역들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 또한, 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
실시예에 따라, 차광 패턴(LBP)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 배치된 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 상부에는 해당 발광 영역에서 방출하고자 하는 광(또는 빛)의 색에 대응하는 소정 색의 컬러 필터가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 차광 패턴(LBP)의 개구부들 각각에 대응하는 각각의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 상부에는 소정 색의 컬러 필터 패턴들이 배치될 수 있다. 일 예로, 각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각의 상부에는 대응하는 컬러 필터 패턴이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 컬러 필터는 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)을 포함할 수 있다.
제1 내지 제3 컬러 필터 패턴들(CF1, CF2, CF3) 각각은 차광 패턴(LBP)을 사이에 두고 인접한 컬러 필터 패턴과 분리될 수 있다. 일 예로, 제1 컬러 필터 패턴(CF1)은 차광 패턴(LBP)을 사이에 두고 제2 컬러 필터 패턴(CF2)과 분리될 수 있고, 상기 제2 컬러 필터 패턴(CF2)은 차광 패턴(LBP)을 사이에 두고 제3 컬러 필터 패턴(CF3)과 분리될 수 있다.
차광 패턴(LBP)과 컬러 필터(CF)에 대한 상세한 설명은 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)의 구조와 함께 결부하여 후술하기로 한다.
도 6은 도 5의 표시 장치에 포함된 화소 회로층의 일 예를 개략적으로 도시한 평면도이고, 도 7은 도 5의 표시 장치에 포함된 표시 소자층의 일 예를 개략적으로 도시한 평면도이고, 도 8은 도 5의 표시 장치에 포함된 컬러 필터 층 및 차광 패턴의 일 예를 개략적으로 도시한 평면도이고, 도 9는 도 7의 제1 영역만을 개략적으로 도시한 평면도이고, 도 10은 도 9의 Ⅴ ~ Ⅴ’선에 따른 단면도이고, 도 11 및 도 12는 도 9의 Ⅵ ~ Ⅵ’선에 따른 단면도들이다.
도 7 내지 도 12에서는 각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)이 2개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 배치되는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 10 내지 도 12에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
추가적으로, 도 5에서와 마찬가지로, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 12를 참조하면, 각 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
상기 제1 서브 화소(SPXL1)가 제공되는 각 화소(PXL)의 화소 영역(PXA)의 일 영역은 제1 서브 화소 영역(SPXA1)이고, 상기 제2 서브 화소(SPXL2)가 제공되는 상기 화소 영역(PXA)의 일 영역은 제2 서브 화소 영역(SPXA2)이며, 상기 제3 서브 화소(SPXL3)가 제공되는 상기 화소 영역(PXA)의 일 영역은 제3 서브 화소 영역(SPXA3)일 수 있다.
또한, 각 화소(PXL)가 제공되는 화소 영역(PXA)은 제1 방향(DR1)을 따라 구획된 제1 내지 제3 영역들(A1 ~ A3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SPXL1)는 청색 화소일 수 있고, 제2 서브 화소(SPXL2)는 적색 화소일 수 있고, 제3 서브 화소(SPXL3)는 녹색 화소일 수 있다. 제1 서브 화소(SPXL1)의 발광 영역은 제3 영역(A3)의 제3 발광 영역(EMA3)일 수 있고, 제2 서브 화소(SPXL2)의 발광 영역은 제1 영역(A1)의 제1 발광 영역(EMA1)일 수 있으며, 제3 서브 화소(SPXL3)의 발광 영역은 제2 영역(A2)의 제2 발광 영역(EMA2)일 수 있다.
각각의 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 보호층(PSV), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층, 게이트 절연층(GI) 상에 제공된 제2 도전층, 층간 절연층(ILD) 상에 제공된 제3 도전층, 보호층(PSV) 상에 제공된 제4 도전층, 및 제2 절연층(INS2) 상에 제공된 제5 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
기판(SUB) 상에는 각각의 화소(PXL)와 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 각각의 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 스캔 라인(Si), 데이터 라인들(D1 ~ D3), 제어 라인(CLi), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인(Si)은 제1 방향(Si)으로 연장될 수 있다. 스캔 라인(Si)에는 스캔 신호가 인가될 수 있다. 스캔 라인(Si)은 도 4를 참고하여 설명한 i번째 스캔 라인(Si)일 수 있다. 스캔 라인(Si)은 층간 절연층(ILD) 상에 제공된 제3 도전층일 수 있다. 제3 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
층간 절연층(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 층간 절연층(ILD)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 층간 절연층(ILD)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 층간 절연층(ILD)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
데이터 라인들(D1 ~ D3)은 제1 방향(DR1)을 따라 서로 이격되게 배치되며 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다. 제1 내지 제3 데이터 라인들(D1 ~ D3) 각각에는 대응하는 데이터 신호가 인가될 수 있다. 제1 내지 제3 데이터 라인들(D1 ~ D3) 각각은 도 4를 참고하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 제1 데이터 라인(D1)은 제1 서브 화소(SPXL1)의 제2 트랜지스터(T2)와 전기적으로 연결되고, 제2 데이터 라인(D2)은 제2 서브 화소(SPXL2)의 제2 트랜지스터(T2)와 전기적으로 연결되며, 제3 데이터 라인(D3)은 제3 서브 화소(SPXL3)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 라인들(D1 ~ D3)은 기판(SUB) 상에 제공되는 제1 도전층일 수 있다. 제1 도전층은 제3 도전층과 동일한 물질을 포함하거나 제1 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제어 라인(CLi)은 스캔 라인(Si)과 이격되게 제1 방향(DR1)을 따라 연장될 수 있다. 제어 라인(CLi)에는 제어 신호가 인가될 수 있다. 제어 라인(CLi)은 도 4를 참고하여 설명한 i번째 제어 라인(CLi)일 수 있다. 제어 라인(CLi)은 스캔 라인(Si)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제어 라인(CLi)은 층간 절연층(ILD) 상에 제공되는 제3 도전층일 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 상기 제1 전원 라인(PL1)은 도 4를 참고하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제1a 전원 라인(PL1a) 및 제1b 전원 라인(PL1b)을 포함할 수 있다.
제1a 전원 라인(PL1a)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1a 전원 라인(PL1a)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1a 전원 라인(PL1a)은 제1 내지 제3 데이터 라인들(D1 ~ D3)과 동일한 층에 제공되며, 평면 상에서 볼 때, 상기 제1 내지 제3 데이터 라인들(D1 ~ D3)과 이격되게 배치될 수 있다.
제1b 전원 라인(PL1b)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1b 전원 라인(PL1b)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1b 전원 라인(PL1b)은 제어 라인(CLi)과 동일한 층에 제공되며, 평면 상에서 볼 때, 제어 라인(CLi)과 이격되게 배치될 수 있다.
제1a 전원 라인(PL1a)과 제1b 전원 라인(PL1b)은 대응하는 컨택 홀(CH)을 통해 전기적으로 연결될 수 있다. 일 예로, 제1a 전원 라인(PL1a)과 제1b 전원 라인(PL1b)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 전기적으로 연결될 수 있다. 전기적으로 연결되는 제1a 전원 라인(PL1a)과 제1b 전원 라인(PL1b)을 포함한 제1 전원 라인(PL1)은 메쉬(mesh) 구조를 가질 수 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 상기 제2 전원 라인(PL2)은 도 4를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제2a 전원 라인(PL2a) 및 제2b 전원 라인(PL2b)을 포함할 수 있다.
제2a 전원 라인(PL2a)은 제2 방향(DR2)을 따라 연장될 수 있다. 제2a 전원 라인(PL2a)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제2a 전원 라인(PL2a)은 제1 내지 제3 데이터 라인들(D1 ~ D3), 제1a 전원 라인(PL1a)과 동일한 층에 제공되며, 평면 상에서 볼 때, 제1 내지 제3 데이터 라인들(D1 ~ D3), 제1a 전원 라인(PL1a)과 이격되게 배치될 수 있다.
제2b 전원 라인(PL2b)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2b 전원 라인(PL2b)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제2b 전원 라인(PL2b)은 스캔 라인(Si)과 동일한 층에 제공되며, 평면 상에서 볼 때, 스캔 라인(Si)과 이격되게 배치될 수 있다.
제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)은 대응하는 컨택 홀(CH)을 통해 전기적으로 연결될 수 있다. 일 예로, 제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 전기적으로 연결될 수 있다. 전기적으로 연결된 제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)을 포함한 제2 전원 라인(PL2)은 메쉬(mesh) 구조를 가질 수 있다.
초기화 전원 라인(IPL)은 제2 방향(DR2)으로 연장되며, 제2a 전원 라인(PL2a)과 제1a 전원 라인(PL1a) 사이에 배치될 수 있다. 초기화 전원 라인(IPL)은 도 4를 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기 화 전원 라인(IPL)은 제7 연결 배선(CNL7)을 통해 제1 내지 제3 서브 화소 영역들(SPXA1 ~ SPXA3) 각각에 배치되는 일부 구성, 일 예로, 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 초기화 전원 라인(IPL)은 기판(SUB) 상에 제공되는 제1 도전층일 수 있다. 초기화 전원 라인(IPL)은 제1 내지 제3 데이터 라인들(D1 ~ D3), 제1a 및 제2a 전원 라인들(PL1a, PL2a)과 동일한 층에 제공 및/또는 형성될 수 있다.
제7 연결 배선(CNL7)은 제2 방향(DR2)으로 연장되며, 평면 상에서 볼 때, 초기화 전원 라인(IPL)과 중첩할 수 있다. 제7 연결 배선(CNL7)은 대응하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다. 일 예로, 제7 연결 배선(CNL7)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 적어도 두 개의 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다. 또한, 제7 연결 배선(CNL7)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 해당 컨택 홀(CH)을 통해 제1 내지 제3 서브 화소(SPXL1 ~ SPXL3) 각각에 배치된 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 일 예로, 제7 연결 배선(CNL7)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 서브 화소(SPXL1)의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있고, 상기 제7 연결 배선(CNL7)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 서브 화소(SPXL2)의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있으며, 상기 제7 연결 배선(CNL7)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 서브 화소(PXL3)의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
상술한 제1 및 제2 전원 라인들(PL1, PL2)과 초기화 전원 라인(IPL)은 제1 내지 제3 서브 화소 영역들(SPXA1 ~ SPXA3)에 공통으로 제공되는 공통 구성들일 수 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각은 화소 회로(PXC)를 포함한 화소 회로층(PCL)을 포함할 수 있다.
제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 편의를 위하여 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 중 제1 서브 화소(SPXL1)를 대표로 설명하며 제2 및 제3 서브 화소들(SPXL2, SPXL3)에 대한 설명은 간략히 하기로 한다.
제1 서브 화소(SPXL1)는 기판(SUB) 상에 제공되며 화소 회로(PXC)를 포함한 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 화소 회로(PXC), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 제1 도전층 상에 제공되며, 화소 회로(PXC)에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 제공된 제1 내지 제3 트랜지스터들(T1 ~ T3), 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제1 트랜지스터(T1)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 4를 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제3 트랜지스터(T3)는 도 4를 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 연결 배선(CNL2)을 통하여 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 층간 절연층(ILD)과 동일한 물질을 포함하거나 층간 절연층(ILD)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제2 연결 배선(CNL2)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제2 연결 배선(CNL2)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 게이트 신호)의 구동 범위가 넓어지게 될 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 제1 바텀 금속층(BML1)과 전기적으로 연결될 수 있다.
제1 바텀 금속층(BML1)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 바텀 금속층(BML1)은 제1 내지 제3 데이터 라인들(D1 ~ D3), 제1a 및 제2a 전원 라인들(PL1a, PL2a), 및 초기화 전원 라인(IPL)과 동일한 층에 제공 및/또는 형성될 수 있다. 제1 바텀 금속층(BML1)은 해당 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 제8 연결 배선(CNL8)을 통하여 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다.
제8 연결 배선(CNL8)의 일 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 드레인 영역(DE1)에 연결될 수 있다. 또한, 제8 연결 배선(CNL8)의 타 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다. 제8 연결 배선(CNL8)은 제1 드레인 영역(DE1)과 제1a 전원 라인(PL1a)을 전기적으로 연결할 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제2 방향(DR2)을 따라 연장되며, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)에 공통으로 제공되는(또는 배치되는) 공통 구성일 수 있다. 제2 게이트 전극(GE2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 게이트 전극(GE2)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 스캔 라인(Si)에 전기적으로 연결될 수 있다. 이에 따라, 스캔 라인(Si)으로 인가된 스캔 신호가 제2 게이트 전극(GE2)으로 전달될 수 있다.
상술한 실시예에서, 제2 게이트 전극(GE2)이 스캔 라인(Si)과 별도의 구성으로(또는 비일체로) 제공되어 대응하는 컨택 홀(CH)을 통해 상기 스캔 라인(Si)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공될 수도 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일부로 제공되거나 상기 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 제2 연결 배선(CNL2)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 제1 연결 배선(CNL1)을 통해 제1 데이터 라인(D1)에 연결될 수 있다.
제1 연결 배선(CNL1)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 연결 배선(CNL1)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 데이터 라인(D1)에 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 드레인 영역(DE2)에 연결될 수 있다. 제2 드레인 영역(DE2)과 제1 데이터 라인(D1)은 제1 연결 배선(CNL1)을 통해 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제2 방향(DR2)을 따라 연장되며, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)에 공통으로 제공되는(또는 배치되는) 공통 구성일 수 있다. 제3 게이트 전극(GE3)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제3 게이트 전극(GE3)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제어 라인(CLi)과 전기적으로 연결될 수 있다. 이에 따라, 제어 라인(CLi)으로 인가된 제어 신호가 제3 게이트 전극(GE3)으로 전달될 수 있다.
상술한 실시예에서, 제3 게이트 전극(GE3)이 제어 라인(CLi)과 별도의 구성으로(또는 비일체로) 제공되어 대응하는 컨택 홀(CH)을 통해 상기 제어 라인(CLi)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 게이트 전극(GE3)은 제어 라인(CLi)과 일체로 제공될 수도 있다. 이 경우, 제3 게이트 전극(GE3)은 제어 라인(CLi)의 일부로 제공되거나 상기 제어 라인(CLi)으로부터 돌출된 형상으로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 상기 제1 바텀 금속층(BML1)과 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 제7 연결 배선(CNL7)에 의해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다. 여기서, 제1 스토리지 커패시터(Cst1)는 도 4를 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
제1 하부 전극(LE1)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제1 하부 전극(LE1)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 제1 하부 전극(LE1)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
제1 상부 전극(UE1)은, 평면 상에서 볼 때, 제1 하부 전극(LE1)과 중첩하여 배치되며, 제1 하부 전극(LE1)보다 큰 면적(또는 크기)을 가질 수 있다. 제1 상부 전극(UE1)은, 평면 상에서 볼 때 제1 및 제3 소스 영역들(SE1, SE3) 각각과 중첩할 수 있다. 제1 상부 전극(UE1)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 상부 전극(UE1)은 스캔 라인(Si), 제어 라인(CLi), 제1b 및 제2b 전원 라인들(PL1b, PL2b)과 동일한 층에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 상부 전극(UE1)은 제1 방향(DR1)을 따라 인접한 화소들(PXL)의 화소 영역(PXA)으로 연장된 제1 브릿지 패턴(BRP1)을 포함할 수 있다. 제1 브릿지 패턴(BRP1)은 제1 상부 전극(UE1)과 일체로 제공될 수 있다. 이 경우, 제1 브릿지 패턴(BRP1)은 제1 상부 전극(UE1)의 일 영역일 수 있다.
제1 상부 전극(UE1)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 바텀 금속층(BML1)과 전기적으로 연결될 수 있다. 제1 상부 전극(UE1), 제1 트랜지스터(T1)의 제1 소스 영역(SE1), 및 제3 트랜지스터(T3)의 제3 소스 영역(DE3)은 제1 바텀 금속층(BML1)을 통해 서로 연결될 수 있다.
제2 서브 화소(SPXL2)가 배치되는 제2 서브 화소 영역(SPXA2)에는 제1 내지 제3 트랜지스터들(T1 ~ T3), 제2 스토리지 커패시터(Cst2), 및 제2 바텀 금속층(BML2)이 배치될 수 있다.
제2 서브 화소(SPXL2)의 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
상기 제1 트랜지스터(T1)의 제1 드레인 영역(DE1)은 제9 연결 배선(CNL9)을 통해 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다.
제9 연결 배선(CNL9)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제9 연결 배선(CNL9)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다. 또한, 제9 연결 배선(CNL9)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제1 드레인 영역(DE1)과 전기적으로 연결될 수 있다.
제2 서브 화소(SPXL2)의 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
상기 제2 트랜지스터(T2)의 제2 소스 영역(SE2)은 제4 연결 배선(CNL4)을 통해 상기 제2 서브 화소(SPXL2)의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
제4 연결 배선(CNL4)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제4 연결 배선(CNL4)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제4 연결 배선(CNL4)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다.
상기 제2 서브 화소(SPXL2)의 제2 트랜지스터(T2)의 제2 드레인 영역(DE2)은 제3 연결 배선(CNL3)을 통해 제2 데이터 라인(D2)과 전기적으로 연결될 수 있다. 여기서, 제3 연결 배선(CNL3)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제3 연결 배선(CNL3)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 데이터 라인(D2)과 전기적으로 연결될 수 있다. 제3 연결 배선(CNL3)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제2 드레인 영역(DE2)과 전기적으로 연결될 수 있다.
제2 스토리지 커패시터(Cst2)는 상술한 제1 서브 화소(SPXL1)의 제1 스토리지 커패시터(Cst1)와 동일한 구조를 가질 수 있다. 일 예로, 제2 스토리지 커패시터(Cst)는 제2 하부 전극(LE2) 및 제2 상부 전극(UE2)을 포함할 수 있다. 제2 하부 전극(LE2)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다. 제2 하부 전극(LE2)은 제2 서브 화소(SPXL2)의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제2 상부 전극(UE2)은 층간 절연층(ILD) 상에 제공되는 제3 도전층일 수 있으며, 평면 상에서 볼 때, 상기 제2 하부 전극(LE2)과 중첩할 수 있다.
제2 바텀 금속층(BML2)은 제1 바텀 금속층(BML1)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제2 바텀 금속층(BML2)은 기판(SUB) 상에 제공되는 제1 도전층일 수 있다. 제2 바텀 금속층(BML2)은 상기 제1 소스 영역(SE1), 상기 제3 소스 영역(SE3), 및 상기 제2 상부 전극(UE2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 바텀 금속층(BML2)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 상기 제1 및 제3 소스 영역들(SE1, SE3) 각각과 전기적으로 연결될 수 있다. 또한, 제2 바텀 금속층(BML2)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 상부 전극(UE2)과 전기적으로 연결될 수 있다. 상기 제1 및 제3 소스 영역들(SE1, SE3)과 상기 제2 상부 전극(UE2)은 상기 제2 바텀 금속층(BML2)을 통해 전기적으로 서로 연결될 수 있다.
제3 서브 화소(SPXL3)가 배치되는 제3 서브 화소 영역(SPXA3)에는 제1 내지 제3 트랜지스터들(T1 ~ T3), 제3 스토리지 커패시터(Cst3), 및 제3 바텀 금속층(BML3)이 배치될 수 있다.
제3 서브 화소(SPXL3)의 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
상기 제1 트랜지스터(T1)의 제1 드레인 영역(DE1)은 제9 연결 배선(CNL9)을 통해 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다. 제9 연결 배선(CNL9)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1a 전원 라인(PL1a)과 전기적으로 연결될 수 있다. 또한, 제9 연결 배선(CNL9)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제1 드레인 영역(DE1)과 전기적으로 연결될 수 있다.
제3 서브 화소(SPXL3)의 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
상기 제3 서브 화소(SPXL3)의 제2 트래지스터(T2)의 제2 소스 영역(SE2)은 제6 연결 배선(CNL6)을 통해 상기 제3 서브 화소(SPXL3)의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
제6 연결 배선(CNL6)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제6 연결 배선(CNL6)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제6 연결 배선(CNL6)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다.
상기 제3 서브 화소(SPXL3)의 제2 트랜지스터(T2)의 제2 드레인 영역(DE2)은 제5 연결 배선(CNL5)을 통해 제3 데이터 라인(D3)과 전기적으로 연결될 수 있다. 여기서, 제5 연결 배선(CNL5)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제5 연결 배선(CNL5)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 데이터 라인(D3)과 전기적으로 연결될 수 있다. 제5 연결 배선(CNL5)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 상기 제2 드레인 영역(DE2)과 전기적으로 연결될 수 있다.
제3 스토리지 커패시터(Cst3)는 제3 하부 전극(LE3) 및 제3 상부 전극(UE2)을 포함할 수 있다.
제3 하부 전극(LE3)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다. 제3 하부 전극(LE3)은 제3 서브 화소(SPXL3)의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다.
제3 상부 전극(UE3)은 층간 절연층(ILD) 상에 제공되는 제3 도전층일 수 있으며, 평면 상에서 볼 때 상기 제3 하부 전극(LE3)과 중첩할 수 있다. 본 발명의 일 실시예에 있어서, 제3 상부 전극(UE3)은 제1 방향(DR1)을 따라 인접한 화소들(PXL)의 화소 영역(PXA)으로 연장된 제2 브릿지 패턴(BRP2)을 포함할 수 있다. 제2 브릿지 패턴(BRP2)은 제3 상부 전극(UE3)과 일체로 제공될 수 있다. 이 경우, 제2 브릿지 패턴(BRP2)은 제3 상부 전극(UE3)의 일 영역일 수 있다.
제3 바텀 금속층(BML3)은 제1 및 제2 바텀 금속층들(BML1, BML2)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제3 바텀 금속층(BML3)은 기판(SUB) 상에 제공된 제1 도전층일 수 있다. 제3 바텀 금속층(BML3)은 상기 제1 소스 영역(SE), 상기 제3 소스 영역(SE3), 및 상기 제3 상부 전극(UE3)과 전기적으로 연결될 수 있다. 구체적으로, 제3 바텀 금속층(BML3)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 상기 제1 및 제3 소스 영역들(SE1, SE3) 각각과 전기적으로 연결될 수 있다. 또한, 제3 바텀 금속층(BML3)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 상부 전극(UE3)과 전기적으로 연결될 수 있다. 상기 제1 및 제3 소스 영역들(SE1, SE3)과, 상기 제3 상부 전극(UE3)은 상기 제3 바텀 금속층(BML3)을 통해 전기적으로 서로 연결될 수 있다.
상술한 스캔 라인(Si), 제어 라인(CLi), 제1b 및 제2b 전원 라인들(PL1b, PL2b), 제1 내지 제9 연결 배선들(CNL1 ~ CNL9), 제1 내지 제3 상부 전극들(UE1 ~ UE3) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 제1 컨택 홀(CNT1)과 제2 컨택 홀(CNT2)을 포함할 수 있다. 제2 컨택 홀(CNT2)은 제1 상부 전극(UE1)의 일 영역(일 예로, 제1 브릿지 패턴(BRP1)의 일 영역), 제2 상부 전극(UE2)의 일 영역, 및 제3 상부 전극(UE3)의 일 영역(일 예로, 제2 브릿지 패턴(BRP2)의 일 영역)을 각각 노출할 수 있다. 제1 컨택 홀(CNT1)은 제2b 전원 라인(PL2b)의 일 영역, 상기 제2b 전원 라인(PL2b)의 다른 일 영역, 및 상기 제2b 전원 라인(PL2b)의 또 다른 일 영역을 각각 노출할 수 있다. 본 발명의 일 실시예에 있어서, 각각의 화소(PXL)의 화소 영역(PXA)에 제공된 제1 컨택 홀(CNT1)은 3개일 수 있고, 상기 화소 영역(PXA)에 제공된 제2 컨택 홀(CNT2)은 3개일 수 있다.
도 7, 도 9 내지 도 12에 도시된 바와 같이, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각은 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 제1 서브 화소(SPXL1)의 표시 소자층(DPL)은 각 화소(PXL)의 화소 영역(PXA)의 제3 영역(A3)에 위치할 수 있고, 제2 서브 화소(SPXL2)의 표시 소자층(DPL)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있으며, 제3 서브 화소(SPXL3)의 표시 소자층(DPL)은 상기 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 다시 말해, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 표시 소자층(DPL)은 상기 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 발광 영역에 대응될 수 있다. 일 예로, 제1 서브 화소(SPXL1)의 표시 소자층(DPL)은 제3 발광 영역(EMA3)에 대응될 수 있고, 제2 서브 화소(SPXL2)의 표시 소자층(DPL)은 제1 발광 영역(EMA1)에 대응될 수 있으며, 제3 서브 화소(SPXL3)의 표시 소자층(DPL)은 제2 발광 영역(EMA2)에 대응될 수 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 내지 제4 전극들(EL1 ~ EL4), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 중간 전극(CTE), 및 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 도 5를 참고하여 설명한 뱅크(BNK)와 동일한 구성에 해당하므로, 간략히 설명하기로 한다.
뱅크(BNK)는 제1 내지 제3 영역들(A1 ~ A3) 각각에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 내지 제3 개구들(OP1 ~ OP3)을 포함할 수 있다.
각 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)은 뱅크(BNK)의 제2 개구(OP2)에 의해 정의될 수 있다. 일 예로, 제1 영역(A1)에서, 뱅크(BNK)의 제2 개구(OP2)에 의하여 제1 발광 영역(EMA1)이 정의될 수 있고, 제2 영역(A2)에서, 뱅크(BNK)의 제2 개구(OP2)에 의하여 제2 발광 영역(EMA2)이 정의될 수 있으며, 제3 영역(A3)에서, 뱅크(BNK)의 제2 개구(OP2)에 의하여 제3 발광 영역(EMA3)이 정의될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 뱅크(BNK)의 제1 및 제3 개구들(OP1, OP3) 각각은 제2 개구(OP2)로부터 이격되어 위치하며, 해당 영역의 일측(일 예로, 하측 및 상측)에 인접하여 위치할 수 있다. 일 예로, 제1 내지 제3 영역들(A1 ~ A3) 각각에서 뱅크(BNK)의 제1 개구(OP1)는 평면 상에서 볼 때 상측에 인접하여 위치할 수 있고, 상기 뱅크(BNK)의 제3 개구(OP3)는 평면 상에서 볼 때 하측에 인접하여 위치할 수 있다.
제1 영역(A1)에서의 뱅크(BNK)의 제2 개구(OP2)의 크기 및 형상, 제2 영역(A2)에서의 뱅크(BNK)의 제2 개구(OP2)의 크기 및 형상, 제3 영역(A3)에서의 뱅크(BNK)의 제3 개구(OP3)의 크기 및 형상은 서로 동일할 수 있다. 일 예로, 제1 내지 제3 영역들(A1 ~ A3) 각각에 위치하는 뱅크(BNK)의 제2 개구(OP2)의 크기 및 형상은 제1 방향(DR1)을 따라 인접한 영역에 위치하는 뱅크(BNK)의 제2 개구(OP2)의 크기 및 형상과 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)에서 최종적으로 방출되는 광의 효율(일 예로, 색 재현율 등)을 고려하여 상기 제1 내지 제3 제3 발광 영역들(EMA1 ~ EMA3) 각각에 대응하는 뱅크(BNK)의 제2 개구(OP2) 크기가 결정될 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)는 보호층(PSV) 상에 제공 및/또는 형성될 수도 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 내지 제3 영역들(A1 ~ A3) 각각의 보호층(PSV) 상에서 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)은 보호층(PSV) 상에 제공 및/또는 형성되는 제4 도전층일 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 단부는 뱅크(BNK)의 제1 개구(OP1) 및 제3 개구(OP3) 내에 각각 위치할 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 공급 및 정렬된 이후에 제1 및 제3 개구들(OP1, OP3) 각각에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제1 내지 제4 전극들(미도시))로부터 분리될 수 있다. 뱅크(BNK)의 제1 및 제3 개구들(OP1, OP3) 각각은 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위하여 구비될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 제2 전극(EL2)과 이격되게 배치될 수 있고, 상기 제2 전극(EL2)은 제3 전극(EL3)과 이격되게 배치될 수 있으며, 상기 제3 전극(EL3)은 제4 전극(EL4)과 이격되게 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이의 간격, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이의 간격, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격은 서로 상이할 수도 있다.
제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(EL1 ~ EL4)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 내지 제4 전극들(EL1 ~ EL4)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 제1 전극(EL1)은 보호층(PSV)의 제1 컨택 홀(CNT1)을 통해 대응하는 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 영역(A1)의 제1 전극(EL1)은 보호층(PSV)의 3개의 제1 컨택 홀들(CNT1) 중 하나의 제1 컨택 홀(CNT1)을 통해 상기 제1 영역(A1)에 대응되는 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 제2 영역(A2)의 제1 전극(EL1)은 상기 3개의 제1 컨택 홀들(CNT1) 중 다른 하나의 제1 컨택 홀(CNT1)을 통해 상기 제2 영역(A2)에 대응되는 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 제3 영역(A3)의 제1 전극(EL1)은 상기 3개의 제1 컨택 홀들(CNT1) 중 나머지 제1 컨택 홀(CNT1)을 통해 상기 제3 영역(A3)에 대응되는 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 제3 전극(EL3)은 보호층(PSV)의 제2 컨택 홀(CNT2)을 통해 대응하는 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 영역(A1)의 제3 전극(EL3)은 보호층(PSV)의 3개의 제2 컨택 홀들(CNT2) 중 하나의 제2 컨택 홀(CNT2)을 통해 상기 제1 영역(A1)에 대응되는 제2 상부 전극(UE2)과 전기적으로 연결될 수 있다. 제2 영역(A2)의 제3 전극(EL3)은 상기 3개의 제2 컨택 홀들(CNT2) 중 다른 하나의 제2 컨택 홀(CNT2)을 통해 상기 제2 영역(A2)에 대응되는 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다. 제3 영역(A3)의 제3 전극(EL3)은 상기 3개의 제2 컨택 홀들(CNT2) 중 나머지 제2 컨택 홀(CNT2)을 통해 상기 제3 영역(A3)에 대응되는 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제1 브릿지 패턴(BRP1)은 제1 상부 전극(UE1)의 일 영역이므로, 제3 영역(A3)의 제3 전극(EL3)은 상기 제1 상부 전극(UE1)과 전기적으로 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제3 상부 전극(UE3)의 일 영역이므로, 제2 영역(A2)의 제3 전극(EL3)은 상기 제3 상부 전극(UE3)과 전기적으로 연결될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 제1 전극(EL1)은 도 4를 참고하여 설명한 제2 전극(EL2)과 동일한 구성일 수 있고, 제3 전극(EL3)은 도 4를 참고하여 설명한 제1 전극(EL1)과 동일한 구성일 수 있다.
실시예에 따라, 제1 내지 제3 영역들(A1 ~ A3) 각각에서 제1 내지 제4 전극들(EL1 ~ EL4) 각각과 보호층(PSV) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 12에 도시된 바와 같이, 제1 내지 제4 전극들(EL1 ~ EL4) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 각 화소(PXL)의 발광 영역에 위치할 수 있다. 일 예로, 뱅크 패턴(BNKP)은 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)에 각각 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 해당 영역의 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 내지 제4 전극들(EL1 ~ EL4)을 지지하는 지지 부재일 수 있다.
뱅크 패턴(BNKP)은 해당 발광 영역에서 보호층(PSV)과 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 제공될 수 있다. 일 예로, 뱅크 패턴(BNKP)은 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에서 보호층(PSV)과 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 제공될 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 뱅크 패턴(BNKP) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가지므로, 발광 소자들(LD)에서 방출된 광이 상기 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 각 화소(PXL)가 뱅크 패턴(BNKP)을 구비하지 않는 경우, 제1 내지 제4 전극들(EL1 ~ EL4) 은 보호층(PSV)의 일 면(일 예로, 상부 면) 상에 제공 및/또는 형성될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은, 각 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 정렬되기 전에 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다. 일 예로, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은, 뱅크(BNK)에 의해 정의(또는 구획)된 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)에 발광 소자들(LD)이 정렬되기 전에 소정의 정렬 신호를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극으로 활용될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각에서, 제1 전극(EL1)은 제1 정렬 신호(또는 제1 정렬 전압)를 전달받아 제1 정렬 전극(또는 제1 정렬 배선)으로 활용될 수 있고, 제2 전극(EL2)은 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제2 정렬 전극(또는 제2 정렬 배선)으로 활용될 수 있고, 제3 전극(EL3)은 제3 정렬 신호(또는 제3 정렬 전압)를 전달받아 제3 정렬 전극(또는 제3 정렬 배선)으로 활용될 수 있으며, 제4 전극(EL4)은 제4 정렬 신호(또는 제4 정렬 전압)를 전달받아 제4 정렬 전극(또는 제4 정렬 배선)으로 활용될 수 있다. 여기서, 제1 및 제4 정렬 신호들은 동일한 정렬 신호일 수 있고, 제2 및 제3 정렬 신호들 동일한 정렬 신호일 수 있다. 제1 및 제4 정렬 신호들과 제2 및 제3 정렬 신호들은 인접한 두 전극들의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제4 정렬 신호들과 제2 및 제3 정렬 신호들 중 적어도 제1 및 제4 정렬 신호들이 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니며 그 반대의 경우도 가능할 수 있다.
제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 발광 소자들(LD)이 정렬된 이후, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각을 제2 방향(DR2)으로 인접한 서브 화소들로부터 독립적으로(또는 개별적으로) 구동하기 위하여 상기 제2 방향(DR2)으로 인접한 서브 화소들 사이에 위치한 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 일부가 제거되어 그 단부가 뱅크(BNK)의 제1 및 제3 개구들(OP1, OP3) 각각에 위치할 수 있다.
제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 발광 소자들(LD)이 정렬된 이후, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극일 수 있다.
각 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에서, 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(SET1)을 구성하고, 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제3 전극(EL3)은 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제2 직렬 단(SET2)에 포함된 제1 전극(EL1)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 개의 전극들 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 제공된 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다. 상술한 바와 같이, 제2 및 제3 전극들(EL2, EL3) 각각에는 동일한 정렬 신호(또는 정렬 전압)가 인가되므로, 상기 제2 전극(EL2)과 상기 제3 전극(EL3) 사이에 발광 소자들(LD)이 정렬되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 및 제3 전극들(EL2, EL3) 각각으로 정렬 신호가 인가될 때 상기 두 전극들의 배선 저항, 인접한 전극들 사이에서 유도되는 전계에 의한 영향 등으로 인하여 상기 제2 전극(EL2)과 상기 제3 전극(EL3)으로 인가된 정렬 신호들 사이에서 전위 차가 발생할 수도 있다. 이 경우, 제2 및 제3 전극들(EL2, EL3) 사이에 발광 소자들(LD)이 정렬될 수도 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
도 5, 도 7, 및 도 9에서는, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 길이(L) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(도 4의 LDr 참고)가 더 배치될 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1) 및 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 동일한 방향으로 정렬될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 동일한 방향으로 병렬 연결된 제1 발광 소자들(LD1)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에서 동일한 방향으로 정렬될 수 있다. 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 동일한 방향으로 연결된 제2 발광 소자들(LD2)과 함께 제1 직렬 단(SET1)을 구성할 수 있다.
상술한 제1 및 제2 발광 소자들(LD1, LD2)은, 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 제1 전극(EL1)의 일 영역을 노출하는 제1 비아 홀(VIH1)과 제3 전극(EL3)의 일 영역을 노출하는 제2 비아 홀(VIH2)을 포함할 수 있다. 제1 절연층(INS1)은 제1 전극(EL1)의 일 영역과 제3 전극(EL3)의 일 영역을 제외한 나머지 영역들을 커버할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 상술한 발광 소자들(LD)이 광원으로 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수 있다.
제1 내지 제3 영역들(A1 ~ A3) 각각의 제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 및 제2 컨택 전극들(CNE1, CNE2)과 중간 전극(CTE)이 제공 및/또는 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제2 절연층(INS2) 상에 제공되는 제5 도전층일 수 있다.
제1 내지 제3 영역들(A1 ~ A3)에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제1 내지 제4 전극들(EL1 ~ EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CNE1)은 제1 비아 홀(VIH1)에 의해 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 연결될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 도전성의 캡핑 레이어(미도시)가 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제1 전극(EL1)과 연결될 수 있다. 상술한 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량으로부터 제1 전극(EL1)을 보호함과 동시에 상기 제1 전극(EL1)과 그 하부에 위치한 보호층(PSV) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
또한, 제1 컨택 전극(CNE1)은 각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각의 제1 발광 소자들(LD1) 각각의 타 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 타 단부와 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 발광 소자들(LD1) 각각의 타 단부는 제1 컨택 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제3 전극(EL3) 상에 제공 및/또는 형성될 수 있다. 제2 컨택 전극(CNE2)은 제2 비아 홀(VIH2)에 의해 제3 전극(EL3)과 직접 접촉하여 상기 제3 전극(EL3)과 연결될 수 있다. 실시예에 따라, 제3 전극(EL3) 상에 캡핑 레이어가 배치되는 경우, 상기 제2 컨택 전극(CNE2)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제3 전극(EL3)과 연결될 수 있다.
또한, 제2 컨택 전극(CNE2)은 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각의 제2 발광 소자들(LD2) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제2 발광 소자들(LD) 각각의 일 단부와 연결될 수 있다. 이에 따라, 제3 전극(EL3)과 제2 발광 소자들(LD2) 각각의 일 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 서로 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제3 전극들(EL1, EL3)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 불투명한 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장된 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상에 제공되며, 평면 상에서 볼 때, 제2 전극(EL2)과 중첩할 수 있다. 제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 배치되어 상기 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제1 중간 전극(CTE1)은 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에서 제1 발광 소자들(LD1) 각각의 일 단부 상에 배치되어 상기 제1 발광 소자들(LD1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제4 전극(EL4) 상에 제공되며, 평면 상에서 볼 때, 제4 전극(EL4)과 중첩할 수 있다. 제2 중간 전극(CTE2)은 제4 전극(EL4) 상의 제1 절연층(INS1) 상에 배치되어 상기 제4 전극(EL4)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에서 제2 발광 소자들(LD2) 각각의 타 단부 상에 배치되어 상기 제2 발광 소자들(LD2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 4를 참고하여 설명한 제2 중간 전극(CTE2)과 동일한 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 4를 참고하여 설명한 제1 중간 전극(CTE1)과 동일한 구성일 수 있다. 중간 전극(CTE)은 제1 직렬 단(SET1)의 제2 발광 소자들(LD2) 각각의 타 단부와 제2 직렬 단(SET2)의 제1 발광 소자들(LD) 각각의 일 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 기능할 수 있다. 즉, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함한 중간 전극(CTE)은, 평면 상에서 볼 때, 제2 컨택 전극(CNE2)으로부터 이격되되, 상기 제2 컨택 전극(CNE2)의 적어도 일부를 둘러싸는 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간 전극(CTE)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 안정적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)은 평면 및 단면 상에서 서로 이격되게 배치될 수 있다.
중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출되어 제1 내지 제4 전극들(EL1 ~ EL4)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다.
중간 전극(CTE)은, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 제공되어 동일한 공정을 통해 형성될 수 있다. 일 예로, 중간 전극(CTE)과 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 중간 전극(CTE)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 제2 전원 라인(PL2)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 해당 서브 화소의 제2 컨택 홀(CNT2)을 통해 해당 서브 화소의 발광 유닛(EMU)으로 유입될 수 있다.
일 예로, 제1 서브 화소(SPXL1)의 제2 컨택 홀(CNT2)을 통해 구동 전류가 제3 영역(A3)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 상기 제3 전극(EL3)과 직접 접촉하는(또는 연결되는) 제2 컨택 전극(CNE2)을 통해 제2 발광 소자들(LD2)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 상기 제1 서브 화소(SPXL1)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 컨택 전극(CNE1)으로 흐르게 된다. 이에 따라, 상기 제1 서브 화소(SPXL1)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
또한, 제2 서브 화소(SPXL2)의 제2 컨택 홀(CNT2)을 통해 구동 전류가 제1 영역(A1)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 상기 제3 전극(EL3)과 연결되는 제2 컨택 전극(CNE2)을 통해 제2 발광 소자들(LD2)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 상기 제2 서브 화소(SPXL2)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 컨택 전극(CNE1)으로 흐르게 된다. 이에 따라, 상기 제2 서브 화소(SPXL2)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
추가적으로, 제3 서브 화소(SPXL3)의 제2 컨택 홀(CNT2)을 통해 구동 전류가 제2 영역(A2)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 상기 제3 전극(EL3)과 연결되는 제2 컨택 전극(CNE2)을 통해 제2 발광 소자들(LD2)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 상기 제3 서브 화소(SPXL3)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 컨택 전극(CNE1)으로 흐르게 된다. 이에 따라, 상기 제3 서브 화소(SPXL3)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 구동 전류가, 제1 직렬 단(SET1)의 제2 발광 소자들(LD2) 및 제2 직렬 단(SET2)의 제1 발광 소자들(LD1)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PXL) 상부에는, 차광 패턴(LBP) 및 컬러 필터(CF)가 위치할 수 있다.
차광 패턴(LBP)은, 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)의 주변 영역인, 비발광 영역(NEMA)에서 발광 소자들(LD)을 둘러싸며 뱅크(BNK)와 대응되게 제공될 수 있다. 차광 패턴(LBP)은 블랙 매트릭스 패턴일 수 있다. 상기 차광 패턴(LBP)은 도 5를 참고하여 설명한 차광 패턴(LBP)일 수 있다.
본 발명의 일 실시예에 있어서, 차광 패턴(LBP)은, 도 8에 도시된 바와 같이, 제1 발광 영역(EMA1)과 대응되는 제1 개구부(OPN1), 제2 발광 영역(EMA2)과 대응하는 제2 개구부(OPN2), 및 제3 발광 영역(EMA3)과 대응하는 제3 개구부(OPN3)를 포함할 수 있다.
제1 개구부(OPN1)의 제1 방향(DR1)으로의 폭(W1), 제2 개구부(OPN2)의 제1 방향(DR1)으로의 폭(W2), 및 제3 개구부(OPN3)의 제1 방향(DR1)으로의 폭(W3)은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 개구부(OPN1)의 제1 방향(DR1)으로의 폭(W1), 제2 개구부(OPN2)의 제1 방향(DR1)으로의 폭(W2), 및 제3 개구부(OPN3)의 제1 방향(DR1)으로의 폭(W3)이 서로 상이할 수도 있다. 또한, 다른 실시예에 따라, 제1 개구부(OPN1)의 제1 방향(DR1)으로의 폭(W1), 제2 개구부(OPN2)의 제1 방향(DR1)으로의 폭(W2), 및 제3 개구부(OPN3)의 제1 방향(DR1)으로의 폭(W3) 중 적어도 하나의 개구부의 제1 방향(DR1)으로의 폭이 나머지 2개의 개구부의 제1 방향(DR1)으로의 폭과 상이하거나 그 반대일 수도 있다.
제1 개구부(OPN1)의 제2 방향(DR2)으로의 길이(h1, 이하 ‘제1 길이’라 함), 제2 개구부(OPN2)의 제2 방향(DR2)으로의 길이(h2, 이하 ‘제2 길이’라 함), 및 제3 개구부(OPN3)의 제2 방향(DR2)으로의 길이(h3, 이하 ‘제3 길이’라 함)은 서로 상이할 수 있다. 일 예로, 제1 개구부(OPN1)의 제1 길이(h1)가 제2 개구부(OPN2)의 제2 길이(h2) 및 제3 개구부(OPN3)의 제3 길이(h3) 보다 길게 형성될 수 있다. 제2 개구부(OPN2)의 제2 길이(h2)는 제1 개구부(OPN1)의 제1 길이(h1)보다 작고 제3 개구부(OPN3)의 제3 길이(h3)보다 길게 형성될 수 있다. 제3 개구부(OPN3)의 제3 길이(h3)는 제1 및 제2 개구부들(OPN1, OPN2) 각각의 길이보다 작게 형성될 수 있다. 즉, 제1 개구부(OPN1)의 제1 길이(h1)가 가장 길게 형성되고 제3 개구부(OPN3)의 제3 길이(h3)가 가장 작게 형성될 수 있다.
상술한 바와 같이, 제1 내지 제3 개구부들(OPN1 ~ OPN3) 각각의 제2 방향(DR2)으로의 길이가 서로 상이하도록 형성됨에 따라 상기 제1 내지 제3 개구부들(OPN1 ~ OPN3)은 서로 상이한 크기를 가질 수 있다. 일 예로, 제1 개구부(OPN1)가 가장 큰 크기를 갖고, 제3 개구부(OPN3)가 가장 작은 크기를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 내지 제3 개구부들(OPN1 ~ OPN3) 각각의 크기는 그 하부에 위치한 구성들에 따라 조절할 수 있다.
컬러 필터(CF)는 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)을 포함할 수 있다.
제1 컬러 필터 패턴(CF1)은 차광 패턴(LBP)의 제1 개구부(OPN1)에 대응하고, 상기 제1 개구부(OPN1)에 의해 노출되는 제1 발광 영역(EMA1)의 표시 소자층(DPL) 상부에 위치할 수 있다.
제2 컬러 필터 패턴(CF2)은 차광 패턴(LBP)의 제2 개구부(OPN2)에 대응하고, 상기 제2 개구부(OPN2)에 의해 노출되는 제2 발광 영역(EMA2)의 표시 소자층(DPL) 상부에 위치할 수 있다.
제3 컬러 필터 패턴(CF3)은 차광 패턴(LBP)의 제3 개구부(OPN3)에 대응하고, 상기 제3 개구부(OPN3)에 의해 노출되는 제3 발광 영역(EMA3)의 표시 소자층(DPL) 상부에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 제1 컬러 필터 패턴(CF1)은 소정의 색의 광, 일 예로, 적색 광을 선택적으로 투과시키는 적색 컬러 필터 일 수 있고, 제2 컬러 필터 패턴(CF2)은 소정의 광, 일 예로, 녹색 광을 선택적으로 투과시키는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터 패턴(CF3)은 소정의 광, 일 예로, 청색 광을 선택적으로 투과시키는 청색 컬러 필터일 수 있다.
실시예에 따라, 컬러 필터(CF)는 발광 소자들(LD)에서 방출된 광을 소정의 색으로 변환하는 색 변환 입자들을 포함한 컬러 변환층 상에 제공될 수 있다. 상술한 컬러 변환층에 대한 상세한 설명은 도 13 내지 도 17을 참고하여 후술하기로 한다.
상술한 바와 같이, 제2 서브 화소(SPXL2)가 적색 화소이고, 제1 서브 화소(SPXL1)가 청색 화소이고, 제3 서브 화소(SPXL3)가 녹색 화소인 경우, 적색 컬러 필터인 상기 제1 컬러 필터 패턴(CF1)이 제1 개구부(OPN1)에 대응되게 위치하고, 녹색 컬러 필터인 상기 제2 컬러 필터 패턴(CF2)이 제2 개구부(OPN2)에 대응되게 위치하고, 청색 컬러 필터인 상기 제3 컬러 필터 패턴(CF3)이 제3 개구부(OPN3)에 대응되게 위치할 수 있다.
일반적으로, 발광 소자(LD)가 청색 계열의 광을 방출하는 경우, 상기 청색 계열의 광이 적색 컬러 필터를 통과할 때 상기 적색 컬러 필터가 단 파장 영역의 청색 광을 흡수하므로 적색의 색역(gamut, 또는 색영역)에서 청색의 혼입이 일어나 혼색이 발생할 수 있다. 이러한 혼색으로 인해 상기 적색 컬러 필터를 최종적으로 통과한 순수한 적색 광의 영역이 좁아질 수 있다. 이에 따라, 적색 컬러 필터를 녹색 및 청색 컬러 필터들에 비하여 상대적으로 큰 크기를 갖도록 설계함으로써 상기 적색 컬러 필터에서 방출되는 광의 양(또는 세기)과 상기 녹색 및 청색 컬러 필터들 각각에서 방출되는 광의 양(또는 세기)이 균일해지도록 할 수 있다. 이 경우, 적색 컬러 필터인 제1 컬러 필터 패턴(CF1)이 상대적으로 크기가 큰 차광 패턴(LBP)의 제1 개구부(OPN1)에 대응되게 위치할 수 있다.
상술한 바와 같이, 제1 컬러 필터 패턴(CF1)은 상대적으로 큰 크기를 갖는 차광 패턴(LBP)의 제1 개구부(OPN1)에 대응하도록 각각의 화소(PXL)의 제1 영역(A1)에 제공될 수 있다. 제3 컬러 필터 패턴(CF3)은 상대적으로 작은 크기를 갖는 차광 패턴(LBP)의 제3 개구부(OPN3)에 대응하도록 각각의 화소(PXL)의 제3 영역(A3)에 제공될 수 있다. 제2 컬러 필터 패턴(CF2)은 차광 패턴(LBP)의 제2 개구부(OPN2)에 대응하도록 각각의 화소(PXL)의 제2 영역(A2)에 제공될 수 있다.
한편, 각각의 화소(PXL)의 제1 영역(A1)에는 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 스토리지 커패시터가 집중적으로 배치될 수 있다. 일 예로, 상기 제1 영역(A1)에는 제1 서브 화소(SPXL1)의 제1 스토리지 커패시터(Cst1), 제2 서브 화소(SPXL2)의 제2 스토리지 커패시터(Cst2), 및 제3 서브 화소(SPXL3)의 제3 스토리지 커패시터(Cst3)가 배치될 수 있다. 상술한 바와 같이, 상기 제1 스토리지 커패시터(Cst1)는 각 화소(PXL)의 제3 영역(A3)에 위치하는 제3 전극(EL3)과 전기적으로 연결될 수 있고, 상기 제2 스토리지 커패시터(Cst2)는 해당 화소(PXL)의 제1 영역(A1)에 위치하는 제3 전극(EL3)과 전기적으로 연결될 수 있으며, 상기 제3 스토리지 커패시터(Cst3)는 해당 화소(PXL)의 제2 영역(A2)에 위치하는 제3 전극(EL3)과 전기적으로 연결될 수 있다.
이 경우, 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각에 발광 소자들(LD)을 정렬할 때 제1 영역(A1)에 배치된 제1 내지 제3 스토리지 커패시터들(Cst1 ~ Cst3)에 소정의 정렬 신호(또는 정렬 전압)가 인가될 수 있다. 상기 제1 내지 제3 스토리지 커패시터들(Cst1 ~ Cst3)에 소정의 정렬 신호가 인가되면, 상기 제1 내지 제3 스토리지 커패시터들(Cst1 ~ Cst3)과 상기 제1 영역(A1)에 배치된 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 전계가 형성될 수도 있다. 이때, 잉크젯 프린팅 방식 등을 이용하여 상기 제1 내지 제3 영역들(A1 ~ A3) 각각에 발광 소자들(LD)을 공급(또는 투입)하면, 상기 발광 소자들(LD) 중 적어도 일부가 목적하는 영역(일 예로, 정렬이 집중적으로 이루어지는 영역)에서 벗어나(또는 이탈되어) 목적하지 않는 영역(일 예로, 원하지 않는 영역)에 정렬될 수도 있다. 일 예로, 상기 발광 소자들(LD) 중 적어도 일부는 상기 제1 영역(A1)에서 뱅크(BNK)와 인접하는 제1 발광 영역(EMA1)의 상 단부(일 예로, 제1 스토리지 커패시터(Cst1)의 상 단부) 및/또는 하 단부(일 예로, 제3 스토리지 커패시터(Cst3)의 하 단부)에 위치할 수 있다.
상술한 제1 영역(A1) 상부에는 상대적으로 크기가 큰 차광 패턴(LBP)의 제1 개구부(OPN1)가 위치하고 상기 제1 개구부(OPN1)에 대응되도록 적색 컬러 필터인 제1 컬러 필터 패턴(CF1)이 배치될 수 있다. 이때, 상기 제1 컬러 필터 패턴(CF1)은 상기 제1 영역(A1)에 위치한 제1 내지 제3 스토리지 커패시터들(Cst1 ~ Cst3)을 충분히 커버할 수 있을 정도의 크기를 가질 수 있다. 상대적으로 크기가 큰 상기 제1 컬러 필터 패턴(CF1)이 상기 제1 영역(A1) 상부에 위치함에 따라 상기 제1 영역(A1)에서 목적하지 않는 영역에 정렬되는 적어도 일부의 발광 소자들(LD)이 상기 제1 컬러 필터 패턴(CF1)에 의해 커버될 수 있다. 이에 따라, 상기 적어도 일부의 발광 소자들(LD)이 제1 내지 제4 전극들(EL1 ~ EL4)과 전기적으로 연결되어 광을 방출하는 유효 광원으로 사용될 수 있다. 결국, 상기 제1 영역(A1)에 제1 내지 제3 스토리지 커패시터들(Cst1 ~ Cst3)이 집중적으로 배치되어 발광 소자들(LD)의 적어도 일부가 목적하는 영역에서 벗어나 원하지 않는 영역에 정렬되더라도 상대적으로 크기가 큰 차광 패턴(LBP)의 제1 개구부(OPN1)에 대응되도록 크기가 큰 제1 컬러 필터 패턴(CF1)을 상기 제1 영역(A1) 상부에 배치함으로써 상기 발광 소자들(LD)의 적어도 일부를 유효 광원으로 사용할 수 있다. 이를 통해 발광 소자들(LD)의 손실을 최소화하고, 정렬 위치에서 벗어난 일부 발광 소자들(LD)도 유효 광원으로 사용함으로써 상기 제1 영역(A1)의 단위 면적당 제공되는 유효 광원의 수를 증가시켜 출광 효율이 향상될 수 있다.
만일, 제1 영역(A1) 상부에 크기가 상대적으로 가장 작은 청색 컬러 필터인 제3 컬러 필터 패턴(CF3)이 배치되는 경우, 상기 제1 영역(A1)에서 정렬 위치에서 벗어난 일부 발광 소자들(LD)은 차광 패턴(LBP)에 의해 커버될 수 있다. 이 경우, 상기 일부 발광 소자들(LD)은 비유효 광원이 되어 상기 제1 영역(A1)의 단위 면적당 제공되는 유효 광원의 수가 줄어들어 발광 소자들(LD)의 손실이 발생할 수 있다.
이에, 본 발명에서는 상기 제1 영역(A1) 상부에 크기가 상대적으로 큰 적색 컬러 필터인 상기 제1 컬러 필터 패턴(CF1)을 배치함으로써, 상기 제1 영역(A1)의 유효 광원의 수를 증가시켜 발광 소자들(LD)의 손실을 최소화할 수 있다.
도 13 및 도 14는 도 5의 Ⅰ ~ Ⅰ’선에 따른 개략적인 단면도들이고, 도 15는 도 5의 Ⅱ ~ Ⅱ’선에 따른 개략적인 단면도이고, 도 16은 도 5의 Ⅲ ~ Ⅲ’선에 따른 개략적인 단면도이며, 도 17은 도 5의 Ⅳ ~ Ⅳ’선에 따른 개략적인 단면도이다.
참고적으로, 도 13 내지 도 17은 컬러 변환 입자들을 포함하는 표시 장치에 대한 일 실시예들을 도시하였다. 즉, 본 발명에 따른 표시 장치는 각각의 화소(PXL) 상부에 배치된 컬러 변환 입자들을 선택적으로 포함할 수 있다.
도 13 내지 도 17에서는, 도 5에 도시된 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)을 포함하는 하나의 화소(PXL)가 배치되는 화소 영역(PXA)을 중심으로, 표시 장치의 일 단면을 개략적으로 도시하였다.
도 13 내지 도 17의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 내지 도 17을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 복수의 화소들(PXL), 및 상기 화소들(PXL) 상부에 각각 위치한 상부 기판(U_SUB)을 포함할 수 있다.
각 화소(PXL)는 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3)을 포함하고 해당 서브 화소의 화소 회로(PXC)가 위치하는 영역에 따라 제1 내지 제3 서브 화소 영역들(SPXA1 ~ SPXA3)로 구획될 수 있다. 또한, 해당 화소(PXL)는 발광 소자들(LD)이 위치하는 영역에 따라 제1 내지 제3 영역들(A1 ~ A3)로 구획될 수 있다.
상부 기판(U_SUB)은 화소들(PXL)이 배치된 표시 영역(DA)을 커버하도록 화소들(PXL) 상에 각각 배치될 수 있다. 이러한, 상부 기판(U_SUB)은 봉지 기판(또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 상부 기판(U_SUB)과 각 화소(PXL) 사이에는 중간층(CTL)이 제공될 수 있다. 중간층(CTL)은 각 화소(PXL)와 상부 기판(U_SUB) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 공기층일 수도 있다. 또한, 다른 실시예에 따라, 중간층(CTL)은 발광 소자들(LD)로부터 방출된 광이 화소들(PXL)의 상부 방향(일 예로, 표시 장치의 화상 표시 방향)으로 손실없이 진행되도록 하기 위하여 비교적 낮은 굴절률을 갖는 소정의 충진재로 구성될 수도 있다.
상부 기판(U_SUB)은 베이스 층(BSL) 및 광 변환 패턴층(LCP)을 포함할 수 있다.
베이스 층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되는 것은 아니다. 베이스 층(BSL)은 도 6 내지 도 12를 참고하여 설명한 기판(SUB)과 동일한 물질로 구성되거나 상기 기판(SUB)과 상이한 물질로 구성될 수도 있다.
광 변환 패턴층(LCP)은 화소들(PXL) 각각과 마주보도록 베이스 층(BSL)의 일면 상에 배치될 수 있다. 광 변환 패턴층(LCP)은 소정의 색상에 대응하는 컬러 변환층 및 컬러 필터 패턴을 포함할 수 있다.
광 변환 패턴층(LCP)은 각각의 화소(PXL)의 제1 영역(A1)과 마주하도록 배치되는 제1 광 변환 패턴층(LCP1), 해당 화소(PXL)의 제2 영역(A2)과 마주하도록 배치되는 제2 광 변환 패턴층(LCP2), 및 해당 화소(PXL)의 제3 영역(A3)과 마주하도록 배치되는 제3 광 변환 패턴층(LCP3)을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 광 변환 패턴층들(LCP1 ~ LCP3) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층 및/또는 컬러 필터 패턴을 포함할 수 있다. 일 예로, 제1 광 변환 패턴층(LCP1)은 제1 색상에 대응하는 제1 색 변환 입자들(QD1)을 포함하는 제1 컬러 변환층(CCL1) 및 상기 제1 색상의 광을 선택적으로 투과시키는 제1 컬러 필터 패턴(CF1)을 포함할 수 있다. 이와 유사하게, 제2 광 변환 패턴층(LCP2)은 제2 색상에 대응하는 제2 색 변환 입자들(QD2)을 포함하는 제2 컬러 변환층(CCL2) 및 상기 제2 색상의 광을 선택적으로 투과시키는 제2 컬러 필터 패턴(CF2)을 포함할 수 있다. 제3 광 변환 패턴층(LCP3)은, 제3 색상에 대응하는 제3 색 변환 입자들(QD3)을 포함하는 제3 컬러 변환층(CCL3) 및 상기 제3 색상의 광을 선택적으로 투과시키는 제3 컬러 필터 패턴(CF3)을 포함할 수 있다. 실시예에 따라, 제3 광 변환 패턴층(LCP3)은 제3 컬러 변환층(CCL3)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)을 포함할 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 상기 제3 광 변환 패턴층(LCP3)은 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)을 포함할 수도 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 발광 영역 내에 정렬된 발광 소자들(LD)은 모두 동일한 색상의 광을 방출할 수 있다. 그리고, 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 중 적어도 일부의 서브 화소 상부에는 컬러 변환층이 배치될 수 있다. 이에 따라, 상술한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 제1 영역(A1)의 발광 소자들(LD)을 포함한 표시 소자층(DPL)과 마주하도록 베이스 층(BSL)의 일면 상에 배치되며, 상기 발광 소자들(LD)에서 방출되는 색상의 광을 제1 색상의 광으로 변환하는 제1 색 변환 입자들(QD1)을 포함할 수 있다. 이때, 제1 영역(A1)의 발광 소자들(LD)은 제2 서브 화소(SPXL2)의 화소 회로(PXC)와 전기적으로 연결되어 광을 방출하므로, 상기 제2 서브 화소(SPXL2)가 적색 화소인 경우, 상기 제1 영역(A1)과 마주보는 제1 컬러 변환층(CCL1)의 제1 색 변환 입자들(QD1)은 적색 퀀텀 닷일 수 있다.
제1 컬러 변환층(CCL1) 상에는 제1 컬러 필터 패턴(CF1)이 배치될 수 있다. 제1 컬러 필터 패턴(CF1)은 도 5 내지 도 12를 참고하여 설명한 제1 컬러 필터 패턴(CF1)일 수 있다. 일 예로, 제1 컬러 필터 패턴(CF1)은 적색 컬러 필터일 수 있다.
제2 컬러 변환층(CCL2)은 제2 영역(A2)의 발광 소자들(LD)을 포함한 표시 소자층(DPL)과 마주하도록 베이스 층(BSL)의 일면 상에 배치되며, 상기 발광 소자들(LD)에서 방출되는 색상의 광을 제2 색상의 광으로 변환하는 제2 색 변환 입자들(QD2)을 포함할 수 있다. 이때, 제2 영역(A2)의 발광 소자들(LD)은 제3 서브 화소(SPXL3)의 화소 회로(PXC)와 전기적으로 연결되어 광을 방출하므로, 상기 제3 서브 화소(SPXL3)가 녹색 화소인 경우, 상기 제2 영역(A2)과 마주보는 제2 컬러 변환층(CCL2)의 제2 색 변환 입자들(QD2)은 녹색 퀀텀 닷일 수 있다.
제2 컬러 변환층(CCL2) 상에는 제2 컬러 필터 패턴(CF2)이 배치될 수 있다. 제2 컬러 필터 패턴(CF2)은 도 5 내지 도 12를 참고하여 설명한 제2 컬러 필터 패턴(CF2)일 수 있다. 일 예로, 제2 컬러 필터 패턴(CF2)은 녹색 컬러 필터일 수 있다.
제3 컬러 변환층(CCL3)은 제3 영역(A3)의 발광 소자들(LD)을 포함한 표시 소자층(DPL)과 마주하도록 베이스 층(BSL)의 일면 상에 배치되며, 상기 발광 소자들(LD)에서 방출되는 색상의 광을 제3 색상의 광으로 변환하는 제3 색 변환 입자들(QD3)을 포함할 수 있다. 이때, 제3 영역(A3)의 발광 소자들(LD3)은 제1 서브 화소(SPXL1)의 화소 회로(PXC)와 전기적으로 연결되어 광을 방출하므로, 상기 제1 서브 화소(SPXL1)가 청색 화소인 경우, 상기 제3 영역(A3)과 마주보는 제3 컬러 변환층(CCL3)의 제3 색 변환 입자들(QD3)을 청색 퀀텀 닷일 수 있다. 실시예에 따라, 상기 제3 영역(A3)의 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 상기 발광 소자들(LD)을 포함한 표시 소자층(DPL)과 마주하도록 베이스 층(BSL)의 일면 상에는 광 산란 입자들(SCT)을 포함한 광 산란층(LSL)이 배치될 수 있다.
제3 컬러 변환층(CCL3) 또는 광 산란층(LSL) 상에는 제3 컬러 필터 패턴(CF3)이 배치될 수 있다. 제3 컬러 필터 패턴(CF3)은 도 5 내지 도 12를 참고하여 설명한 제3 컬러 필터 패턴(CF3)일 수 있다. 일 예로, 제3 컬러 필터 패턴(CF3)은 청색 컬러 필터일 수 있다.
제1 내지 내지 제3 컬러 필터 패턴들(CF1 ~ CF3) 각각과 그에 인접한 컬러 필터 패턴 사이에는 차광 패턴(LBP)이 배치될 수 있다. 차광 패턴(LBP)은 각 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1 ~ EMA3)을 제외한 나머지 영역을 커버하도록 해당 화소(PXL)의 상부에 제공될 수 있다. 상기 차광 패턴(LBP)은 도 5 내지 도 12를 참고하여 설명한 차광 패턴(LBP)일 수 있다.
차광 패턴(LBP)은 각 화소(PXL)의 비발광 영역(NEMA)에 위치하는 뱅크(BNK)와 마주하도록 베이스 층(BSL)의 일면 상에 제공되며, 제1 내지 제3 컬러 필터 패턴들(CF1 ~ CF3) 각각의 가장자리와 중첩될 수 있다. 차광 패턴(LBP)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 또한, 차광 패턴(LBP)은 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 차광 패턴(LBP)과 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다. 차광 패턴(LBP) 상에는, 실시예에 따라, 서브 차광 패턴(S_LBP)이 배치될 수 있다. 서브 차광 패턴(S_LBP)은 차광 패턴(LBP)과 동일한 물질을 포함할 수 있다. 서브 차광 패턴(S_LBP)은 인접한 컬러 변환층들(CCL) 사이에 위치하도록 차광 패턴(LBP)의 일면 상에 제공될 수 있다.
차광 패턴(LBP)은, 제1 내지 제3 영역들(A1 ~ A3) 각각의 발광 영역과 대응하는 영역에서 개구될 수 있다. 일 예로, 차광 패턴(LBP)은 제1 영역(A1)의 제1 발광 영역(EMA1)과 대응하는 영역에서 개구된 제1 개구부(OPN1), 제2 영역(A2)의 제2 발광 영역(EMA2)과 대응하는 영역에서 개구된 제2 개구부(OPN2), 및 제3 영역(A3)의 제3 발광 영역(EMA3)과 대응하는 영역에서 개구된 제3 개구부(OPN3)를 포함할 수 있다. 제1 개구부(OPN1)는 제2 및 제3 개구부들(OPN2, OPN3)보다 상대적으로 큰 크기를 갖도록 형성될 수 있다.
제1 개구부(OPN1)에는 제1 컬러 필터 패턴(CF1)이 대응될 수 있고, 제2 개구부(OPN2)에는 제2 컬러 필터 패턴(CF2)이 대응될 수 있으며, 제3 개구부(OPN3)에는 제3 컬러 필터 패턴(CF3)이 대응될 수 있다. 상대적으로 크기가 큰 제1 개구부(OPN1)에 대응되도록 제1 컬러 필터 패턴(CF1)이 위치함에 따라 상기 제1 컬러 필터 패턴(CF1)의 크기는 제2 및 제3 컬러 필터 패턴들(CF2, CF3) 보다 상대적으로 클 수 있다.
제1 영역(A1)에서 광이 방출되는 제1 발광 영역(EMA1)은 최종적으로 제1 컬러 필터 패턴(CF1) 및 그의 주변에 위치한 차광 패턴(LBP)에 의해 결정될 수 있다. 여기서, 상기 제1 발광 영역(EMA1)은 제2 서브 화소(SPXL2)의 발광 영역일 수 있다.
제2 영역(A2)에서 광이 방출되는 제2 발광 영역(EMA2)은 최종적으로 제2 컬러 필터 패턴(CF2) 및 그의 주변에 위치한 차광 패턴(LBP)에 의해 결정될 수 있다. 여기서, 상기 제2 발광 영역(EMA2)은 제3 서브 화소(SPXL3)의 발광 영역일 수 있다.
제3 영역(A3)에서 광이 방출되는 제3 발광 영역(EMA3)은 최종적으로 제3 컬러 필터 패턴(CF3) 및 그의 주변에 위치한 차광 패턴(LBP)에 의해 결정될 수 있다. 여기서, 상기 제3 발광 영역(EMA3)은 제1 서브 화소(SPXL1)의 발광 영역일 수 있다.
상술한 바와 같이, 상기 제1 컬러 필터 패턴(CF1)이 상기 제2 및 제3 컬러 필터 패턴들(CF2, CF3) 보다 상대적으로 큰 크기를 갖도록 형성됨에 따라, 상기 제1 발광 영역(EMA1)의 면적(또는 크기)이 상기 제2 및 제3 발광 영역들(EMA2, EMA3) 각각의 면적(또는 크기)보다 클 수 있다. 상기 제1 영역(A1)에 제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 화소 회로(PXC)의 일부 구성, 일 예로, 스토리지 커패시터(Cst)가 배치되어 목적하는 영역에서 벗어나(또는 이탈되어) 원하지 않는 영역에 적어도 일부의 발광 소자들(LD)이 정렬되더라도 상기 제1 컬러 필터 패턴(CF1)으로 상기 적어도 일부의 발광 소자들(LD)을 커버하여 상기 적어도 일부의 발광 소자들(LD)을 유효 광원으로 활용할 수 있다. 이에 따라, 상술한 실시예에서는 상기 제1 영역(A1)에서의 발광 소자(LD)의 손실을 최소화하면서 유효 광원의 수를 증가시켜 출광 효율을 향상시킬 수 있다.
한편, 상술한 실시예에서는, 베이스 층(BSL), 차광 패턴(LBP), 및 광 변환 층(LCP)을 포함한 상부 기판(U_SUB)이 각각의 화소(PXL) 상부에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 도 14에 도시된 바와 같이 제1 광 변환층(LCP1)을 포함한 광 변환층(LCP) 및 차광 패턴(LBP)이 각각의 화소(PXL)가 제공되는 기판(SUB) 상에 형성될 수도 있다. 일 예로, 차광 패턴(LBP) 및 광 변환층(LCP)은 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각에 위치한 발광 소자들(LD)을 커버하도록 해당 화소(PXL)가 제공되는 기판(SUB) 상에 형성될 수도 있다. 이때, 해당 화소(PXL)의 표시 소자층(DPL)과 광 변환층(LCP) 사이에는 중간층(CTL)이 배치될 수 있다. 상기 중간층(CTL)은 적어도 하나의 절연층일 수 있다. 이 경우, 해당 화소(PXL)의 비발광 영역(NEMA)에는 제2 뱅크(BNK2)가 제공될 수 있다. 상기 제2 뱅크(BNK2)는 해당 화소(PXL)의 표시 소자층(DPL)의 제1 절연층(INS1) 상에 위치한 제1 뱅크(BNK1) 상에 제공되어, 상기 제1 뱅크(BNK1)와 함께 댐 구조물을 구성할 수 있다. 제2 뱅크(BNK2)는, 단면 상에서 볼 때, 상기 제1 뱅크(BNK1)와 중첩될 수 있다. 여기서, 제1 뱅크(BNK1)는 도 5 내지 도 12를 참고하여 설명한 뱅크(BNK)일 수 있다. 또한, 이 경우, 상기 차광 패턴(LBP)과 컬러 변환층(LCP) 상에는 봉지층(ENC)이 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판 PXL: 화소
PXA: 화소 영역 LD: 발광 소자
A1 ~ A3: 제1 내지 제3 영역 EMU: 발광 유닛
PCL: 화소 회로층 DPL: 표시 소자층
BNK: 뱅크 LBP: 차광 패턴
EL1 ~ EL4: 제1 내지 제4 전극 CTE: 중간 전극
CNE1, CNE2: 제1 및 제2 컨택 전극
SPXL1 ~ SPXL3: 제1 내지 제3 서브 화소
SPXA1 ~ SPXA3: 제1 내지 제3 서브 화소 영역
Cst1 ~ Cst3: 제1 내지 제3 스토리지 커패시터
BML1 ~ BML3: 제1 내지 제3 바텀 금속층
OPN1 ~ OPN3: 제1 내지 제3 개구부
CF1 ~ CF3: 제1 내지 제3 컬러 필터 패턴
CCL1 ~ CCL3: 제1 내지 제3 컬러 변환 층

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향을 따라 구획되고 복수의 발광 소자들이 각각 배치되는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 적어도 하나의 화소;
    상기 제1 내지 제3 발광 영역들 사이의 영역에 대응되게 배치된 차광 패턴; 및
    상기 제1 발광 영역 상에 제공된 제1 컬러 필터 패턴, 상기 제2 발광 영역 상에 제공된 제2 컬러 필터 패턴, 및 상기 제3 발광 영역 상에 제공된 제3 컬러 필터 패턴을 포함한 컬러 필터 층을 포함하고,
    상기 화소는 상기 제1 내지 제3 컬러 필터 패턴들 중 하나의 컬러 필터 패턴과 대응하는 상기 기판 상에 제공된 제1 내지 제3 스토리지 커패시터들을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 컬러 필터 패턴은 적색 컬러 필터이고, 상기 제2 컬러 필터 패턴은 녹색 컬러 필터이며, 상기 제3 컬러 필터는 청색 컬러 필터인, 표시 장치.
  3. 제2 항에 있어서,
    상기 기판 상에 제공된 버퍼층; 및
    상기 버퍼층 상에 순차적으로 제공된 제1 내지 제3 절연층들을 포함하고,
    상기 제1 내지 제3 스토리지 커패시터들 각각은, 상기 제1 절연층 상에 제공된 하부 전극과 상기 제2 절연층 상에 제공되어 상기 하부 전극과 중첩하는 상부 전극을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 화소는,
    상기 제1 스토리지 커패시터 및 상기 제1 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제1 서브 화소;
    상기 제2 스토리지 커패시터 및 상기 제2 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제2 서브 화소; 및
    상기 제3 스토리지 커패시터 및 상기 제3 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제3 서브 화소를 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 화소가 제공되는 화소 영역은,
    상기 제1 방향과 다른 제2 방향을 따라 상기 제1 서브 화소가 제공된 제1 서브 화소 영역, 상기 제2 서브 화소가 제공된 제2 서브 화소 영역, 및 상기 제3 서브 화소가 제공된 제3 서브 화소 영역으로 구획되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 스토리지 커패시터는 상기 제1 서브 화소 영역에 대응되고, 상기 제2 스토리지 커패시터는 상기 제2 서브 화소 영역에 대응되며, 상기 제3 스토리지 커패시터는 상기 제3 서브 화소 영역에 대응되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 화소는,
    상기 제2 컬러 필터 패턴과 대응하는 상기 기판 상에 제공되며 상기 제2 방향으로 연장된 제1 내지 제3 데이터 라인들과 제1-1 전원 라인; 및
    상기 제3 컬러 필터 패턴과 대응하는 상기 기판 상에 제공되며 상기 제2 방향으로 연장된 제2-1 전원 라인 및 초기화 전원 라인을 더 포함하고,
    상기 제1 내지 제3 데이터 라인들, 상기 제1-1 전원 라인, 상기 제2-1 전원 라인, 및 상기 초기화 전원 라인은 상기 버퍼층 상에 제공되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 화소는,
    상기 제1 내지 제3 스토리지 커패시터들 각각과 중첩하는 바텀 금속층을 더 포함하고,
    상기 바텀 금속층은 상기 제1 내지 제3 데이터 라인들, 상기 제1-1 전원 라인, 상기 제2-1 전원 라인, 및 상기 초기화 전원 라인과 동일한 층에 제공되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 화소는 상기 제2 절연층 상에서 서로 이격되게 배치되고 상기 제1 방향으로 연장된 제1-2 전원 라인 및 제2-2 전원 라인을 더 포함하고,
    상기 제1-2 전원 라인은 상기 제1-1 전원 라인과 전기적으로 연결되고, 상기 제2-2 전원 라인은 상기 제2-1 전원 라인과 전기적으로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 화소는 상기 제3 절연층 상에 제공되며 상기 제1 내지 제3 발광 영역들 각각과 대응하게 위치한 제1 내지 제4 전극들을 더 포함하고,
    상기 제1 내지 제4 전극들은 상기 제1 방향으로 서로 이격되게 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 내지 제3 발광 영역들 각각에서, 상기 제1 전극은 상기 제2-2 전원 라인과 전기적으로 연결되고,
    상기 제1 발광 영역에서 상기 제3 전극은 상기 제2 스토리지 커패시터와 전기적으로 연결되고,
    상기 제2 발광 영역에서 상기 제3 전극은 상기 제3 스토리지 커패시터와 전기적으로 연결되며,
    상기 제3 발광 영역에서 상기 제3 전극은 상기 제1 스토리지 커패시터와 전기적으로 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자들은,
    상기 제1 및 제2 전극들 사이에 제공되어 상기 제1 및 제2 전극들과 전기적으로 연결되는 복수의 제1 발광 소자들; 및
    상기 제3 및 제4 전극들 사이에 제공되어 상기 제3 및 제4 전극들과 전기적으로 연결되는 복수의 제2 발광 소자들을 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 화소는,
    상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제2 및 제4 전극들 상에 각각 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 전기적으로 연결하는 중간 전극; 및
    상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 컨택 전극, 상기 중간 전극, 및 상기 제2 컨택 전극은 서로 이격되게 배치되는, 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 발광 소자들은 상기 제3 전극과 상기 제4 전극 사이에 병렬 연결된 제1 직렬 단을 이루고,
    상기 제1 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 병렬 연결된 제2 직렬 단을 이루며,
    상기 제3 전극은 애노드 전극이고, 상기 제1 전극은 캐소드 전극인, 표시 장치.
  16. 제13 항에 있어서,
    상기 화소는 상기 제1 내지 제3 발광 영역들 각각과 대응하는 제1 개구, 상기 제1 개구로부터 이격된 제2 및 제3 개구들을 포함한 뱅크를 더 포함하고,
    상기 차광 패턴은 상기 뱅크 상에 제공되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 발광 영역과 대응하는 상기 뱅크의 제1 개구, 상기 제2 발광 영역과 대응하는 상기 뱅크의 제1 개구, 상기 제3 발광 영역과 대응하는 상기 뱅크의 제1 개구는 서로 동일한 크기를 갖는, 표시 장치.
  18. 제17 항에 있어서,
    상기 차광 패턴은,
    상기 제1 컬러 필터 패턴과 대응하는 제1 개구부;
    상기 제2 컬러 필터 패턴과 대응하는 제2 개구부; 및
    상기 제3 컬러 필터 패턴과 대응하는 제3 개구부를 포함하고,
    상기 제1 개구부의 크기는 상기 제2 및 제3 개구부들의 크기와 상이한, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 개구부의 크기는 상기 제2 및 제3 개구부들 각각의 크기보다 크고,
    상기 제1 컬러 필터 패턴은 상기 제2 및 제3 컬러 필터 패턴들 각각의 크기보다 큰, 표시 장치.
  20. 제19 항에 있어서,
    상기 화소와 상기 컬러 필터 층 사이에 제공된 컬러 변환층을 더 포함하고,
    상기 컬러 변환층은,
    상기 제1 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제1 색의 광으로 변환하는 제1 컬러 변환층;
    상기 제2 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제2 색의 광으로 변환하는 제2 컬러 변환층; 및
    상기 제3 컬러 필터 패턴과 대응하며 상기 발광 소자들에서 방출된 광을 제3 색의 광으로 변환하거나 상기 광을 그대로 투과시키는 제3 컬러 변환층을 포함하는, 표시 장치.
KR1020200083754A 2020-07-07 2020-07-07 표시 장치 Active KR102741338B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200083754A KR102741338B1 (ko) 2020-07-07 2020-07-07 표시 장치
US17/237,000 US11550087B2 (en) 2020-07-07 2021-04-21 Display device
CN202110759360.XA CN113903268A (zh) 2020-07-07 2021-07-06 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200083754A KR102741338B1 (ko) 2020-07-07 2020-07-07 표시 장치

Publications (2)

Publication Number Publication Date
KR20220006164A KR20220006164A (ko) 2022-01-17
KR102741338B1 true KR102741338B1 (ko) 2024-12-13

Family

ID=79172457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200083754A Active KR102741338B1 (ko) 2020-07-07 2020-07-07 표시 장치

Country Status (3)

Country Link
US (1) US11550087B2 (ko)
KR (1) KR102741338B1 (ko)
CN (1) CN113903268A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007818A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 표시 장치
KR20230056859A (ko) * 2021-10-20 2023-04-28 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20230113472A (ko) * 2022-01-21 2023-07-31 삼성디스플레이 주식회사 표시 장치 및 타일형 표시 장치
KR20230127409A (ko) * 2022-02-24 2023-09-01 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN115188752A (zh) * 2022-06-30 2022-10-14 湖北长江新型显示产业创新中心有限公司 显示面板、显示装置及控制方法
KR20240007865A (ko) 2022-07-08 2024-01-17 삼성디스플레이 주식회사 표시 장치
KR20240023347A (ko) * 2022-08-12 2024-02-21 삼성디스플레이 주식회사 표시 장치
KR20240033728A (ko) * 2022-09-02 2024-03-13 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN119325624A (zh) * 2022-09-19 2025-01-17 三星显示有限公司 显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180301086A1 (en) 2009-01-09 2018-10-18 Sony Corporation Display device and electronic apparatus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0216053D0 (en) * 2002-03-20 2002-08-21 Koninkl Philips Electronics Nv Active matrix electroluminescent display devices and their manufacture
US20070063192A1 (en) * 2005-09-20 2007-03-22 Toppoly Optoelectronics Corp. Systems for emitting light incorporating pixel structures of organic light-emitting diodes
US7499116B2 (en) * 2006-04-11 2009-03-03 Tpo Displays Corp. Systems for displaying images having micro-reflective transmission liquid crystal display with particular storage capacitor arrangement
KR20120093864A (ko) * 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI390315B (zh) * 2009-12-23 2013-03-21 Au Optronics Corp 畫素陣列
US10069041B2 (en) * 2016-08-05 2018-09-04 Innolux Corporation Display apparatus and manufacturing method thereof
US12322732B2 (en) * 2017-02-09 2025-06-03 Vuereal Inc. Circuit and system integration onto a microdevice substrate
US10490130B2 (en) * 2017-02-10 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Display system comprising controller which process data
CN109119438B (zh) * 2017-06-26 2020-11-24 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
JP6932596B2 (ja) * 2017-09-25 2021-09-08 キヤノン株式会社 有機ｅｌ表示装置
KR102612371B1 (ko) * 2017-12-05 2023-12-08 엘지디스플레이 주식회사 표시장치
KR102646400B1 (ko) * 2017-12-13 2024-03-08 엘지디스플레이 주식회사 표시장치
KR102582424B1 (ko) * 2017-12-14 2023-09-25 삼성전자주식회사 발광소자 패키지 및 이를 이용한 디스플레이 장치
KR102600928B1 (ko) * 2018-07-05 2023-11-14 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102652645B1 (ko) 2018-09-03 2024-04-02 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102787185B1 (ko) 2019-11-12 2025-03-28 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180301086A1 (en) 2009-01-09 2018-10-18 Sony Corporation Display device and electronic apparatus

Also Published As

Publication number Publication date
CN113903268A (zh) 2022-01-07
US11550087B2 (en) 2023-01-10
KR20220006164A (ko) 2022-01-17
US20220011487A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
KR102741338B1 (ko) 표시 장치
KR20220067647A (ko) 표시 장치
KR102817842B1 (ko) 화소 및 이를 구비한 표시 장치
US12094855B2 (en) Pixel and display device having the same
CN115707288A (zh) 显示设备
KR102765871B1 (ko) 표시 장치 및 그의 제조 방법
KR20220143225A (ko) 화소 및 이를 구비한 표시 장치
KR20220091701A (ko) 표시 장치
KR20220040576A (ko) 표시 장치 및 그의 제조 방법
US11495713B2 (en) Pixel and display device including the same
KR20220053766A (ko) 표시 장치 및 그의 제조 방법
CN115803853A (zh) 显示装置
US12080749B2 (en) Pixel and display device having the same
KR20240158434A (ko) 표시 장치
CN115802817A (zh) 显示装置
KR102747311B1 (ko) 표시 장치 및 그의 제조 방법
KR102837101B1 (ko) 표시 장치 및 그의 제조 방법
US20230268330A1 (en) Display device and manufacturing method therefor
CN220934085U (zh) 显示装置
KR102824409B1 (ko) 표시 장치 및 그의 제조 방법
US20230282796A1 (en) Pixel and display device including the same
KR20230146186A (ko) 화소 및 이를 포함한 표시 장치
KR20240000689A (ko) 표시 장치 및 그의 리페어 방법
KR20230145635A (ko) 화소 및 이를 포함한 표시 장치
KR20240017226A (ko) 표시 장치 및 표시 장치의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20200707

PG1501 Laying open of application
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240923

PG1601 Publication of registration