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KR102762977B1 - 금속 베이스 배선 기판 및 전자소자 모듈 - Google Patents

금속 베이스 배선 기판 및 전자소자 모듈 Download PDF

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KR102762977B1
KR102762977B1 KR1020200010939A KR20200010939A KR102762977B1 KR 102762977 B1 KR102762977 B1 KR 102762977B1 KR 1020200010939 A KR1020200010939 A KR 1020200010939A KR 20200010939 A KR20200010939 A KR 20200010939A KR 102762977 B1 KR102762977 B1 KR 102762977B1
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region
insulating layer
disposed
pad
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송종섭
최설영
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 적어도 하나의 관통홀을 갖는 금속 플레이트; 상기 적어도 하나의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 적어도 하나의 비아; 상기 적어도 하나의 관통홀과 상기 적어도 하나의 비아 사이에 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 적어도 하나의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체; 상기 제1 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 상부 패드; 상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 하부 패드; 상기 금속 플레이트의 제1 면에 배치된 제2 상부 패드; 상기 금속 플레이트의 제2 면에 배치되며, 상기 금속 플레이트에 의해 상기 제1 상부 패드와 전기적으로 연결되는 제2 하부 패드; 및 상기 제2 상부 패드 상에 탑재되며, 상기 제1 및 제2 상부 패드에 각각 전기적으로 연결된 제1 및 제2 전극을 갖는 전자소자를 포함하는 전자소자 모듈을 제공한다.

Description

금속 베이스 배선 기판 및 전자소자 모듈{METAL BASED WIRING BOARD AND ELECTIRC DEVICE MODULE}
본 개시는 금속 베이스 배선 기판 및 이를 구비한 전자소자 모듈에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 반도체 소자의 고성능화 및 고출력화가 진행되고 있다. 반도체 소자가 고성능화 및 고출력화됨에 따라 반도체 소자에서 발생하는 열에 관한 문제가 발생할 수 있다. 반도체 소자에서 발생하는 열에 관한 문제를 해결하기 위하여 다양한 연구들이 진행되고 있다.
본 개시에서 해결하려는 과제 중 하나는, 우수한 방열 성능을 갖는 금속 베이스 배선 기판을 제공하는데 있다.
본 개시에서 해결하려는 과제 중 하나는, 우수한 방열 성능을 갖는 금속 베이스 배선 기판을 구비한 전자소자 모듈을 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 적어도 하나의 관통홀을 갖는 금속 플레이트; 상기 적어도 하나의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 적어도 하나의 비아; 상기 적어도 하나의 관통홀과 상기 적어도 하나의 비아 사이에 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 적어도 하나의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체; 상기 제1 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 상부 패드; 상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 하부 패드; 상기 금속 플레이트의 제1 면에 배치된 제2 상부 패드; 상기 금속 플레이트의 제2 면에 배치되며, 상기 금속 플레이트에 의해 상기 제1 상부 패드와 전기적으로 연결되는 제2 하부 패드; 및 상기 제2 상부 패드 상에 탑재되며, 상기 제1 및 제2 상부 패드에 각각 전기적으로 연결된 제1 및 제2 전극을 갖는 전자소자를 포함하는 전자소자 모듈을 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 복수의 관통홀을 갖는 금속 플레이트; 상기 복수의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 복수의 비아; 상기 복수의 관통홀과 상기 복수의 비아 사이에 각각 배치된 복수의 관통 절연부와, 상기 복수의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 복수의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체; 상기 제1 절연층 상에 배치되며, 상기 복수의 비아에 각각 연결된 복수의 제1 상부 패드; 상기 제2 절연층 상에 배치되며, 상기 복수의 비아에 각각 연결된 복수의 제1 하부 패드; 상기 금속 플레이트의 제1 면에 배치된 제2 상부 패드; 상기 금속 플레이트의 제2 면에 배치되며, 상기 금속 플레이트에 의해 상기 제1 상부 패드와 전기적으로 연결되는 제2 하부 패드; 상기 제2 상부 패드 상에 탑재되며, 상기 제1 및 제2 상부 패드에 각각 전기적으로 연결된 제1 전자소자; 및 상기 제1 상부 패드 상에 탑재되며, 상기 제1 및 제2 상부 패드에 각각 전기적으로 연결된 제2 전자소자;를 포함하는 전자소자 모듈을 제공한다.
본 개시의 일 실시예는, 반도체 칩을 갖는 하부 패키지; 및 상기 하부 패키지 상에 배치된 금속 베이스 배선 기판과, 상기 금속 베이스 배선 기판 상에 배치된 제1 및 제2 전자소자를 갖는 상부 패키지를 포함하며, 상기 하부 패키지는, 배선 회로를 가지며 상기 배선 회로에 연결되도록 상기 반도체 칩이 탑재된 패키지 기판과, 상기 반도체 칩을 수용하는 수용부를 갖는 프레임과, 상기 프레임의 상면 및 하면을 관통하며 상기 배선 회로에 전기적으로 연결된 복수의 수직 연결 도체를 포함하며, 상기 금속 베이스 배선 기판은, 상기 프레임의 상면과 마주하는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 복수의 관통홀을 갖는 금속 플레이트와, 상기 복수의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 복수의 비아와, 상기 복수의 관통홀과 상기 복수의 비아 사이에 각각 배치된 복수의 관통 절연부와 함께, 상기 복수의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 복수의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체와, 상기 제1 및 제2 절연층 상에 각각 배치되며, 상기 복수의 비아에 각각 연결된 복수의 제1 상부 패드 및 복수의 제1 하부 패드와, 상기 금속 플레이트의 제1 면 및 제2 면에 각각 배치되며, 상기 금속 플레이트에 의해 전기적으로 연결되는 제2 상부 패드 및 제 2 하부 패드를 포함하고, 상기 제1 및 제2 전자소자는 상기 복수의 제1 상부 패드 중 적어도 하나와 상기 제2 상부 패드 상에 각각 탑재되며, 상기 복수의 제1 상부 패드 및 상기 제2 상부 패드에 전기적으로 연결되고, 상기 복수의 제1 하부 패드와 상기 제2 하부 패드는 상기 복수의 수직 연결 도체에 각각 연결되는 전자소자 모듈을 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 적어도 하나의 관통홀을 갖는 금속 플레이트; 상기 적어도 하나의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 적어도 하나의 비아; 상기 적어도 하나의 관통홀과 상기 적어도 하나의 비아 사이에 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 적어도 하나의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체; 상기 제1 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 상부 패드; 상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 하부 패드; 상기 금속 플레이트의 제1 면에 배치된 제2 상부 패드; 및 상기 금속 플레이트의 제2 면에 배치되며, 상기 금속 플레이트에 의해 상기 제1 상부 패드와 전기적으로 연결되는 제2 하부 패드;를 포함하는 금속 베이스 배선 기판을 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 및 제2 면은 각각 제1 영역 및 제2 영역으로 구분되며, 상기 제1 영역은 상기 제2 영역보다 낮은 레벨을 가지고, 상기 제1 및 제2 면의 상기 제1 영역을 관통하는 적어도 하나의 관통홀을 포함하는 금속 플레이트; 상기 적어도 하나의 관통홀의 측벽을 따라 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 상기 제1 면의 상기 제1 영역에 연장된 제1 절연층과, 상기 적어도 하나의 관통 절연부로부터 상기 제2 면의 상기 제1 영역으로 연장된 제2 절연층을 갖는 절연 구조체; 상기 적어도 하나의 관통홀에 위치하도록 상기 절연 구조체를 관통하며, 상기 적어도 하나의 관통 절연부에 의해 상기 금속 플레이트로부터 전기적으로 절연되는 적어도 하나의 비아; 상기 제1 절연층과 상기 제2 절연층 상에 각각 배치되며, 상기 적어도 하나의 비아에 의해 전기적으로 연결된 적어도 하나의 제1 상부 패드와 적어도 하나의 제1 하부 패드; 및 상기 제1 면의 제2 영역과 상기 제2 면의 상기 제2 영역 상에 각각 배치되며, 상기 금속 플레이트에 의해 전기적으로 연결된 제2 상부 패드와 제2 하부 패드;를 포함하는 금속 베이스 배선 기판을 제공한다.
방열 기능이 강화된 금속 베이스 배선 기판을 제공한다. 상기 금속 베이스 배선 기판은 고출력 광원(예, VCSEL)과 같은 고발열원 전자소자를 위한 모듈의 배선 기판으로 사용될 수 있다. 상기 금속 베이스 배선 기판은 고방열 기능이 요구되는 PoP형(Package on Package type) 전자 모듈의 상부 배선 기판로 유익하게 사용될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 본 개시의 일 실시예에 따른 전자소자 모듈의 평면도이다.
도 1b는 도 1a에 도시된 전자소자 모듈을 Ⅰ-Ⅰ'으로 절개하여 본 측단면도이다.
도 2는 본 개시의 일 실시예에 따른 금속 베이스 배선 기판의 사시도이다.
도 3a 내지 도 8a는 본 개시의 일 실시예에 따른 금속 베이스 배선 기판의 제조방법을 설명하기 위한 공정별 평면도들이다.
도 3b 내지 도 8b는 본 개시의 일 실시예에 따른 금속 베이스 배선 기판의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 9a 및 도 9b는 각각 본 개시의 일 실시예에 따른 전자소자 모듈의 평면도 및 저면도이다.
도 9c는 도 9a에 도시된 전자소자 모듈을 Ⅱ-Ⅱ'으로 절개하여 본 측단면도이다.
도 10은 본 개시의 일 실시예에 따른 POP형 전자소자 모듈을 나타내는 개략 사시도이다.
도 11은 도 10에 도시된 POP형 전자소자 모듈을 나타내는 분해 사시도이다.
도 12는 도 10에 도시된 POP형 전자소자 모듈(렌즈 및 하우징 제외)을 Ⅲ-Ⅲ'으로 절개하여 본 단면이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1a는 본 개시의 일 실시예에 따른 전자소자 모듈의 평면도이며, 도 1b는 도 1a에 도시된 전자소자 모듈을 Ⅰ-Ⅰ'으로 절개하여 본 측단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예에 따른 전자 모듈(200)은 금속 베이스 배선 기판(100)과 상기 금속 베이스 배선 기판(100) 상에 탑재된 제1 및 제2 전자소자(210,220)를 포함할 수 있다.
본 실시예에 따른 금속 베이스 배선 기판(100)은, 서로 반대에 위치한 제1 면(110A) 및 제2 면(110B)을 가지며, 상기 제1 면 및 제2 면(110C)을 관통하는 복수의 관통홀(H1,H2)을 갖는 금속 플레이트(110)를 포함할 수 있다. 상기 금속 플레이트(110)는 높은 열전도율을 가지며 전기적 전도성을 지닌 금속 또는 합금을 포함할 수 있다. 예를 들어, 상기 금속 플레이트(110)는 구리(Cu), 알루미늄(Al) 또는 합금을 포함할 수 있다.
상기 금속 베이스 배선 기판(110)은 그 상면 및 하면을 연결하는 수직 배선 구조를 포함한다. 도 1b에 도시된 바와 같이, 이러한 수직 배선 구조는 상기 복수의 관통홀(H1,H2)에 각각 배치된 복수의 비아(CV1,CV2)를 포함할 수 있다. 상기 복수의 비아(CV1,CV2)는 절연 구조체(120)에 의해 상기 금속 플레이트(110)와 전기적으로 절연될 수 있다.
상기 절연 구조체(120)는 상기 복수의 관통홀(H1,H2)의 내부 측벽과 상기 복수의 비아(CV1,CV2) 사이에 각각 배치된 복수의 관통 절연부(120c)를 포함할 수 있다. 또한, 상기 절연 구조체(120)는 상기 복수의 관통 절연부(120c)로부터 연장되며 상기 제1 면(110A) 및 상기 제2 면(110B) 각각에서 상기 복수의 비아(CV1,CV2)의 주위 영역, 즉 제1 영역들(110A1,110B1)에 배치된 제1 절연층(120a) 및 제2 절연층(120b)을 포함할 수 있다.
본 실시예에서, 상기 복수의 비아(CV1,CV2)는 일 측 모서리에 인접하도록 나란히 배치되며, 상기 제1 및 제2 절연층(120a,120b)은 그 모서리를 따라 형성되며, 상기 제1 및 제2 면(110A,110B)에 각각 단일 층으로 제공될 수 있다. 또한, 상기 관통홀(H1,H2)에 위치한 관통 절연부(120c)는 상기 제1 및 제2 절연층(120a,120b)과 동일한 물질로 일체화되어 형성될 수 있다. 예를 들어, 상기 절연 구조체(120)는 에폭시 또는 폴리이미드와 같은 절연 수지(예, 절연성 잉크)를 포함할 수 있다.
도 1b에 도시된 바와 같이, 본 실시예에 채용된 금속 플레이트(110)에서 상기 제1 및 제2 절연층(120a,120b)이 배치될 영역은 다른 영역보다 낮은 레벨을 갖도록 침하된 구조를 가질 수 있다. 구체적으로, 상기 금속 플레이트(110)의 제1 및 제2 면(110A,110B)은 각각 제1 영역(110A1,110B1)과 제2 영역(110A2,110B2)으로 구분될 수 있다. 상기 제1 영역(110A1,110B1)은 상기 제1 및 제2 절연층(120a,120b)이 배치되는 영역으로서 상기 제2 영역((10A2,110B2)보다 낮은 레벨을 가질 수 있다. 이러한 제1 영역(110A1,110B1)은 상기 금속 플레이트(110)의 해당 영역을 에칭함으로써 형성될 수 있다.
상기 복수의 관통홀(H1,H2)은 상기 제1 면의 제1 영역(110A1)과 상기 제2 면의 상기 제1 영역(110B1)을 관통하도록 제공될 수 있다. 본 실시예에서, 상기 제1 면의 제1 영역(110A1)과 상기 제2 면의 상기 제1 영역(110B1)은 거의 중첩된 것으로 도시되어 있으나, 다른 실시예에서, 제1 영역(110A1,110B1)의 일부 영역은 중첩되지 않을 수 있다.
상기 제1 영역(110A1,110B1)에 의해 제1 및 제2 절연층(120a,120b)의 형성 영역이 정의되며, 상기 제1 및 제2 절연층(120a,120b)은 제1 상부 패드(131a) 및 제1 하부 패드(141a)가 형성될 영역을 제공할 수 있다. 구체적으로, 상기 복수의 관통홀(H1,H2)은 상기 제1 영역(110A1,110B1)의 중첩된 영역에 위치하며, 상기 제1 영역(110A1,110B1)의 나머지 다른 영역은 제1 상부 패드(131a) 및 제1 하부 패드(141a)의 원하는 설계에 따라 다양하게 변경될 수 있다.
상기 금속 플레이트(110)의 제1 면(110A)에서, 상기 제1 영역(110A1)에 배치된 상기 제1 절연층(120a)은 상기 제2 영역(110B)의 표면과 실질적으로 동일한 평면(coplanar) 상에 위치한 표면을 가질 수 있다. 이와 유사하게, 상기 금속 플레이트(110)의 제2 면(110B)에서, 상기 제1 영역(110B1)에 배치된 상기 제2 절연층(120B)은 상기 제2 영역(110B2)의 표면과 실질적으로 동일한 평면 상에 위치한 표면을 가질 수 있다. 이에 한정되지 않으며, 일부 실시예에서는, 상기 제1 및 제2 절연층(120a,120b)은 상기 제2 영역(110A2,110B2)과 다소 레벨 차이를 가질 수 있다.
상기 금속 베이스 배선 기판(100)은 상기 제1 절연층(120a) 상에서 상기 복수의 비아(CV1,CV2)에 각각 연결된 복수의 제1 상부 패드(131a,131b)와, 상기 제2 절연층(120b) 상에서 상기 복수의 비아(CV1,CV2)에 각각 연결된 복수의 제1 하부 패드(141a,141b)를 포함할 수 있다. 본 실시예에서는, 복수의 비아(CV1,CV2)는 각각 하나의 제1 상부 패드(131a 또는 131b)와 하나의 제1 하부 패드(141a 또는 141b)에 연결된 형태로 예시되어 있으나, 다른 실시예에서, 하나의 제1 상부 패드 또는 하나의 제1 하부 패드는 적어도 2개의 비아에 연결될 수도 있다.
이와 같이, 상기 복수의 제1 상부 패드(131a,131b) 및 상기 복수의 제1 하부 패드(141a,141b)는 상기 복수의 비아(CV1,CV2)와 함께 상기 금속 플레이트(110)와 전기적으로 분리된 복수의 수직 배선 구조를 제공할 수 있다. 이러한 수직 배선 구조는 앞서 설명한 바와 같이, 상기 절연 구조체(120)에 의해 상기 금속 플레이트(110)와 분리될 수 있다.
상기 금속 베이스 배선 기판(100)은 상기 제1 면(110A)에 배치된 제2 상부 패드(132)와, 상기 제2 면(110B)에 배치된 제2 하부 패드(142)를 포함할 수 있다. 상기 제2 상부 패드(132)와 상기 제2 하부 패드(142)는 상기 제1 상부 패드(131)와 상기 제1 하부 패드(141)와 달리 금속 플레이트(110)와 직접 접속되며, 별도의 비아 없이도 상기 금속 플레이트(110)에 의해 전기적으로 서로 연결될 수 있다.
본 실시예에서, 상기 제2 상부 패드(132)의 일부는 상기 제1 절연층(120a) 상에 배치될 수 있다. 이와 유사하게, 상기 제2 하부 패드(142)의 일부는 상기 제2 절연층(120b) 상에 배치될 수 있다.
제1 및 제2 상부 패드(131,132)와 제1 및 제2 하부 패드(141,422)는 도금 공정에 의해 형성될 수 있다. 예를 들어, 제1 및 제2 상부 패드(131,132)와 제1 및 제2 하부 패드(141,422)는 각각 시드층(예, Ni, Cr, Ti 또는 그 조합)과 상기 시드층 상에 형성된 도금층(예, Cu)를 포함할 수 있다. 상기 복수의 비아(CV1,CV2)도 이와 유사하게 도금 공정에 의해 형성될 수 있다. 복수의 비아(CV1,CV2)는 제1 및 제2 상부 패드(131,132)와 제1 및 제2 하부 패드(141,422)와 함께 동일한 도금 공정에 의해 형성될 수 있다(도 7a 및 도 7b 참조). 본 실시예에서, 복수의 비아(CV1,CV2)는 도금에 의해 충전된 형태(filled type)로 도시되어 있으나, 관통 절연부(120c)의 내부 측벽에 따라 일정한 두께의 도금층이 형성되고 그 내부가 빈 공간을 갖거나 그 빈 공간이 다른 절연물질로 충전된 형태일 수도 있다.
도 1a에 도시된 바와 같이, 제1 및 제2 상부 패드(131,132)의 적어도 일 모서리는 상기 제1 면(110A)의 일 모서리에 인접하도록 배치될 수 있다. 이와 유사하게, 제1 및 제2 하부 패드(141,142)의 적어도 일 모서리는 상기 제1 면(110B)의 일 모서리에 인접하도록 배치될 수 있다. 이러한 패드의 배열은 상기 배선 기판의 제조공정에서 적어도 일부의 패드를 위한 도금층이 인접한 복수의 배선 기판에 걸쳐 형성되고, 개별 배선 기판으로의 절단 과정에서 이러한 도금층이 분리된 결과로 이해될 수 있다.
본 실시예에서, 상기 제1 및 제2 전자소자(210,220)는 상기 제1 및 제2 상부 패드(131,132a) 상에 탑재될 수 있다. 본 실시예에서, 상기 제1 전자소자(210)는 제2 상부 패드(132a) 상에 배치되며, 상기 제2 전자소자(220)는 제1 상부 패드(131) 상에 배치될 수 있다.
상기 제1 및 제2 전자소자(210,220)는 표면 실장 방식이나 와이어 방식으로 제1 및 제2 상부 패드(131,132) 중 적어도 하나 또는 다른 전자소자(220 또는 210)에 전기적으로 접속될 수 있다. 본 실시예에서, 상기 제1 및 제2 전자소자(210,220)는 제1 전극이 배치된 상면과 제2 전극이 배치된 하면을 갖는 구조의 소자일 수 있다. 상기 제1 및 제2 전자소자(210,220)는 표면 실장 방식으로 제2 전극들은 각각 상기 제2 상부 패드(132) 및 상기 제1 상부 패드(131)와 연결될 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 상기 제1 전자소자(210)의 제2 전극은 도전성 접합층(235)에 의해 상기 제2 상부 패드(132)과 전기적, 기계적, 열적으로 접속될 수 있다. 예를 들어, 상기 도전성 접합층(235)은 Ag 또는 Cu와 같은 금속을 함유한 페이스트일 수 있다. 상기 제2 전자소자(220)도 상기 제1 전자소자(210)와 유사하게 도전성 접착층(미도시)을 이용하여 제1 상부 패드(131a)에 접속될 수 있다.
한편, 제1 전자소자(210)의 제1 전극은 복수개일 수 있으며, 하나의 제1 전극은 일 제1 상부 패드(131a) 상에 배치된 제2 전자소자(220)의 제1 전극과 와이어(W)에 의해 연결되며, 다른의 제1 전극은 다른 제1 상부 패드(131b)과 와이어(W)에 의해 연결될 수 있다.
상기 제1 전자소자(210)는 상기 제2 전자소자(220)보다는 발열량이 큰 주된 발열원일 수 있다. 상기 제1 전자소자(210)로부터 발생된 열은 제2 상부 패드(132)와 직접 접촉하는 금속 플레이트(110)를 통해서 효과적으로 방열될 수 있다.
본 실시예에 따른 금속 베이스 배선 기판(100)의 모든 측면들은 도 2에 도시된 바와 같이, 상기 금속 플레이트의 측면들(110S)에 의해 제공될 수 있다. 도 2는 본 개시의 일 실시예에 따른 금속 베이스 배선 기판의 사시도이다.
도 2을 참조하면, 상기 금속 베이스 배선 기판(100)은 4개의 측면들을 가지며, 상기 금속 플레이트(110)의 4개의 측면들(110S)이 상기 금속 베이스 배선 기판(100)의 4개의 측면들에 연속적으로 노출되도록 제공될 수 있다. 따라서, 상기 제1 전자소자(210)로부터 발생된 열은 제2 상부 패드(132)를 통해서 금속 플레이트(110)에 전달되고, 그 측면들(110S)을 통해서 효과적으로 방출될 수 있다("H" 화살표 참조). 상기 금속 플레이트(110)의 연속적으로 노출된 부분의 두께(T1)는 적어도 상기 금속 플레이트(110)의 전체 두께(T0)의 50% 이상일 수 있다.
일부 실시예에서, 금속 플레이트(110)의 전체 두께(T0)는 800㎛ 이상일 수 있으며, 상기 금속 플레이트(110)의 노출 부분의 두께(T1)를 70% 이상으로 설계함으로써 효과적인 방열 기능을 수행할 수 있다.
예를 들어, 제1 전자소자(210)는 메모리 칩, 로직 칩일 또는 고출력 광원 소자일 수 있다. 예를 들어, 상기 메모리 칩은, DRAM(Dynamic Random Access Memory)(예, HBM(high bandwidth memory)) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 고출력 광원 소자는 고출력 발광 다이오드 또는 고출력 레이저 다이오드일 수 있다. 제2 전자소자(220)는 상대적으로 발열량이 작은 소자일 수 있다. 예를 들어, 상기 제2 전자소자(220)는 포토다이오드 또는 커패시터와 같은 수동 소자를 포함할 수 있다. 특정 실시예에서, 제1 전자소자(210)는 고출력 발광 다이오드 또는 고출력 레이저 다이오드이며, 제2 전자소자(220)는 포토 다이오드일 수 있다.
도 3a 내지 도 8a는 도 2에 도시된 금속 베이스 배선 기판(100)의 제조방법을 설명하기 위한 공정별 평면도들이며, 도 3b 내지 도 8b는 도 2에 도시된 금속 베이스 배선 기판(100)의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3a 및 도 3b를 참조하면, 상기 금속 플레이트(110)의 제1 면(110A) 및 제2 면(110B)에서 제2 영역(110A2,110B2)보다 낮은 레벨을 갖는 제1 영역(110A1,110B1)을 형성한다.
상기 금속 플레이트(110)는 높은 열전도율와 우수한 전기적 전도성을 갖는 금속 또는 합금을 포함할 수 있다. 예를 들어, 예를 들어, 상기 금속 플레이트(110)는 구리(Cu), 알루미늄(Al) 또는 그 합금일 수 있다. 예를 들어, 구리는 우수한 전도성을 가질 뿐만 아니라, 세라믹보다 우수한 열전도율(예, 약 300 W/mK)을 가지므로 유익하게 사용될 수 있다.
본 공정은 금속 플레이트(110)에서 상기 제1 및 제2 절연층(도 5a 및 도 5b의 120a 및 120b)이 배치될 영역에 대한 선택적인 에칭 공정으로 수행될 수 있다. 제1 및 제2 면(110A,110B)에 에칭되는 깊이에 의해 제1 및 제2 절연층(120a,120b)의 두께가 정의될 수 있다. 방열 관점에서 금속 플레이트(110)의 두께(T0)는 에칭 후에 잔류한 부분이 큰 면적과 큰 두께(T1)를 갖는 것이 유익하다. 예를 들어, 금속 플레이트(110)의 에칭된 부분의 두께(T1)는 상기 금속 플레이트(110)의 전체 두께(T01)의 50% 이상, 나아가 70% 이상일 수 있다. 일부 실시예에서, 금속 플레이트(110)의 전체 두께(T0)는 800㎛ 이상일 수 있으며, 상기 금속 플레이트(110)의 노출 부분의 두께(T1)를 600㎛ 이상으로 제조될 수 있다. 본 실시예에서는 상기 제1 및 제2 면에서 제1 영역을 각각 1개로만 제공하였으나, 복수개의 분리된 영역으로 제공될 수도 있다(도 9a 내지 도 9c 참조).
이어, 도 4a 및 도 4b를 참조하면, 상기 제1 면(110A)의 제1 영역(110A1)과 상기 제2 면(110B)의 제1 영역(110B1)을 관통하는 복수의 관통홀(H1,H2)를 형성한다.
상기 복수의 관통홀(H1,H2)은 레이저 드릴링 또는 기계적 드릴링을 이용하여 형성될 수 있다. 이러한 관통홀(H1,H2)은 제1 면(110A) 및 제2 면(110B)을 연결하기 위한 수직 연결 구조체로 제공될 수 있다. 본 실시예에서는 2개의 관통홀을 형성하였으나, 다른 실시예에서는 하나의 관통홀 또는 3개 이상의 관통홀을 형성할 수도 있다.
다음으로, 도 5a 및 도 5b를 참조하면, 상기 복수의 관통홀(H1,H2)이 충전되도록 상기 제1 영역들(110A1,110B1) 상에 절연 구조체(120)를 형성한다.
상기 절연 구조체(120)는 이에 한정되지는 않으나, 에폭시 또는 폴리이미드와 같은 절연 수지(예, 절연성 잉크)를 이용하여 형성될 수 있다. 상기 복수의 관통홀(H1,H2)의 내부에 충전하면서 제1 영역들(110A1,110B1)에 평탄하게 제공되도록 형성될 수 있다. 절연 물질층을 상기 제1 및 제2 면(110A,110B)을 덮도록 형성한 후에, 상기 절연물질층을 연마 또는 에치백 공정을 이용하여 상기 제2 영역들(110A2,110B2)을 노출시킴으로써 상기 제1 영역들(110A1,110B1)에 의해 각각 정의된 제1 및 제2 절연층(120a,120b)을 형성할 수 있다.
이와 같이, 상기 절연 구조체(120)는 상기 복수의 관통홀(H1,H2)의 내부에 충전된 복수의 관통 절연부(120c')와, 상기 복수의 관통 절연부(120'c)로부터 연장되며 상기 제1 및 제2 면(110A,110B) 각각의 제1 영역(110A1,110B1)에 배치된 제1 및 제2 절연층(120a,120b)을 포함할 수 있다.
이어, 도 6a 및 도 6b를 참조하면, 상기 절연 구조체(120) 중 복수의 관통 절연부(120c)에 복수의 콘택홀(H1',H2')을 형성한다.
상기 복수의 콘택홀(H1',H2')은 레이저 드릴링 또는 기계적 드릴링을 이용하여 형성될 수 있다. 상기 콘택홀(H1',H2')은 상기 관통홀(H1,H2)보다 작은 직경을 가지며, 상기 관통 절연부(120c) 내에 형성될 수 있다. 구체적으로, 상기 복수의 콘택홀(H1',H2')은 상기 관통홀(H1,H2)의 내부 측벽(즉, 금속 플레이트(110)의 표면)이 노출되지 않도록 상기 관통 절연부(120c)에 의해 둘러싸일 수 있다.
다음으로, 도 7a 및 도 7b를 참조하면, 상기 콘택홀(H1',H2')을 도전성 물질로 충전하여 복수의 비아(CV1,CV2)를 형성할 수 있다.
예를 들어, 복수의 비아(CV1,CV2)는 상기 콘택홀(H1',H2')에 구리 또는 은 페이스트와 같은 도전성 물질을 충전함으로써 형성될 수 있다. 이러한 비아(CV1,CV2)는 제1 및 제2 면(110A,110B)의 제1 영역들(110A1,110B1)을 연결하는 수직 연결 구조체로 제공될 수 있다. 일부 실시예에서, 복수의 비아(CV1,CV2)는 금속 플레이트(110)와 상이한 물질을 포함할 수 있다.
이어, 도 8a 및 도 8b를 참조하면, 상기 금속 플레이트(110)의 제1 및 제2 면(110A,110B)에 각각 제1 및 제2 상부 패드(131,132)와 상기 제1 및 제2 하부 패드(141,142)를 형성할 수 있다.
예를 들어, 제1 및 제2 상부 패드(131,132)와 상기 제1 및 제2 하부 패드(141,142)는 도금 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 면(110A,110B)에 시드층(예, Ni, Cr, Ti 또는 그 조합)을 형성한 후에, 상기 시드층(미도시) 상에 패드 형성 영역을 개방하는 포토레지스트를 형성하고, 도금 공정을 이용하여 도금층(예, Cu)을 형성함으로써 원하는 제1 및 제2 상부 패드(131,132)와 상기 제1 및 제2 하부 패드(141,142)를 형성할 수 있다. 도금 공정 후에, 포토레지스트와 함께 노출된 시드층을 제거함으로써 도 8a 및 도 8b에 도시된 금속 베이스 배선 기판을 제조할 수 있다.
본 실시예에서, 복수의 비아(CV1,CV2)는 제1 및 제2 상부 패드(131,132)와 상기 제1 및 제2 하부 패드(141,142)와 다른 공정으로 예시하였으나, 동일한 도금을 이용하여 형성될 수도 있다. 예를 들어, 시드층을 콘택홀(H1',H2')의 내부 측벽에도 형성하여 콘택홀(H1',H2') 내에도 원하는 도금층을 형성함으로써 제1 및 제2 상부 패드(131,132)와 상기 제1 및 제2 하부 패드(141,142)와 함께 복수의 비아(CV1,CV2)를 형성할 수 있다. 이 경우에, 도 8b에 도시된 충전타입의 비아(CV1,CV2)와 달리, 복수의 비아(CV1,CV2)는 도금에 의해 도금층의 두께에 따라 그 내부가 빈 공간을 갖거나 그 빈 공간이 다른 절연물질로 충전될 수도 있다.
도 9a 및 도 9b는 각각 본 개시의 일 실시예에 따른 전자소자 모듈의 평면도 및 저면도이며, 도 9c는 도 9a(또는 도 9b)에 도시된 전자소자 모듈을 Ⅱ-Ⅱ'으로 절개하여 본 측단면도이다.
도 9a 내지 도 9c를 참조하면, 본 실시예에 따른 전자소자 모듈(200A)은, 낮은 레벨을 갖는 제1 영역(110A1,110B1)이 상기 제1 면(110A) 및 제2 면(110B)에서 2개의 분리된 영역으로 제공되는 점과, 6개의 수직 연결 구조체(금속 플레이트(110), 5개의 콘택 비아(CV1-CV5))를 갖는 점과, 3개의 전자소자(250,260,270)를 갖는 점을 제외하고, 도 1a 및 도 1b에 도시된 실시예들과 유사한 구조로 이해할 수 있다. 따라서, 도 1a 및 도 1b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 전자소자 모듈(200A)은 앞선 실시예에 채용된 금속 베이스 배선 기판(100)과 다른 형태의 금속 베이스 배선 기판(100A)을 갖는다. 상기 금속 베이스 배선 기판(100A)은 상기 제1 및 제2 면(110A,110B)에서 각각 2개의 제1 영역(110A1,110B1)을 갖는다. 구체적으로, 상기 제1 영역들(110A1,110B1)은 금속 플레이트(110)의 제1 및 제2 면(110A,110B)에서 대향하는 양 모서리에 각각 배치된다.
양 측의 제1 영역들에는 각각 제1 및 제2 절연 구조체가 배치될 수 있다. 본 실시예에서, 우측의 제1 영역들(110A1,110B1)에는 3개의 관통홀(H1,H2,H3)이 배치되며, 좌측의 제1 영역들(110A1,110B1)에는 2개의 관통홀(H4,H5)이 배치된다.
상기 제1 절연 구조체(121)는 제1 내지 제3 관통홀(H1,H2,H3)의 내부 측벽과 상기 제1 내지 제3 비아(CV1,CV2,CV3) 사이에 각각 배치된 3개의 제1 관통 절연부(121c)와, 상기 제1 관통 절연부(121c)로부터 연장되며 상기 제1 내지 제3 비아(CV1,CV2,CV3)가 위치한 제1 영역들(110A)에 배치된 제1 절연층(121a) 및 제2 절연층(121b)을 포함할 수 있다. 이와 유사하게, 상기 제2 절연 구조체(122)는 제4 및 제5 관통홀(H4,H5)의 내부 측벽과 상기 제4 및 제5 비아(CV4,CV5) 사이에 각각 배치된 2개의 제2 관통 절연부(122c)와, 상기 제2 관통 절연부(122c)로부터 연장되며 상기 제4 내지 제5 비아(CV4,CV5)가 위치한 제1 영역들(110A)에 배치된 제1 절연층(122a) 및 제2 절연층(122b)을 포함할 수 있다.
본 실시예에 따른 전자소자 모듈(200A)은 3차원 센싱 모듈과 같이 이동통신단말기 등에 전자 장치에 채용되는 광원 모듈일 수 있다.
제1 전자소자(250)는 주된 발열원으로서 고출력 발광 다이오드 또는 고출력 레이저 다이오드일 수 있다. 예를 들어, 상기 제1 전자소자(250)는 고출력(예, 5W 이상) VCSEL(verical cavity surface emitting laser)를 포함할 수 있다. 예를 들어, 제2 및 제3 전자소자(260,270)는 각각 포토 다이오드 칩 및 제너 다이오드 칩일 수 있다.
상기 제1 전자소자(250)는 제2 상부 패드(132)에 배치될 수 있다. 상기 제2 상부 패드(132)는 금속 플레이트(110) 및 제2 하부 패드(142)와 함께 또 다른 수직 연결 구조체를 제공할 수 있다. 또한, 상기 제1 전자소자(250)로부터 발생된 열은 상기 제2 상부 패드(132)와 직접 접촉하는 금속 플레이트(110)를 통해서 효과적으로 방열될 수 있다.
도 9a 내지 도 9c에 도시된 전자소자 모듈(200)은 상하면이 연결된 수직 연결 구조체를 포함함으로써 구동 디바이스와 같은 다른 기능의 패키지와 적층된 형태의 PoP형 패키지로 구현될 수 있다. 이러한 실시예는 도 10 내지 도 12에 예시되어 있다.
도 10은 본 개시의 일 실시예에 따른 POP형 전자소자 모듈을 나타내는 개략 사시도이며, 도 11은 도 10에 도시된 POP형 전자소자 모듈을 나타내는 분해 사시도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 POP형 전자소자 모듈(500)은 반도체 칩(350)을 갖는 하부 패키지(300)와, 상기 하부 패키지(300) 상에 배치된 상부 패키지(400)를 포함한다.
상기 상부 패키지(400)는 도 2에 도시된 전자소자 모듈(200A)을 포함할 수 있다. 즉, 상기 상부 패키지(400)는, 금속 베이스 배선 기판(100A)과, 상기 금속 베이스 배선 기판(100A) 상에 배치된 제1 내지 제3 전자소자(250,260,270)를 포함할 수 있다. 상기 상부 패키지(400)는 상기 금속 베이스 배선 기판(100A) 상에 배치되며 상부를 향해 개방된 윈도우(W)를 갖는 렌즈 하우징(410)과, 상기 윈도우(W)에 배치된 렌즈부(450)를 더 포함할 수 있다.
상기 하부 패키지(300)는, 상기 반도체 칩(350)이 탑재된 패키지 기판(310)과, 상기 패키지 기판(310)에 배치되며 상기 반도체 칩(350)을 수용하는 수용부(H)를 갖는 프레임(320)을 포함할 수 있다. 상기 반도체 칩(350)은 예를 들어 구동 IC 칩일 수 있다.
도 12을 참조하여, 상부 패키지(400)의 전자소자 모듈(200A)과 하부 패키지(300)의 전기적 연결 구조를 상세히 설명한다. 도 12는 도 11에 도시된 POP형 전자소자 모듈(렌즈 및 하우징 제외)을 Ⅲ-Ⅲ'으로 절개하여 본 단면도로서, 설명의 편의상 렌즈부 및 렌즈 하우징을 제거한 단면으로 이해할 수 있다.
도 12를 참조하면, 상기 패키지 기판(310)은 기판 본체(311)와 상기 기판 본체(311)에 구현된 배선 회로(315)를 포함할 수 있다. 상기 프레임(320)은 상기 배선 회로(315)와 연결된 수직 연결 도체(322,323,325)를 포함할 수 있다.
구체적으로, 상기 패키지 기판(310)은 상기 기판 본체(311)의 상면에 배치되며 상기 배선 회로(315)에 연결된 본딩 패드(317)를 포함할 수 있다. 상기 반도체 칩(350)은 상기 패키지 기판(310) 플립 칩 방식으로 본딩될 수 있다. 즉, 상기 반도체 칩(350)의 콘택 패드(350P)는 도전성 범프(SB)를 이용하여 상기 본딩 패드(317)에 연결될 수 있다.
또한, 상기 패키지 기판(310)은 상기 기판 본체(311)의 상면(311A) 및 하면(311B)에 배치되어 배선 회로(315)에 연결된 상부 패드(312) 및 하부 패드(313)를 포함할 수 있다. 상기 프레임(320)의 수직 연결 도체는 상기 프레임 본체(321)의 상면(321A) 및 하면(321B)에 각각 배치된 상부 패턴(322) 및 하부 패턴(323)과, 상기 프레임 본체(321)를 관통하여 상기 상부 및 하부 패턴들(322,323)을 연결하는 관통 비아(325)를 포함할 수 있다.
상기 프레임(320)의 하부 패턴(323)은 각각 상기 패키지 기판(310)의 상부 패드(312)에 접속되며, 배선 회로(315)를 통해서 반도체 칩(350)과 전기적으로 연결될 수 있다.
또한, 상기 프레임(320)의 상부 패턴(322)은 관통 비아(325)에 의해 하부 패턴(323)과 연결되며, 금속 베이스 배선 기판(110A)의 제1 하부 패드(141a,141b,141c,141d,141e)와 제2 하부 패드(142)에 각각 전기적으로 접속될 수 있다. 금속 베이스 배선 기판(110A)의 제1 하부 패드(141a,141b,141c,141d,141e)와 제2 하부 패드(142)는 도 9b에 도시된 바와 같이, 양측 모서리에서 프레임(320)의 상부 패턴(322)과 대응하는 위치에 배열될 수 있다.
이와 같이, 금속 베이스 배선 기판(110A)은 프레임(320)의 수직 연결 도체(322,323,325)를 통해서 패키지 기판(310) 상의 반도체 칩(350)에 전기적으로 연결될 수 있으며, 이러한 전기적 연결 경로를 통해서 상기 제1 내지 제3 전자소자(250,260,270)는 상기 반도체 칩(350)과 전기적 신호를 송수신할 수 있다.
예를 들어, 제1 내지 제3 전자소자(250,260,270)가 광원 모듈을 구성하는 VCSEL 칩 또는 포토다이오드 칩과 같은 광 소자들인 경우에, 이러한 광 소자들은 구동 IC 칩인 반도체 칩(350)에 의해 구동될 수 있다.
본 실시예에서는, 주된 발열원(예, VCSEL)인 제1 전자소자(250)로부터 발생된 열은 제2 상부 패드(132)와 직접 접촉하는 금속 플레이트(110)를 통해서 효과적으로 방열될 수 있다.
도 11을 참조하면, 상기 금속 베이스 배선 기판(100A)은 4개의 측면들을 가지며, 상기 금속 플레이트(110)의 4개의 측면들(110S)이 상기 금속 베이스 배선 기판(100A)의 4개의 측면들에 연속적으로 노출되도록 제공되므로, 상기 제1 전자소자(250)로부터 발생된 열은 제2 상부 패드(132)를 통해서 금속 플레이트(110)에 전달되고, 그 측면들(110S)을 통해서 효과적으로 방출될 수 있다("H" 화살표 참조).
한편, PoP형 전자소자 모듈(500)에서는, 고발열원인 제1 전자소자(250)를 사용하더라도 금속 베이스 배선 기판(100A)을 채용함으로써 별도의 히트 스프레더를 생략할 수 있다. 또한, 금속 베이스 배선 기판(100A)을 그 상하면이 도통되는 수직 연결 구조체를 이용하여 구동 IC 칩 패키지(즉, 하부 패키지(300))와 함께 PoP 구조의 모듈을 구현할 수 있다. 이와 같이, PoP형 전자소자 모듈(500)는 방열 성능 개선과 함께 제품의 소형화를 달성할 수 있다. 　
상기 상부 패키지(400)와 상기 하부 패키지(300)는 평면 관점에서 동일한 사이즈를 구현함으로써 콤팩트한 PoP 구조를 구현할 수 있다. 도 10 및 도 11에 도시된 바와 같이, 상기 하부 패키지(300)의 측면들은 각각 상기 상부 패키지(400)의 측면들과 실질적으로 동일한 평면 상에 위치할 수 있다.
또한, VECSEL과 같은 고출력 레이저 다이오드(예, 제1 전자소자(250))를 사용할 경우에, 렌즈부(450)가 파손되면 고출력 광에 의해 육안이 손상될 수 있으므로, 상기 렌즈 하우징(410)에 상기 렌즈부(450)와 연결된 렌즈손상 센싱전극(415)을 배치할 수 있다. 렌즈부(450) 내에 미리 마련된 투명 전극 라인(미도시)를 렌즈손상 센싱전극(415)에 연결하고, 상기 렌즈손상 센싱전극(415)은 상기 렌즈 하우징(410) 아래에 위치한 상기 복수의 제1 상부 패드 중 적어도 하나(131d,131e)를 전기적으로 연결시킴으로써, 금속 베이스 배선 기판(100A), 프레임(320) 및 패키지 기판(310)의 회로 연결을 통해서 구동 IC 칩인 반도체 칩(250)과 연결시킬 수 있다. 따라서, 투명 전극 라인의 손상이 감지될 경우에 반도체 칩(250)에 정보가 전달되고, 고출력 레이저 다이오드(예, 제1 전자소자(250))의 구동을 중지시킬 수 있다.
본 실시예에서, 상기 반도체 칩(250)의 상면은 비활성면일 수 있다. 도 12에 도시된 바와 같이, 상기 반도체 칩(250)의 상면과 상기 제2 하부 패드(142) 사이에 열계면 물질(Thermal Interface Material)층(330)을 배치시킴으로써 상기 반도체 칩(250)에서 발생되는 열도 금속 플레이트(110)를 통해서 효과적으로 방출시킬 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 금속 베이스 배선 기판 110: 금속 플레이트
120a,121a,122a: 제1 절연층 120b,121b,122b: 제2 절연층
120c,121c,122c: 관통 절연부 120,121,122: 절연 구조체
131,131a,131b: 제1 상부 패드 132: 제2 상부 패드
141,141a,141b: 제1 하부 패드 142: 제2 하부 패드
H1,H2: 관통홀 CV1,CV2: 비아
200, 200A: 전자소자 모듈 300: 하부 패키지
310: 패키지 기판 320: 프레임
410: 렌즈 하우징 450: 렌즈부
500: PoP형 전자소자 모듈

Claims (20)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 상기 제2 면 각각은 제1 영역 및 제2 영역으로 구분되며, 상기 제1 영역은 상기 제2 영역보다 낮은 레벨을 가지고, 상기 제1 면 및 상기 제2 면의 상기 제1 영역을 관통하는 적어도 하나의 관통홀을 갖는 금속 플레이트;
    상기 적어도 하나의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 적어도 하나의 비아;
    상기 적어도 하나의 관통홀과 상기 적어도 하나의 비아 사이에 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각의 상기 제1 영역에서 상기 적어도 하나의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체;
    상기 제1 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 상부 패드;
    상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 하부 패드;
    상기 금속 플레이트의 제1 면에 배치된 제2 상부 패드;
    상기 금속 플레이트의 제2 면에 배치되며, 상기 금속 플레이트에 의해 상기 제2 상부 패드와 전기적으로 연결되는 제2 하부 패드; 및,
    상기 제2 상부 패드 상에 탑재되며, 상기 제1 및 제2 상부 패드에 각각 전기적으로 연결된 제1 및 제2 전극을 갖는 전자소자를 포함하고,
    상기 제1 절연층은 상기 제1 면의 상기 제2 영역의 표면과 동일한 평면 상에 위치한 표면을 가지고, 상기 제2 절연층은 상기 제2 면의 상기 제2 영역의 표면과 동일한 평면 상에 위치한 표면을 갖는 전자소자 모듈.
  2. 제1항에 있어서,
    상기 전자소자는 제1 전극이 배치된 상면과 제2 전극이 배치된 하면을 가지며,
    상기 전자소자의 상기 하면과 상기 제2 상부 패드 사이에 배치된 도전성 접합층을 더 포함하는 전자소자 모듈.
  3. 제1항에 있어서,
    상기 적어도 하나의 제1 상부 패드 상에 배치되며, 상기 전자소자에 전기적으로 연결된 추가적인 전자소자를 더 포함하는 전자소자 모듈.
  4. 제1항에 있어서,
    상기 금속 플레이트의 측면들은 상기 전자소자 모듈의 모든 측면들을 둘러싸도록 제공되는 전자소자 모듈.
  5. 제1항에 있어서,
    상기 적어도 하나의 관통홀은 복수의 관통홀를 포함하며, 상기 적어도 하나의 비아는 상기 복수의 관통홀에 각각 배치된 복수의 비아를 포함하는 전자소자 모듈.
  6. 제5항에 있어서,
    상기 적어도 하나의 제1 상부 패드와 상기 적어도 하나의 제1 하부 패드는 상기 복수의 비아에 의해 각각 연결된 복수의 제1 상부 패드와 복수의 제1 하부 패드를 포함하는 전자소자 모듈.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 상부 패드의 일부는 상기 제1 절연층 상에 배치되는 전자소자 모듈.
  10. 제1항에 있어서,
    상기 제2 하부 패드의 일부는 상기 제2 절연층 상에 배치되는 전자소자 모듈.
  11. 제1항에 있어서,
    상기 적어도 하나의 제1 및 제2 상부 패드와 상기 제1 및 제2 하부 패드는 각각 도금층을 포함하는 전자소자 모듈.
  12. 반도체 칩을 갖는 하부 패키지; 및
    상기 하부 패키지 상에 배치된 금속 베이스 배선 기판과, 상기 금속 베이스 배선 기판 상에 배치된 제1 및 제2 전자소자를 갖는 상부 패키지를 포함하며,
    상기 하부 패키지는,
    배선 회로를 가지며 상기 배선 회로에 연결되도록 상기 반도체 칩이 탑재된 패키지 기판과,
    상기 반도체 칩을 수용하는 수용부를 갖는 프레임과,
    상기 프레임의 상면 및 하면을 관통하며 상기 배선 회로에 전기적으로 연결된 복수의 수직 연결 도체를 포함하며,
    상기 상부 패키지의 상기 금속 베이스 배선 기판은,
    상기 프레임의 상면과 마주하는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제1 면 및 제2 면을 관통하는 복수의 관통홀을 갖는 금속 플레이트와,
    상기 복수의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 복수의 비아와,
    상기 복수의 관통홀과 상기 복수의 비아 사이에 각각 배치된 복수의 관통 절연부와, 상기 복수의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면 각각에서 상기 복수의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체와,
    상기 제1 및 제2 절연층 상에 각각 배치되며, 상기 복수의 비아에 각각 연결된 복수의 제1 상부 패드 및 복수의 제1 하부 패드와,
    상기 금속 플레이트의 제1 면 및 제2 면에 각각 배치되며, 상기 금속 플레이트에 의해 전기적으로 연결되는 제2 상부 패드 및 제 2 하부 패드를 포함하고,
    상기 제1 및 제2 전자소자는 상기 복수의 제1 상부 패드 중 적어도 하나와 상기 제2 상부 패드 상에 각각 탑재되며, 상기 복수의 제1 상부 패드 및 상기 제2 상부 패드에 전기적으로 연결되고, 상기 복수의 제1 하부 패드와 상기 제2 하부 패드는 상기 복수의 수직 연결 도체에 각각 연결되는 전자소자 모듈.
  13. 제12항에 있어서,
    상기 반도체 칩은 구동 IC 칩을 포함하며,
    상기 제1 전자소자는 레이저 다이오드 칩 또는 반도체 발광 다이오드 칩을 포함하며, 상기 제2 전자소자는 포토 다이오드 칩을 포함하는 전자소자 모듈.
  14. 제13항에 있어서,
    상기 구동 IC 칩은 상기 패키지 기판 상에 플립 칩 방식으로 본딩되며, 상기 구동 IC 칩의 상면은 비활성면인 전자소자 모듈.
  15. 제14항에 있어서,
    상기 구동 IC 칩의 상면과 상기 제2 하부 패드 사이에 배치된 열계면 물질(Thermal Interface Material)층을 포함하는 전자소자 모듈.
  16. 제12항에 있어서,
    상기 상부 패키지는,
    상기 금속 베이스 배선 기판 상에 배치되며, 상부를 향해 개방된 윈도우를 갖는 렌즈 하우징과, 상기 렌즈 하우징의 윈도우에 배치된 렌즈부를 더 포함하는 전자소자 모듈.
  17. 제16항에 있어서,
    상기 하부 패키지의 측면들은 각각 상기 상부 패키지의 측면들과 실질적으로 동일한 평면 상에 위치하는 전자소자 모듈.
  18. 제17항에 있어서,
    상기 렌즈 하우징은 상기 렌즈부와 연결된 렌즈손상 센싱전극을 포함하며,
    상기 렌즈손상 센싱전극은 상기 복수의 제1 상부 패드 중 적어도 하나에 연결되는 전자소자 모듈.
  19. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면 및 상기 제2 면 각각은 제1 영역 및 제2 영역으로 구분되며, 상기 제1 영역은 상기 제2 영역보다 낮은 레벨을 가지고, 상기 제1 면 및 상기 제2 면의 상기 제1 영역을 관통하는 적어도 하나의 관통홀을 갖는 금속 플레이트;
    상기 적어도 하나의 관통홀에 각각 배치되며, 상기 금속 플레이트와 이격된 적어도 하나의 비아;
    상기 적어도 하나의 관통홀과 상기 적어도 하나의 비아 사이에 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 연장되며 상기 제1 면 및 상기 제2 면의 상기 제1 영역 각각에서 상기 적어도 하나의 비아의 주위 영역에 배치된 제1 절연층 및 제2 절연층을 갖는 절연 구조체;
    상기 제1 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 상부 패드;
    상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 비아에 연결된 적어도 하나의 제1 하부 패드;
    상기 금속 플레이트의 제1 면의 상기 제2 영역에 배치된 제2 상부 패드; 및
    상기 금속 플레이트의 제2 면의 상기 제2 영역에 배치되며, 상기 금속 플레이트에 의해 상기 제2 상부 패드와 전기적으로 연결되는 제2 하부 패드;를 포함하고,
    상기 제1 절연층은 상기 제1 면의 상기 제2 영역의 표면과 동일한 평면 상에 위치한 표면을 가지고, 상기 제2 절연층은 상기 제2 면의 상기 제2 영역의 표면과 동일한 평면 상에 위치한 표면을 갖는 금속 베이스 배선 기판.
  20. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 및 제2 면은 각각 제1 영역 및 제2 영역으로 구분되며, 상기 제1 영역은 상기 제2 영역보다 낮은 레벨을 가지고, 상기 제1 및 제2 면의 상기 제1 영역을 관통하는 적어도 하나의 관통홀을 포함하는 금속 플레이트;
    상기 적어도 하나의 관통홀의 측벽을 따라 배치된 적어도 하나의 관통 절연부와, 상기 적어도 하나의 관통 절연부로부터 상기 제1 면의 상기 제1 영역에 연장된 제1 절연층과, 상기 적어도 하나의 관통 절연부로부터 상기 제2 면의 상기 제1 영역으로 연장된 제2 절연층을 갖는 절연 구조체;
    상기 적어도 하나의 관통홀에 위치하도록 상기 절연 구조체를 관통하며, 상기 적어도 하나의 관통 절연부에 의해 상기 금속 플레이트로부터 전기적으로 절연되는 적어도 하나의 비아;
    상기 제1 절연층과 상기 제2 절연층 상에 각각 배치되며, 상기 적어도 하나의 비아에 의해 전기적으로 연결된 적어도 하나의 제1 상부 패드와 적어도 하나의 제1 하부 패드; 및
    상기 제1 면의 제2 영역과 상기 제2 면의 상기 제2 영역 상에 각각 배치되며, 상기 금속 플레이트에 의해 전기적으로 연결된 제2 상부 패드와 제2 하부 패드;를 포함하는 금속 베이스 배선 기판.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020088208A1 (en) * 2018-11-01 2020-05-07 Changxin Memory Technologies, Inc. Wafer stacking method and wafer stacking structure
TWI751554B (zh) * 2020-05-12 2022-01-01 台灣愛司帝科技股份有限公司 影像顯示器及其拼接式電路承載與控制模組
KR20210146038A (ko) * 2020-05-26 2021-12-03 엘지이노텍 주식회사 패키지기판 및 이의 제조 방법

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372608B1 (en) 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
KR20040029301A (ko) 2001-08-22 2004-04-06 소니 가부시끼 가이샤 질화물 반도체소자 및 질화물 반도체소자의 제조방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
US7812360B2 (en) * 2004-10-04 2010-10-12 Kabushiki Kaisha Toshiba Light emitting device, lighting equipment or liquid crystal display device using such light emitting device
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
US8531024B2 (en) 2008-03-25 2013-09-10 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace
US8288792B2 (en) * 2008-03-25 2012-10-16 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/post heat spreader
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR100958024B1 (ko) * 2008-08-05 2010-05-17 삼성엘이디 주식회사 발광 다이오드 패키지 및 그 제조방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
KR101124102B1 (ko) * 2009-08-24 2012-03-21 삼성전기주식회사 발광 소자 패키지용 기판 및 이를 포함하는 발광 소자 패키지
KR101394205B1 (ko) 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
KR101332032B1 (ko) * 2011-12-21 2013-11-22 삼성전기주식회사 방열기판 및 방열기판의 제조방법
KR20140020114A (ko) * 2012-08-08 2014-02-18 삼성전기주식회사 금속 방열기판 및 그 제조방법
KR102107038B1 (ko) 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
KR102103375B1 (ko) 2013-06-18 2020-04-22 삼성전자주식회사 반도체 패키지
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9601472B2 (en) 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US20180130768A1 (en) 2016-11-09 2018-05-10 Unisem (M) Berhad Substrate Based Fan-Out Wafer Level Packaging

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