KR102762892B1

KR102762892B1 - 박막 커패시터

Info

Publication number: KR102762892B1
Application number: KR1020160171750A
Authority: KR
Inventors: 윤희수; 장수봉; 이상종; 홍승희
Original assignee: 삼성전기주식회사
Priority date: 2016-12-15
Filing date: 2016-12-15
Publication date: 2025-02-07
Anticipated expiration: 2036-12-15
Also published as: US20180174750A1; KR20180069507A; US10629373B2

Abstract

본 개시는 반도체 공정을 적용하여 제작하는 박막 커패시터에 관한 것이다. 상기 박막 커패시터는 이종의 내부전극층을 포함하고, 상기 이종의 내부전극층 중 제1 내부전극층은 도전율이 높지만 융점이 낮은 재료로 구성되며, 제2 내부전극층은 융점이 높은 재료로 구성된다. 이 때, 상대적으로 융점이 낮은 재료로 구성되는 제1 내부전극층의 상면 및 하면은 제2 내부전극층에 의해 코팅되어, 상기 제1 내부전극층과 유전체층이 직접적으로 접하지 않도록 한다.

Description

박막 커패시터 {THIN FILM CAPACITOR}

본 개시는 박막 커패시터에 관한 것이며, 특히 고용량 구현에 적합한 박막 커패시터에 관한 것이다.

최근 전자기기의 경량화, 집적화, 박형화가 급속히 진행되며, 전자기기에 적용되는 수동소자 또한 박형화가 요구된다. 특히 수동 소자 중 커패시터와 관련하여, 커패시터는 회로상에서 수적으로 우세하게 요구되며, 마이크로 일렉트로닉스의 발전으로 인하여 큰 정전용량과 짧은 연결길이를 갖는 디커플링 커패시터에 대한 요구도 증가하는 실정이다. 커패시터는 회로에서 요구되는 디커플링, 필터링, 튜닝 또는 전반적인 전하 축적 기능에 있어 필수적인 요소인데, 최근 전자기기가 점차 경박단소화되는 추세를 고려할 때, 커패시터가 차지하는 면적이 워낙 크기 때문에 주어진 공간 내에서 정전용량을 증가시키는 것이 이슈이며, 이는 고유전 상수를 갖는 재료의 요구도 증가되는 실정이다.

하기의 특허문헌 1 은 내부전극층과 접속 전극과의 전기적 접속의 안정성을 향상시키기 위하여, 내부전극층의 결정립의 평균 입경과 접속 전극의 결정립의 평균 입경을 제어한 박막 콘덴서를 개시하지만, 사용되는 전도성 재질의 설계를 통해 고유전율의 박막 커패시터를 제공하지는 못한다.

일본 특허공개공보 제2013-229582호

본 개시가 해결하고자 하는 여러 과제 중 하나는 고유전 상수를 갖는 재료를 선택함으로써 유전체층의 유전율 증대를 통한 정전용량의 증대를 도모하며, 고유전 상수를 갖는 재료를 선택할 때 우려되는 기술적 문제점도 동시에 해소할 수 있는 박막 커패시터를 제공하고자 하는 것이다.

본 개시의 일 예에 따른 박막 커패시터는 복수의 유전체층, 제1 내부전극층, 및 제2 내부전극층을 포함하는 바디와 상기 바디의 상면 상에 배치되는 제1 외부전극과 제2 외부전극을 포함한다. 이 경우, 상기 제1 내부전극층의 상면과 그에 대향하는 하면 상에는 상기 제2 내부전극층이 배치되고, 상기 제1 내부전극층 내 포함되는 재료의 융점은 상기 제2 내부전극층 내 포함되는 재료의 융점보다 작다.

본 개시의 여러 효과 중 하나는 정전 용량과 ESR 특성을 동시에 개선할 수 있는 박막 커패시터를 제공하는 것이다.

도1 은 본 개시의 일 예에 따른 박막 커패시터의 개략적인 단면도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 개시의 일 예에 따른 박막 커패시터를 설명하되, 반드시 이에 제한되는 것은 아니다.

도1 을 참조하면, 본 개시의 일 예에 따른 박막 커패시터 (100) 는 유전체층(11), 제1 내부전극층 (12), 제2 내부전극층 (13) 을 포함하는 적층 구조로 이루어진 바디 (1) 와, 상기 바디의 상면 상에 배치되는 제1 외부전극 (21) 과 제2 외부전극 (22) 을 포함한다.

본 명세서 전체에 걸쳐서, 상면과 하면의 구별은 제1 및 제2 외부전극이 배치되는 면을 상면으로 하며, 그와 대향하는 면을 하면으로 한다.

상기 바디 (1) 는 두께(T) 방향으로 서로 마주하는 상면 및 하면, 길이 (L) 방향으로 서로 마주하는 제1 측면 및 제2 측면, 폭 (W) 방향으로 서로 마주하는 제1 단면 및 제2 단면을 포함하여, 실질적으로 육면체 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.

한편, 상기 바디 (1) 의 하면은 보호층 (3) 과 접하도록 구성되는데, 상기 보호층은 절연성을 가지며, Si wafer와 그 위에 형성되는 SiO₂ 층을 포함할 수 있다.

상기 보호층 (3) 중 SiO₂ 층의 상면 상에 제1 내부전극층, 제2 내부전극층, 유전체층을 순차적으로 적층하는 것이다.

먼저, 유전체층 (11) 을 설명하면, 상기 유전체층은 유전 특성을 가지는 재료면 충분하며, 예를 들어, BaTiO₃, 바륨 스트론튬 티타네이트 (BST), Pb(Zr,Ti)O3[PZT] 계열, PNZT계열, SiO₂ 계열을 선택할 수 있다. 그 두께는 당업자의 필요에 따라 적절히 선택될 수 있으며, 약 1㎛ 이하의 서브 미크론 단위의 두께로 구성하는 것이 바람직하여, 예를 들어, 10nm 이상 300nm 이하로 구성하는 것이 통상적이다. 이 경우, 상기 유전체층의 층수는 당업자가 필요에 따라 적절히 선택할 수 있는 것이며, 단수층일 수도 있으며 복수층일 수도 있다. 복수 층인 경우, 200층 이상의 다층도 구현이 가능하다.

다음, 제1 내부전극층 (12) 과 제2 내부전극층 (13) 이 적층되는 배열과 그 재질 등을 구체적으로 설명한다.

일반적으로 내부전극층으로 구성될 수 있는 재질은 전도성 재질로 구성되면 충분하므로, 예를 들어, 구리 (Cu), 알루미늄 (Al), 금 (Au), 은 (Ag), 백금 (Pt), 이리듐 (Ir) 등이 사용될 수 있다.

그런데, 통상적으로 도전율이 큰 재료는 융점이 낮은 경향성이 있다. 그래서,도전율이 큰 재료를 내부전극층으로 적용하면, 내부전극층 상에 고유전율의 박막인 유전체층을 형성하는 과정에서, 고온의 열이 수반되고, 유전체층과 맞닿은 저융점의 내부전극층 내 재료가 유전체층으로 확산하는 문제가 발생하거나, 유전체층과 내부전극층 간의 반응으로 인해 커패시터의 BDV (Break Down Voltage) 특성이 저하되며, 커패시터에 누설 전류가 증가되는 문제가 발생할 수 있다. 한편, 이러한 문제점을 우려하여 고융점의 재료를 내부전극층에 적용하면, 재료비 증가가 발생할 수 있으며, 도전율이 낮아져서 ESR 특성이 저하될 수 있다는 문제가 발생한다.

본 발명자는 상기 문제점을 해결하기 위하여, 도전율이 크며 융점이 낮은 재료를 제1 내부전극층으로 선택하며, 제1 내부전극층과 대비하여 상대적으로 도전율은 낮지만 융점이 높은 재료를 제2 내부전극층으로 선택하고, 상기 제1 내부전극층의 상면 및 하면이 상기 제2 내부전극층에 의해 보호될 수 있도록, 상기 제1 내부전극층의 상면 및 하면을 상기 제2 내부전극층으로 코팅한 구조를 고안했다.

물론, 보호층의 바로 위로 제1 내부전극층을 배치할 때, 제1 내부전극층의 하면에 별도의 코팅 구조는 불필요하다.

도1 에 도시된 것과 같이, 도전율이 크며 융점이 낮은 제1 내부전극층 (12) 의 상면 및 하면은 유전체층과 직접 맞닿지 않는 것이 중요한데, 이는 전술한 것과 같이 유전체층을 성막할 때 고온으로 인해 융점이 낮은 제1 내부전극층의 재료가 고온의 유전체층으로 확산되어 가거나 유전체층과 반응하는 것을 방지하기 위한 것이다.

도전율이 크며 융점이 낮은 제1 내부전극층 (12) 의 상면 및 하면의 양면은, 상대적으로 도전율이 낮지만 융점이 높은 제2 내부전극층 (13) 에 의해 코팅된 구조를 가지기 때문에, 제1 내부전극층에 고온이 적용되더라도 제1 내부전극층의 재료가 유전체층으로 확산되는 것을 완전하게 방지할 수 있게 되어 BDV 특성도 열화되지 않을 수가 있다.

제1 및 제2 내부전극층의 상기 구조는 고용량 구현의 박막 커패시터를 제공하는데 있어 특히 유리한데, 고용량 구현을 위해서는 필수적으로 고유전율을 갖는 유전체층을 고온에서 처리하는 것이 요구되기 때문이다. 제1 및 제2 내부전극층의 상기 구조는 고온의 열처리 공정이 적용되더라도, 내부전극층과 유전체층 간의 확산을 방지하여 박막 커패시터의 ESR 저감에 탁월하다.

하기의 표 1 은 제1 및 제2 내부전극층을 모두 금 (Au) 으로 구성한 비교예 1 과 제1 내부전극층은 금 (Au) 으로 구성하면서, 제2 내부전극층은 이리듐 (Ir) 으로 구성한 실시예 1 간의 특성값을 대비한 것이다. 이 때, 비교예 1 과 실시예 1 은 제1 내부전극층과 제2 내부전극층 간의 배열 및 제2 내부전극층을 제1 내부전극층과 상이한 재료로 구성한다는 점에서 서로 상이하며, 나머지 요건은 모두 동일하다. 참고로, 비교예 1 에서는 보호층의 상면 상에 제1 내부전극층-유전체층-제2 내부전극층-유전체층의 단위가 반복적으로 적층된 종래 구조를 가진다.

샘플	전극층 종류	Cap@30kHz	ESR	△Cap	△ESR
비교예 1	단일 전극층	23.66 [nF]	0.0765 [Ω]	0.00%	0.00%
실시예 1	이종 전극층	23.65[nF]	0.0510 [Ω]	-0.06%	-33.33%

상기 표 1 을 참조하면, 실시예 1 과 비교예 1 간의 용량은 거의 유사하지만, 실시예 1 의 ESR 특성이 크게 개선되어 1/3 가량 저감된 ESR 특성을 가지는 박막 커패시터를 구현할 수 있다.

상기 표 1 의 결과로부터, 본 개시의 박막 커패시터에 의할 경우, 고융점 전극 재료의 사용으로 인해, 박막 커패시터의 ESR을 저감시킬 수 있다는 것을 명확히 알 수 있다. 또한, 이처럼 고융점 전극 재료를 박막 커패시터에 사용할 경우, 고유전율 특성을 가지는 유전 물질을 포함하는 유전체의 제작도 충분히 가능하므로, 종래 저유전체를 사용하는 박막 커패시터에 비하여 고용량의 박막 커패시터를 제공할 수도 있다.

구체적으로, 제1 내부전극층 (12) 에 사용가능한 재질은 제2 내부전극층 (13) 과 대비하여 고도전율을 갖는 재료면 충분하지만, 예를 들어, 금 (Au) 을 포함하는 것이 바람직하다. 금(Au) 은 도전율이 대략 4.6E+07 siemens/m 로 높지만, 그 융점은 약 1064℃ 로 낮은 편에 속한다. 이러한 특성을 가지는 금 (Au) 은 박막 커패시터의 내부전극으로 종종 사용되는데, 제2 내부전극층에 의한 코팅 없이 유전체층과 접하도록 금 (Au) 을 구성한다면, 낮은 융점으로 인해 유전체층에 적용되는 온도에 제한이 있게 된다. 하지만, 본 개시의 박막 커패시터에서는 제1 내부전극층으로 금을 적용하면서도 제2 내부전극층을 사용한 코팅 구조를 도입하였기 때문에 고온의 유전체층 성막을 가능하게 하여 고유전율을 구현할 수 있게 된 것이다.

한편, 제2 내부전극층 (13) 에 사용가능한 재질은 제1 내부전극층 (12) 과 대비하여 고융점을 갖는 재료면 충분하지만, 예를 들어, 백금 (Pt) 이나 이리듐 (Ir) 을 포함하는 것이 바람직하다. 예를 들어, 이리듐 (Ir) 은 도전율은 대략 1.9E+07 siemens/m 로 낮지만, 그 융점은 대략 2447℃ 로 높은 편에 속한다. 또한, 금에 비해 가격이 저렴하여 경제적이다. 상기 제2 내부전극층 (13) 을 제1 내부전극층의 상면 및 하면에 배치하여 코팅하는 경우, 상기 제2 내부전극층의 고융점 특성 덕분에 고온이 적용되더라도 제1 내부전극층과 유전체층 간의 확산을 방지할 수 있게 된다.

상기 제1 및 제2 내부전극층의 두께는 당업자의 필요에 따라 적절히 선택될 수 있으며, 예를 들어, 유전체층과 대략 1:1 의 두께 비율로 성막될 수 있으며, 약 1㎛ 이하의 서브 미크론 단위의 두께로 구성하는 것이 바람직하다.

도1 을 참조하면, 임의의 유전체층 (11) 과 그보다 위쪽에 배치되는 유전체층 (11) 사이에는 3 개층의 내부전극층이 배치되는데, 구체적으로 저융점의 제1 내부전극층 (12) 의 한 층과, 상기 제1 내부전극층의 상면 및 하면을 코팅하는 제2 내부전극층 (13) 의 2 개층이 배치되는 것이다.

도시하지는 않았으나, 서로 인접하여 이격되도록 배치된 2 개의 유전체층 사이에는 3개층 보다 더 많은 내부전극층이 배치될 수 있다. 다만, 이 경우, 동일한 박막 커패시터 내부에 포함되는 유전체층의 개수가 상대적으로 감소하게 되므로, 용량 구현에 불리할 수 있어, 당업자의 재료 설계 및 공정 조건을 고려하여 각 층들의 층수를 결정할 것이다.

한편, 제1 내부전극층 (12) 은 제1 비아 (31) 를 통해 제1 외부전극 (21) 과 연결되고, 제2 내부전극층 (13) 은 제2 비아 (32) 를 통해 제2 외부전극 (22) 과 연결된다. 상기 제1 및 제2 비아의 측면은 절연막에 의해 감싸지는데, 극성이 다른 내부전극층의 연결되는 open/short 를 고려하여 절연막이 배치될 것이다. 상기 제1 및 제2 비아 (31, 32) 는 도1 에 도시된 것과 같이 제1 및 제2 내부전극층과 유전체층을 관통할 때 일직선으로 관통할 수 있으나, 이에 한정되지 않고, 경사가 있게 드라이 에칭될 수 있으며, 비아의 형상에 구체적인 제한은 전혀 없다.

다음, 제1 및 제2 외부전극 (21, 22) 은 각각 제1 및 제2 연결전극과 그 위에 배치되는 제1 및 제2 전극 패드를 포함한다.

상기 제1 및 제2 외부전극을 형성하기 위해서는 시드 금속 - 부동태막 (Passivation layer) - 시드 에칭 - 배선 형성 - 패드 표면 마무리 (Pad Surface Finish) 의 공정을 실행한다. 여기서, 시드의 형성은 주로 Ti/W, Ti/Cu, Ti/Al 의 시드층으로 형성하며, 이 시드가 제1 및 제2 연결전극으로 기능하며, 이 후 제1 및 제2 전극 패드는 E-beam, Sputter, 또는 도금 방식을 통해 처리가 완료된 Au, Cu, ENIG (Electroless Nickel Immersion Gold) 층을 포함하며, 노출되는 제1 및 제2 전극 패드의 영역 이외에는 폴리머 계열로 부동태층을 형성해준다. 상기 부동태층 (4) 은 바디 (1) 의 측면과 상면을 봉합하도록 배치되는데, 상기 바디의 상면에서는 제1 및 제2 전극 패드가 노출되는 영역은 제외하고 바디를 매몰하는 구조로 배치된다. 상기 부동태층은 그 내부에 매몰되는 바디, 비아, 및 연결 전극 등이 외부로부터 투입되는 습도와 산소와의 화학 반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성되는 것이다. 상기 부동태층 (4) 은 내열성이 높은 재료를 포함하는 것이 바람직하며, 예를 들어, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.

연이어, 통상적으로 박막 커패시터를 개별 칩으로 구성하기 위해서 Wafer back grinding - Dicing - Cleaning - Tape & Reel Packing 의 공정을 순차적으로 실시하여, 박막 커패시터가 완성된다.

전술한 박막 커패시터는 고용량의 커패시터를 구현하는데 유리하다. 통상적으로 고용량의 커패시터를 위해 고유전율의 유전 물질을 유전체층에 도입할 경우, 작업 온도의 고온으로 인해 유전체층과 내부전극층 간의 확산 내지 화학반응이 발생하여 BVD 특성 등이 열화되는 문제가 있지만, 본 개시에 따른 박막 커패시터에 따를 경우, 고도전성 및 저융점의 특성을 가지는 제1 내부전극층이 상기 제1 내부전극층과 대비하여 고융점의 특성을 가지는 제2 내부전극층에 의해 코팅된 구조를 가지기 때문에 ESR 개선, BVD 특성 열화 방지, 고용량 특성을 동시에 구현할 수 있게 된다.

본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.

한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.

한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

100: 박막 커패시터
1: 바디
11: 유전체층
12: 제1 내부전극층
13: 제2 내부전극층
21, 22: 제1 및 제2 외부전극
3: 보호층
4: 부동태층

Claims

유전체층, 제1 내부전극층, 및 제2 내부전극층을 포함하는 바디; 및
상기 바디의 상면 상에 배치되는 제1 외부전극과 제2 외부전극; 을 포함하고,
상기 제2 내부전극층은 상기 제1 내부전극층의 상면 및 하면을 커버하며, 상기 제1 내부전극층은 상기 유전체층과 접촉하지 않고,
상기 제1 내부전극층 내 포함되는 재료의 융점은 상기 제2 내부전극층 내 포함되는 재료의 융점보다 작은, 박막 커패시터.
제1항에 있어서,
상기 바디는 상기 유전체층, 상기 제1 및 제2 내부전극층으로 구성되는 적층 구조를 포함하며, 상기 적층 구조의 최하면은 상기 제1 내부전극층으로 구성된, 박막 커패시터.
제1항에 있어서,
상기 바디의 하면과 접하는 보호층을 더 포함하고, 상기 보호층은 상기 제1 내부전극층의 하면과 서로 접하는, 박막 커패시터.
제1항에 있어서,
상기 바디의 측면과 상면을 봉합하는 부동태층을 더 포함하며,
상기 부동태층은 상기 바디의 측면으로 노출되는 상기 제1 및 제2 내부전극층의 단부를 커버하는, 박막 커패시터.
제1항에 있어서,
상기 제2 내부전극층은 상기 유전체층의 하면 및 상기 제1 내부전극층의 상면과 접하거나, 상기 유전체층의 상면 및 상기 제1 내부전극층의 하면과 접하는, 박막 커패시터.
제1항에 있어서,
상기 유전체층은 2 개층 이상이 포함되며,
상기 유전체층과 그 유전체층과 가장 인접한 다른 유전체층 사이에는 적어도 3 층의 내부전극층이 포함되는, 박막 커패시터.
제6항에 있어서,
상기 유전체층들 사이에 배치되는 내부전극층들 중 상기 제1 내부전극층의 수는 상기 제2 내부전극층의 수보다 적은, 박막 커패시터.
제1항에 있어서,
상기 제1 외부전극은 제1 비아를 통해 복수의 상기 제1 내부전극층 중 적어도 하나와 전기적으로 연결되고, 상기 제2 외부전극은 제2 비아를 통해 복수의 상기 제2 내부전극층 중 적어도 하나와 전기적으로 연결되는, 박막 커패시터.
제8항에 있어서,
상기 제1 내부전극층의 상면의 전체 영역 중 상기 제2 내부전극층과 접하는 영역을 제외한 영역은 상기 제1 비아와 상기 제1 비아를 감싸는 절연 수지와 접하는, 박막 커패시터.
제8항에 있어서,
상기 제1 비아는 유전체층, 제1 내부전극층, 제2 내부전극층을 모두 관통하여 제1 내부전극층 중 가장 아래 배치되는 제1 내부전극층과 접하는, 박막 커패시터.
제8항에 있어서,
상기 제1 비아는 상기 제2 비아보다 더 깊게 연장되는, 박막 커패시터.
제1항에 있어서,
상기 제1 외부전극은 제1 연결 전극과 상기 제1 연결 전극 상에 배치되는 제1 전극 패드로 구성되는, 박막 커패시터.
제1항에 있어서,
상기 제2 외부전극은 제2 연결 전극과 상기 제2 연결 전극 상에 배치되는 제2 전극 패드로 구성되는, 박막 커패시터.
제1항에 있어서,
상기 제1 내부전극층 내 포함되는 재료의 도전율은 상기 제2 내부전극층 내 포함되는 재료의 도전율보다 큰, 박막 커패시터.
제1항에 있어서,
상기 제1 내부전극층 내 포함되는 재료는 금 (Au) 을 포함하는, 박막 커패시터.
제1항에 있어서,
상기 제2 내부전극층 내 포함되는 재료는 이리듐 (Ir)을 포함하는, 박막 커패시터.