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KR102584976B1 - 박막 커패시터 - Google Patents

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KR102584976B1
KR102584976B1 KR1020160096237A KR20160096237A KR102584976B1 KR 102584976 B1 KR102584976 B1 KR 102584976B1 KR 1020160096237 A KR1020160096237 A KR 1020160096237A KR 20160096237 A KR20160096237 A KR 20160096237A KR 102584976 B1 KR102584976 B1 KR 102584976B1
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vias
thin film
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internal electrodes
internal electrode
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장수봉
이상종
윤희수
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삼성전기주식회사
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Abstract

본 발명의 일 실시 예는 제1 및 제2 내부전극과 유전체층이 교대로 적층되어 이루어진 바디 및 바디 내에 배치되며 제1 내부전극과 전기적으로 연결된 복수의 제1 비아 및 제2 내부전극과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아를 포함하며, 제1 및 제2 비아의 단면은 상기 적층 방향에서 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 가짐으로써, 내부전극의 유효 면적을 증가시켜 정전 용량을 향상시킬 수 있다.

Description

박막 커패시터{THIN FILM CAPACITOR}
본 발명은 박막 커패시터에 관한 것이다.
최근 들어 스마트폰의 AP(Application processor)의 박형화로 적층 세라믹 커패시터(MLCC; multi layer ceramic capaciter)보다 두께가 작은 박막 커패시터의 필요성이 증대되고 있다.
박막 커패시터는 박막(thin film) 기술을 사용하여 박형의 커패시터를 개발할 수 있다는 장점을 가지나, MLCC 대비 적층할 수 있는 유전체층의 층수의 제약이 크므로 대용량 구현에 어려움이 있다.
동일한 적층수에서 정전 용량(capacitance)을 증가시키기 위해서는 내부 전극의 유효 면적을 증가시켜야 하는데, 비아(via)를 이용하여 내부 전극을 연결하는 방법의 경우, 내부전극의 적층수를 n층 증가시킬수록 비아의 사이즈(size)가 다단(계단)형식으로 증가하므로, 최하층의 내부 전극의 유효면적과 최상층의 내부전극의 유효 면적이 다르게 된다. 이로 인해, 적층수에 비례하여 정전 용량이 증가하는 적층 커패시터와 달리, 박막 커패시터의 경우 적층수에 비례하여 정전 용량이 증가하지 않는 문제점이 있다.
따라서, 외부전극과 연결되는 다수의 내부전극의 유효 면적을 증가시키는 방법이 필요한 실정이다.
일본공개특허공보 제2005-117004호 일본공개특허공보 제2015-154044호
본 발명은 내부전극의 유효 면적을 증가시켜 정전 용량을 증가시킬 수 있는 박막 커패시터에 관한 것이다.
본 발명의 일 실시 예는 제1 및 제2 내부전극과 유전체층이 교대로 적층되어 이루어진 바디 및 바디 내에 배치되며 제1 내부전극과 전기적으로 연결된 복수의 제1 비아 및 제2 내부전극과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아를 포함하며, 제1 및 제2 비아의 단면은 상기 적층 방향에서 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 갖는 박막 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 비아의 면적을 감소시켜, 내부전극의 유효 면적을 증가시킬 수 있으며 정전 용량을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 커패시터의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 발명의 일 실시 예에 따른 박막 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 3 및 4는 도 2의 A부분의 확대도를 나타난 것이다.
도 5는 본 발명의 다른 실시예에 따른 박막 커패시터의 확대 단면도를 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 발명에 의한 박막 커패시터에 대하여 설명한다.
도 1은 본 발명의 일 실시 예에 따른 박막 커패시터의 사시도를 개략적으로 나타낸 것이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 커패시터(100)는 기판(10) 상에 제1 및 제2 내부전극(21, 22)과 유전체층(23)이 교대로 적층되어 이루어진 바디(20) 및 바디 내에 배치되며, 제1 내부전극(21)과 전기적으로 연결된 복수의 제1 비아(31) 및 제2 내부전극(22)과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아(32)를 포함하며, 제1 및 제2 비아의 단면은 적층 방향에서 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 갖는다.
상기 기판(10)은 상기 제1 내부전극(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 발명의 일 실시 예에 따른 박막 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 2를 참조하면, 상기 바디(20)는 상기 기판(10) 상에 제1 내부전극(21)이 형성되며, 상기 제1 내부전극(21)에 유전체층(23)이 형성되고, 상기 유전체층(23) 상에 제2 내부전극(22)이 형성되는 적층 구조로, 복수의 제1 내부전극(21)과 제2 내부전극(22)이 유전체층(23)을 사이에 두고 교대로 복수 개 적층된 형태일 수 있으며, 도면에서 개시된 적층수에 한정하지 않는다.
상기 제1 및 제2 내부전극(21, 22)과 유전체층(23)은 다층으로 적층할수록 커패시터의 ESR을 감소시킬 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 일정 패턴 없이 하나의 층으로 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 도전성 재료로 이루어질 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru), IrO2, RuO2등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부전극(21, 22)은 스퍼터링(sputtering)법, 진공 증착(vapour deposition)법 등의 기상 합성법에 의해 형성될 수 있으며, 포토리소그래피(photolithography) 공정과 드라이 에칭(dry etching) 공정에 의해 가공될 수 있다.
고유전율 박막인 유전체층이 형성하는 과정에서 고온의 열이력이 수반될 수 있는데, 이로 인하여 내부전극이 유전체층으로 확산되거나 유전체층과 반응하는 것에 의하여, 커패시터에 누설전류가 증가하는 문제가 발생할 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 경우, 고융점 재료인 백금(Pt)으로 이루어짐으로써, 유전체층에 확산 또는 반응하는 것을 감소시킬 수 있다.
상기 유전체층(23)은 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba,Sr) TiO3계, PZT계 등 일 수 있다.
상기 유전체층(23)은 졸겔(sol-gel)법, 스퍼터링법, 레이저 어블레이션(laser ablation)법 등에 의해 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22) 또는 유전체층(223)은 표면 처리를 수행할 수 있다.
상기 표면 처리는 표면을 평탄화하는 공정으로, 에칭(etching) 및 폴리싱(polishing)으로 수행할 수 있으며, 예를 들면 이온빔 에칭(ion beam etching)법과 같은 건식 식각 방법 또는 화학기계연마(CMP;chemical mechanical polishing)와 같은 방법일 수 있으나, 이에 한정되는 것은 아니다.
도 3 및 4는 도 2의 A부분의 확대도를 나타난 것이며, 도 5는 본 발명의 다른 실시예에 따른 박막 커패시터의 확대 단면도를 나타낸 것으로 제1 및 제2 내부전극의 적층수를 증가시킨 박막 커패시터를 나타낸 것이다.
본 발명에서 제1 및 제2는 서로 다른 극성을 의미할 수 있다.
도 3 및 4를 참조하면, 상기 제1 비아(31, 131)는 상기 제1 내부전극(21)과 전기적으로 연결되며, 상기 바디의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고, 상기 제2 비아(32, 132)는 제2 내부전극(22, 122)과 전기적으로 연결되며, 상기 바디의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하여 형성될 수 있다. 제1 비아(31, 131)와 제2 비아(32, 132)는 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 비아(31, 32, 131, 132)는 일방향으로 교대로 배치될 수 있으며, 동일선상 또는 일방향에서 지그재그 형상으로 교대로 배치될 수 있다.
상기 제1 비아와 제2 비아를 서로 가까이하게 되면 자기유도가 서로 상쇄되는 방향으로 전류가 발생하여 자기 유도가 억제될 수 있으며, 전류 경로가 짧아짐에 따라 저항의 감소로 인한 ESR 저감에 효과적이다.
상기 제1 및 제2 비아(31, 32, 131, 132)는 상기 바디의 적층 방향으로 상기 바디 내에 복수의 제1 및 제2 비아홀을 교대로 형성하고, 상기 제1 및 제2 비아홀 내에 도전성 물질을 충진함으로써 형성될 수 있다.
상기 제1 및 제2 비아홀 내에 도전성 물질을 충진하는 방법은 도금 방법을 이용하여 수행될 수 있다. 상기 제1 및 제2 비아홀은 레이저 펀칭(laser punching) 또는 기계적 펀칭 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 비아를 복수 개로 형성하면, 상기 제1 및 제2 내부전극과 각각 접촉하는 접촉면이 증가하여 커패시터의 ESR을 낮출 수 있다.
커패시터는 내부전극의 유효 면적이 증가할수록 정전 용량이 향상될 수 있다. 종래의 박막 커패시터에서 비아(via)를 이용하여 전극을 연결하는 방법의 경우, 내부전극의 적층수를 증가시키면 비아의 사이즈(size)가 최하층부터 최상층까지 다단형식으로 증가하게 된다. 즉, 내부전극의 적층수가 증가할수록 내부전극에서 비아가 차지하는 면적이 커지게 되며, 최하층의 내부 전극의 유효면적과 최상층의 내부전극의 유효 면적이 다르게 된다. 이로 인해, 적층수에 비례하여 정전 용량이 증가하는 적층 커패시터와 달리, 박막 커패시터의 경우 적층수에 비례하여 정전 용량이 증가하지 않는 문제점이 있다.
이와 달리, 본 발명의 일 실시 예의 경우, 상기 제1 및 제2 비아(31, 32, 131, 132)의 단면은 상기 적층 방향에서의 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 갖는다. 상기 두 영역은 상기 중심부에서 상기 적층 방향의 수직 방향으로 좌우로 연장되어 형성된다. 즉, 상기 제1 및 제2 비아의 단면은 상기 중심부의 양측에서 대각선 방향으로 번갈아 배치된 두 영역을 포함한 형상을 갖는다.
도 3 및 5를 참조하면, 상기 제1 및 제2 비아의 단면이 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 가짐으로써, 최하층의 내부전극을 제외한 나머지 내부전극에서 비아가 차지하는 면적이 동일할 수 있으며, 내부전극의 적층수가 증가하더라도 내부전극의 유효 면적이 일정하게 되므로, 종래의 박막 커패시터에 비해 정전 용량의 손실을 감소시킬 수 있다.
구분 제1 및 제2 내부전극 각 층수 비아 단면의 형상 정전용량
(Cap;nF)		 내부전극의 유효면적
(mm2)		 정전 용량변화
(△Cap;%)		 내부전극의 유효면적 변화(%)
비교예 1 3 다단 82.03 2.69 - -
실시예 1 사각형 교차 82.58 2.70 0.67 0.67
비교예 2 6 다단 167.20 5.47 - -
실시예 2 사각형 교차 185.74 6.08 11.08 11.08
상기 표 1은 비아의 단면이 다단 형상을 갖는 종래의 박막 커패시터(비교예 1 및 2)와 본 발명의 박막 커패시터(실시예 1 및 2)의 내부전극의 유효 면적 및 정전 용량를 나타낸다. 비교예 1 및 2와 실시예 1 및 2는 동일한 사이즈와 동일한 재료를 사용한 것이며, 비아 단면의 형상을 달리한 것이다.
상기 표 1을 참조하면, 제1 및 제2 내부전극의 적층수가 증가할수록 내부전극의 유효면적 및 정전 용량이 증가하는 것을 알 수 있으며, 동일한 적층수에서 비교예 1 및 2 보다 실시예 1 및 2가 내부전극의 유효면적 및 정전 용량이 향상된 것을 알 수 있다.
특히, 비교예 2 및 실시예 2를 비교하면, 비교예 2에 비하여 실시예 2가 내부전극의 유효면적 및 정전 용량이 11% 더 높은 것을 알 수 있다. 따라서, 제1 및 제2 비아의 단면이 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함하는 형상을 가짐으로써 내부전극의 유효 면적이 증가할 수 있으며, 이로 인해 커패시터의 정전 용량이 증가할 수 있음을 알 수 있다.
도 4를 참조하면, 상기 제1 비아의 단면은 상기 중심부를 기준으로 제1 및 제2 영역(a, b)을 포함하고, 상기 제2 비아의 단면은 제3 및 제4 영역(c, d)을 포함할 수 있다.
상기 제1 영역(a)은 상기 제1 비아의 중심부의 일측에 배치되며, 상기 제2 영역(b)은 상기 제1 비아의 중심부의 타측에 배치되되 상기 제1 영역의 대각선 방향에 배치될 수 있으며, 상기 제3 영역(c)은 상기 제2 비아의 중심부의 일측에 배치되며, 상기 제4 영역(d)은 상기 제2 비아의 중심부의 타측에 배치되되 상기 제3 영역의 대각선 방향에 배치될 수 있다.
상기 제1 및 제2 비아와 접하는 최하층의 제1 및 제2 내부전극의 면적(W1)은 상기 제1 및 제2 비아와 접하는 최상층의 제1 및 제2 내부전극의 면적(W2)과 동일할 수 있다. 즉, 상기 제1 및 제2 비아는 복수의 제1 및 제2 내부전극의 각각의 층과 접하는 면적이 동일할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 상기 제1 및 제2 비아(31, 32)의 하나의 노출면과 접할 수 있다. 이는 상기 제1 및 제2 비아의 단면 형상에 의한 것으로, 제1 및 제2 내부전극 각각의 층이 제1 및 제2 비아와 접촉하는 면의 면적이 일정할 수 있다.
상기의 구조에 의해, 내부전극의 각층의 유효 면적 및 비아와의 접촉면이 일정하므로, 내부전극의 적층수가 증가하더라도 정전 용량이 향상된 박막 커패시터를 구현할 수 있다.
상기 제1 및 제2 비아의 상면이 사각형 형상일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 비아는 중심부를 기준으로 두 영역이 좌우로 번갈아 배치된 형태이므로, 위에서 보았을 때 사각형이 교차되어 형성된 형상일 수 있다.
상기 제1 및 제2 외부전극(41, 42)은 상기 제1 및 제2 비아와 상기 제1 및 제2 전극 패드를 각각 연결하도록 형성된다.
상기 제1 및 제2 외부전극(41, 42)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 외부전극(41, 42) 상에 제1 및 제2 전극 패드(미도시)가 형성될 수 있으며, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt) 등의 도전성 재료를 포함할 수 있다.
상기 제1 및 제2 전극 패드는 상기 유전체층과 내부전극의 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치될 수 있으며, 기판 실장시 외부 기판과의 접촉 불량 및 비아 박리과 같은 문제점을 해결할 수 있다.
상기 제1 및 제2 전극 패드는 상기 제1 및 제2 외부전극과 일체화된 형태일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 비아(31, 32)의 배치에 의하여, 상기 제1 및 제2 외부전극(41, 42)은 빗 형상을 가질 수 있다. 상기 제1 및 제2 외부전극의 빗 형상은 서로 맞물려 교대로 배치된 형태일 수 있다.
구체적으로, 상기 제1 외부전극(41)은 상기 복수의 제1 비아 각각으로부터 연결된 복수의 제1 연결부 및 상기 복수의 제1 연결부와 연결된 제1 전극부를 포함하며, 상기 제2 외부전극(32)은 상기 복수의 제2 비아 각각으로부터 연결된 복수의 제2 연결부 및 상기 복수의 전극부와 연결된 제2 전극부를 포함할 수 있다.
상기 제1 외부전극과 제2 외부전극 또한 서로 반대되는 극성이므로, 상기 제1 외부전극과 제2 외부전극 사이가 최대한 인접할수록 우수한 ESL 감소 효과를 확보할 수 있다.
상기 제1 전극부는 상기 복수의 제1 연결부를 하나로 연결하는 전극일 수 있으며, 상기 제2 전극부는 상기 복수의 제2 전극부를 하나로 연결하는 전극일 수 있다. 이 경우, 상기 제1 및 제1 전극 패드는 제1 및 제2 전극부 상에 형성될 수 있다.
상기 제1 비아(31)와 제2 비아(32)와 각각 제1 내부전극(21)과 제2 내부전극(22)에 전기적으로 연결할 수 있도록 하기 위하여, 절연층(27)을 형성한다.
상기 절연층(27)은 상기 제1 비아(31)와 상기 유전체층(23) 및 상기 제2 내부전극(22) 사이에 형성될 수 있으며, 상기 제2 비아(32)와 상기 유전체층(23) 및 상기 제1 내부전극(21) 사이에 형성될 수 있다.
상기 절연층은 제1 비아와 제2 내부전극 사이의 절연 및 제2 비아와 제1 내부전극 사이의 절연을 확보할 수 있으며, 상기 유전체층의 표면에 형성됨으로써 이에 발생하는 기생 용량을 감소시킬 수 있다.
상기 절연층(27)은 BCB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층의 형성방법은 입체적으로 복잡한 형상에 균일한 막 두께를 형성할 수 있는 화학기상증착(CVD;chemical vapor deposition)법으로 형성될 수 있다.
상기 보호층(25)은 상기 바디 및 제1 및 제2 외부전극를 외부로부터 습도와 산소와의 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(25)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
상기 보호층은 포토레지스트의 노광 및 형상을 통한 공정, 스프레이(spray) 도포 공정 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성될 수 있으나, 이에 한정하는 것은 아니다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 기판
20; 바디
21, 22, 121, 122: 제1 및 제2 내부전극
23, 123: 유전체층
31, 32, 131, 132: 제1 및 제2 비아
41, 42, 141, 142: 제1 및 제2 외부전극

Claims (10)

  1. 기판 상에 제1 및 제2 내부전극과 유전체층이 교대로 적층되어 이루어진 바디; 및
    상기 바디 내에 배치되며, 상기 제1 내부전극과 전기적으로 연결된 복수의 제1 비아 및 상기 제2 내부전극과 전기적으로 연결되며 상기 제1 비아와 교대로 배치된 복수의 제2 비아;를 포함하며,
    상기 제1 및 제2 비아의 단면은 상기 적층 방향에서의 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 갖는 박막 커패시터.
  2. 제1항에 있어서,
    상기 제1 비아의 단면은 제1 및 제2 영역을, 상기 제2 비아의 단면은 제3 및 제4 영역을 포함하며,
    상기 제1 및 제3 영역은 상기 제1 및 제2 비아의 중심부의 일측에 각각 배치되며, 상기 제2 및 제4 영역은 상기 제1 및 제2 비아의 중심부의 타측에 각각 배치되되 상기 제1 및 제3 영역의 대각선 방향으로 이격된 박막 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 비아와 접하는 최하층의 제1 및 제2 내부전극의 면적은 상기 제1 및 제2 비아와 접하는 최상층의 제1 및 제2 내부전극의 면적과 동일한 박막 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 비아의 상면은 사각형 형상인 박막 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 제1 및 제2 비아의 하나의 노출면과 접하는 박막 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 비아는 복수 개로 형성된 박막 커패시터.
  7. 기판 상에 복수의 유전체층과 제1 및 제2 내부전극이 교대로 적층되어 이루어진 바디; 및
    상기 바디 내에는 배치된 복수의 제1 및 제2 비아;를 포함하며,
    상기 제1 비아는 제1 내부전극과 전기적으로 연결되며, 상기 바디의 일면에서 상기 기판에 인접한 최하층 제1 내부전극까지 관통하고, 상기 제2 비아는 제2 내부전극과 전기적으로 연결되며, 상기 바디의 일면에서 상기 기판에 인접한 최하층 제2 내부전극까지 관통하며,
    상기 제1 및 제2 비아의 단면은 상기 적층 방향에서의 중심부를 기준으로 좌우 교대로 배치된 두 영역을 포함한 형상을 갖는 박막 커패시터.
  8. 제7항에 있어서,
    상기 제1 비아의 단면은 제1 및 제2 영역을, 상기 제2 비아의 단면은 제3 및 제4 영역을 포함하며,
    상기 제1 및 제3 영역은 상기 제1 및 제2 비아의 중심부의 일측에 각각 배치되며, 상기 제2 및 제4 영역은 상기 제1 및 제2 비아의 중심부의 타측에 각각 배치되되 상기 제1 및 제3 영역의 대각선 방향으로 이격된 박막 커패시터.
  9. 제7항에 있어서,
    상기 제1 및 제2 비아와 접하는 최하층의 제1 및 제2 내부전극의 면적은 상기 제1 및 제2 비아와 접하는 최상층의 제1 및 제2 내부전극의 면적과 동일한 박막 커패시터.
  10. 제7항에 있어서,
    상기 제1 및 제2 내부전극은 상기 제1 및 제2 비아의 하나의 노출면과 접하는 박막 커패시터.
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