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KR102746085B1 - 반도체 발광소자 및 디스플레이 장치 - Google Patents

반도체 발광소자 및 디스플레이 장치 Download PDF

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KR102746085B1
KR102746085B1 KR1020190075013A KR20190075013A KR102746085B1 KR 102746085 B1 KR102746085 B1 KR 102746085B1 KR 1020190075013 A KR1020190075013 A KR 1020190075013A KR 20190075013 A KR20190075013 A KR 20190075013A KR 102746085 B1 KR102746085 B1 KR 102746085B1
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 갖는 로드 형상을 가지며, 상기 제1 면을 제공하는 제1 도전형 반도체, 활성층 및 제2 도전형 반도체를 포함하는 발광 구조물과, 상기 발광 구조물의 제1 면 중 제1 영역에 배치되며, 상기 제1 도전형 반도체에 접속된 제1 전극층 - 상기 제1 전극층이 배치된 제1 영역은 제2 영역보다 낮은 레벨을 가짐 - 과, 상기 제2 도전형 반도체에 접속된 제2 전극층을 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광소자 및 디스플레이 장치{SEMICONDUCTOR LIGHT EMITTING DIODE AND DISPLAY APPARATUS}
본 발명은 반도체 발광소자 및 디스플레이 장치에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자를 그대로 하나의 픽셀로서 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이 장치를 구현될 수 있다.
본 개시에서 해결하고자 하는 과제들 중 하나는 접촉 저항이 개선된 나노로드 형상의 반도체 발광소자를 제공하는데 있다.
본 개시에서 해결하고자 하는 과제들 중 하나는 전기적 특성이 개선된 나노로드 형상의 반도체 발광소자를 구비한 디스플레이 장치를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 갖는 로드 형상을 가지며, 상기 제1 면을 제공하는 제1 도전형 반도체, 활성층 및 제2 도전형 반도체를 포함하는 발광 구조물과, 상기 발광 구조물의 제1 면 중 제1 영역에 배치되며, 상기 제1 도전형 반도체에 접속된 제1 전극층 - 상기 제1 전극층이 배치된 제1 영역은 제2 영역보다 낮은 레벨을 가짐 - 과, 상기 제2 도전형 반도체에 접속된 제2 전극층을 포함하는 반도체 발광소자를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 갖는 로드 형상을 가지며, 상기 제1 및 제2 면을 각각 제공하는 제1 및 제2 도전형 반도체층들과 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 발광 구조물과, 상기 제1 도전형 반도체층에 접속되며, 상기 발광 구조물의 제1 면 중 제1 영역에 배치된 제1 전극층 - 상기 제1 전극층이 배치된 제1 영역은 제2 영역보다 낮은 레벨을 가짐 - 과, 상기 발광 구조물의 제2 면에 배치되며, 상기 제2 도전형 반도체층에 접속된 제2 전극층을 포함하는 반도체 발광소자를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 가지며, 상기 제1 면에 인접한 제1 부분과 상기 제2 면에 인접한 제2 부분을 포함하는 제1 도전형 반도체 로드와, 상기 제1 도전형 반도체 로드의 제2 부분의 측면에 순차적으로 활성층 및 제2 도전형 반도체층과, 상기 제1 도전형 반도체 로드에 접속되며, 상기 제1 도전형 반도체 로드의 제1 면 중 제1 영역에 배치된 제1 전극층 - 상기 제1 전극층이 배치된 제1 영역은 제2 영역보다 낮은 레벨을 가짐 - 과, 상기 제2 도전형 반도체층 상에 배치된 제2 전극층를 포함하는 반도체 발광소자를 제공한다.
본 개시의 일 실시예는, 복수의 픽셀들을 포함하며, 상기 복수의 픽셀들 각각에 배치되며 서로 이격된 제1 전극부와 제2 전극부와, 상기 제1 전극부 및 상기 제2 전극부에 상기 제1 전극층 및 제2 전극층이 각각 접속되도록 상기 제1 전극부 및 상기 제2 전극부의 사이에서 길이방향으로 배치된 상술된 나노 로드형 반도체 발광소자를 포함하는 디스플레이 장치를 제공한다.
제1 도전형 반도체를 위한 오믹콘택층을 제공함으로써 나노로드 구조의 반도체 발광소자의 구동 전압을 낮출 수 있다. 이러한 반도체 발광소자를 디스플레이 장치의 각 픽셀에 적용하는 경우에 구동 전압의 불균일로 인한 색균일도 저하를 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 2a는 도 1에 도시된 반도체 발광소자의 평면(제1 면)도이며, 도 2b는 도 1에 도시된 반도체 발광소자의 Ⅰ-Ⅰ'로 절개하여 본 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 발광소자의 평면(제1 면)도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 5a 내지 도 5i는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 6은 도 5b에 도시된 패턴들의 배열을 나타내는 평면도이다.
도 7은 도 5e에 도시된 공정 결과물(나노로드 형성을 위한 식각 후)을 나타내는 평면도이다.
도 8은 도 5f에 도시된 공정 결과물(손상층 제거를 위한 습식 식각 후)을 나타내는 평면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 10a는 도 9에 도시된 반도체 발광소자의 평면(제1 면)도이며, 도 10b 및 도 10c는 각각 도 1에 도시된 반도체 발광소자의 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도이다.
도 11 및 도 12는 본 개시의 다양한 실시예에 따른 반도체 발광소자를 나타내는 측단면도들이다.
도 13a 내지 도 13e는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 14a 내지 도 14f는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 15는 도 13c에 도시된 공정 결과물(나노홀 형성 후)을 나타내는 평면도이다.
도 16은 도 14a에 도시된 공정 결과물(재성장 후)을 나타내는 평면도이다.
도 17은 본 개시의 일 실시예에 따른 디스플레이 장치를 나타내는 측단면도이다.
도 18은 도 17에 도시된 디스플레이 장치의 일 픽셀을 예시하는 사시도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이며, 도 2a는 도 1에 도시된 반도체 발광소자의 평면(제1 면)도이고, 도 2b는 도 1에 도시된 반도체 발광소자의 Ⅰ-Ⅰ'로 절개하여 본 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 발광소자(100)는 서로 반대에 위치한 제1 면(120A) 및 제2 면(120B)과, 상기 제1 면(120A) 및 상기 제2 면(120B) 사이에 연결된 측면(120C)을 갖는 로드(rod) 형상을 가지며, 제1 도전형 반도체(122), 활성층(125) 및 제2 도전형 반도체(127)를 포함하는 발광 구조물(120)과, 상기 발광 구조물(120)의 제1 면(120A) 중 제1 영역(A1)에 배치되며, 상기 제1 도전형 반도체(122)에 접속된 제1 전극층인 오믹콘택층(114)과, 상기 제2 도전형 반도체(127)에 접속된 제2 전극층(134)을 포함한다.
상기 발광 구조물(120)의 제1 면(120A)에서, 상기 오믹콘택층(114)이 배치된 제1 영역(A1)은 제2 영역(A2)보다 낮은 레벨을 갖는다. 상기 발광 구조물(120)의 제1 면(120A)은 전체적으로는 상기 제2 영역(A2)이 돌출된 구조(P)를 갖는 비평탄한 면이지만, 상기 제1 면(120A)의 제1 영역(A1)은 평탄한 면을 가질 수 있다. 상기 발광 구조물(120)의 제2 면(120B)은 제1 면(A1)과 달리 평탄한 면일 수 있다.
이와 같이, 본 실시예에 채용된 오믹콘택층(114)은 상기 발광 구조물(120)의 제1 면(120A)에서 제1 도전형 반도체(122)에 매립된 형태일 수 있다.
도 1에 도시된 바와 같이, 제1 면(120A)의 제2 영역(A2)에 위치한 돌출된 구조(P)는 상기 제1 전극층인 오믹콘택층(114)보다 높게 돌출될 수 있다. 상기 제1 영역(A1)은 나노로드형 발광 구조물(120)을 기판으로부터 분리할 때에 얻어지는 결정면일 수 있다(도 5i 참조). 예를 들어, 상기 제1 면(120A)의 제2 영역(A2)은 상기 제1 도전형 반도체(122)의 벽개면(cleavage plane)일 수 있다.
도 2a에 도시된 바와 같이, 상기 발광 구조물(120)의 제1 면(120A)에서, 상기 제1 영역(A1)은 상기 제2 영역(A2)을 둘러싸도록 배치될 수 있다. 이와 같이, 제2 영역(A2)은 이미 분리된 제1 영역(A1)에 의해 둘러싸이므로 열적 또는 기계적 충격으로도 쉽게 분리될 수 있다.
상기 제1 및 제2 도전형 반도체(122,127) 및 상기 활성층(125)은 질화물 반도체일 수 있으며, 발광 구조물(120)은 질화물 발광 구조물일 수 있다. 본 명세서에서, 상기 제1 및 제2 도전형 반도체(122,127)는 각각 "제1 및 제2 도전형 반도체층"이라고도 한다.
상기 제1 도전형 반도체(122)는 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체(122)는 n형 GaN층을 포함할 수 있다. 상기 제2 도전형 반도체(127)는 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 일부 실시예에서는, 상기 제2 도전형 반도체(127)는 단층 구조로 구현될 수도 있으나, 다른 실시예에서는 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 상기 활성층(125)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 양자우물층과 양자장벽층의 두께는 각각 1㎚∼50㎚ 범위일 수 있다. 상기 활성층(125)은 다중양자우물구조에 한정되지 않으며, 단일양자우물 구조일 수 있다.
도 2a에 도시된 바와 같이, 상기 제1 영역(A1)에 위치한 상기 제1 전극층인 오믹콘택층(114)은 링 형상을 가질 수 있다. 이에 한정되지는 않으나, 상기 오믹콘택층(114)의 링형상은 원형일 수 있다.
본 실시예에서, 발광 구조물(120)의 단면 폭이 오믹콘택층(114)의 외곽 폭보다 작을 수 있다. 이는 나노로드 형상의 발광 구조물(120)을 형성하기 위한 드라이 식각 후(도 5e 참조)에 표면 손상 영역을 제거하기 위한 습식 식각(도 5f 참조)에 의해 추가적으로 식각된 결과로 이해할 수 있다.
도 2b를 참조하면, 상기 발광 구조물(120)의 나노로드 형상의 단면(Ⅰ-Ⅰ'선으로 절개한 단면)은 육각기둥 구조를 가질 수 있다. 예를 들어, 상기 발광 구조물(120)은 질화물 반도체로 구성되므로, 육각기둥 구조를 가질 수 있다. 상기 발광 구조물(120)의 제2 면(120B)은 상기 원형인 링형상인 오믹콘택층(114)의 외곽선 내부에 위치할 수 있다.
이에 한정되지 않으며, 다른 실시예에서는 도 3에 도시된 바와 같이, 오믹콘택층(114)을 육각형상인 링 구조로 형성할 수도 있다. 오믹콘택층(114)은 발광 구조물(120)의 제1 면(120A)의 외곽을 따라 배치될 수도 있다. 특정 예에서, 발광 구조물(120)의 육각형상인 단면은 오믹콘택층(114)의 외부 육각형상 면적보다 작을 수도 있다.
이와 같이, 오믹콘택층(114)은 원형인 링에 한정되지 않으며, 다양한 다른 패턴을 가질 수 있다. 이와 유사하게, 본 실시예에 채용된 발광 구조물(120)은 육각기둥 구조를 갖는 것으로 예시되어 있으나, 발광 구조물(120)을 구성하는 반도체 결정구조 및/또는 나노로드 형성을 위한 식각공정(도 5e 참조) 및 후처리 공정(도 5f 참조)에 따라 원기둥 또는 다른 다양한 형상을 변경될 수 있다.
본 실시예에 채용된 제1 전극층은 상기 제1 도전형 반도체(122)에 접속된 오믹콘택층(114)을 포함할 수 있다. 예를 들어, 오믹콘택층(114)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 오믹콘택층(114)은 W 또는 WSi를 포함할 수 있다.
상기 제2 전극층(134)은 상기 제2 도전형 반도체(127)에 접속되도록 상기 발광 구조물(120)의 제2 면(120B)에 배치될 수 있다. 상기 제2 전극층(134)은 상기 발광 구조물(120) 제2 면(120B)의 거의 전체에 배치될 수 있다. 예를 들어, 상기 제2 전극층(134)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt 또는 Au을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 일부 실시예에서, 상기 제2 전극층(134)은 투명 전도성 산화물 또는 투명 전도성 질화물과 같은 투명 전극이거나, 그래핀(graphene)을 포함할 수도 있다. 예를 들어, 상기 제2 전극층(134)은, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다.
본 실시예에 따른 반도체 발광소자(100)는 발광 구조물(120)의 측면(120S)에 배치된 패시베이션층(145)을 포함할 수 있다. 예를 들어, 패시베이션층(145)은 SiO2, SiN, TiO2 및/또는 AlN과 같은 절연물질을 포함할 수 있다. 다른 예에서, 패시베이션층(145)은 AlGaN, 언도프 GaN, Mg 도프된 AlN, Mg 도프된 AlGaN, 및 Mg 도프된 GaN와 같은 도전성이 낮은 반도체 물질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 발광소자(100)는 나노로드 구조를 취하면서 제2 전극층(134) 뿐만 아니라 제1 전극층인 오믹콘택층(114)을 구비할 수 있다. 이러한 오믹콘택층(114)은 발광 구조물(120)의 성장 전에 제공되므로, 발광 구조물(120)의 제1 면(120A), 즉 제1 도전형 반도체(122)에 매립된 형태를 가질 수 있다. 또한, 오믹콘택층(114)은 발광 구조물(120)의 제1 면(120A)의 제1 영역(A1)에 형성되며, 제2 영역(A2)은 반도체 발광소자(100)를 기판으로부터 분리할 때에 얻어지는 벽개면일 수 있다. 기판으로부터 분리시에 쪼개지는 결정면에 따라 다소 차이는 있으나, 제2 영역(A2)은 제1 영역(A1)보다 높게 돌출된 구조를 가질 수 있다. 또한, 제2 영역(A2)은 쉽게 쪼개질 수 있도록 제1 영역(A1)에 의해 둘러싸인 구조를 가질 수 있다.
본 실시예에 따른 반도체 발광소자는 다양하게 변경되어 구현될 수 있다. 도 4는 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도 4를 참조하면, 본 실시예에 따른 반도체 발광소자(100')는, 돌출된 구조(P')가 상이한 형상을 갖는 점과, 제1 전극층(110)이 복층 구조로 구성된 점을 제외하고 도 1 내지 도 3에 도시된 반도체 발광소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 발광소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 발광소자(100')는 상기 발광 구조물(120)의 제1 면(120A)에서 돌출된 구조(P')를 갖는다. 앞선 실시예와 유사하게, 상기 제1 전극층(110)이 배치된 제1 영역(A1)은 제2 영역(A2)보다 낮은 레벨을 갖는다.
도 4에 도시된 바와 같이, 돌출된 구조(P')는 앞선 실시예와 달리, 상기 제1 전극층(110)보다 적어도 부분적으로 낮게 형성될 수 있다. 돌출된 구조(P')는 제1 전극층(110)에 둘러싸인 부분에 스트레스를 집중시켜 발광 구조물(120)을 기판으로부터 분리하여 얻어지는 면이므로, 기존 크랙(예, 결정결함)의 존재 등에 의해 다양한 형태로 쪼개질 수 있다. 예를 들어, 본 실시예와 같이, 상기 제1 면(120A)의 제2 영역(A2)은 비스듬한 면을 가질 수 있다.
상기 제1 전극층(110)은 상기 발광 구조물(120)의 제1 면(120A)에서 제1 도전형 반도체(122)에 매립된 형태일 수 있다. 앞선 실시예와 달리, 본 실시예에 채용된 제1 전극층(110)은 복층 구조를 가질 수 있다. 상기 제1 도전형 반도체(122)에 접속된 오믹콘택층(114)과 상기 오믹콘택층(114) 상에 배치된 금속 질화물층(112)을 포함할 수 있다.
예를 들어, 오믹콘택층(114)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 오믹콘택층(114)은 W 또는 WSi를 포함할 수 있다.
예를 들어, 금속 질화물층(112)은 도전층으로서 TiN, TaN 또는 WN을 포함할 수 있다. 이러한 금속 질화물층(112)은 금속층(예, Ti, Ta, W)이 발광 구조물(120)의 성장과정에서 기판의 질소성분과 반응하여 형성된 층으로 이해할 수 있다(도 5b 참조). 일부 실시예에서, 금속 질화물층(112)은 선택적으로 제거되어 오믹콘택층(114)만 제1 전극층으로 잔류할 수도 있다(도 1 참조).
도 5a 내지 도 5i는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 5a를 참조하면, 질화물 단결정 기판(101) 상에 금속층(112')과 오믹콘택층(114)을 순차적으로 형성한다.
금속층(112')과 오믹콘택층(114)은 CVD(Chemical Vaper Deposition) 또는 스퍼터링(sputtering)를 이용하여 질화물 단결정 기판(101) 상에 증착될 수 있다.
질화물 단결정 기판(101)은 질소 성분을 함유한 성장기판으로 사용된다. 예를 들어, 질화물 단결정 기판은 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 단결정을 포함할 수 있다. 일부 실시에에서, 질화물 단결정 기판(101)은 GaN 기판일 수 있다.
금속층(112')은 발광구조물을 위한 단결정 성장 조건에서 질화물 단결정 기판(101)의 질소 성분과 반응하여 금속 질화물을 형성할 수 있는 금속을 포함할 수 있다. 예를 들어, 금속층(112')은 Ta, Ti 또는 W을 포함할 수 있다. 오믹콘택층(114)은 발광 구조물(120)의 제1 도전형 반도체(122)와 오믹콘택을 형성할 수 있는 전극물질을 포함할 수 있다. 예를 들어, 오믹콘택층(114)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 오믹콘택층(114)은 W 또는 WSi를 포함할 수 있다
도 5b를 참조하면, 금속층(112')과 오믹콘택층(114)을 원하는 패턴들(PA)을 갖도록 패터닝한다. 도 6는 도 5b에 도시된 패턴들(PA)의 배열을 나타내는 평면도이다
각 패턴(PA)은 일 영역을 둘러싸인 링형상을 가질 수 있다. 본 실시예에서, 각 패턴(PA)은 도 6에 도시된 바와 같이, 원형인 링형상을 가질 수 있다. 각 패턴(PA)은 나노로드 구조의 발광 구조물을 위한 제1 전극층의 영역을 정의할 수 있다. 예를 들어, 각 패턴(PA)은 도 2a에 도시된 최종 발광 구조물(120)의 제1 면(120)에서 제1 전극층이 형성될 제1 영역(A1)을 정의할 수 있다.
각 패턴(PA)에 의해 둘러싸인 영역은 나노로드를 위한 식각 공정(도 5e) 후에 발광 구조물을 위한 임시 지지 영역으로 사용되며, 발광 구조물을 기판으로부터 분리할 때(도 5i)에는 취성에 의해 쪼개지는 분리영역으로 사용될 수 있다. 따라서, 각 패턴(PA)은 반드시 완전히 둘러싸인 링 형상이 아니라, 나머지 다른 영역이 임시 지지영역 및 분리영역으로 활용될 수 있다면 일부만 둘러싸거나 일부 영역을 점유한 다른 형상(예, 반원형)의 패턴도 적절히 사용될 수 있다.
도 5c를 참조하면, 링형 패턴(PA)이 형성된 질화물 단결정 기판(101) 상에 제1 도전형 반도체(122), 활성층(125) 및 제2 도전형 반도체(127)를 순차적으로 형성한다.
상기 제1 도전형 반도체(122), 활성층(125) 및 제2 도전형 반도체(127)로 구성된 반도체 적층체(120")는 후속 공정에서 발광 구조물(120)로 제공될 수 있다. 상기 제1 도전형 반도체(122), 활성층(125) 및 제2 도전형 반도체(127)은 앞서 설명한 바와 같이 질화물 단결정으로 구성될 수 있다. 상기 반도체 적층체(120")는 예를 들어, MOCVD(metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다.
상기 반도체 적층체(120")는 측면 과성장(ELOG)을 이용하여 패턴(PA)을 덮도록 형성될 수 있다. 패턴(PA)의 폭 및/또는 위치를 적절히 선택하여 머징(merging)과정(예, 소요시간) 및 그로 인한 결함 위치 등을 적절히 설정할 수 있다.
본 성장공정은 고온(예, 800℃ 이상)에서 수행되므로, 그 과정에서 금속층(112')과 그 금속층(112')에 인접한 질화물 단결정 기판(101)의 영역의 질소가 금속층(112')으로 이미그레이션(immigration)되어 반응하여 금속 질화물층(112)을 형성할 수 있다. 예를 들어, 금속 질화물층(112)은 TiN, TaN 또는 WN을 포함할 수 있다.
이러한 반응 결과, 질화물 단결정 기판(101)의 상기 인접한 영역에는 질소 이미그레이션으로 인한 빈자리(vacancy)가 발생되고, 고온의 과정에서 잔류한 금속성분(예, 갈륨)이 용융되어 보이드(void) 영역(V0)를 형성하게 된다. 이러한 보이드 영역(V0)은 금속층(또는 금속 질화물층(112))과 접하는 패턴 영역에 따라 형성되며, 후속 공정(도 5i 참조)에서 발광 구조물(120)의 용이한 분리를 도모할 수 있다.
도 5d를 참조하면, 반도체 적층체(120") 상에 제2 전극층(134)을 형성하고, 제2 전극층(134) 상에 마스크 패턴(MP)을 형성한다.
상기 제2 전극층(134)은 상기 제2 도전형 반도체(127)에 접속되도록 상기 반도체 적층체(120") 상에 증착될 수 있다. 예를 들어, 상기 제2 전극층(134)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt 또는 Au을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 본 실시예에서, 상기 제2 전극층(134)은 투명 전도성 산화물 또는 투명 전도성 질화물과 같은 투명 전극층을 포함할 수도 있다. 예를 들어, 상기 제2 전극층(134)은, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 이어, 제2 전극층(134) 상에 발광 구조물을 형성하기 위한 마스크 패턴(MP)을 형성할 수 있다.
도 5e를 참조하면, 반도체 적층체(120")를 식각함으로써 나노로드 구조의 예비 발광 구조물(120')을 형성한다. 도 7은 도 5e에 도시된 공정 결과물(나노로드 에칭 후)을 나타내는 평면도이다.
마스크 패턴(MP)을 이용한 식각 공정을 이용하여 반도체 적층체(120")로부터 나노로드 구조의 예비 발광 구조물(120')을 형성할 수 있다. 예를 들어, 본 식각 공정으로는 ICE-RIE(Inductively Coupled Plasma-Reactive Ion Etching) 플라즈마 식각 공정과 같은 건식 식각 공정이 사용될 수 있다.
예를 들어, 앞선 공정에서 제공된 마스크 패턴(MP)은 원형인 패턴일 수 있다. 본 실시예와 같이, 후속 공정에서, 표면 손상 영역을 제거하기 위한 식각공정(도 5f 참조)을 수행하는 경우에 상기 마스크 패턴(MP)은 최종 발광 구조물(120)의 단면적(또는 패턴(PA)의 외곽 사이즈)보다 다소 큰 사이즈를 가질 수 있다. 본 공정 후에, 도 5e 및 도 7에 도시된 바와 같이, 마스크 패턴(MP)에 대응되는 예비 발광구조물(120')이 거의 원기둥 구조로 형성될 수 있다. 원기둥 구조의 예비 발광구조물(120')은 하부에 위치한 패턴(PA)의 외곽보다 일정한 갭(g)이 더 큰 면적을 가질 수 있다. 이러한 갭(g)은 표면 손상 영역을 제거하기 위한 후속 식각공정에서 제거될 부분을 고려하여 설정될 수 있다. 이에 한정되지는 않지만, 후속 식각 공정에서 추가 제거될 수 있으므로, 예비 발광구조물(120')은 패턴들(PA)에 둘러싸인 연결 부분(C1) 외에도 외주에 위치한 연결된 부분(C2)에 의해 질화물 단결정 기판(101)과 고정될 수 있다.
도 5f를 참조하면, 나노로드 구조의 예비 발광 구조물(120')의 손상된 표면을 제거하여 원하는 나노로드 구조의 발광 구조물(120)을 형성한다. 도 8은 도 5f에 도시된 공정 결과물(습식 식각 후)을 나타내는 평면도이다.
앞선 식각 과정에서 손상된 표면의 제거공정은 습식 식각에 의해 수행될 수 있다. 예를 들어, 습식 식각은 KOH 및/또는 인산을 이용한 습식 식각일 수 있다. 본 과정에서, 원기둥 구조인 예비 발광 구조물(120')의 측면은 습식 식각 과정에서 안정된 결정면(예, M면)을 취하므로, 육각기둥 구조인 발광 구조물(120)로 형성될 수 있다. 후속 식각 공정에서 발광 구조물(120')의 하단에 위치한 외주 연결 부분(C2)도 추가적으로 제거되므로, 발광 구조물(120)은 그 하단의 외주를 따라 보이드 영역(V0)이 확장되어 얻어진 분리영역(V1)이 형성될 수 있다. 본 식각 과정에서, 금속 질화물층(112)은 오믹콘택층(114)의 보호층으로 작용할 수 있다.
도 5g를 참조하면, 나노로드 구조의 발광 구조물(120)의 표면에 패시베이션층(145)을 형성할 수 있다.
발광 구조물(120)의 표면에는 패시베이션층(145)을 증착할 수 있다. 본 실시예와 같이, 발광 구조물(120)의 측면뿐만 아니라, 발광 구조물(120)의 상면과 발광 구조물(120) 사이의 질화물 단결정 기판(101) 상면에도 형성될 수 있으나, 발광 구조물(120)의 상면과, 발광 구조물(120) 사이의 질화물 단결정 기판(101) 상면에 위치한 패시베이션층(145) 부분은 후속 공정에서 제거될 수 있다. 예를 들어, 패시베이션층(145)은 SiO2, SiN, TiO2 및/또는 AlN과 같은 절연물질을 포함할 수 있다. 다른 예에서, 패시베이션층(145)은 도전성이 낮은 반도체 물질을 포함할 수 있다.
도 5h를 참조하면, 원하지 않는 영역에서 패시베이션층(145)을 선택적으로 제거하여 제2 전극층(134)을 노출시킬 수 있다.
본 공정을 통해서 마스크 패턴(MP)을 제거하여 제2 전극층(134)을 노출시키고, 패시베이션층(145)이 발광 구조물(120)의 측면에 잔류할 수 있다. 또한, 본 공정에서 금속 질화물층(112)을 제거하고, 오믹콘택층(114)을 노출시킬 수 있다. 본 공정에서 금속 질화물층(112)을 제거한 공정으로 예시되어 있으나, 금속 질화물층(112)은 TiN, TaN 및 WN과 같은 도전층이며, 제1 도전형 반도체(122)와 접하는 오믹콘택층(114)이 존재하므로 잔류하여 오믹콘택층(114)과 함께 제1 전극층(110)을 구성할 수도 있다.
도 5i를 참조하면, 나노로드 구조의 반도체 발광소자를 질화물 단결정 기판(101)으로부터 분리시킬 수 있다.
상기 발광 구조물(120)과 상기 질화물 단결정 기판(101)의 연결 부분(C1)에 응력을 집중시켜 쪼갬으로써 상기 발광 구조물(120)을 상기 질화물 단결정 기판(101)으로부터 분리시킬 수 있다. 이러한 응력은 비교적 가벼운 열적 또는 기계적 충격에 의해 제공될 수 있다. 본 실시예에 의해 연결 부분(C1)은 이미 분리된 패턴(PA)에 의해 둘러싸인 형태이므로 쉽게 분리될 수 있다. 앞서 설명한 바와 같이, 발광 구조물(120)의 분리된 면(도 1의 "A1"에 해당됨)은 벽개면이거나, 크랙이 발생되어 응력이 집중된 면일 수 있다. 발광 구조물(120)의 분리된 면(도 1의 "A1"에 해당됨)은 오믹콘택층(114)이 형성된 영역(도 1의 "A1"에 해당됨)보다 높은 레벨, 즉 돌출된 영역을 가질 수 있다. 오믹콘택층(114)은 제1 도전형 반도체(122)에 매립된 형태로도 이해될 수 있다.
앞선 실시예들은 발광 구조물이 제1 도전형 반도체층, 활성층 제2 도전형 반도체층이 순차적으로 적층된 나노로드 구조로 예시되어 있으나, 제1 도전형 반도체를 주된 나노로드로 제공하고, 제1 도전형 반도체인 나노로드의 측면에 활성층 및 제2 도전형 반도체층을 순차적으로 형성한 구조로 발광 구조물을 제조할 수도 있다(도 9 내지 도 12 참조).
도 9는 본 개시의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이며, 도 10a는 도 9에 도시된 반도체 발광소자의 평면(제1 면)도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 발광소자(200)는 서로 반대에 위치한 제1 면(222A) 및 제2 면(222B)과 상기 제1 면(222A) 및 상기 제2 면(222B) 사이에 연결된 측면(222C)을 갖는 제1 도전형 반도체 로드(222) 및 상기 제1 도전형 반도체 로드(222)의 일부 측면(222C)에 순차적으로 활성층(225) 및 제2 도전형 반도체층(227)을 갖는 발광 구조물(220)을 포함한다. 상기 제1 도전형 반도체 로드(222)는 상기 제1 면(222A)에 인접한 제1 부분(222_1)과 상기 제2 면(222A)에 인접한 제2 부분(222_2)을 포함하며, 상기 활성층(225) 및 제2 도전형 반도체층(227)은 상기 제2 면(222B)에 인접한 제2 부분(222_2)의 측면에 배치될 수 있다.
상기 반도체 발광소자(200)는 상기 제1 도전형 반도체 로드(222)의 제1 면(222A) 중 제1 영역(A1)에 배치된 제1 전극층인 오믹콘택층(214)과, 상기 제2 도전형 반도체층(227)에 접속된 제2 전극층(234)을 더 포함한다.
상기 제1 도전형 반도체 로드(222)의 제1 면(222A)에서, 상기 오믹콘택층(214)이 배치된 제1 영역(A1)은 제2 영역(A2)보다 낮은 레벨을 갖는다. 상기 제1 도전형 반도체 로드(222)의 제1 면(222A)은 전체적으로는 상기 제2 영역(A2)이 돌출된 구조(P)를 갖는 비평탄한 면이지만, 상기 제1 면(222A)의 제1 영역(A1)은 평탄한 면을 가질 수 있다. 상기 제1 도전형 반도체 로드(222)의 제2 면(222B)은 제1 면(A1)과 달리 평탄한 면일 수 있다.
이와 같이, 본 실시예에 채용된 오믹콘택층(214)은 상기 제1 면(222A)에서 제1 도전형 반도체(222)에 매립된 형태일 수 있다.
도 9에 도시된 바와 같이, 제1 면(222A)의 제2 영역(A2)에 위치한 돌출된 구조(P)는 상기 제1 전극층인 오믹콘택층(214)보다 높게 돌출될 수 있다. 상기 제1 영역(A1)은 나노로드형 발광 구조물(220)을 기판으로부터 분리할 때에 얻어지는 결정면일 수 있다(도 14f 참조). 예를 들어, 상기 제1 면(222A)의 제2 영역(A2)은 상기 제1 도전형 반도체 로드(222)의 벽개면일 수 있다.
도 10a에 도시된 바와 같이, 상기 제1 도전형 반도체 로드(222)의 제1 면(222A)에서, 상기 제1 영역(A1)은 상기 제2 영역(A2)을 둘러싸도록 배치될 수 있다. 이와 같이, 제2 영역(A2)은 이미 분리된 제1 영역(A1)에 의해 둘러싸이므로 열적 또는 기계적 충격으로도 쉽게 분리될 수 있다.
본 실시예에 채용된 발광 구조물(220), 즉 상기 제1 및 제2 도전형 반도체(222,227) 및 상기 활성층(225)은 앞선 실시예에서 설명된 질화물 반도체일 수 있다.
도 10a에 도시된 바와 같이, 상기 제1 도전형 반도체 로드(222)는 제1 면(222A)이 거의 원형인 원기둥 구조일 수 있다. 상기 제1 전극층인 오믹콘택층(214)은 상기 제1 면(222A)의 외주를 따라 형성된 링 형상을 가질 수 있다. 이에 한정되지는 않으며, 상기 제1 도전형 반도체 로드(222)는 그 제1 면(222A)이 사각형상과 같은 다른 다각형상인 기둥구조일 수 있으며, 도 13c 및 도 15의 나노홀(H)의 형상에 따라 결정될 수 있다.
이와 유사하게, 상기 오믹콘택층(214)의 링형상은 다른 다각형을 가질 수 있다. 본 실시예에서, 제1 도전형 반도체 로드(222)의 제1 면(222A)의 크기는 오믹콘택층(214)의 외곽 면적과 동일하거나 다소 작을 수 있다.
상기 제1 도전형 반도체 로드(222)의 제2 부분(222_1)은 재성장층(222R)을 추가로 포함하여 상기 제1 부분(222_1)과 다른 폭과 다른 형상의 구조를 가질 수 있다.
도 10b 및 도 10c는 각각 도 1에 도시된 반도체 발광소자의 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도이다.
도 10b를 참조하면, 상기 제1 도전형 반도체 로드(222)의 제1 부분(222_1)은 제1 폭(W1)을 갖는 원기둥 구조로서, 원형인 단면을 가질 수 있다. 반면에, 도 10c를 참조하면, 상기 제1 도전형 반도체 로드(222)의 제2 부분(222_2)은 그 측면(222C2)에 형성된 재성장층(222R)을 더 포함하고, 그 단면이 육각형상인 육각기둥 구조를 가질 수 있다. 재성장층(222R)에 의해 상기 제1 도전형 반도체 로드(222)의 제2 부분(222_2)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
재성장층(222R)은 제1 도전형 반도체 로드(222)의 제2 부분(222_2) 측면(222C2)에 제1 도전형 반도체를 MOCVD 공정으로 재성장하여 얻어질 수 있다. 재성층(222R)에 의해 제1 도전형 반도체 로드(222)의 제2 부분(222_2) 측면(222C2)의 표면 손상을 제거하고, 양질의 활성층(225)을 증착할 수 있다.
또한, 상기 제1 도전형 반도체 로드(222)의 제2 면(222B)에는 전류 차단층(223)이 형성될 수 있다. 본 실시예에 채용된 전류 차단층(223)은 제1 도전형 반도체 로드(222)의 제2 면(222B) 상에 순차적으로 형성된 제2 도전형 반도체막(223a)과 제1 도전형 반도체막(223b)을 포함할 수 있다. 예를 들어, 제2 도전형 반도체막(223a)과 제1 도전형 반도체막(223b)은 각각 p형 GaN 막 및 n형 GaN 막일 수 있다. 디스플레이 장치와 같은 외부 장치에 탑재될 때에 제2 전극층과 본딩하기 위한 연결 금속이 전류 차단층(223)에 형성되어도 전류 차단층(223)에 의해 역바이어스가 인가되므로 제1 도전형 반도체 로드(222)의 제2 면(222B)을 통한 원하지 않는 전류 흐름을 차단할 수 있다. 한편, 본 실시예에서, 전류 차단층(223)은 활성층(225) 형성 전에 제1 도전형 반도체 로드(222)의 제2 면(222B)에 형성되므로, 활성층(225)은 전류 차단층(223)의 측면에도 연장될 수 있다. 전류 차단층(223)은 다양하게 변경되어 구현될 수 있다. 예를 들어, 전류 차단층(223)은 절연체로 구성될 수도 있다(도 12 참조).
본 실시예에 채용된 제1 전극층은 상기 제1 도전형 반도체(222)의 제1 면(222A)에 접속된 오믹콘택층(214)을 포함할 수 있다. 예를 들어, 오믹콘택층(214)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 오믹콘택층(214)은 W 또는 WSi를 포함할 수 있다.
상기 제2 전극층(234)은 상기 제2 도전형 반도체(227) 상에 배치될 수 있다. 본 실시예에서, 상기 제2 전극층(234)은 상기 제1 도전형 반도체 로드(222)의 제2 측면(222B)에 대응하는 영역에만 위치할 수 있다. 상기 제2 전극층(234)은 예를 들어,Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt 또는 Au을 포함할 수 있다. 일부 실시예에서, 상기 제2 전극층(234)은 투명 전도성 산화물 또는 투명 전도성 질화물과 같은 투명 전극이거나, 그래핀을 포함할 수도 있다. 예를 들어, 상기 제2 전극층(234)은, ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO(0≤x≤1)로부터 선택된 적어도 하나일 수 있다.
이와 같이, 본 실시예에 따른 반도체 발광소자(200)는 나노로드 구조를 취하면서 제2 전극층(234) 뿐만 아니라 제1 전극층인 오믹콘택층(214)을 구비할 수 있다. 이러한 오믹콘택층(214)은 앞선 실시예들과 유사하게, 발광 구조물(220)의 성장 전에 제공되므로, 제1 도전형 반도체 로드(222)의 제1 면(222A)에 매립된 형태를 가질 수 있다. 또한, 오믹콘택층(214)은 제1 면(222A)의 제1 영역(A1)에 형성되며, 제2 영역(A2)은 반도체 발광소자(200)를 기판으로부터 분리할 때에 얻어지는 벽개면과 같은 절단면일 수 있다. 기판으로부터 분리시에 쪼개지는 결정면에 따라 다소 차이는 있으나, 제2 영역(A2)은 제1 영역(A1)보다 높게 돌출된 구조를 가질 수 있다. 또한, 제2 영역(A2)은 쉽게 쪼개질 수 있도록 제1 영역(A1)에 의해 둘러싸인 구조를 가질 수 있다.
본 실시예에 따른 반도체 발광소자는 다양하게 변경되어 구현될 수 있다. 도 11 및 도 12는 본 개시의 다양한 실시예들에 따른 반도체 발광소자를 나타내는 측단면도들이다.
도 11을 참조하면, 본 실시예에 따른 반도체 발광소자(200')는, 제1 도전형 반도체 로드(222)의 제2 면(222B)에 전류차단구조를 도입하지 않은 점과, 제1 전극층(210)이 복층 구조로 구성된 점을 제외하고 도 9 내지 도 10c에 도시된 반도체 발광소자(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 9 내지 도 10c에 도시된 반도체 발광소자(200)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
제1 도전형 반도체 로드의 제2 면에는 활성층은 물론 제2 전극층이 배치되지 않는다. 따라서, 제1 도전형 반도체 로드의 제2 면에 별도의 전류차단구조를 구비하지 않을 수 있다. 본 실시예에 따른 반도체 발광소자는 앞선 실시예와 유사하게 제1 도전형 반도체 로드의 제2 부분의 측면만을 활용하여 발광하는 구조를 갖는다.
상기 제1 전극층(210)은 상기 제1 도전형 반도체 로드(222)의 제1 면(222A)에에 매립된 형태일 수 있다. 앞선 실시예와 달리, 본 실시예에 채용된 제1 전극층(210)은 복층 구조를 가질 수 있다. 상기 제1 도전형 반도체 로드(222)에 접속된 오믹콘택층(214)과 상기 오믹콘택층(214) 상에 배치된 금속 질화물층(212)을 포함할 수 있다.
예를 들어, 오믹콘택층(214)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 오믹콘택층(214)은 W 또는 WSi를 포함할 수 있다. 예를 들어, 금속 질화물층(212)은 도전층으로서 TiN, TaN 또는 WN을 포함할 수 있다.
도 12를 참조하면, 본 실시예에 따른 반도체 발광소자(200")는, 돌출된 구조(P')가 상이한 형상을 갖는 점과, 전류차단층(223')이 절연체로 구성되고 제2 전극층(234)은 제1 도전형 반도체 로드(222)의 상면에 연장되는 점을 제외하고 도 9 내지 도 10c에 도시된 반도체 발광소자(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 9 내지 도 10c에 도시된 반도체 발광소자(200)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 발광소자(200")는 상기 제1 도전형 반도체 로드(222)의 제1 면(222A)에서 돌출된 구조(P')를 갖는다. 앞선 실시예와 유사하게, 상기 제1 전극층인 오믹콘택층(214)이 배치된 제1 영역(A1)은 제2 영역(A2)보다 낮은 레벨을 갖는다.
도 12에 도시된 바와 같이, 돌출된 구조(P')는 앞선 실시예와 달리, 상기 오믹콘택층(214)보다 적어도 부분적으로 낮게 형성될 수 있다. 돌출된 구조(P')는 오믹콘택층(214)에 둘러싸인 부분에 스트레스를 집중시켜 발광 구조물(220)을 기판으로부터 분리하여 얻어지는 면이므로, 기존 크랙(예, 결정결함)의 존재 등에 의해 다양한 형태로 쪼개질 수 있다. 예를 들어, 본 실시예와 같이, 상기 제1 면(222A)의 제2 영역(A2)은 비스듬한 면을 가질 수 있다.
본 실시예에 채용된 전류 차단층(223')이 절연체로 구성될 수 있다. 도 9에 도시된 반도체 발광소자(200)는 역바이어스를 이용한 PN 접합 구조로 구현하였으나, 본 실시예와 같이, 전기적 절연물질을 형성함으로써 동일한 전류 차단 효과를 기대할 수 있다. 이에 한정되지는 않으나, SiN과 같은 성장 억제층(도 13e의 257)을 제거하지 않고 잔류시킴으로써 절연체로 이루어진 전류 차단층을 제공할 수도 있다. 본 실시예에 채용된 제2 전극층(234)은 제1 도전형 반도체 로드(222)의 상면에 연장될 수 있다. 제2 전극층(234)이 제1 도전형 반도체 로드(222)의 상면에 위치하더라도 전류 차단층(223')에 의해 제1 도전형 반도체 로드(222)의 상면으로는 전류가 도통되지 않을 수 있다.
도 13a 내지 도 13e는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법(특히, 제1 도전형 반도체 나노로드 형성)을 설명하기 위한 주요 공정별 단면도들이며, 도 14a 내지 도 14f는 본 개시의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
우선, 도 13a를 참조하면, 질화물 단결정 기판(201) 상에 금속층(212')과 오믹콘택층(214)을 갖는 패턴들(PA)을 형성한다.
본 결과물은 도 5a 및 도 5b의 공정과 유사한 공정들을 통해서 얻어질 수 있다. 구체적으로, CVD 또는 스퍼터링를 이용하여 질화물 단결정 기판(101) 상에 금속층(212')과 오믹콘택층(214)을 순차적으로 증착하고, 제1 전극층을 위한 패턴들을 형성할 수 있다. 각 패턴(PA)은 일 영역을 둘러싸인 링형상을 가질 수 있다.
본 공정에서 채용되는 금속층(212')은 발광구조물을 위한 단결정 성장 조건에서 질화물 단결정 기판(201)의 질소 성분과 반응하여 금속 질화물을 형성할 수 있는 금속을 포함할 수 있다. 예를 들어, 금속층(212')은 Ta, Ti 또는 W을 포함할 수 있다.
도 13b를 참조하면, 상기 패턴들(PA)을 덮도록 상기 질화물 단결정 기판(201) 상에 비결정 절연층(ML1)을 형성한다.
비결정 절연층(ML1)은 제1 도전형 반도체 로드를 형성하기 위한 몰드 구조로 사용될 수 있다. 비결정 절연층(ML1)은 서로 다른 식각비를 갖는 제1 절연막(251), 제2 절연막(252) 및 제3 절연막(253)을 포함할 수 있다. 일부 실시예에서, 제1 및 제3 절연막(251,253)은 동일한 물질로 구성될 수 있다. 예를 들어, 제1 및 제3 절연막(251,253)은 SiO2를 포함하며, 제2 절연막은 SiN을 포함할 수 있다.
도 13c를 참조하면, 상기 비결정 절연층(ML1)에 나노홀(H)을 형성할 수 있다. 도 15는 도 13c에 도시된 공정 결과물(나노홀 형성 후)을 나타내는 평면도이다.
본 공정에서, 제1 내지 제3 절연막(251,252,253)을 모두 에칭하여 제1 도전형 반도체 로드에 대응되는 나노 홀(H)을 형성한다. 이러한 에칭은 플라즈마를 이용한 건식 식각에 의해 구현될 수 있다. 나노 홀(H)의 배열은 도 15에 도시된 바와 같이 원형상을 가질 수 있다. 또한, 나노 홀(H)에 의해 미리 형성된 금속층(212') 및 오믹콘택층(214)의 링형상인 패턴들(PA)도 각각 노출되도록 형성될 수 있다. 본 실시예에서, 나노 홀(H)은 그 바닥이 링형상인 패턴들(PA)의 외곽에 대응되거나 패턴들(PA)의 외곽 라인보다 다소 작게 형성될 수 있다.
도 13d를 참조하면, 상기 나노홀(H)에 상기 제1 도전형 반도체 로드(222)를 형성한다.
상기 나노 홀(H) 내에 제1 도전형 반도체 로드(222)를 MOCVD 공정을 이용하여 형성할 수 있다. 제1 도전형 반도체 로드(222)는 n형 GaN일 수 있다. 본 성장 공정은 고온에서 수행되므로, 그 과정에서 금속층(212')과 그 금속층(212')에 인접한 질화물 단결정 기판(201)의 영역의 질소가 금속층(212')으로 이미그레이션되어 반응하여 금속 질화물층(212)을 형성할 수 있다. 예를 들어, 금속 질화물층(212)은 TiN, TaN 또는 WN을 포함할 수 있다.
이러한 반응 결과, 질화물 단결정 기판(201)의 상기 인접한 영역에는 질소 이미그레이션으로 인한 빈자리가 발생되고, 고온의 과정에서 잔류한 금속성분(예, 갈륨(MG))이 용융되어 보이드 영역(V0)를 형성하게 된다. 이러한 보이드 영역(V0)은 금속층(또는 금속 질화물층(212))과 접하는 패턴 영역에 따라 형성되며, 후속 공정(도 14f 참조)에서 발광 구조물(220)의 용이한 분리를 도모할 수 있다.
또한, 본 실시예에서는, 상기 제1 도전형 반도체 로드(222) 상에 전류 차단층(223)으로서 제2 도전형 반도체막(223a)과 제1 도전형 반도체막(223b)을 순차적으로 형성할 수 있다. 예를 들어, 제2 도전형 반도체막(223a)과 제1 도전형 반도체막(223b)은 각각 p형 GaN 막 및 n형 GaN 막일 수 있다. p형 GaN 막은 p형 불순물이 1×1017/㎤ ∼ 1×1018/㎤ 농도로 도프될 수 있다.
도 13e를 참조하면, 상기 비정질 절연층(ML1)을 부분적으로 제거하여 상기 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C2)을 노출시킬 수 있다.
본 공정에 의해 제3 절연막(253)이 제거되어 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C2)은 노출되지만, 부분적으로 제거된 비정질 절연층(ML2)에 의해 제1 도전형 반도체 로드(222)의 제1 부분 측면(222C1)은 여전히 덮여 있을 수 있다.
상기 비정질 절연층(ML1)을 부분적으로 제거하기 전에, 성장 억제층(257)을 상기 제1 도전형 반도체 로드(222)의 상면에 각각 형성할 수 있다. 상기 성장 억제층(257)은 후속 반도체 성장공정에서 제1 도전형 반도체 로드(222)의 상면에서 추가적인 성장이 억제하기 위한 요소로 채용될 수 있다. 성장 억제층(257)은 비정질 절연물질로서 제2 절연막(252)과 동일하거나 유사한 물질로 형성될 수 있다. 예를 들어, 성장 억제층(257)은 SiN을 포함할 수 있다. 따라서, 비정질 절연층(ML1)을 부분적으로 제거하는 공정에서 제3 절연막(253)의 식각 조건으로 수행되더라도, 식각정지층으로 사용되는 제2 절연막(252)과 함께 성장 억제층(257)은 잔류할 수 있다.
다음으로, 도 14a를 참조하면, 상기 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C2)에 재성장층(222R)을 형성할 수 있다. 여기서, 도 16은 도 14a에 도시된 공정 결과물(재성장 후)을 나타내는 평면도이다.
재성장층(222R)은 제1 도전형 반도체 로드(222)를 위한 MOCVD 공정과 유사한 조건에서 형성될 수 있다. 재성층(222R)에 의해 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C2)의 표면 손상은 제거될 수 있다. 따라서, 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C2)에 형성될 활성층(225) 및 제2 도전형 반도체층(227)은 보다 고품질의 단결정으로 성장될 수 있다.
재성장층(222R)은 안정된 결정면을 취하므로, 재성장층(222R)이 형성되는 제1 도전형 반도체 로드(222)의 상부 영역은 도 16에 도시된 바와 같이, 육각 기둥 구조를 가질 수 있다. 또한, 상기 제1 도전형 반도체 로드(222)의 상부 영역은 추가적인 재성장층(222R)에 의해 하부 영역의 폭보다 큰 폭을 갖게 된다. 앞서 설명한 바와 같이, 본 공정에 의해, 상기 제1 도전형 반도체 로드(222)의 하부 영역은 원기둥 구조를 가지며, 상기 1 도전형 반도체 로드(222)의 상부 영역은 육각기둥 구조를 가질 수 있다.
이어 도 14b에 도시된 바와 같이, 상기 제1 도전형 반도체 로드(222)의 제2 부분 측면(222C)에 활성층(225) 및 제2 도전형 반도체층(227)을 순차적으로 형성한다. 이어, 도 14c에 도시된 바와 같이, 상기 제1 도전형 반도체 로드(222)의 노출된 부분에 제2 전극층(234')을 형성할 수 있다.
본 실시예에서는, 도 14d에 도시된 바와 같이, 제2 전극층(234)을 제2 도전형 반도체층(227) 상에만 잔류시키도록 에치백 또는 이방성 식각 공정을 이용하여 제1 도전형 반도체 로드(222)의 상면에 위치한 제2 전극층(234') 부분을 제거할 수 있다. 추가적으로, 본 식각 공정에서 제1 도전형 반도체 로드(222) 사이에 위치한 제2 전극층(234') 부분도 함께 제거되어 비정질 절연층(ML2)의 제2 절연막(252)이 노출되므로, 제2 절연막(252)과 함께 상기 제1 도전형 반도체 로드(222)의 상면으로부터 성장 억제층(257)을 제거할 수 있다.
이어, 도 14e에 도시된 바와 같이, 제1 절연막(251)을 제거하여 상기 제1 도전형 반도체 로드(222)의 제1 부분 측면(222C1)을 노출시킬 수 있다. 또한, 본 공정에서 금속 질화물층(212)을 제거하고, 오믹콘택층(214)을 노출시킬 수 있다. 본 공정에서 금속 질화물층(212)을 제거한 공정으로 예시되어 있으나, 금속 질화물층(212)은 TiN, TaN 및 WN과 같은 도전층이므로, 오믹콘택층(214)과 함께 제1 전극층(210)으로 제공될 수도 있다.
도 14f를 참조하면, 나노로드 구조의 반도체 발광소자(200)를 질화물 단결정 기판(201)으로부터 분리시킬 수 있다.
상기 발광 구조물(220)과 상기 질화물 단결정 기판(201)의 연결 부분에 응력을 집중시켜 쪼갬으로써 상기 발광 구조물(220)을 상기 질화물 단결정 기판(201)으로부터 분리시킬 수 있다. 이러한 응력은 비교적 가벼운 열적 또는 기계적 충격에 의해 제공될 수 있다. 앞서 설명한 바와 같이, 연결 부분은 이미 분리된 패턴들(PA)에 의해 둘러싸인 형태이므로 쉽게 분리될 수 있다.
상술된 나노로드 구조의 반도체 발광소자(100,100',200,200',200")는 디스플레이 장치의 각 픽셀을 구성하는 광원으로 유익하게 활용될 수 있다. 도 17은 본 개시의 일 실시예에 따른 반도체 발광소자를 채용한 디스플레이 장치를 나타내는 측단면도이다.
도 17을 참조하면, 본 실시예에 따른 디스플레이 장치(500)는 각 픽셀 영역에 배치된 나노로드 구조의 반도체 발광소자들(100R,100G,100B)을 포함할 수 있다. 나노로드 구조의 반도체 발광소자들(100R,100G,100B)은 각각 적색, 녹색 및 청색의 광을 방출하도록 구성될 수 있다. 각 픽셀은 픽셀 정의막(350)에 의해 정의될 수 있다.
나노로드 구조의 반도체 발광소자들(100R,100G,100B)는 각각 제1 및 제2 전극부(310,320) 사이에 배치될 수 있는 길이를 가질 수 있다. 나노로드 구조의 반도체 발광소자들(100R,100G,100B)은 전기 바이어스를 이용하여 제1 및 제2 전극부(310,320) 사이에 자가 정렬되고, 절연성 지지체(330)에 의해 고정될 수 있다.
기판(410)과 반도체 발광소자들(100R,100G,100B) 사이에 트랜지스터들(Tr) 및 커패시터들(C)과 같은 구동회로 소자들(380)과 이를 덮는 절연막(360)이 더 형성될 수 있다. 기판(410) 상에는 버퍼층(420)이 형성될 수 있다.
일부 실시예에서, 반도체 발광소자들(100R,100G,100B) 각각의 하부에는 반사막(370)이 더 배치할 수도 있다. 반사막(370)은 회로소자들(380)과 별도로 형성되거나, 혹은 적어도 하나의 회로소자(380)와 일체로 형성될 수 있다. 예를 들어, 하나 이상의 트랜지스터(Tr) 및/또는 커패시터(C)를 구성하는 전극들 중 적어도 하나의 전극의 면적을 확장하여 반사막(370)을 구성할 수도 있다.
도 18은 도 17에 도시된 디스플레이 장치의 일 픽셀(500u)을 예시하는 사시도이다. 설명의 편의상, 기판(410)과 반도체 발광소자들(100R,100G,100B) 사이에 배치된 구동회로 소자들(380)과 절연막(360)은 생략하여 도시하였다.
도 18을 참조하면, 제1 전극부(310) 및 제2 전극부(320) 사이에 나노로드 구조의 반도체 발광소자(100)가 그 길이 방향에 따라 배치될 수 있다. 나노로드 구조의 반도체 발광소자(100)의 제1 전극층(114) 및 제2 전극층(134)은 각각 제1 및 제2 연결 전극(315,325)에 의해 제1 및 제2 전극부에 각각 연결될 수 있다. 제1 및 제2 연결 전극(315,325)은, 이에 한정되지는 않으나, ITO, IZO, ITZO 등과 같은 투명 도전성 물질로 구성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 갖는 로드 형상을 가지며, 상기 제1 면을 제공하는 제1 도전형 반도체, 활성층 및 제2 도전형 반도체를 포함하는 발광 구조물 - 상기 발광 구조물의 제1 면은 제1 영역과 상기 제1 영역보다 높은 레벨을 갖는 제2 영역으로 구분됨 - ;
    상기 발광 구조물의 제1 면 중 상기 제1 영역에 배치되며, 상기 제1 도전형 반도체에 접속된 제1 전극층; 및
    상기 제2 도전형 반도체에 접속된 제2 전극층;을 포함하고,
    상기 제1 영역은 상기 제2 영역을 둘러싸는 링 형상을 가지며,
    상기 제2 영역은 상기 제1 전극층에 의해 덮여지지 않고, 상기 제1 전극층보다 높게 돌출된 부분을 갖는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 발광 구조물의 제1 면은 상기 제2 영역이 돌출된 비평탄한 면이며, 상기 발광 구조물의 제2 면은 평탄한 면인 반도체 발광소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 면의 제2 영역은 상기 제1 도전형 반도체의 벽개면(cleavage plane)인 반도체 발광소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 전극층은 상기 제1 도전형 반도체에 접속된 오믹콘택층을 포함하는 반도체 발광소자.
  7. 제6항에 있어서,
    상기 제1 전극층은 상기 오믹콘택층 상에 배치된 금속 질화물층을 더 포함하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 도전형 반도체 및 상기 활성층은 질화물 반도체인 반도체 발광소자.
  9. 제1항에 있어서,
    상기 제1 도전형 반도체 및 상기 제2 도전형 반도체는 각각 상기 제1 및 제2 면을 제공하며, 상기 활성층은 상기 제1 및 제2 도전형 반도체 사이에 배치되는 반도체 발광소자.
  10. 제1항에 있어서,
    상기 제1 도전형 반도체는 상기 로드 형상을 가지며,
    상기 활성층 및 상기 제2 도전형 반도체는 상기 제1 도전형 반도체의 측면 중 상기 제2 면에 인접한 일부 영역에 순차적으로 적층되는 반도체 발광소자.
  11. 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 갖는 로드 형상을 가지며, 상기 제1 및 제2 면을 각각 제공하는 제1 및 제2 도전형 반도체층들과 상기 제1 및 제2 도전형 반도체층들 사이에 배치된 활성층을 포함하는 발광 구조물- 상기 발광 구조물의 제1 면은 제1 영역과 상기 제1 영역보다 높은 레벨을 갖는 제2 영역으로 구분됨 -;
    상기 제1 도전형 반도체층에 접속되며, 상기 발광 구조물의 제1 면 중 제1 영역에 배치된 제1 전극층; 및
    상기 발광 구조물의 제2 면에 배치되며, 상기 제2 도전형 반도체층에 접속된 제2 전극층;을 포함하고,
    상기 제1 영역은 상기 제2 영역을 둘러싸는 링 형상을 가지며,
    상기 제2 영역은 상기 제1 전극층에 의해 덮여지지 않고, 상기 제1 전극층보다 높게 돌출된 부분을 갖는 반도체 발광소자.
  12. 제11항에 있어서,
    상기 제1 전극층은 링 형상을 가지며, 상기 제2 전극층은 상기 발광 구조물의 제2 면 전체에 배치되는 반도체 발광소자.
  13. 제11항에 있어서,
    상기 발광 구조물은 육각기둥 구조를 갖는 반도체 발광소자.
  14. 제11항에 있어서,
    상기 발광 구조물의 측면을 둘러싸는 패시베이션층을 더 포함하는 반도체 발광소자.
  15. 서로 반대에 위치한 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에 연결된 측면을 가지며, 상기 제1 면에 인접한 제1 부분과 상기 제2 면에 인접한 제2 부분을 포함하는 제1 도전형 반도체 로드- 상기 제1 도전형 반도체 로드의 제1 면은 제1 영역과 상기 제1 영역보다 높은 레벨을 갖는 제2 영역으로 구분됨 -;
    상기 제1 도전형 반도체 로드의 제2 부분의 측면에 순차적으로 활성층 및 제2 도전형 반도체층;
    상기 제1 도전형 반도체 로드에 접속되며, 상기 제1 도전형 반도체 로드의 제1 면 중 제1 영역에 배치된 제1 전극층; 및
    상기 제2 도전형 반도체층 상에 배치된 제2 전극층;을 포함하고,
    상기 제1 영역은 상기 제2 영역을 둘러싸는 링 형상을 가지며,
    상기 제2 영역은 상기 제1 전극층에 의해 덮여지지 않고, 상기 제1 전극층보다 높게 돌출된 부분을 갖는 반도체 발광소자.
  16. 제15항에 있어서,
    상기 제1 도전형 반도체 로드의 제2 면에 순차적으로 배치된 제2 도전형 반도체막과 제1 도전형 반도체막을 더 포함하는 반도체 발광소자.
  17. 제15항에 있어서,
    상기 제2 전극층은 상기 제1 도전형 반도체 로드의 제2 면에 연장되는 반도체 발광소자.
  18. 제15항에 있어서,
    상기 제1 도전형 반도체 로드의 제1 부분은 상기 제2 부분의 폭보다 큰 폭을 갖는 반도체 발광소자.
  19. 제18항에 있어서,
    상기 제1 도전형 반도체 로드의 제1 부분은 원기둥 구조를 가지며, 상기 제1 도전형 반도체 로드의 제2 부분은 육각기둥 구조를 갖는 반도체 발광소자.
  20. 복수의 픽셀들을 포함하며, 상기 복수의 픽셀들 각각에 배치되며 서로 이격된 제1 전극부와 제2 전극부와, 상기 제1 전극부 및 상기 제2 전극부에 상기 제1 전극층 및 제2 전극층이 각각 접속되도록 상기 제1 전극부 및 상기 제2 전극부의 사이에서 길이방향으로 배치된 제1항, 제2항, 제4항, 제6항 내지 제19항 중 어느 한 항에 기재된 반도체 발광소자를 포함하는 디스플레이 장치.
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