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KR102666075B1 - 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법 - Google Patents

메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법 Download PDF

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KR102666075B1
KR102666075B1 KR1020160172242A KR20160172242A KR102666075B1 KR 102666075 B1 KR102666075 B1 KR 102666075B1 KR 1020160172242 A KR1020160172242 A KR 1020160172242A KR 20160172242 A KR20160172242 A KR 20160172242A KR 102666075 B1 KR102666075 B1 KR 102666075B1
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원복연
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김영호
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윤현철
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한상근
강웅대
권혁준
이범재
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Abstract

메모리 장치는 메모리 셀 어레이 영역의 제1 컬럼 도전층에 열 방향으로 길게 신장되도록 형성된 컬럼 선택 신호 라인들, 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 다른 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 형성된 글로벌 입출력 데이터 라인들 및 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 상기 제2 컬럼 도전층 사이의 쉴드 도전층에 형성된 파워 라인들을 포함한다. 컬럼 선택 신호 라인들과 글로벌 입출력 데이터 라인들을 서로 다른 제1 및 제2 컬럼 도전층들에 각각 형성하고, 상기 제1 및 제2 컬럼 도전층들 사이의 쉴드 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.

Description

메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법{Memory device and method of disposing conduction lines of the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀 어레이 영역과 주변 회로 영역으로 분리되며, 메모리 셀 어레이 영역과 주변 회로 영역을 서로 다른 전원 전압을 사용하도록 설계된다. 한편 메모리 셀 어레이 영역의 상부에는 행 방향 및 열 방향으로 많은 수의 신호 라인들이 규칙적으로 배열된다. 파워 라인들은 메쉬(mesh) 형태로 배치되고 메쉬 형태가 촘촘할수록 안정적인 파워를 공급할 수 있다. 메모리 장치의 집적도가 증가할수록 신호 라인들과 파워 라인들을 배치하는 것이 용이하지 않다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 신호 라인들과 파워 라인들을 효율적으로 배치한 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치로서, 제1 컬럼 도전층, 제2 컬럼 도전층 및 쉴드 도전층에 형성되는 도전 라인들, 즉 신호 라인들 및 파워 라인들을 포함한다.
상기 메모리 장치는 상기 메모리 셀 어레이 영역의 제1 컬럼 도전층에 열 방향으로 길게 신장되도록 형성된 컬럼 선택 신호 라인들, 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 다른 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 형성된 글로벌 입출력 데이터 라인들 및 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 상기 제2 컬럼 도전층 사이의 쉴드 도전층에 형성된 파워 라인들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치로서, 메모리 셀 어레이 영역의 제1 도전층에 행 방향으로 길게 신장되도록 형성되는 로컬 입출력 데이터 라인들, 상기 메모리 셀 어레이 영역의 상기 제1 도전층 위에 위치하는 제2 도전층에 상기 행 방향과 수직한 열 방향으로 길게 신장되도록 형성되는 컬럼 선택 신호 라인들, 상기 메모리 셀 어레이 영역의 상기 제2 도전층 위에 위치하는 제3 도전층에 형성되는 파워 라인들 및 상기 메모리 셀 어레이 영역의 상기 제3 도전층 위에 위치하는 제4 도전층에 상기 열 방향으로 길게 신장되도록 형성되는 글로벌 입출력 데이터 라인들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 도전 라인들의 배치 방법은, 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치의 도전 라인들의 배치 방법으로서, 상기 메모리 셀 어레이 영역의 제1 컬럼 도전층에 열 방향으로 길게 신장되도록 컬럼 선택 신호 라인들을 형성하는 단계, 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 다른 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 글로벌 입출력 데이터 라인들을 형성하는 단계, 및 상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 상기 제2 컬럼 도전층 사이의 쉴드 도전층에 파워 라인들을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법은, 컬럼 선택 신호 라인들과 글로벌 입출력 데이터 라인들을 서로 다른 제1 및 제2 컬럼 도전층들에 각각 형성하고, 상기 제1 및 제2 컬럼 도전층들 사이의 쉴드 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 도전 라인들의 배치 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 도전 라인들의 배치 구조를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 메모리 셀 어레이 영역의 레이아웃의 일 예를 나타내는 도면이다.
도 5는 도 4의 메모리 셀 어레이 영역의 서브 메모리 셀 어레이 영역 및 센스 증폭기 영역의 일 예를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이다.
도 7은 도 6의 도전 라인들의 배치 구조의 일 실시예를 나타내는 사시도이다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 도전 라인들의 배치 구조들을 나타내는 도면들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이다.
도 11a, 11b 및 11c는 도 10의 도전 라인들의 배치 구조를 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이다.
도 13은 도 12의 도전 라인들의 배치 구조를 나타내는 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 15는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이다.
도 16a, 16b, 16c 및 16d는 도 15의 도전 라인들의 배치 구조를 나타내는 단면도들이다.
도 17은 재분배 라인들을 포함하는 반도체 패키지를 나타내는 도면이다.
도 18a, 18b 및 18c는 본 발명의 실시예들에 따른 재분배 라인들을 이용한 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 19a, 19b, 20a, 20b, 21a 및 21b는 본 발명의 실시예들에 따른 재분배 라인들을 이용한 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 22a 및 22b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 도전 라인들의 배치 방법을 나타내는 순서도이고, 도 2는 본 발명의 실시예들에 따른 도전 라인들의 배치 구조를 나타내는 도면이다. 도 2에는 메모리 장치의 메모리 셀 어레이 영역의 상부를 행 방향(X)을 따라 절단한 단면이 도시되어 있다. 메모리 셀 어레이 영역에 대해서는 도 3 및 도 4를 참조하여 후술한다.
이하, 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 도전 라인의 배치 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이 영역의 제1 컬럼 도전층(CM1)에 열 방향(Y)으로 길게 신장되도록 컬럼 선택 신호 라인들(CSL)을 형성한다(S200). 상기 메모리 셀 어레이 영역의 제1 컬럼 도전층(CM1)과 다른 제2 컬럼 도전층(CM2)에 열 방향(Y)으로 길게 신장되도록 글로벌 입출력 데이터 라인들(GIO)을 형성한다(S400). 상기 메모리 셀 어레이 영역의 제1 컬럼 도전층(CM1)과 제2 컬럼 도전층(CM2) 사이의 쉴드 도전층(SM)에 파워 라인들(PW)을 형성한다(S600).
일 실시예에서, 쉴드 도전층(SM)의 파워 라인들(PW)은 열 방향(Y)으로 길게 신장되도록 형성될 수 있다. 다른 실시예에서, 쉴드 도전층(SM)의 파워 라인들(PW)은 열 방향(Y)과 수직인 행 방향(X)으로 길게 신장되도록 형성될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 메모리 셀 어레이 영역에는 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)이 수직 방향(Z)으로 순차적으로 형성될 수 있다. 제1 컬럼 도전층(CM1)은 위의 제2 도전층(M2)에 상응하고, 쉴드 도전층(SM)은 제3 도전층(M3)에 상응하고, 제2 컬럼 도전층(CM2)은 제4 도전층(M4)에 상응할 수 있다. 도 2에는 제1 도전층(M1)에 형성되는 도전 라인들의 도시가 생략되어 있다. 후술하는 바와 같이, 제1 도전층(M1)에는 로컬 입출력 데이터 라인들, 메인 워드 라인들, 워드 선택 신호 라인들, 파워 라인들이 형성될 수 있다. 예를 들어, 파워 라인들이 행 방향(X)으로 길게 신장되도록 형성되고 로컬 입출력 데이터 라인들, 메인 워드 라인들, 워드 선택 신호 라인들 사이에 배치될 수 있다.
도 2에는 쉴드 도전층(SM)에 형성되는 파워 라인들(PW)만을 도시하였으나, 제1 컬럼 도전층(CM1) 및 제2 컬럼 도전층(CM2)에도 각각 파워 라인들이 형성될 수 있다. 일 실시예에서, 파워 라인들이 제1 컬럼 도전층(CM1)에 열 방향(Y)으로 길게 신장되도록 형성되고 컬럼 선택 신호 라인들(CSL) 사이에 배치될 수 있다. 다른 실시예에서, 파워 라인들이 제2 컬럼 도전층(CM2)에 열 방향(Y)으로 길게 신장되도록 형성되고 글로벌 입출력 데이터 라인들(GIO) 사이에 배치될 수 있다. 이와 같이 형성된 파워 라인들은 파워 메쉬를 형성하여 안정적인 전원을 공급할 뿐만 아니라 신호 라인들 사이의 전자기 차폐(electromagnetic shield)의 기능을 수행할 수 있다.
실시예에 따라서, 제1 도전층(M1) 아래에 또는 제4 도전층(M4)의 위에 하나 이상의 도전층들이 더 형성될 수 있다. 도 2에 도시된 제1 내지 제4 도전층(M1~M4)은 금속 재질의 도전 라인들이 패턴화되어 형성되는 금속층들로서 폴리실리콘 재질의 도전 라인들이 형성되는 폴리층과는 구별될 수 있다. 또한 실시예에 따라서, 제1 컬럼 도전층(CM1)의 아래에 제2 도전층(CM2)이 배치될 수 있고, 제1 컬럼 도전층(CM1)과 제2 컬럼 도전층(CM2) 사이에 복수의 도전층들이 배치될 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법은, 컬럼 선택 신호 라인들과 글로벌 입출력 데이터 라인들을 서로 다른 제1 및 제2 컬럼 도전층들에 각각 형성하고, 상기 제1 및 제2 컬럼 도전층들 사이의 쉴드 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 실시예들에 따른 메모리 장치의 구성 및 레이아웃의 일 예를 설명한다. 도 3 내지 도 5는 본 발명의 일 예로서, 본 발명의 실시예들에 따른 메모리 장치의 구성 및 레이아웃은 이에 한정되는 것은 아니다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 4는 도 3의 메모리 장치에 포함되는 메모리 셀 어레이 영역의 레이아웃의 일 예를 나타내는 도면이다.
도 4에는 도 3의 구성 요소들 중에서 메모리 셀 어레이 영역(10), 컬럼 디코더(20) 및 로우 디코더(30)만이 도시되어 있다. 메모리 셀 어레이 영역(10)은 접합 영역들(CJ), 서브 워드 라인 드라이버 영역들(SWD), 센스 증폭기 영역들(SA) 및 서브 메모리 셀 어레이 영역들(SMCA)을 포함한다. 메모리 셀 어레이 영역(10)의 상부에는 워드 선택 신호 라인들(PX), 메인 워드 라인들(NEW), 서브 워드 라인들(SWL), 컬럼 선택 신호 라인들(CSL), 로컬 입출력 데이터 라인들(LIO), 글로벌 입출력 데이터 라인들(GIO)이 배치된다. 도 4에는 편의상 파워 라인들은 도시가 생략되어 있다.
메모리 셀 어레이 영역(10)에는 접합 영역(CJ), 서브 워드 라인 드라이버 영역(SWD), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 센스 증폭기를 제어하기 위한 제어신호 발생회로가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기들이 배치된다.
서브 메모리 셀 어레이 영역(SMCA)에는 서브 워드 라인(SWL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)들이 형성되며, 워드 선택 신호 라인(PX)과 메인 워드 라인(NWE)으로 전송되는 신호를 조합한 신호와 컬럼 선택 신호 라인(CSL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로 또는 메모리 셀(MC)로부터 데이터를 기입 또는 독출한다.
컬럼 디코더(20)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL)을 선택하기 위한 컬럼 선택 신호들을 발생한다. 로우 디코더(30)는 로우 어드레스(RA)를 디코딩하여 워드 선택 신호 라인(PX)을 선택하기 위한 워드 선택 신호들과 메인 워드 라인(NWE)을 선택하기 위한 메인 워드 라인 선택 신호들을 발생한다.
메인 워드 라인(NWE)은 서브 워드 라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)위에 세로 방향으로 배치되고, 워드 선택 신호 라인(PX)과 로컬 입출력 데이터 라인(LIO)은 접합 영역(CJ)과 센스 증폭기 영역(SA)위에 워드 라인(WL)과 동일한 방향으로 배치된다. 그리고, 컬럼 선택 신호 라인(CSL) 및 글로벌 입출력 데이터 라인(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)위에 워드 라인(WL)과 직교하는 방향으로 배치된다.
도 5는 도 4의 메모리 셀 어레이 영역의 서브 메모리 셀 어레이 영역 및 센스 증폭기 영역의 일 예를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법이 적용될 수 있는 센스 증폭기 영역(SA)의 예시적인 구성을 나타내는 블록도로서, 편의상 하나의 비트 라인쌍(BL, BLB)에 상응하는 센스 증폭기 영역(SA)의 예시적인 구성을 나타낸 것이다.
도 5에서, MC1, NWEi, SWL1 및 BL1, BL1B는 왼쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, MC2, NWE(i+1), SWL2 및 BL2, BL2B는 오른쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, SBL, SBLB는 BL1, BL1B과 BL2, BL2B를 연결하는 센스 비트 라인쌍을, PRE1, PRE2는 프리차지 회로들을, ISO1, ISO2는 비트 라인 아이솔레이션 게이트들을, BLSA는 비트 라인 센스 증폭기들을, IOG는 데이터 입출력 게이트를, LGIOG는 로컬 글로벌 입출력 게이트를 나타낸다. 그리고, 메모리 셀(MC1, MC2) 각각은 서브 워드 라인들(SWL1, SWL2) 각각과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각의 사이에 연결된 하나의 NMOS트랜지스터(N)와 하나의 캐패시터(C)로 구성된 동적 메모리 셀이다.
도 5에 나타낸 센스 증폭기 영역(SA)의 배치를 살펴보면 다음과 같다.
비트 라인쌍(BL1, BL1B)사이에 비트 라인쌍(BL1, BL1B)을 프리차지하기 위한 프리차지 회로(PRE1)가 배치되고, 비트 라인쌍(BL2, BL2B)사이에 비트 라인쌍(BL2, BL2B)을 프리차지 하기 위한 프리차지 회로(PRE2)가 배치된다. 그리고, 비트 라인쌍(BL1, BL1B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO1)가 배치되고, 비트 라인쌍(BL2, BL2B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO2)가 배치된다. 센스 비트 라인쌍(SBL, SBLB)사이에 센스 비트 라인쌍(SBL, SBLB)의 레벨을 증폭하기 위한 비트 라인 센스 증폭기(BLSA)가 배치되고, 센스 비트 라인쌍(SBL, SBLB)과 로컬 입출력 데이터 라인쌍(LIO, LIOB)사이에 데이터를 전송하기 위한 데이터 입출력 게이트(IOG)가 배치되고, 로컬 입출력 데이터 라인쌍(LIO, LIOB)과 글로벌 입출력 데이터 라인쌍(GIO, GIOB)사이에 데이터를 전송하기 위한 로컬 글로벌 입출력 게이트(LGIOG)가 배치된다.
서브 워드 라인(SWL1)은 도시되지 않은 워드 선택 신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택되고, 서브 워드 라인(SWL2)은 도시되지 않은 워드 선택 신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택된다.
도시하지는 않았지만, 로컬 입출력 데이터 라인쌍(LIO, LIOB)은 행 방향(X)으로 배치된 소정 개수의 서브 메모리 셀 어레이 블록 단위로 분리되어 배치될 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 신호 라인 및 파워 라인 배치방법은 도 5에 나타낸 바와 같이 메모리 셀이 동적 메모리 셀의 구성을 가지고, 비트 라인 센스 증폭기(BLSA) 및 로컬 글로벌 입출력 게이트(LGIOG)를 구비하는 동적 반도체 메모리 장치에 적용될 수 있다.
또한 메모리 셀 어레이 영역(10)의 글로벌 입출력 데이터 라인들(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위에 배치되어 있는 것으로 도 5에 도시되어 있으나, 반드시 이와 같이 구성될 필요는 없다. 예를 들어, 글로벌 입출력 데이터 라인들(GIO)은 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치될 수도 있다. 만일 글로벌 입출력 데이터 라인들(GIO)이 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치되는 경우에는 로컬 글로벌 입출력 게이트(LGIOG)가 접합 영역(CJ)에 배치되게 된다.
이하, 도 3 내지 도 5의 설명과 중복되는 설명은 생략하고 본 발명의 실시예들에 따른 도전 라인들의 배치 방법을 중심으로 설명한다.
도 6은 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이고, 도 7은 도 6의 도전 라인들의 배치 구조의 일 실시예를 나타내는 사시도이다.
도 6에는 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)에 배치되는 도전 라인들이 도시되어 있다. 도 6에 도시된 바와 같이, 제1 도전층(M1)의 도전 라인들은 행 방향(X)으로 길게 신장되도록 형성되고 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)의 도전 라인들은 열 방향(Y)으로 길게 신장되도록 형성될 수 있다. 이와 같은 배치 구조를 1R-3C(one-row and three-column structure)라고 칭할 수 있다.
도 6은 편의상 도전 라인들의 수직적인 구조를 나타내기 위한 것이며 도전 라인들의 구체적인 배열 구조를 나타내는 것은 아니다. 도 6에서 하나의 도전 라인은 상응하는 복수의 도전 라인들을 대표하는 것으로 이해될 수 있을 것이다. 또한 쉴드 도전층(SM)의 파워 라인들(PW)만을 도시하였으며 다른 도전층들에 형성되는 파워 라인들은 그 도시를 생략하였다.
도 6을 참조하면, 제1 도전층(M1)에는 로컬 입출력 데이터 라인들(LIO), 워드 선택 신호 라인들(PX) 및 메인 워드 라인들(NEW)들이 행 방향(X)으로 길게 신장되도록 형성된다. 제1 컬럼 도전층(CM1)에 해당하는 제2 도전층(M2)에는 컬럼 선택 신호 라인들(CSL)이 열 방향(Y)으로 길게 신장되도록 형성된다. 쉴드 도전층(SM)에 해당하는 제3 도전층(M3)에는 파워 라인들(PW)이 열 방향(Y)으로 길게 신장되도록 형성된다. 제2 컬럼 도전층(CM2)에 해당하는 제4 도전층(M4)에는 글로벌 입출력 데이터 라인들(GIO)이 열 방향(Y)으로 길게 신장되도록 형성된다.
도 7에는 메모리 셀 어레이 영역에 상응하는 도전 라인들의 구체적인 배치 구조의 일 실시예가 도시되어 있다. 도 7을 참조하면, 메모리 셀 어레이 영역의 제1 컬럼 도전층(M2)에 열 방향(Y)으로 길게 신장되도록 컬럼 선택 신호 라인들(CSL)이 형성된다. 제1 컬럼 도전층(M2)과 다른 제2 컬럼 도전층(M4)에 열 방향(Y)으로 길게 신장되도록 글로벌 입출력 데이터 라인들(GIO)이 형성된다. 제1 컬럼 도전층(M2)과 제2 컬럼 도전층(M4) 사이의 쉴드 도전층(M3)에 파워 라인들(PW)이 형성된다. 결과적으로 쉴드 도전층(SM)에 형성된 파워 라인들은 글로벌 입출력 데이터 라인들(GIO)과 컬럼 선택 신호 라인들(CSL) 사이의 커플링을 감소할 수 있다.
한편, 제1 컬럼 도전층(M2)에 파워 라인들이 열 방향(Y)으로 길게 신장되도록 형성되고 컬럼 선택 신호 라인들(CSL) 사이에 배치된다. 또한 제2 컬럼 도전층(M4)에 파워 라인들이 열 방향(Y)으로 길게 신장되도록 형성되고 글로벌 입출력 데이터 라인들(GIO) 사이에 배치된다. 결과적으로 제1 컬럼 도전층(CM1) 및 제2 컬럼 도전층(CM2)에 형성된 파워 라인들은 컬럼 선택 신호 라인들(CSL) 사이의 커플링 및 글로벌 입출력 데이터 라인들(GIO) 사이의 커플링을 감소시킬 수 있다.
서로 다른 도전층에 배치된 파워 라인들이 동일한 전압을 공급하는 경우에는, 상기 파워 라인들은 도 7에 도시된 바와 같이 비아(VIA)와 같은 수직 콘택들을 통하여 서로 전기적으로 연결되어 파워 메쉬를 형성할 수 있고, 메모리 장치에 안정적인 파워를 제공할 수 있다.
이와 같이, 컬럼 선택 신호 라인들(CSL)과 글로벌 입출력 데이터 라인들(GIO)을 서로 다른 도전층들에 각각 형성하고, 컬럼 선택 신호 라인들(CSL)과 글로벌 입출력 데이터 라인들(GIO) 사이의 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 도전 라인들의 배치 구조들을 나타내는 도면들이다.
도 8a, 8b 및 8c에는 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)에 배치되는 도전 라인들이 도시되어 있다. 도 8a, 8b 및 8c에 도시된 바와 같이, 제1 도전층(M1) 및 제3 도전층(M3)의 도전 라인들은 행 방향(X)으로 길게 신장되도록 형성되고 제2 도전층(M2) 및 제4 도전층(M4)의 도전 라인들은 열 방향(Y)으로 길게 신장되도록 형성될 수 있다. 이와 같은 배치 구조를 2R-2C(two-row and two-column structure)라고 칭할 수 있다.
도 8a, 8b 및 8c은 편의상 도전 라인들의 수직적인 구조를 나타내기 위한 것이며 도전 라인들의 구체적인 배열 구조를 나타내는 것은 아니다. 도 8a, 8b 및 8c에서 하나의 도전 라인은 상응하는 복수의 도전 라인들을 대표하는 것으로 이해될 수 있을 것이다. 또한 쉴드 도전층(SM)의 파워 라인들(PW)만을 도시하였으며 다른 도전층들에 형성되는 파워 라인들은 그 도시를 생략하였다.
도 8a를 참조하면, 제1 도전층(M1)에는 로컬 입출력 데이터 라인들(LIO) 및 워드 선택 신호 라인들(PX)이 행 방향(X)으로 길게 신장되도록 형성된다. 제1 컬럼 도전층(CM1)에 해당하는 제2 도전층(M2)에는 컬럼 선택 신호 라인들(CSL)이 열 방향(Y)으로 길게 신장되도록 형성된다. 쉴드 도전층(SM)에 해당하는 제3 도전층(M3)에는 메인 워드 라인들(NEW)들 및 파워 라인들(PW)이 행 방향(X)으로 길게 신장되도록 형성된다. 제2 컬럼 도전층(CM2)에 해당하는 제4 도전층(M4)에는 글로벌 입출력 데이터 라인들(GIO)이 열 방향(Y)으로 길게 신장되도록 형성된다.
도 8b를 참조하면, 제1 도전층(M1)에는 로컬 입출력 데이터 라인들(LIO) 및 메인 워드 라인들(NEW)들이 행 방향(X)으로 길게 신장되도록 형성된다. 제1 컬럼 도전층(CM1)에 해당하는 제2 도전층(M2)에는 컬럼 선택 신호 라인들(CSL)이 열 방향(Y)으로 길게 신장되도록 형성된다. 쉴드 도전층(SM)에 해당하는 제3 도전층(M3)에는 워드 선택 신호 라인들(PX) 및 파워 라인들(PW)이 행 방향(X)으로 길게 신장되도록 형성된다. 제2 컬럼 도전층(CM2)에 해당하는 제4 도전층(M4)에는 글로벌 입출력 데이터 라인들(GIO)이 열 방향(Y)으로 길게 신장되도록 형성된다.
도 8c를 참조하면, 제1 도전층(M1)에는 로컬 입출력 데이터 라인들(LIO)이 행 방향(X)으로 길게 신장되도록 형성된다. 제1 컬럼 도전층(CM1)에 해당하는 제2 도전층(M2)에는 컬럼 선택 신호 라인들(CSL)이 열 방향(Y)으로 길게 신장되도록 형성된다. 쉴드 도전층(SM)에 해당하는 제3 도전층(M3)에는 메인 워드 라인들(NEW)들, 워드 선택 신호 라인들(PX) 및 파워 라인들(PW)이 행 방향(X)으로 길게 신장되도록 형성된다. 제2 컬럼 도전층(CM2)에 해당하는 제4 도전층(M4)에는 글로벌 입출력 데이터 라인들(GIO)이 열 방향(Y)으로 길게 신장되도록 형성된다.
이와 같이, 컬럼 선택 신호 라인들(CSL)과 글로벌 입출력 데이터 라인들(GIO)을 서로 다른 도전층들에 각각 형성하고, 컬럼 선택 신호 라인들(CSL)과 글로벌 입출력 데이터 라인들(GIO) 사이의 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 3을 참조하여 전술한 바와 같이, 메모리 셀 어레이는 복수의 뱅크 어레이들(BK1~BGK4)을 포함할 수 있다. 도 9a 및 9b에는 편의상 4개의 제1 내지 제4 뱅크 어레이들(BK1~BK4)을 도시하였으나 뱅크 어레이들의 개수는 다양하게 결정될 수 있다.
도 9a 및 9b를 참조하면, 뱅크 어레이들(BK1~BK4) 사이에는 주변 회로 영역들(PER1~PER4)이 배치될 수 있다. 주변 회로 영역들(PER1~PER4)에는 전술한 로우 디코더, 컬럼 디코더 등과 같이 뱅크 어레이들(BK1~BK4)을 제어하기 위한 다양한 회로들이 형성될 수 있다.
도 9a에는 제1 도전층(M1), 제2 도전층(M2) 및 제3 도전층(M3)을 이용한 도전 라인들의 배치 구조가 도시되어 있고, 도 9b에는 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)을 이용한 도전 라인들의 배치 구조가 도시되어 있다.
도 9a를 참조하면, 제1 도전층(M1)에는 도전 라인들(LN11~LN14)이 형성되고, 제2 도전층(M2)에는 도전 라인들(LN21~LN25)이 형성되고, 제3 도전층(M3)에는 도전 라인들(LN31~LN35)이 형성된다. 일반적으로 파워 라인은 주변 회로 영역을 통과하면서 복수의 뱅크 어레이들에 전원을 공급하도록 설계된다. 이 경우 주변 회로 영역(PER1, PER2)을 행 방향(X)으로 가로지르는 라인(LN35) 때문에, 파워 라인들이 주변 회로 영역(PER1, PER2)을 통과할 수 없다. 이러한 문제점을 해결하기 위해 다른 도전층을 통해 우회하여 복수의 뱅크 어레이들에 전원을 공급하도록 파워 라인들이 설계된다.
예를 들어, 제3 도전층(M3)의 열 방향(Y)으로 길게 신장된 제1 내지 제4 라인들(LN31~LN34)들이 파워를 공급하기 위한 라인들일 수 있다. 제1 라인(LN31) 및 제3 라인(LN33)은 제1 도전층(M1)에 형성된 도전 라인(LN13)과 수직 콘택들을 이용하여 서로 전기적으로 연결될 수 있다. 마찬가지로 제2 라인(LN32) 및 제4 라인(LN34)은 제1 도전층(M1)에 형성된 도전 라인(LN14)과 수직 콘택들을 이용하여 서로 전기적으로 연결될 수 있다.
이와 같이, 파워 라인들이 수직 콘택들을 이용하여 복수의 도전층들에 분산하여 형성되는 경우에는 파워 라인 상의 전압의 오믹 강하(ohmic drop, IR drop)가 증가하여 파워 효율 및 특성이 저하된다.
도 9b를 참조하면, 제1 도전층(M1)에는 도전 라인들(LN11, LN12)이 형성되고, 제2 도전층(M2)에는 도전 라인들(LN21~LN25)이 형성되고, 제3 도전층(M3)에는 도전 라인들(LN37~LN38)이 형성되고, 제4 도전층(M4)에는 도전 라인(LN41)이 형성된다. 예를 들어, 제3 도전층(M3)의 열 방향(Y)으로 길게 신장된 제1 및 제2 라인들(LN37, LN38)들이 파워를 공급하기 위한 라인들일 수 있다.
도 9a의 경우와는 다르게 제1 라인(LN37) 및 제2 라인(LN38)은 다른 도전층을 우회하지 않고, 하나의 도전층(M3)에서 직선 형태로 형성될 수 있다. 제1 라인(LN37)은 열 방향(Y)으로 인접한 뱅크 어레이들(BK1, BK3) 및 인접한 뱅크 어레이들(BK1, BK3) 사이의 주변 회로 영역(PER1)을 수직 콘택을 이용하지 않고 쉴드 도전층(SM)에 상응하는 제3 도전층(M3)에서 직선 형태로 관통할 수 있다. 마찬가지로 제2 라인(LN38)은 열 방향(Y)으로 인접한 뱅크 어레이들(BK2, BK4) 및 인접한 뱅크 어레이들(BK2, BK4) 사이의 주변 회로 영역(PER2)을 수직 콘택을 이용하지 않고 쉴드 도전층(SM)에 상응하는 제3 도전층(M3)에서 직선 형태로 관통할 수 있다. 이와 같은 도전 라인들(LN37, LN38)을 파워 라인들로 이용함으로써 향상된 파워 효율 및 특성을 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이고, 도 11a, 11b 및 11c는 도 10의 도전 라인들의 배치 구조를 나타내는 단면도들이다.
도 11a는 도 10의 A-A' 선 또는 D-D' 선을 따라 절단한 단면도이고, 도 11b는 도 10의 B-B' 선을 따라 절단한 단면도이고, 도 11c는 도 10의 C-C' 선을 따라 절단한 단면도이다.
도 10, 11a, 11b 및 11c를 참조하면, 제1 컬럼 도전층(CM1)에 상응하는 제2 도전층(M2)에는 컬럼 선택 신호 라인들(CSL1~CSL4) 또는 쉴드 라인들(SHIELD)에 상응하는 도전 라인들(CL21~CL26)이 형성된다. 제2 컬럼 도전층(CM2)에 상응하는 제4 도전층(M4)에는 제1 글로벌 입출력 데이터 라인(GIO1), 제2 글로벌 입출력 데이터 라인들(GIO2) 또는 쉴드 라인들(SHIELD)에 상응하는 도전 라인들 또는 라인 세그먼트들(CL401~CL403)이 형성된다. 쉴드 도전층(SM)에 상응하는 제3 도전층(M3)에는 제1 점퍼 라인 세그먼트(CL31) 및 제2 점퍼 라인 세그먼트(CL32)가 형성된다.
전술한 바와 같이, 컬럼 선택 신호 라인들(CSL1~CSL4) 및 글로벌 입출력 데이터 라인들(GIO1, GIO2)은 열 방향(Y)으로 길게 신장되도록 형성된다.
제1 글로벌 입출력 데이터 라인(GIO1)은 제4 도전층(M4)에 열 방향(Y)으로 길게 신장되도록 형성된 제1 라인 세그먼트들(CL402, CL403, CL404, CL405)을 포함하고, 제2 글로벌 입출력 데이터 라인(GIO2)은 제4 도전층(M4)에 열 방향(Y)으로 길게 신장되도록 형성된 제2 라인 세그먼트들(CL409, CL410, CL411, CL412)을 포함한다.
도 10에 도시된 바와 같이, 제1 라인 세그먼트들(CL402, CL403, CL404, CL405) 중 제1 교환 라인 세그먼트(CL404)와 제2 라인 세그먼트들(CL409, CL4103, CL411, CL412) 중 제2 교환 라인 세그먼트(CL410)는 행 방향(X)으로 서로 위치를 교환하여 제1 글로벌 입출력 데이터 라인(GIO1)과 제2 글로벌 입출력 데이터 라인(GIO2)이 교차할 수 있다.
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도 11b에 도시된 바와 같이, 제2 라인 세그먼트들(CL409, CL4103, CL411, CL412) 중 하나의 제2 라인 세그먼트(CL409)와 제2 교환 라인 세그먼트(CL410)는 제2 컬럼 도전층(M4)의 아래에 위치하는 도전층(M3)에 형성되는 제2 점퍼 라인 세그먼트(CL32)와 수직 콘택들(VC1, VC2)을 통해 서로 전기적으로 연결될 수 있다.
이와 마찬가지로, 도면에 도시되지는 않았으나, 제1 라인 세그먼트들(CL402, CL403, CL404, CL405) 중 하나의 제1 라인 세그먼트(CL405)와 제1 교환 라인 세그먼트(CL404)는 제2 컬럼 도전층(M4)의 아래에 위치하는 도전층(M3)에 형성되는 제1 점퍼 라인 세그먼트(CL31)와 수직 콘택들을 통해 서로 전기적으로 연결될 수 있다.
예를 들어, 제1 글로벌 입출력 데이터 라인(GIO1)과 제1 컬럼 선택 신호 라인(CSL1) 사이의 커플링을 고려해 보면, 도 11a에 도시된 바와 같이 제1 글로벌 입출력 데이터 라인(GIO1)의 일부의 제1 라인 세그먼트(CL402)에 대해서는 제1 컬럼 선택 신호 라인(CSL1)이 비교적 가깝게 위치하여 커플링이 발생하지만, 도 11c에 도시된 바와 같이 제1 글로벌 입출력 데이터 라인(GIO1)의 일부의 제1 라인 세그먼트(CL409)에 대해서는 제1 컬럼 선택 신호 라인(CSL1)이 비교적 멀게 발생하여 커플링이 무시될 정도로 작을 수 있다.
이와 같이 제1 글로벌 입출력 데이터 라인(GIO1)과 제2 글로벌 입출력 데이터 라인(GIO2)이 교차하는 구조를 이용하여 글로벌 입출력 데이터 라인들과 컬럼 선택 신호 라인들 사이의 커플링을 감소할 수 있다.
도 12는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이고, 도 13은 도 12의 도전 라인들의 배치 구조를 나타내는 단면도이다.
도 13은 도 12의 E-E'선을 따라 절단한 단면도이다. 도 12의 A-A' 선, C-C'선 및 D-D' 선을 따라 절단한 단면도들은 도 11a 및 도 11c와 같다.
도 10 내지 도 11c의 실시예에서는 점퍼 라인 세그먼트들(CL31, CL32)이 제2 컬럼 도전층(M4)의 아래에 위치하는 도전층(M3)에 형성되는 반면에, 도 12 및 도 12의 실시예서는 점퍼 라인 세그먼트들(CL51, CL52)이 제2 컬럼 도전층(M4)의 위에 위치하는 도전층(M5)에 형성된다. 그 밖의 사항은 도 10 내지 도 11c의 실시예와 동일하므로 중복되는 설명은 생략한다.
도 12 및 13을 참조하면, 제2 라인 세그먼트들(CL409, CL4103, CL411, CL412) 중 하나의 제2 라인 세그먼트(CL409)와 제2 교환 라인 세그먼트(CL410)는 제2 컬럼 도전층(M4)의 위에 위치하는 도전층(M5)에 형성되는 제2 점퍼 라인 세그먼트(CL52)와 수직 콘택들(VC1, VC2)을 통해 서로 전기적으로 연결될 수 있다.
이와 마찬가지로, 제1 라인 세그먼트들(CL402, CL403, CL404, CL405) 중 하나의 제1 라인 세그먼트(CL405)와 제1 교환 라인 세그먼트(CL404)는 제2 컬럼 도전층(M4)의 위에 위치하는 도전층(M5)에 형성되는 제1 점퍼 라인 세그먼트(CL51)와 수직 콘택들을 통해 서로 전기적으로 연결될 수 있다.
이와 같이 제1 글로벌 입출력 데이터 라인(GIO1)과 제2 글로벌 입출력 데이터 라인(GIO2)이 교차하는 구조를 이용하여 글로벌 입출력 데이터 라인들과 컬럼 선택 신호 라인들 사이의 커플링을 감소할 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 14a를 참조하면, 제2 컬럼 도전층(CM2)에 상응하는 제4 도전층(M4)에 형성되는 글로벌 입출력 데이터 라인들은 열 방향(Y)으로 길게 신장되고 행 방향(X)으로 서로 인접하는 제1 글로벌 입출력 데이터 라인(CL41) 및 제2 입출력 데이터 라인(CL42)을 포함할 수 있다. 이와 같이 인접하는 제1 글로벌 입출력 데이터 라인(CL41) 및 제2 입출력 데이터 라인(CL42) 사이에는 전자기적 커플링이 발생할 수 있으며, 이러한 커플링은 도 14b와 같은 변형 구조를 통하여 감소될 수 있다.
도 14b를 참조하면, 제1 글로벌 입출력 데이터 라인은 열 방향(Y)으로 길게 신장되도록 제2 컬럼 도전층(CM2)에 상응하는 제4 도전층(M4)에 형성된 제1 상부 라인 세그먼트(CL41') 및 열 방향(Y)으로 길게 신장되도록 제2 컬럼 도전층(M4) 아래에 위치하는 쉴드 도전층(SM)에 상응하는 제3 도전층(M3)에 형성된 제1 하부 라인 세그먼트(CL31')를 포함한다. 제1 상부 라인 세그먼트(CL41') 및 제1 하부 라인 세그먼트(CL31')는 비아와 같은 수직 콘택(VC1)을 통해 전기적으로 연결된다.
제2 글로벌 입출력 데이터 라인은 제1 상부 라인 세그먼트(CL41')와 행 방향(X)으로 상응하고 열 방향(Y)으로 길게 신장되도록 쉴드 도전층(M3)에 형성된 제2 하부 라인 세그먼트(CL32') 및 제1 하부 라인 세그먼트(CL31')와 행 방향(X)으로 상응하고 열 방향(Y)으로 길게 신장되도록 제2 컬럼 도전층(M4)에 형성된 제2 상부 라인 세그먼트(CL42')를 포함한다. 제2 하부 라인 세그먼트(CL32') 및 제2 상부 라인 세그먼트(CL42')는 수직 콘택(VC2)을 통해 전기적으로 연결된다.
행 방향(X)으로 상응하는 제1 상부 라인 세그먼트(CL41')와 제2 하부 라인 세그먼트(CL32')는 서로 다른 도전층에 형성되어 거리가 상대적으로 멀어지게 되고 따라서 양자 사이의 커플링이 감소될 수 있다. 마찬가지로 제1 하부 라인 세그먼트(CL31')와 제2 상부 라인 세그먼트(CL42')는 서로 다른 도전층에 형성되어 거리가 상대적으로 멀어지게 되고 따라서 양자 사이의 커플링이 감소될 수 있다.
도 14a 및 도 14b를 참조하여, 서로 인접하는 글로벌 입출력 데이터 라인들 사이의 커플링 감소 구조를 설명하였으나, 당업자는 이와 같은 구조가 글로벌 입출력 데이터 라인들 이외의 다른 신호 라인들 사이에도 적용될 수 있음을 이해할 수 있을 것이다.
도 15는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 나타내는 도면이고, 도 16a, 16b, 16c 및 16d는 도 15의 도전 라인들의 배치 구조를 나타내는 단면도들이다. 도 16a는 도 15의 H-H' 선을 따라 절단한 단면도이고, 도 16b는 도 15의 I-I' 선을 따라 절단한 단면도이고, 도 16c는 도 15의 J-J' 선을 따라 절단한 단면도이고, 도 16d는 도 15의 K-K' 선을 따라 절단한 단면도이다.
도 15, 16a, 16b, 16c 및 16d를 참조하면, 배치 구조는 제1 파워 라인(CL11), 제2 파워 라인(CL12), 제3 파워 라인(CL31), 제4 파워 라인(CL32), 제1 연결 라인(CL21) 및 제2 연결 라인(CL22)을 포함한다.
제1 파워 라인(CL11)은 쉴드 도전층(M3)에 상응하는 제3 도전층(M3)의 아래에 위치하는 제1 도전층(M1)에 제1 방향, 예를 들어, 열 방향(Y)으로 길게 신장되도록 형성된다. 제2 파워 라인(CL12)은 제1 도전층(M1)에 제1 방향(Y)으로 길게 신장되도록 형성되고 제1 파워 라인(CL11)과 제1 방향(Y)으로 동일 선상에 배치된다.
제3 파워 라인(CL31)은 쉴드 도전층(M3)에 제1 방향(Y)으로 길게 신장되도록 형성된다. 제4 파워 라인(CL32)은 쉴드 도전층(M3)에 제1 방향(Y)으로 길게 신장되도록 형성되고 제3 파워 라인(CL31)과 평행하도록 제1 방향(Y)에 수직한 제2 방향(X)으로 제3 파워 라인(CL31)과 인접하여 배치된다.
제1 연결 라인(CL21)은 제1 도전층(M1)과 쉴드 도전층(M3) 사이의 제1 컬럼 도전층(CM1)에 상응하는 제2 도전층(M2)에 형성되고, 수직 콘택들(V21, V31)을 통하여 제1 파워 라인(CL11)과 제3 파워 라인(CL31)을 전기적으로 연결한다. 제2 연결 라인(CL22)은 제2 도전층(M2)에 형성되고 수직 콘택들(VC22, VC33)을 통하여 제2 파워 라인(CL12)과 제4 파워 라인(CL32)을 전기적으로 연결한다.
제1 파워 라인(CL11)은 수직 콘택들(VC11)을 통하여 제1 도전층(M1) 아래의 반도체 기판(SUBSTRATE)의 일 부분에 전기적으로 연결되고, 제2 파워 라인(CL12)은 수직 콘택들(VC12)을 통하여 반도체 기판의 다른 일 부분에 전기적으로 연결된다.
이와 같은 배치 구조를 통하여, 제1 파워 라인(CL11)과 제2 파워 라인(CL12)은 반도체 기판에 서로 다른 전압들을 각각 공급할 수 있다. 일 실시예에서, 제1 파워 라인(CL11)과 제2 파워 라인(CL12) 중 하나는 전원 전압을 공급하고 다른 하나는 접지 전압을 공급할 수 있다. 다른 실시예에서, 제1 파워 라인(CL11)과 제2 파워 라인(CL12) 중 하나는 파워 게이팅을 위한 가상(virtual) 전원 전압을 공급하고 다른 하나는 가상 접지 전압을 공급할 수 있다.
이와 같이, 제1 도전층(M1)의 동일 선상에 형성된 복수의 파워 라인들(CL11, CL22) 및 쉴드 도전층(M3)에 평행하게 형성된 복수의 파워 라인들(CL31, CL32)을 이용하여 복수의 전압들을 공급함으로써, 제1 도전층(M1)의 설계 마진을 개선하고 파워 특성을 개선할 수 있다.
도 17은 재분배 라인들을 포함하는 반도체 패키지를 나타내는 도면이다.
도 17을 참조하면, 반도체 패키지(122)는 반도체 다이(24)에 집적 회로를 형성한 후 이를 패키징함으로써 구현될 수 있다. 반도체 다이(24)는 배면(28) 및 배면(28)에 반대편인 활성 표면(30)을 갖는다. 반도체 다이(24)는 전기적으로 상호접속되는 능동 디바이스, 수동 디바이스, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함한다.
전기 전도성 층(32)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적합한 금속 침착 공정을 이용하여 활성 표면(30) 위에 형성된다. 또한 반도체 다이(24)의 활성 표면(30) 위에는 패시베이션 층 또는 절연 층(36)이 형성된다.
패턴화, 및 스퍼터링, 전해 도금, 및 무전해 도금과 같은 금속 침착 공정을 이용하여 복수의 RDL 트레이스(40)를 포함하는 전기 전도성 층 또는 재분배층(RDL, redistribution layer)이 형성된다. RDL 트레이스(40)는 시드, 배리어, 및 접착 층을 비롯해서, Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. RDL 트레이스(40)는 콘택트 패드(32)에 전기적으로 접속될 수 있다.
선택적 절연 또는 패시베이션 층(50)이 반도체 다이(24)의 뒷면(28) 또는 하부 표면 위에 형성되어 반도체 다이(24)의 뒷면(28)을 커버할 수 있다.
빌드업 상호접속 구조물(106)이 반도체 다이(24) 및 RDL 트레이스(40)와 후속 형성되는 반도체 패키지 외부의 지점 사이의 전기적 커넥션을 제공하도록 형성된다.
절연 층(108)이 봉합재(62) 및 RDL 트레이스(40)의 상부 표면(44)에 등각으로 적용된다. 절연 층(108)의 일부분은 반도체 다이(24) 및 최종 반도체 패키지의 구성 및 설계에 따라 RDL 트레이스(40)의 상부 표면(44)의 일부분을 노출시키는 개구를 형성하도록 레이저 어블레이션, 에칭, 또는 다른 적합한 공정에 의해 제거될 수 있다.
전기 전도성 층(110)은 RDL 트레이스(40), 봉합재(62), 및 절연 층(108) 위에 패턴화 및 침착될 수 있고, 그들과 접촉할 수 있다. 절연 층(108) 내의 개구는 트레이스(40) 위에서 절연 층을 완전히 관통하게 연장될 수 있다. 전도성 층(110)은 반도체 다이(24) 및 전도성 RDL 트레이스(40)로부터 반도체 다이(24) 외부의 지점으로 전기적 커넥션을 연장하는 것을 돕는 복수의 RDL 트레이스를 포함하는 RDL로서 동작할 수 있다.
절연 또는 패시베이션 층(112)이 절연 층(108) 및 전도성 층(110)에 등각적으로 적용될 수 있다. 절연 층(112)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 이어서, 절연 층(112)은 UV 노출에 이어서 현상을 이용하여 또는 다른 적합한 공정을 이용하여 패턴화 및 경화될 수 있다. 절연 층(112)의 일부분은 절연 층을 관통해서 전도성 층(110)의 일부분을 노출시키는 개구를 형성하도록 레이저 어블레이션, 에칭, 또는 다른 적합한 공정에 의해 제거될 수 있다.
전기 전도성 층(114)은 전도성 층(110) 및 절연 층(112) 위에 패턴화 및 침착될 수 있고, 그들과 접촉할 수 있다. 전도성 층(114)은 패드(116)로서 형성된 상부 부분 또는 표면을 포함할 수 있다.
도 17은 전기 전도성 범프 재료가 반도체 다이(24)와 후속 형성 솔더 범프 또는 다른 I/O 상호접속 구조물 사이에서 중간 전도성 층으로서 작용하는 UBM 패드일 수 있는 패드(116) 위에 침착될 수 있다는 것을 도시한다. 패드(116)는 전도성 층(110) 및 RDL 트레이스(40)에 저저항성 상호접속부를 제공하는 UBM 패드를 포함할 수 있고, 또한 배리어-솔더 확산 및 솔더 습윤성 증가를 제공할 수 있다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 프린팅 공정을 이용하여 패드(116) 위에 침착될 수 있다. 범프 재료는 선택적 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연납 솔더(high-lead solder), 또는 무연납 솔더일 수 있다. 범프 재료는 적합한 부착 또는 접합 공정을 이용하여 패드(116)에 접합될 수 있다. 일 실시예에서, 범프 재료는 그의 용융점 이상으로 재료를 가열함으로써 리플로우되어 구형 볼 또는 범프(118)를 형성한다. 일부 응용예에서, 범프(118)는 다시 리플로우되어 패드(116)에 대한 전기 접촉을 개선시킨다. 범프(118)는 또한 패드(116)에 압축 접합될 수 있다. 범프(118)는 패드(116) 위에 형성될 수 있는 한 가지 타입의 상호접속 구조물을 나타낸다. 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호접속부를 포함한 다른 상호접속 구조물이 또한 사용될 수 있다. 추가적으로, 범프(118)는 QFN 패키지 또는 LGA 패키지를 형성하기 위해 생략될 수 있다.
도 18a, 18b 및 18c는 본 발명의 실시예들에 따른 재분배 라인들을 이용한 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 18a를 참조하면, 도 17을 참조하여 설명한 반도체 장치의 패키징 과정을 통하여 반도체 장치의 표면에는 외부 장치와의 전기적 연결을 위한 본딩 패드들(BPD)이 형성되고, 본딩 패드들(BPD)과 내부 회로 사이의 전기적 연결을 위해서 재분배 라인들(RDL)이 형성된다. 재분배 라인들(RDL)은 내부 패드들(IPD)을 통하여 반도체 장치의 내부 회로들과 전기적으로 연결된다.
도 18a의 배치 구조와 비교하여, 도 18b의 배치 구조는 본 발명의 실시예들에 따른 내부 연결 재분배 라인들(RDL1~RDL4)을 더 포함한다. 도 18c는 도 18b의 일부를 확대하여 도시한 도면이다. 이러한 내부 연결 재분배 라인들(RDL1~RDL4)을 이용하여, 반도체 장치의 최상부 도전층에 형성된 도전 라인들(CL41, CL42)을 서로 전기적으로 연결할 수 있다.
최상부 도전층과 내부 연결 재분배 라인들(RDL1~RDL4)을 도입함으로써 파워 메쉬의 관점에서 자유도를 향상시킬 수 있고 반도체 장치의 블록들 간의 전기적인 연결을 효율적으로 구현할 수 있다.
도 19a, 19b, 20a, 20b, 21a 및 21b는 본 발명의 실시예들에 따른 재분배 라인들을 이용한 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 19의 왼쪽에 도시된 바와 같이, 하나의 재분배 라인(RDL2)으로 인하여 다른 재분배 라인(RDL1)이 굽은 형태를 가지게 되는 경우 재분배 라인(RDL)의 전기적 특성이 저하된다.
도 19의 오른쪽에 도시된 바와 같이, 재분배 라인(RDL1)을 라인 세그먼트들(RDL11, RDL12)로 분리하고 이들을 최상부 도전층에 형성된 도전 라인(CL41)을 이용하여 연결함으로써 재분배 라인의 전기적 특성을 향상시킬 수 있다. 라인 세그먼트들(RDL11, RDL12)과 최상부 도전층에 형성된 도전 라인(CL41)은 수직 콘택들을 이용하여 전기적으로 연결될 수 있다.
도 20의 왼쪽에 도시된 바와 같이, 패드들(PAD) 사이를 지나는 재분배 라인의 라인 세그먼트(RDL13)는 공정상의 제약으로 인해 다른 라인 세그먼트들(RDL11, RDL12)보다 두께가 감소되어 전기적 특성이 저하된다.
도 20의 오른쪽에 도시된 바와 같이, 패드들(PAD) 사이의 라인 세그먼트(RDL13)를 최상부 도전층에 형성된 도전 라인(CL41)으로 대체함으로써 재분배 라인의 전기적 특성을 향상시킬 수 있다. 라인 세그먼트들(RDL21, RDL22)과 최상부 도전층에 형성된 도전 라인(CL41)은 수직 콘택들을 이용하여 전기적으로 연결될 수 있다.
도 21의 왼쪽에 도시된 바와 같이, 파워(P) 공급을 위한 재분배 라인들(RDLP)과 신호 전달을 위한 재분배 라인들(RDLS)이 인터리빙 방식으로 배치될 수 있다.
도 21의 오른쪽에 도시된 바와 같이, 동일한 전압을 공급하는 재분배 라인들(RDLP)은 최상부 도전층에 형성된 도전 라인들(CL41, CL42)을 이용하여 서로 전기적으로 연결함으로써 파워 특성을 향상시킬 수 있다. 파워 라인들(RDLP)과 최상부 도전층에 형성된 도전 라인들(CL41, CL42)은 수직 콘택들을 이용하여 전기적으로 연결될 수 있다.
도 22a 및 22b는 본 발명의 일 실시예에 따른 도전 라인들의 배치 구조를 설명하기 위한 도면들이다.
도 22a를 참조하면, 서브 워드 라인 드라이버 영역(SWD)을 관통하도록 복수의 워드라인들(WL1~WL16)이 행 방향(X)으로 길게 신장되도록 형성될 수 있다. 워드라인들(WL1~WL16)은 반도체 기판 위의 폴리층에 형성될 수 있다. 서브 워드 라인 드라이버 영역(SWD) 왼 쪽의 워드라인과 오른쪽의 워드라인은 쌍을 이루어 전기적으로 연결될 수 있다.
도 22b를 참조하면, 상기 폴리층의 위에 위치하는 금속층에서 서브 워드라인 드라이버 영역(SWD)을 행 방향(X)으로 관통하도록 형성되는 워드라인 연결 라인들(LN11, LN12)이 형성될 수 있다. 워드라인 연결 라인들(LN11, LN12)의 각각은 수직 콘택들(VC1~VC4)을 통하여 서브 워드라인 드라이버 영역(SWD)의 행 방향(X)으로 양쪽에 배치되는 한 쌍의 서브 워드라인들을 연결한다.
예를 들어, 도 22b에 도시된 바와 같이, 제1 워드라인 연결 라인(LN11)은 서브 워드라인 드라이버 영역(SWD)의 양쪽에 각각 배치되는 워드라인들(WL1, WL12)을 전기적으로 연결하고, 제2 워드라인 연결 라인(LN12)은 서브 워드라인 드라이버 영역(SWD)의 양쪽에 각각 배치되는 워드라인들(WL8, WL13)을 전기적으로 연결할 수 있다.
서브 워드라인 드라이버 영역(SWD)에서 셀 피치(cell pitch)에 의해 폴리 라인(poly line)의 피치가 결정된다. 이로 인해 비트라인 폴리의 피치 제약으로 고전압이 인가되는 서브 워드 라인 드라이버의 키핑 트랜지스터(keeping transistor)의 길이(length)가 제한되어 서브 워드 라인 드라이버의 신뢰성이 제한되는 문제가 있다.
도 22b를 참조하여 설명한 워드라인 연결 라인들(LN11, LN12)을 도입함으로써, 비트라인 폴리의 피치의 제약을 완화할 수 있고 상기 키핑 트랜지스터의 길이를 증가시킴으로써 메모리 장치의 성능을 향상시킬 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 23을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
메모리 장치(1230) 및/또는 비휘발성 메모리 장치(1240)는 도 1 내지 도 22를 참조하여 전술한 바와 같은 도전 라인들의 배치 구조를 포함할 수 있다. 컬럼 선택 신호 라인들과 글로벌 입출력 데이터 라인들을 서로 다른 제1 및 제2 컬럼 도전층들에 각각 형성하고, 상기 제1 및 제2 컬럼 도전층들 사이의 쉴드 도전층에 파워 라인들을 형성함으로써, 신호 라인들 및 파워 라인들의 노이즈들을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치로서,
    메모리 셀 어레이 영역의 제1 컬럼 도전층에 열 방향으로 길게 신장되도록 형성된 컬럼 선택 신호 라인들;
    상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 다른 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 형성된 글로벌 입출력 데이터 라인들; 및
    상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 상기 제2 컬럼 도전층 사이의 쉴드 도전층에 형성된 파워 라인들을 포함하고,
    상기 제1 컬럼 도전층, 상기 쉴드 도전층 및 상기 제2 컬럼 도전층은 수직 방향으로 순차적으로 형성되는 메모리 장치.
  2. 제1 항에 있어서,
    상기 쉴드 도전층의 파워 라인들은 상기 열 방향으로 길게 신장되도록 형성되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 쉴드 도전층의 파워 라인들은 상기 열 방향과 수직인 행 방향으로 길게 신장되도록 형성되는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 쉴드 도전층에 상기 행 방향으로 길게 신장되도록 형성되는 메인 워드 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 쉴드 도전층에 상기 행 방향으로 길게 신장되도록 형성되는 워드 선택 신호 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 형성되고 상기 컬럼 선택 신호 라인들 사이에 배치되는 파워 라인들; 및
    상기 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 형성되고 상기 글로벌 입출력 데이터 라인들 사이에 배치되는 파워 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 컬럼 도전층은 제1 도전층 위의 제2 도전층에 상응하고,
    상기 쉴드 도전층은 상기 제2 도전층 위의 제3 도전층에 상응하고,
    상기 제2 컬럼 도전층은 상기 제3 도전층 위의 제4 도전층에 상응하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 도전층에 상기 열 방향에 수직한 행 방향으로 길게 신장되도록 형성되는 로컬 입출력 데이터 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고,
    상기 쉴드 도전층에 형성되는 파워 라인들 중 적어도 하나의 파워 라인은,
    상기 열 방향으로 인접한 뱅크 어레이들 및 상기 인접한 뱅크 어레이들 사이의 주변 회로 영역을 수직 콘택을 이용하지 않고 상기 쉴드 도전층에서 직선 형태로 관통하는 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서,
    상기 제2 컬럼 도전층에 형성되는 글로벌 입출력 데이터 라인들은, 상기 열 방향에 수직한 행 방향으로 서로 인접하는 제1 글로벌 입출력 데이터 라인 및 제2 글로벌 입출력 데이터 라인을 포함하고,
    상기 제1 글로벌 입출력 데이터 라인은 상기 열 방향으로 길게 신장되도록 형성된 제1 라인 세그먼트들을 포함하고,
    상기 제2 글로벌 입출력 데이터 라인은 상기 열 방향으로 길게 신장되도록 형성된 제2 라인 세그먼트들을 포함하고,
    상기 제1 라인 세그먼트들 중 제1 교환 라인 세그먼트와 상기 제2 라인 세그먼트들 중 제2 교환 라인 세그먼트는 행 방향으로 서로 위치를 교환하여 상기 제1 글로벌 입출력 데이터 라인과 상기 제2 글로벌 입출력 데이터 라인이 교차하는 것을 특징으로 하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 라인 세그먼트들 중 하나와 상기 제1 교환 라인 세그먼트는 상기 제2 컬럼 도전층의 위 또는 아래에 위치하는 도전층에 형성되는 제1 점퍼 라인 세그먼트와 수직 콘택들을 통해 서로 전기적으로 연결되고,
    상기 제2 라인 세그먼트들 중 하나와 상기 제2 교환 라인 세그먼트는 상기 제2 컬럼 도전층의 위 또는 아래에 위치하는 도전층에 형성되는 제2 점퍼 라인 세그먼트와 수직 콘택들을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  12. 제1 항에 있어서,
    상기 제2 컬럼 도전층에 형성되는 글로벌 입출력 데이터 라인들은, 상기 열 방향에 수직한 행 방향으로 서로 인접하는 제1 글로벌 입출력 데이터 라인 및 제2 글로벌 입출력 데이터 라인을 포함하고,
    상기 제1 글로벌 입출력 데이터 라인은 상기 열 방향으로 길게 신장되도록 상기 제2 컬럼 도전층에 형성된 제1 상부 라인 세그먼트 및 상기 열 방향으로 길게 신장되도록 상기 제2 컬럼 도전층 아래에 위치하는 상기 쉴드 도전층에 형성된 제1 하부 라인 세그먼트를 포함하고,
    상기 제2 글로벌 입출력 데이터 라인은 상기 제1 상부 라인 세그먼트와 상기 행 방향으로 상응하고 상기 열 방향으로 길게 신장되도록 상기 쉴드 도전층에 형성된 제2 하부 라인 세그먼트 및 상기 제1 하부 라인 세그먼트와 상기 행 방향으로 상응하고 상기 열 방향으로 길게 신장되도록 상기 제2 컬럼 도전층에 형성된 제2 상부 라인 세그먼트를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제1 항에 있어서,
    상기 쉴드 도전층의 아래에 위치하는 제1 도전층에 제1 방향으로 길게 신장되도록 형성된 제1 파워 라인;
    상기 제1 도전층에 상기 제1 방향으로 길게 신장되도록 형성되고 상기 제1 파워 라인과 상기 제1 방향으로 동일 선상에 배치되는 제2 파워 라인;
    상기 쉴드 도전층에 상기 제1 방향으로 길게 신장되도록 형성된 제3 파워 라인
    상기 쉴드 도전층에 상기 제1 방향으로 길게 신장되도록 형성되고 상기 제3 파워 라인과 평행하도록 상기 제1 방향에 수직한 제2 방향으로 상기 제3 파워 라인과 인접하여 배치되는 제4 파워 라인;
    상기 제1 도전층과 상기 쉴드 도전층 사이의 상기 제1 컬럼 도전층에 상응하는 제2 도전층에 형성되고, 수직 콘택들을 통하여 상기 제1 파워 라인과 상기 제3 파워 라인을 전기적으로 연결하는 제1 연결 라인; 및
    상기 제2 도전층에 형성되고 수직 콘택들을 통하여 상기 제2 파워 라인과 상기 제4 파워 라인을 전기적으로 연결하는 제2 연결 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 제1 파워 라인과 상기 제2 파워 라인은 상기 제1 도전층 아래의 반도체 기판에 서로 다른 전압들을 각각 공급하는 것을 특징으로 하는 메모리 장치.
  15. 제1 항에 있어서,
    상기 메모리 장치의 최상부 도전층의 위에 위치하는 재분배층에 형성되는 재분배 라인들을 더 포함하고,
    상기 재분배 라인들은 상기 최상부 도전층에 형성된 도전 라인들을 서로 전기적으로 연결하기 위한 적어도 하나의 내부 연결 재분배 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제1 항에 있어서,
    상기 제1 컬럼 도전층의 아래에 형성되는 폴리층에 상기 열 방향과 수직한 행 방향으로 길게 신장되도록 형성되는 복수의 서브 워드라인들; 및
    수직 콘택들을 통하여 서브 워드라인 드라이버 영역의 상기 행 방향으로 양쪽에 배치되는 적어도 한 쌍의 서브 워드라인들을 연결하기 위하여 상기 폴리층의 위에 위치하는 금속층에서 상기 서브 워드라인 드라이버 영역을 상기 행 방향으로 관통하도록 형성되는 적어도 하나의 워드라인 연결 라인을 더 포함하는 것을 특징으로 하는 메모리 장치.
  17. 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치로서,
    메모리 셀 어레이 영역의 제1 도전층에 행 방향으로 길게 신장되도록 형성되는 로컬 입출력 데이터 라인들;
    상기 메모리 셀 어레이 영역의 상기 제1 도전층 위에 위치하는 제2 도전층에 상기 행 방향과 수직한 열 방향으로 길게 신장되도록 형성되는 컬럼 선택 신호 라인들;
    상기 메모리 셀 어레이 영역의 상기 제2 도전층 위에 위치하는 제3 도전층에 형성되는 파워 라인들; 및
    상기 메모리 셀 어레이 영역의 상기 제3 도전층 위에 위치하는 제4 도전층에 상기 열 방향으로 길게 신장되도록 형성되는 글로벌 입출력 데이터 라인들을 포함하는 메모리 장치.
  18. 제17 항에 있어서,
    상기 제3 도전층의 파워 라인들은 상기 열 방향으로 길게 신장되도록 형성되고,
    상기 제1 도전층에 상기 행 방향으로 길게 신장되도록 형성되는 메인 워드 라인들 및 워드 선택 신호 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제17 항에 있어서,
    상기 제3 도전층의 파워 라인들은 상기 행 방향으로 길게 신장되도록 형성되고,
    상기 제1 도전층 또는 상기 제3 도전층에 각각 상기 행 방향으로 길게 신장되도록 형성되는 메인 워드 라인들 및 워드 선택 신호 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  20. 메모리 셀 어레이가 형성되는 메모리 셀 어레이 영역을 포함하는 메모리 장치의 도전 라인들의 배치 방법으로서,
    상기 메모리 셀 어레이 영역의 제1 컬럼 도전층에 열 방향으로 길게 신장되도록 컬럼 선택 신호 라인들을 형성하는 단계;
    상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 다른 제2 컬럼 도전층에 상기 열 방향으로 길게 신장되도록 글로벌 입출력 데이터 라인들을 형성하는 단계; 및
    상기 메모리 셀 어레이 영역의 상기 제1 컬럼 도전층과 상기 제2 컬럼 도전층 사이의 쉴드 도전층에 파워 라인들을 형성하는 단계를 포함하고,
    상기 제1 컬럼 도전층, 상기 쉴드 도전층 및 상기 제2 컬럼 도전층은 수직 방향으로 순차적으로 형성되는 메모리 장치의 도전 라인들의 배치 방법.
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