CN117476053B - 存储器的布线结构及存储器 - Google Patents

Abstract

本公开涉及半导体技术领域，提供一种存储器的布线结构及存储器，存储器的布线结构包括：第一运算单元被配置为，接收初始控制信号和第一使能信号并生成第一控制信号；第二运算单元被配置为，接收初始控制信号和第二使能信号并生成第二控制信号；信号处理单元被配置为，接收并分别处理初始控制信号、第一使能信号和第二使能信号；第一传输单元，且第一传输单元和信号处理单元共同被配置为，将初始控制信号分别传输至第一运算单元和第二运算单元，使第一运算单元和第二运算单元各自接收的初始控制信号的延时的差值小于预设阈值。本公开至少有利于提高布线结构的传输性能，以及有利于降低布线结构所占用的布局空间。

Description

存储器的布线结构及存储器

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种存储器的布线结构及存储器。

背景技术

通常，半导体器件可以包括存储阵列区和外围区，许多信号线和电源线可以布置在存储器阵列区和外围区的上部，外围区包括列解码区和行列解码区等多个信号处理区。随着对现代电子产品的便携性、计算能力、存储器容量和能源效率的需求增长，DRAM芯片设计中，希望尽量减少行解码区的布局面积。

然而，伴随着行解码区的布局面积的减少，行解码区的上方能够用于进行布线的空间被进一步压缩，将导致一定数量的布线没有足够的空间资源以进行布局。基于此，在保证不影响布线的传输性能的前提下，如何降低布线所需要的布局空间成为亟待解决的问题。

发明内容

本公开实施例提供一种存储器的布线结构及存储器，至少有利于提高布线结构的传输性能，以及有利于降低布线结构所占用的布局空间。

根据本公开一些实施例，本公开实施例一方面提供一种存储器的布线结构，包括：沿第一方向上间隔排布的第一列解码区和第二列解码区，所述第一列解码器中具有第一运算单元，被配置为，接收初始控制信号和第一使能信号并生成第一控制信号；所述第二列解码区中具有第二运算单元，被配置为，接收所述初始控制信号和第二使能信号并生成第二控制信号；行解码区，位于所述第一列解码区和所述第二列解码区之间；信号处理单元，位于邻近所述第二列解码区且远离所述第一列解码区的一侧，被配置为，接收所述初始控制信号、所述第一使能信号和所述第二使能信号，并分别对所述初始控制信号、所述第一使能信号和所述第二使能信号进行处理；第一传输单元，且所述第一传输单元和所述信号处理单元共同被配置为，将所述初始控制信号分别传输至所述第一运算单元和所述第二运算单元，并使得所述第一运算单元接收的所述初始控制信号的第一延时与所述第二运算单元接收的所述初始控制信号的第二延时的差值小于预设阈值。

在一些实施例中，所述第一传输单元包括主路、第一支路和第二支路；其中，所述主路的一端与所述信号处理单元电连接，所述主路的另一端分别与所述第一支路和所述第二支路电连接，所述第一支路的另一端与所述第一运算单元电连接，所述第二支路的另一端与所述第二运算单元电连接。

在一些实施例中，所述主路和所述第一支路共同构成第一传输路径，所述主路和所述第二支路共同构成第二传输路径；所述第一传输路径用于将所述初始控制信号传输至所述第一运算单元，所述第二传输路径用于将所述初始控制信号传输至所述第二运算单元，所述第一传输路径的第一长度和所述第二传输路径的第二长度的比值为0.9~1.1。

在一些实施例中，所述第一传输单元位于所述行解码区中。

在一些实施例中，所述信号处理单元被配置为，对接收的所述初始控制信号进行缓冲处理以得到第一输出信号，并输出所述第一输出信号；所述第一传输单元被配置为，接收所述第一输出信号并将所述第一输出信号分别传输至所述第一运算单元和所述第二运算单元。

在一些实施例中，所述主路、所述第一支路和所述第二支路位于同一金属层，且所述主路和所述第一支路构成一条贯穿所述行解码区的第一传输线，所述第二支路为部分区域弯折的第二传输线；所述布线结构还包括：第一屏蔽线，位于所述第一传输线远离所述第二传输线的一侧；第二屏蔽线，位于所述第一传输线和所述第二传输线之间；第三屏蔽线，位于所述第二传输线远离所述第一传输线的一侧。

在一些实施例中，所述布线结构还包括：第二传输单元，电连接所述信号处理单元和所述第一运算单元，被配置为，将所述第一使能信号传输至所述第一运算单元；第三传输单元，电连接所述信号处理单元和所述第二运算单元，被配置为，将所述第二使能信号传输至所述第二运算单元；所述初始控制信号包括N种子控制信号，所述子控制信号与所述第一传输单元一一对应，N个所述第一传输单元沿第二方向上间隔排布，所述第二方向与所述第一方向相交，且N个所述第一传输单元与同一所述第二传输单元和同一所述第三传输单元对应，N为正整数。

在一些实施例中，所述第一传输单元、所述第一屏蔽线和所述第二屏蔽线三者一一对应，沿所述第二方向相邻的两个所述第一传输单元之间具有一条所述第一屏蔽线。

在一些实施例中，沿所述第二方向上，最靠近所述第二传输单元的一个所述第一传输单元与所述第二传输单元之间具有一条所述第三屏蔽线。

在一些实施例中，所述布线结构还包括，存储阵列区，所述存储阵列区和所述行解码区沿第二方向相邻，且位于所述第一列解码区和所述第二列解码区之间，所述第二方向与所述第一方向相交；所述主路包括位于所述存储阵列区中的第一主路，以及从所述存储阵列区延伸至所述行解码区的第二主路，所述第一主路与所述信号处理单元电连接，所述第二主路分别与所述第一支路和所述第二支路电连接。

在一些实施例中，所述信号处理单元包括第一反相器，被配置为，接收所述初始控制信号并对所述初始控制信号进行反相以得到第二输出信号，并输出所述第二输出信号；所述第一主路被配置为，接收并传输所述第二输出信号至所述第二主路；所述第二主路中具有第二反相器，被配置为，接收所述第二输出信号并对所述第二输出信号进行反相以得到第三输出信号，并输出所述第三输出信号；所述第一支路被配置为，接收并传输所述第三输出信号至所述第一运算单元；所述第二支路被配置为，接收并传输所述第三输出信号至所述第二运算单元。

在一些实施例中，所述第一支路和所述第二支路位于同一金属层，且所述第一支路和所述第二支路构成一条贯穿所述行解码区的第三传输线；所述布线结构还包括：第四屏蔽线和第五屏蔽线，分别位于所述第三传输线沿所述第二方向相对的两侧。

在一些实施例中，所述布线结构还包括：第二传输单元，电连接所述信号处理单元和所述第一运算单元，被配置为，将所述第一使能信号传输至所述第一运算单元；第三传输单元，电连接所述信号处理单元和所述第二运算单元，被配置为，将所述第二使能信号传输至所述第二运算单元；所述初始控制信号包括N种子控制信号，所述子控制信号与所述第一传输单元一一对应，N个所述第一传输单元中的N个所述第三传输线沿所述第二方向上间隔排布，且N个所述第一传输单元与同一所述第二传输单元和同一所述第三传输单元对应，N为正整数。

在一些实施例中，所述第四屏蔽线和所述第三传输线一一对应，沿所述第二方向相邻的两个所述第三传输线之间具有一条所述第四屏蔽线。

在一些实施例中，沿所述第二方向上，最靠近所述第二传输单元的一个所述第三传输线与所述第二传输单元之间具有一条所述第五屏蔽线。

根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括根据上述任一项所述的布线结构。

本公开实施例提供的技术方案至少具有以下优点：

一方面，设计一种新的第一传输单元和新的信号处理单元，利用第一传输单元和信号处理单元的共同配合使得第一运算单元接收的初始控制信号的第一延时与第二运算单元接收的初始控制信号的第二延时的差值小于预设阈值。换言之，经由信号处理单元输出的信号通过第一传输单元分别传输至第一运算单元和第二运算单元，且利用第一传输单元对信号的传输控制第一运算单元和第二运算单元接收到初始控制信号的时刻之差在预设阈值内，即控制信号处理单元输出的信号经由第一传输单元传输至第一列解码区和第二列解码区所耗费的时间之差在预设阈值内，从而提高布线结构的传输性能。

另一方面，在第一列解码区中设计第一运算单元，且在第二列解码区中设计第二运算单元，则不仅信号处理单元对其接收的初始控制信号进行初次处理，而且第一列解码区可以通过第一运算单元对经由信号处理单元和第一传输单元处理的初始控制信号进行二次处理，以最终生成促使第一列解码区进行后续操作的第一控制信号，以及第二列解码区可以通过第二运算单元对经由信号处理单元和第一传输单元处理的初始控制信号进行二次处理，以最终生成促使第二列解码区进行后续操作的第二控制信号。如此，第一传输单元仅需要传输一种信号，即将信号处理单元接收并进行处理后的初始控制信号传输至第一运算单元和第二运算单元即可，有利于降低第一传输单元所需的布局空间，从而有利于降低布线结构所占用的布局空间。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为布线结构的一种局部俯视结构示意图；

图2为本公开一实施例提供的布线结构的一种功能框图；

图3为本公开一实施例提供的布线结构的一种局部俯视结构示意图；

图4为本公开一实施例提供的布线结构中信号处理单元、第一传输单元、第一运算单元和第二运算单元的一种组合功能框图；

图5为本公开一实施例提供的布线结构的另一种俯视结构示意图；

图6为本公开一实施例提供的布线结构的又一种俯视结构示意图；

图7为本公开一实施例提供的布线结构的再一种俯视结构示意图；

图8为图7所示布线结构中第一传输单元的俯视结构示意图；

图9a为图8所示第一传输单元中主路和第一支路共同构成的第一传输路径的俯视结构示意图；

图9b为图8所示第一传输单元中主路和第二支路共同构成第二传输路径的俯视结构示意图；

图10为在图7所示的结构中增设有屏蔽线的布线结构的俯视结构示意图；

图11为本公开一实施例提供的布线结构的再一种俯视结构示意图；

图12为本公开一实施例提供的布线结构的再一种俯视结构示意图；

图13为本公开一实施例提供的布线结构的再一种俯视结构示意图；

图14为图13所示布线结构中第一传输单元、第一存储阵列区、行解码区和第二存储阵列区的一种组合俯视结构示意图；

图15为图12所示布线结构中第一传输单元的俯视结构示意图；

图16为在图13所示的结构中增设有屏蔽线的布线结构的俯视结构示意图；

图17为本公开一实施例提供的布线结构中第一传输单元的另一种俯视结构示意图。

具体实施方式

由背景技术可知，在保证布线良好的传输性能的前提下，布线所需要的布局空间有待缩小。

经分析发现，参考图1，图1为布线结构的一种局部俯视结构示意图，半导体器件中，信号处理单元10接收初始信号，并将进行处理后的初始信号分别传输至第一列解码区11和第二列解码区12。基于此，需要设计将信号处理单元10输出的信号传输至第一列解码区11的第一布线13，以及将信号处理单元10输出的信号传输至第二列解码区12的第二布线14。第一布线13和第二布线14占用的布局空间为图1中的布线区15。

在一些情况下，信号处理单元10接收初始信号之后，会对初始信号进行处理以生成控制第一列解码区11进行后续的操作的第一控制信号和控制第二列解码区12进行后续的操作的第二控制信号，并通过第一布线13将生成的第一控制信号提供给第一列解码区11，以及通过第二布线14将生成的第二控制信号提供给第二列解码区12，第一列解码区11和第二列解码区12基于各自接收的控制信号进行后续的操作。而且，基于不同的初始信号，信号处理单元10提供给第一列解码区11和第二列解码区12的控制信号不同。基于此，对第一布线13和第二布线14的传输性能提出了较高的要求。

一方面，将信号处理单元10输出的第一控制信号经由第一布线13传输至第一列解码区11所耗费的时间作为第一时间，将信号处理单元10输出的第二控制信号经由第二布线14传输至第二列解码区12所耗费的时间作为第二时间，基于信号处理单元10与第一列解码区11和第二列解码区12之间的间距的不同，需要对第一布线13和第二布线14中的至少一者进行绕线处理，以降低第一时间和第二时间之间的差值。图1中以信号处理单元10距离第二列解码区12更近，对第二布线14进行绕线处理为示例。可以理解的是，对第二布线14进行绕线处理会增大第二布线14在布线区15中所占用的布局面积。

另一方面，第一列解码区11和第二列解码区12需要接收准确的信号处理单元10输出的控制信号才便于进行后续的操作，基于此需要第一布线13和第二布线14具有较高的传输准确率，即需要降低控制信号在第一布线13和第二布线14中传输时的失真率，因此需要在任意相邻的两条布线之间设置屏蔽线16，以降低相邻布线对彼此的电干扰。此处描述的布线包括第一布线13和第二布线14。可以理解的是，增设屏蔽线16会增大布线区15所需要的布局空间。

参考图1，需要在第一布线13和第二布线14之间设置1条屏蔽线16；由于第二布线14自身进行了绕线，第二布线14内部需要设计至少1条屏蔽线16；此外，第一布线13与外部其他布线之间需要设置1条屏蔽线16，第二布线14与外部其他布线之间也需要设置1条屏蔽线16。因此，为降低控制信号在第一布线13和第二布线14中传输时的失真率，一条第一布线13和一条第二布线14需要配备至少4条屏蔽线16，如此，比第一布线13和第二布线14的数量还多的屏蔽线16会进一步增大布线区15所需要的布局空间。

需要说明的是，图1中用实线示意第一布线13和第二布线14，用虚线示意屏蔽线16。

又一方面，信号处理单元10接收的初始信号有多种，任一种初始信号经由信号处理单元10均会产生2个输出信号，即第一控制信号和第二控制信号。由于信号处理单元10接收的初始信号有多种，例如N种，N为正整数，则需要在布线区15中设计N条第一布线13和N条第二布线14。进一步，将一条第一布线13和一条第二布线14作为一组信号传输线，考虑到屏蔽线16，即使相邻组信号传输线可以共用一条屏蔽线16，为传输经由N种初始信号产生的2N个输出信号，布线区15中所需要设计的布线的总条数至少为（6N+1）条布线，此处的布线包括第一布线13、第二布线14和屏蔽线16。

由上述分析可知，为保证第一布线13和第二布线14较好的传输性能，需要在布线区15中布局的线道很多，所需要的布线区15的布局空间较大，不利于实现半导体器件的限缩。需要说明的是，一条布线会占用至少一条线道。

因此，在保证不影响布线的传输性能的前提下，如何降低布线所需要的布局空间成为亟待解决的问题。

本公开实施提供一种存储器的布线结构及存储器，布线结构中，一方面，利用第一传输单元和信号处理单元的共同配合，使得第一运算单元接收的初始控制信号的第一延时与第二运算单元接收的初始控制信号的第二延时的差值小于预设阈值，换言之，控制信号处理单元输出的信号经由第一传输单元传输至第一列解码区和第二列解码区所耗费的时间之差在预设阈值内，从而提高布线结构的传输性能。另一方面，在第一列解码区中设计第一运算单元，且在第二列解码区中设计第二运算单元，则不仅信号处理单元对其接收的初始控制信号进行初次处理，而且第一列解码区通过第一运算单元对其接收的初始控制信号进行二次处理，以最终生成促使第一列解码区进行后续操作的第一控制信号，以及第二列解码区通过第二运算单元对其接收的初始控制信号进行二次处理，以最终生成促使第二列解码区进行后续操作的第二控制信号。如此，第一传输单元仅需要传输一种信号，即将信号处理单元接收并进行处理后的初始控制信号传输至第一运算单元和第二运算单元即可，有利于降低第一传输单元所需的布局空间，从而有利于降低布线结构所占用的布局空间。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

本公开一实施例提供一种存储器的布线结构，以下将结合附图对本公开一实施例提供的存储器的布线结构进行详细说明。

图2为本公开一实施例提供的布线结构的一种功能框图。

参考图2，存储器的布线结构包括：沿第一方向X上间隔排布的第一列解码区101和第二列解码区102，第一列解码区101中具有第一运算单元111，被配置为，接收初始控制信号Control和第一使能信号FAR_EN并生成第一控制信号Control1；第二列解码区102中具有第二运算单元112，被配置为，接收初始控制信号Control和第二使能信号NEAR_EN并生成第二控制信号Control2；行解码区103，位于第一列解码区101和第二列解码区102之间；信号处理单元104，位于邻近第二列解码区102且远离第一列解码区101的一侧，被配置为，接收初始控制信号Control、第一使能信号FAR_EN和第二使能信号NEAR_EN，并分别对初始控制信号Control、第一使能信号FAR_EN和第二使能信号NEAR_EN进行处理；第一传输单元105，且第一传输单元105和信号处理单元104共同被配置为，将初始控制信号Control分别传输至第一运算单元111和第二运算单元112，并使得第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值。

值得注意的是，第一列解码区101、第二列解码区102和行解码区103为对布线结构中不同区域的一种划分，每个区域所实现的主要功能有所不同，以通过在布线结构中划分出不同区域以定位出不同电学器件之间的位置关系。第一列解码区101中包括但不限于第一运算单元111，第二列解码区102中包括但不限于第二运算单元112。

可以理解的是，信号处理单元104和第一传输单元105共同配合以将信号处理单元104接收的初始控制信号Control分别传输至第一运算单元111和第二运算单元112。在该传输过程中有利于提高布线结构的传输性能。以下对其进行详细说明：设计一种新的信号处理单元104和新的第一传输单元105，利用信号处理单元104和第一传输单元105的共同配合使得第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值。换言之，经由信号处理单元104输出的信号通过第一传输单元105分别传输至第一运算单元111和第二运算单元112，且利用第一传输单元105对信号的传输控制第一运算单元111和第二运算单元112接收到初始控制信号Control的时刻之差在预设阈值内，即控制信号处理单元104输出的信号经由第一传输单元105传输至第一列解码区101和第二列解码区102所耗费的时间之差在预设阈值内，从而提高布线结构的传输性能。

另一方面，在第一列解码区101中设计第一运算单元111，且在第二列解码区102中设计第二运算单元112，则不仅信号处理单元104对其接收的初始控制信号Control进行初次处理，而且第一列解码区101可以通过第一运算单元111对经由信号处理单元104和第一传输单元105处理的初始控制信号Control进行二次处理，以最终生成促使第一列解码区101进行后续操作的第一控制信号Control1，以及第二列解码区102可以通过第二运算单元112对经由信号处理单元104和第一传输单元105处理的初始控制信号Control进行二次处理，以最终生成促使第二列解码区102进行后续操作的第二控制信号Control2。

换言之，设计的新的布线结构中，不再仅靠信号处理单元104对初始控制信号Control进行处理以生成促使第一列解码区101和第二列解码区102进行后续操作的控制信号，在第一列解码区101和第二列解码区102中分别设计有可以对初始控制信号Control进行处理的第一运算单元111和第二运算单元112，使得用于促使第一列解码区101进行后续操作的第一控制信号Control1在第一列解码区101中产生，用于促使第二列解码区102进行后续操作的第二控制信号Control2在第二列解码区102中产生。如此，第一传输单元105仅需要传输一种信号，即第一传输单元105将信号处理单元104接收并进行处理后的初始控制信号Control传输至第一运算单元111和第二运算单元112即可，有利于降低第一传输单元105所需的布局空间，从而有利于降低布线结构所占用的布局空间。

而且，信号处理单元104仅需要对其接收的初始控制信号Control进行初次处理，无需在信号处理单元104中基于初始控制信号Control和第一使能信号FAR_EN生成第一控制信号Control1，也无需在信号处理单元104中基于初始控制信号Control和第二使能信号NEAR_EN生成第二控制信号Control2，有利于简化信号处理单元104对初始控制信号Control的处理逻辑，从而有利于降低信号处理单元104中的逻辑电路的复杂程度，以降低信号处理单元104所需的布局空间，从而有利于进一步降低布线结构所占用的布局空间。

需要说明的是，图2中还以YDEC_FAR示意第一列解码区101，以YDEC_NEAR示意第二列解码区102，以XDEC示意行解码区103，以BANKLOGIC示意信号处理单元104。此外，为示意出初始控制信号Control在信号处理单元104、第一传输单元105、第一运算单元111和第二运算单元112中的传输路径，图2中示意出的第一传输单元105仅为一种简易功能框图。

在一些情况下，由于行解码区103位于第一列解码区101和第二列解码区102之间，且信号处理单元104位于邻近第二列解码区102且远离第一列解码区101的一侧，换言之，信号处理单元104位于第一列解码区101、第二列解码区102和行解码区103构成的区域的外围，使得信号处理单元104输出的信号经由第一传输单元105分别传输至第一列解码区101和第二列解码区102时，信号的传输路径会沿第一方向X贯穿行解码区103。

以下将结合附图对布线结构进行更为详细的说明。

在一些实施例中，第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值，且预设阈值为0~30ps。

实际应用中，第一列解码区101中还具有第一列解码器（图中未示出），第一列解码器基于第一运算单元111生成的第一控制信号Control1进行后续操作；第二列解码区102中还具有第二列解码器（图中未示出），第二列解码器基于第二运算单元112生成的第二控制信号Control2进行后续操作。而且，第一列解码器接收到第一控制信号Control1的时刻与第二列解码器接收到第二控制信号Control2的时刻之差越小，越有利于保证第一列解码器和第二列解码器同时进行后续操作。

基于此，第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值越小，即预设阈值越小，越有利于降低第一列解码器接收到第一控制信号Control1的时刻与第二列解码器接收到第二控制信号Control2的时刻之差，从而越有利于保证第一列解码器和第二列解码器同时进行后续操作。较佳状态下，利用第一传输单元105优良的传输性能使得预设阈值为0ps，考虑到实际应用中其他因素的影响，控制预设阈值不大于30ps，也有利于保证第一列解码器和第二列解码器几乎同时进行后续操作，避免后续操作发生错误。

在一些实施例中，参考图3，图3为本公开一实施例提供的布线结构的一种局部俯视结构示意图，第一运算单元111包括串联的第一与门电路121和第一缓冲器131，第一与门电路121接收第一传输单元105提供的初始控制信号Control和信号处理单元104提供的第一使能信号FAR_EN，且第一与门电路121基于初始控制信号Control和第一使能信号FAR_EN生成第一控制信号Control1，并将第一控制信号Control1传输给第一缓冲器131。

值得注意的是，第一缓冲器131对第一控制信号Control1进行缓冲处理，有利于降低第一控制信号Control1的失真率，以增加第一控制信号Control1的驱动能力，例如增加第一控制信号Control1对第一解码器的驱动能力。

在一些实施例中，第一缓冲器131可以包括M对串联的反相器，M为正整数。1对串联的反相器包括2个串联的反相器。可以理解的是，2个串联的反相器可以有效降低第一控制信号Control1的失真率，具体的，2个串联的反相器中的第一个反相器可以对第一控制信号Control1进行反转，而第二个反相器会将这个反转的信号再次进行反转，以生成缓冲后的第一控制信号Control1，如此，通过对第一控制信号Control1进行两次反转以将第一控制信号Control1中上升/下降沿的过渡时间的影响抵消掉，从而避免对第一控制信号Control1的占空比的影响，以降低第一控制信号Control1的失真率。

在一些实施例中，继续参考图3，第二运算单元112包括串联的第二与门电路122和第二缓冲器132，第二与门电路122接收第一传输单元105提供的初始控制信号Control和信号处理单元104提供的第二使能信号NEAR_EN，且第二与门电路122基于初始控制信号Control和第二使能信号NEAR_EN生成第二控制信号Control2，并将第二控制信号Control2传输给第二缓冲器132。

值得注意的是，第二缓冲器132对第二控制信号Control2进行缓冲处理，有利于降低第二控制信号Control2的失真率，以增加第二控制信号Control2的驱动能力，例如增加第二控制信号Control2对第二解码器的驱动能力。在一些实施例中，第二缓冲器132也可以包括M对串联的反相器，M为正整数。1对串联的反相器包括2个串联的反相器。第二缓冲器132与前述第一缓冲器131相同或相似的部分在此不做赘述。

需要说明的是，图3中以第一与门电路121和第二与门电路122均仅包括一个与门为示例，实际应用中，对第一与门电路121和第二与门电路122的具体构造均不做限制，能实现与门逻辑的电路均可以为第一与门电路121或第二与门电路122。

以下对第一传输单元105进行详细说明。

在一些实施例中，参考图4，第一传输单元105包括主路115、第一支路125和第二支路135；其中，主路115的一端与信号处理单元104电连接，主路115的另一端分别与第一支路125和第二支路135电连接，第一支路125的另一端与第一运算单元111电连接，第二支路135的另一端与第二运算单元112电连接。如此，通过第一传输单元105对接收到的信号进行分波传递，实现将信号处理单元104接收的初始控制信号Control分别传输至第一运算单元111和第二运算单元112。可以理解的是，信号在第一传输单元105中传输时，中途将主路115上的信号分别传输至第一支路125和第二支路135，控制信号在第一支路125上的传输路径和在第二支路135上的传输路径的比值接近1，无需对第一支路125和第二支路135进行额外的绕线处理，即可保证第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值。

需要说明的是，图4为本公开一实施例提供的布线结构中信号处理单元、第一传输单元、第一运算单元和第二运算单元的一种组合功能框图，为示意出初始控制信号Control在信号处理单元104、第一传输单元105、第一运算单元111和第二运算单元112中的传输路径，图4中示意出的第一传输单元105仅为一种简易功能框图，且图4对信号处理单元104、第一传输单元105、第一运算单元111和第二运算单元112四者的位置关系不做限制。

在一些实施例中，主路115和第一支路125共同构成第一传输路径，主路115和第二支路135共同构成第二传输路径；第一传输路径用于将初始控制信号Control传输至第一运算单元111，第二传输路径用于将初始控制信号Control传输至第二运算单元112，第一传输路径的第一长度和第二传输路径的第二长度的比值为0.9~1.1。

需要说明的是，第一传输路径和第二传输路径传输的初始控制信号Control是经过信号处理单元104处理后的信号，基于信号处理单元104的内部电路设计的不同，第一传输路径和第二传输路径传输的经过信号处理单元104处理后的信号会有所不同，但最终经由第一传输单元105传输至第一运算单元111和第二运算单元112的信号为经过信号处理单元104和第一传输单元105共同处理之后的初始控制信号Control。

值得注意的是，主路115、第一支路125和第二支路135中的任一者均可以不是沿某一固定方向延伸的传输线，主路115、第一支路125和第二支路135中的任一者均可以为具有弯折区域的传输线或者跨越至少一层金属层的传输线。基于此，主路115和第一支路125共同构成的第一传输路径可能并非沿某一固定方向延伸，主路115和第二支路135共同构成的第二传输路径也可能并非沿某一固定方向延伸。因此，设计第一传输路径的第一长度和第二传输路径的第二长度的比值为0.9~1.1，有利于降低信号在第一传输路径中传输的总长度和在第二传输路径中传输的总长度的差异，从而有利于保证第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值。

可以理解的是，较佳状态下，控制第一长度和第二长度的比值为1，即，使得信号在第一传输路径中传输的总长度和在第二传输路径中传输的总长度一致，有利于进一步降低第一延时与第二延时的差值，以提高第一传输单元105的传输性能。考虑到实际应用中制备第一传输单元105的工艺的影响，控制第一传输路径的第一长度和第二传输路径的第二长度的比值为0.9~1.1，从而有利于控制预设阈值不大于30ps。

信号处理单元104和第一传输单元105的具体构造至少包括以下两种情形：

在一些实施例中，参考图5或图6，第一传输单元105可以位于行解码区103中。

值得注意的是，第一传输单元105位于行解码区103指的是第一传输单元105中的主要布线位于行解码区103中；为将信号传输至第一运算单元111，第一传输单元105中的部分布线需要从行解码区103跨越至第一列解码区101中；为将信号传输至第二运算单元112，第一传输单元105中的部分布线需要从行解码区103跨越至第二列解码区102中；为接收经过信号处理单元104处理的初始控制信号Control，第一传输单元105中的部分布线需要从信号处理单元104跨越至行解码区103中。

在一些实施例中，参考图5、图6或图7，信号处理单元104被配置为，对接收的初始控制信号Control进行缓冲处理以得到第一输出信号Vout1，并输出第一输出信号Vout1；第一传输单元105被配置为，接收第一输出信号Vout1并将第一输出信号Vout1分别传输至第一运算单元111和第二运算单元112。

其中，图5为本公开一实施例提供的布线结构的另一种俯视结构示意图；图6为本公开一实施例提供的布线结构的又一种俯视结构示意图；图7为本公开一实施例提供的布线结构的再一种俯视结构示意图。后续会分别对图5、图6和图7进行详细说明。

在一些实施例中，参考图7，信号处理单元104包括第三缓冲器114、第四缓冲器124和第五缓冲器134。

其中，第三缓冲器114被配置为接收初始控制信号Control并对初始控制信号Control进行缓冲处理以生成第一输出信号Vout1。值得注意的是，第三缓冲器114对初始控制信号Control进行缓冲处理，有利于降低初始控制信号Control的失真率，以增加初始控制信号Control的驱动能力。在一些实施例中，第三缓冲器114可以包括M对串联的反相器，M为正整数。1对串联的反相器包括2个串联的反相器。第三缓冲器114与前述第一缓冲器131相同或相似的部分在此不做赘述。

值得注意的是，第一输出信号Vout1的波形与初始控制信号Control的波形相同，第一输出信号Vout1相当于初始控制信号Control。

第四缓冲器124被配置为接收第一使能信号FAR_EN并对第一使能信号FAR_EN进行缓冲处理，以降低信号处理单元104输出的第一使能信号FAR_EN的失真率，以及增加信号处理单元104输出的第一使能信号FAR_EN的驱动能力；第五缓冲器134被配置为接收第二使能信号NEAR_EN并对第二使能信号NEAR_EN进行缓冲处理，以降低信号处理单元104输出的第二使能信号NEAR_EN的失真率，以及增加信号处理单元104输出的第二使能信号NEAR_EN的驱动能力。需要说明的是，第四缓冲器124和第五缓冲器134与前述第一缓冲器131相同或相似的部分在此不做赘述。

在一些实施例中，参考图5、图6或图7，第一传输单元105包括主路115、第一支路125和第二支路135，且主路115、第一支路125和第二支路135位于同一金属层。

需要说明的是，图5和图6中示意出主路115、第一支路125和第二支路135的两种不同排布方式，图5中从主路115过渡至第一支路125和第二支路135时第二支路135的部分区域弯折，图6中从主路115过渡至第一支路125和第二支路135时主路115的部分区域弯折。实际应用中，不对主路115、第一支路125和第二支路135的三者的具体排布方式做限制，只需满足主路115和第一支路125构成的第一传输路径的第一长度与主路115和第二支路135构成的第二传输路径的第二长度的比值接近1即可。例如，第一长度与第二长度的比值为0.9~1.1。此外，图7中示意出图5中信号处理单元104的一种具体构造。

以下以图7所示的第一传输单元105对本公开一实施例提供的布线结构进行详细说明。

在一些实施例中，结合参考图7和图8，图8为图7所示布线结构中第一传输单元105的俯视结构示意图，主路115和第一支路125构成一条贯穿行解码区103的第一传输线165，第二支路135为部分区域弯折的第二传输线175。

值得注意的是，主路115和第一支路125在布线结构中为同一导电层，将其作为第一传输线165，第二支路135自身为第二传输线175，第二传输线175与第一传输线165的非端部区域接触连接。如此，相较于目前两条互不接触的布线且对其中一条布线单独做绕线处理的布线结构而言，第一传输单元105在行解码区103中占用的线道更少，仅为2条，有利于进一步减少第一传输单元105在行解码区103中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。

在一些实施例中，参考图8，第二传输线175中未弯折的部分与第一传输线165平行且间隔设置，第二传输线175中弯折的部分电连接主路115和第二传输线175的交点。

在一些实施例中，结合参考图8和图9a，主路115和第一支路125共同构成第一传输路径145，结合参考图8和图9b，主路115和第二支路135共同构成第二传输路径155。经过信号处理单元104处理后的初始控制信号Control，即第一输出信号Vout1（参考图7）通过第一传输路径145传输至第一运算单元111（参考图7），并通过第二传输路径155传输至第二运算单元112（参考图7）。

其中，图9a为图8所示第一传输单元105中主路115和第一支路125共同构成的第一传输路径145的俯视结构示意图，图9b为图8所示第一传输单元105中主路115和第二支路135共同构成第二传输路径155的俯视结构示意图。

在一些实施例中，参考图10，布线结构还可以包括：第一屏蔽线116，位于第一传输线165远离第二传输线175的一侧；第二屏蔽线126，位于第一传输线165和第二传输线175之间；第三屏蔽线136，位于第二传输线175远离第一传输线165的一侧。

其中，图10为在图7所示的结构中增设有屏蔽线的布线结构的一种俯视结构示意图，此处描述的屏蔽线包括第一屏蔽线116、第二屏蔽线126和第三屏蔽线136。

可以理解的是，通过增设的第一屏蔽线116有利于降低位于行解码区103中且与第一传输线165处于同一金属层的其他布线对第一传输线165的电干扰，通过增设的第二屏蔽线126有利于降低第一传输线165和第二传输线175对彼此的电干扰，通过增设的第三屏蔽线136有利于降低位于行解码区103中且与第一传输线165处于同一金属层的其他布线对第二传输线175的电干扰。如此，通过设置的第一屏蔽线116、第二屏蔽线126和第三屏蔽线136使得第一传输线165和第二传输线175均被屏蔽线给包围，以降低第一传输线165和第二传输线175受到的电干扰，从而有利于提高第一传输单元105的传输准确率。

值得注意的是，第一屏蔽线116、第二屏蔽线126和第三屏蔽线136的组合有利于降低第一输出信号Vout1在第一传输线165中传输时的失真率，以及降低第一输出信号Vout1在第二传输线175中传输时的失真率，从而使得第一传输单元105具有较高的传输准确率。进一步的，有利于提高第一运算单元111接收的第一输出信号Vout1的准确率，从而有利于提高第一运算单元111基于第一输出信号Vout1生成的第一控制信号Control1被第一列解码器准确识别的概率，以及有利于提高第二运算单元112接收的第一输出信号Vout1的准确率，从而有利于提高第二运算单元112基于第一输出信号Vout1生成的第二控制信号Control2被第二列解码器准确识别的概率。

此外，由于需要进行屏蔽的第一输出信号Vout1仅在第一传输线165和第二传输线175上传输，因此只需要在第一传输线165和第二传输线175，即两条信号传输线的周围设置屏蔽线即可满足需求。基于此，仅需设置3条屏蔽线，即第一屏蔽线116、第二屏蔽线126和第三屏蔽线136就能使得第一运算单元111和第二运算单元112均能接收到准确率较高的第一输出信号Vout1。相较于目前两条互不接触的布线且对其中一条布线单独做绕线处理的布线结构而言，具有相交点的第一传输线165和第二传输线175所需要配备的屏蔽线的条数更少，有利于进一步减少布线结构在行解码区103中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。

在一些实施例中，第一屏蔽线116、第二屏蔽线126和第三屏蔽线136均接地，以实现电磁屏蔽，从而隔断第一传输线165和第二传输线175之间的电干扰，以及隔断其他布线对第一传输线165和第二传输线175的电干扰。

在一些实施例中，参考图10，沿第一方向X上，第一屏蔽线116的长度可以等于行解码区103的长度，有利于保证位于行解码区103中的第一传输线165整体均不会受到外部的其他布线的电干扰；沿第一方向X上，第二屏蔽线126的长度可以略小于位于行解码区103中的第二传输线175的长度，有利于保证第二传输线175与第一传输线165在第二方向Y上正对的大部分区域均配备有第二屏蔽线126，以提高第二屏蔽线126对第一传输线165和第二传输线175之间的电干扰的屏蔽效果；沿第一方向X上，第三屏蔽线136的长度可以略大于位于行解码区103中的第二传输线175的长度，有利于保证位于行解码区103中的第一传输线165整体均不会受到外部的其他布线，例如第二传输单元107的电干扰。

值得注意的是，第一屏蔽线116、第二屏蔽线126、第三屏蔽线136、第一传输线165和第二传输线175可以位于同一金属层中。

实际应用中，可根据实际需求调节第一屏蔽线116、第二屏蔽线126和第三屏蔽线136在第一方向X上的长度。

在一些实施例中，参考图2、图3、图5至图7和图10，布线结构还可以包括：第二传输单元107，电连接信号处理单元104和第一运算单元111，被配置为，将第一使能信号FAR_EN传输至第一运算单元111；第三传输单元108，电连接信号处理单元104和第二运算单元112，被配置为，将第二使能信号NEAR_EN传输至第二运算单元112。

在一些情况下，由于信号处理单元104位于邻近第二列解码区102且远离第一列解码区101的一侧，第一使能信号FAR_EN需要传输至距离信号处理单元104较远的第一列解码区101，使得用于传输第一使能信号FAR_EN的第二传输单元107沿第一方向X上需要贯穿行解码区103。与之相比，第三传输单元108则无需经过行解码区103即可将第二使能信号NEAR_EN传输至第二列解码区102。

在一些实施例中，参考图11，图11为本公开一实施例提供的布线结构的再一种俯视结构示意图，初始控制信号Control包括N种子控制信号，子控制信号与第一传输单元105一一对应，N个第一传输单元105沿第二方向Y上间隔排布，第二方向Y与第一方向X相交，且N个第一传输单元105与同一第二传输单元107和同一第三传输单元108对应，N为正整数。

值得注意的是，不同的子控制信号不会同时处于有效状态，因而不同的子控制信号可以经由信号处理单元104和第一传输单元105的处理之后传输至同一第一运算单元111和第二运算单元112。而且，第一运算单元111接收的不同子控制信号可以共用同一第一使能信号FAR_EN，第二运算单元112接收的不同子控制信号可以共用同一第二使能信号NEAR_EN。此外，信号处理单元104中，子控制信号与第三缓冲器114一一对应。

可以理解的是，信号处理单元104对其接收的初始控制信号Control仅进行初次处理，即缓冲处理，将初始控制信号Control和第一使能信号FAR_EN的逻辑运算处理设计在第一列解码区101中的第一运算单元111上，以及将初始控制信号Control和第二使能信号NEAR_EN的逻辑运算处理设计在第二列解码区102中的第二运算单元112上。基于此，在布线结构需要设计N种子控制信号的传输路径时，只需要设计与N种子控制信号一一对应的N个第一传输单元105即可，第二传输单元107和第三传输单元108的数量始终为1个。如此，一方面，单个第一传输单元105在行解码区103中占用的线道仅为2条，N个第一传输单元105在行解码区103中占用的线道仅为2N条，另一方面，在行解码区103仅需设计1条线道供第二传输单元107使用即可。换言之，可通过降低单个第一传输单元105在行解码区103中占用的线道的数量，以及减少第二传输单元107的数量，以进一步降低布线结构中的布线的总条数，以进一步减少布线结构在行解码区103中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。需要说明的是，布线结构中的布线包括第一传输线165、第二传输线175和第二传输单元107。

值得注意的是，图11中仅示意出沿第二方向Y上间隔排布的2个第一传输单元105，实际应用中，可根据实际的子控制信号的数量以设计与子控制信号的数量一致的第一传输单元105，例如设计沿第二方向Y上间隔排布的第一传输单元105的数量为3个、4个或5个等。

在一些实施例中，初始控制信号Control包括的N种子控制信号可以为写使能信号WrEn、读使能信号RdEn或者读使能互补信号RdEnN等。

在一些实施例中，参考图11，第一传输单元105、第一屏蔽线116和第二屏蔽线126三者一一对应，沿第二方向Y相邻的两个第一传输单元105之间具有一条第一屏蔽线116。换言之，仅2条屏蔽线，即第一屏蔽线116和第二屏蔽线126会因传输的子控制信号的不同而需要重复设置，沿第二方向Y相邻的两个第一传输单元105可以共用一条第一屏蔽线116，有利于减少设置的第一屏蔽线116的数量，以进一步减少布线结构整体在行解码区103中所占用的线道资源。

在一些实施例中，继续参考图11，沿第二方向Y上，最靠近第二传输单元107的一个第一传输单元105与第二传输单元107之间具有一条第三屏蔽线136。可以理解的是，无论沿第二方向Y上间隔排布的第一传输单元105有多少个，均共用一个第二传输单元107，即仅需设计1条第三屏蔽线136即可，从而有利于通过减少设置的第二传输单元107的数量，以进一步减少布线结构整体在行解码区103中所占用的线道资源。

可以理解的是，为传输N种子控制信号，且避免N种子控制信号在传输至第一运算单元111和第二运算单元112的过程中的失真，基于图11中第一传输单元105的设计，第一列解码区101中第一运算单元111的设计，以及第二列解码区102中第二运算单元112的设计，有利于将行解码区103中所需要设计的布线的总条数缩减至（4N+1+1）条布线，以进一步减少布线结构整体在行解码区103中所占用的线道资源。

值得注意的是，（4N+1+1）条布线中，“4”分别指的是第一传输线165、第二传输线175、第一屏蔽线116和第二屏蔽线126，一个“1”指的是第三屏蔽线136，另一个“1”指的是第二传输单元107。

需要说明的是，为区分主路115、第一支路125和第二支路135，图5至图8、图10和图11中均以较粗的实线示意主路115，以点划线示意第一支路125，以及较细的实线示意第二支路135。此外，为区分主路115、第一支路125、第二支路135和屏蔽线，图10和图11中均以虚线示意屏蔽线，此处描述的屏蔽线包括第一屏蔽线116、第二屏蔽线126和第三屏蔽线136。而且，为区分第一屏蔽线116、第二屏蔽线126和第三屏蔽线136，图10和图11中以在第一方向X上的长度最长的虚线示意第一屏蔽线116，在第一方向X上的长度最短的虚线示意第二屏蔽线126，在第一方向X上的长度居中的虚线示意第三屏蔽线136。

上述图5至图11所示的实施例中均以第一传输单元105位于行解码区103中为示例，在其他实施例中，可以仅设计第一传输单元中的一些布线位于行解码区中，另一些布线位于存储阵列区中。

以下结合附图对第一传输单元部分位于行解码区中且部分位于存储阵列区中的实施例进行详细说明，需要说明的是，与前述实施例相同或相应的部分在此不做赘述。

在另一些实施例中，参考图12，图12为本公开一实施例提供的布线结构的再一种俯视结构示意图，在布线结构包括第一列解码区201、第二列解码区202、行解码区203、信号处理单元204和第一传输单元205，且第一列解码区201中具有第一运算单元211，第二列解码区202中具有第二运算单元212，第一传输单元205包括主路215、第一支路225和第二支路235的基础上，布线结构还可以包括，存储阵列区209，存储阵列区209和行解码区203沿第二方向Y相邻，且位于第一列解码区201和第二列解码区202之间。

在一些情况下，继续参考图12，存储阵列区209可以包括第一存储阵列区219和第二存储阵列区229，行解码区203位于第一存储阵列区219和第二存储阵列区229之间。需要说明的是，图12中还以U piece示意第一存储阵列区219，以及以V piece示意第二存储阵列区229。

继续参考图12，主路215可以包括位于存储阵列区209中的第一主路285，以及从存储阵列区209延伸至行解码区203的第二主路295，第一主路285与信号处理单元204电连接，第二主路295分别与第一支路225和第二支路235电连接。

可以理解的是，主路215中的主要部分，即第一主路285不位于行解码区203中，使得主路215不会占用行解码区203中过多的线道，从而有利于降低布线结构在行解码区203所占用的线道资源。

在一些实施例中，参考图13，图13为本公开一实施例提供的布线结构的再一种俯视结构示意图，信号处理单元204包括第一反相器244，被配置为，接收初始控制信号Control并对初始控制信号Control进行反相以得到第二输出信号Vout2，并输出第二输出信号Vout2。可以理解的是，与前述实施例不同的是信号处理单元204接收初始控制信号Control并对初始控制信号Control进行处理的器件不是第三缓冲器，而是奇数个第一反相器244。因此，第二输出信号Vout2的波形与初始控制信号Control的波形相反。

需要说明的是，信号处理单元204还包括第四缓冲器224和第五缓冲器234，第四缓冲器224和第五缓冲器234与前述实施例中的第四缓冲器和第五缓冲器类似，在此不做赘述。此外，第一运算单元211和第二运算单元212与前述实施例中的第一运算单元和第二运算单元也类似，在此也不做赘述。

继续参考图13，第一主路285被配置为，接收并传输第二输出信号Vout2至第二主路295；第二主路295中具有第二反相器254，被配置为，接收第二输出信号Vout2并对第二输出信号Vout2进行反相以得到第三输出信号Vout3，并输出第三输出信号Vout3；第一支路225被配置为，接收并传输第三输出信号Vout3至第一运算单元211；第二支路235被配置为，接收并传输第三输出信号Vout3至第二运算单元212。

值得注意的是，第三输出信号Vout3的波形与初始控制信号Control的波形可以相同，则第三输出信号Vout3相当于初始控制信号Control，从而有利于保证第一运算单元211和第二运算单元212接收到的均为初始控制信号Control。

而且，由于第一主路285不位于行解码区203中，需要借助第二主路295从存储阵列区209延伸至行解码区203，则信号在主路215上传输的过程中需要从存储阵列区209传递至行解码区203，使得信号在主路215上传输的路径较长。基于此，在信号处理单元204中设计第一反相器244对初始控制信号Control进行第一次反相，然后在主路215上设置第二反相器254以对初始控制信号Control进行第二次反相，使得第二输出信号Vout2在传输过程中受到的干扰影响在第二反相器254对其进行反相后，不会进一步对第三输出信号Vout3造成影响，换言之，第二输出信号Vout2和第三输出信号Vout3各自在传输过程中受到的影响不会对彼此造成影响，如此，在初始控制信号Control从信号处理单元204分别传输至第一运算单元211和第二运算单元212的过程中，主路215上对信号造成的干扰和第一支路225上对信号造成的干扰不会累积，主路215上对信号造成的干扰和第二支路235上对信号造成的干扰也不会累积，从而有利于提高信号处理单元204和第一传输单元205对初始控制信号Control传递的准确率，即提高布线结构的传输性能。

在一些情况下，结合参考图13和图14，图14为图13所示布线结构中第一传输单元、第一存储阵列区、行解码区和第二存储阵列区的一种组合俯视结构示意图，第一主路285位于金属层M4中，由于行解码区203中的布局空间有限，设计第二反相器254设置于行解码区203中的金属层M2中，第一支路225和第二支路235位于行解码区203中的金属层M4中，以充分利用行解码区203中的布局空间。

基于此，设计第二主路295包括第一部分295a、第二部分295b和第三部分295c，以及两端分别接触连接第一主路285和第一部分295a的第一导电柱（图中未示出），两端分别接触连接第一部分295a和第二反相器254的第二导电柱（图中未示出），两端分别接触连接第二反相器254和第二部分295b的第三导电柱（图中未示出），两端分别接触连接第二部分295b和第三部分295c的第四导电柱（图中未示出），两端分别接触连接第三部分295c和第一支路225的第五导电柱（图中未示出）。

其中，第一部分295a位于金属层M3中，一方面通过第一导电柱将位于金属层M4中的第一主路285上的第二输出信号Vout2从金属层M4传递至金属层M3中，另一方面通过第二导电柱将位于金属层M3中的第一部分295a上的第二输出信号Vout2从金属层M3传递至金属层M2中，以传递给第二反相器254；第二部分295b位于金属层M2中，一方面通过第三导电柱将位于金属层M2中的第二反相器254输出的第三输出信号Vout3传递至第二部分295b，另一方面通过第四导电柱将位于金属层M2中的第二部分295b上的第三输出信号Vout3从金属层M2传递至金属层M3中，以传递给第三部分295c；第三部分295c位于金属层M3中，通过第五导电柱将位于金属层M3中的第三部分295c上的第三输出信号Vout3从金属层M3传递至金属层M4中，以分别传递给第一支路225和第二支路235。

值得注意的是，由于行解码区203沿第一方向X上居中的区域中还设置有其他重要的电学器件，因此将第二反相器254设置在行解码区203中的金属层M2中，且第二反相器254位于靠近行解码区203的居中区域的附近区域中。基于此，为保证第一传输路径的第一长度和第二传输路径的第二长度的比值接近1，设计第三部分295c位于行解码区203沿第一方向X上居中的区域，有利于进一步保证第一支路225和第二支路235上信号的传输路径一致。

需要说明的是，为清晰示意出第一主路285、第二主路295、第一支路225和第二支路235之间的位置关系，图14中对第一主路285、第一支路225和第二支路235均采用了绘制的透视方式，而且，对位于同一金属层中的结构采用相同的绘制方式，并分别标注出每一结构所处的金属层。

在一些实施例中，参考图15，图15为图12所示布线结构中第一传输单元的俯视结构示意图，第一支路225和第二支路235位于同一金属层，且第一支路225和第二支路235构成一条贯穿行解码区203（参考图12）的第三传输线239。

值得注意的是，第一支路225和第二支路235在布线结构中为同一导电层，将其作为第三传输线239。如此，相较于目前两条互不接触的布线且对其中一条布线单独做绕线处理的布线结构而言，第一传输单元205中设计1条第三传输线239位于行解码区203中，主路215中的大部分区域均位于存储阵列区209中，有利于进一步减少布线结构在行解码区203中占用的线道，即1条第三传输线239，有利于进一步减少第一传输单元205在行解码区203中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。

在一些实施例中，主路215中的第一主路285可以与第一支路225和第二支路235也位于同一金属层，但第一主路285位于存储阵列区209中。

在一些实施例中，参考图15，第一主路285与第三传输线239平行且间隔设置。

在一些实施例中，参考图16，图16为在图13所示的结构中增设有屏蔽线的布线结构的俯视结构示意图，布线结构还可以包括：第四屏蔽线216和第五屏蔽线226，分别位于第三传输线239（参考图15）沿第二方向Y相对的两侧。

其中，图16为在图13所示的布线结构中增设有屏蔽线的布线结构的一种俯视结构示意图，此处描述的屏蔽线包括第四屏蔽线216和第五屏蔽线226。

可以理解的是，通过增设的第四屏蔽线216和第五屏蔽线226有利于降低位于行解码区203中且与第三传输线239处于同一金属层的其他布线对第三传输线239的电干扰，换言之通过设置的第四屏蔽线216和第五屏蔽线226使得第三传输线239的大部分区域均被屏蔽线给包围，以降低第三传输线239受到的电干扰，从而有利于提高第一传输单元205的传输准确率。

值得注意的是，第四屏蔽线216和第五屏蔽线226的组合有利于降低第三输出信号Vout3在第三传输线239中传输时的失真率，从而使得第一传输单元205具有较高的传输准确率。进一步的，有利于提高第一运算单元211接收的第三输出信号Vout3的准确率，从而有利于提高第一运算单元211基于第三输出信号Vout3生成的第一控制信号Control1被第一列解码器准确识别的概率，以及有利于提高第二运算单元212接收的第三输出信号Vout3的准确率，从而有利于提高第二运算单元212基于第三输出信号Vout3生成的第二控制信号Control2被第二列解码器准确识别的概率。

此外，由于需要进行屏蔽的第三输出信号Vout3仅在第三传输线239上传输，因此只需要在第三传输线239，即1条信号传输线的周围设置屏蔽线即可满足需求。基于此，仅需设置2条屏蔽线，即第四屏蔽线216和第五屏蔽线226就能使得第一运算单元111和第二运算单元212均能接收到准确率较高的第三输出信号Vout3。相较于目前两条互不接触的布线且对其中一条布线单独做绕线处理的布线结构而言，第三传输线239所需要配备的屏蔽线的条数更少，有利于进一步减少布线结构在行解码区203中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。

在一些实施例中，第四屏蔽线216和第五屏蔽线226均接地，以实现电磁屏蔽，从而隔断其他布线对第三传输线239的电干扰。

在一些实施例中，参考图16，沿第一方向X上，第四屏蔽线216的长度和第五屏蔽线226的长度均可以等于行解码区203的长度，有利于保证位于行解码区203中的第三传输线239整体均不会受到外部的其他布线的电干扰。

值得注意的是，第四屏蔽线216、第五屏蔽线226和第三传输线239可以位于同一金属层中。

实际应用中，可根据实际需求调节第四屏蔽线216和第五屏蔽线226在第一方向X上的长度。

在一些实施例中，参考图12、图13和图16，布线结构还可以包括：第二传输单元207，电连接信号处理单元204和第一运算单元211，被配置为，将第一使能信号FAR_EN传输至第一运算单元211；第三传输单元208，电连接信号处理单元204和第二运算单元212，被配置为，将第二使能信号NEAR_EN传输至第二运算单元212。

需要说明的是，第二传输单元207和第三传输单元208与前述实施例中的第二传输单元和第三传输单元类似，在此不做赘述。

在一些实施例中，结合参考图16和图17，图17为本公开一实施例提供的布线结构中第一传输单元的另一种俯视结构示意图，初始控制信号Control包括N种子控制信号，子控制信号与第一传输单元205一一对应，N个第一传输单元205中的N个第三传输线239沿第二方向Y上间隔排布，且N个第一传输单元205与同一第二传输单元207和同一第三传输单元208对应，N为正整数。

值得注意的是，不同的子控制信号不会同时处于有效状态，因而不同的子控制信号可以经由信号处理单元204和第一传输单元205的处理之后传输至同一第一运算单元211和第二运算单元212。而且，第一运算单元211接收的不同子控制信号可以共用同一第一使能信号FAR_EN，第二运算单元212接收的不同子控制信号可以共用同一第二使能信号NEAR_EN。此外，信号处理单元204中，子控制信号与第一反相器244一一对应。

可以理解的是，信号处理单元204对其接收的初始控制信号Control进行第一次反相处理，第一传输单元205对信号处理单元204输出的第二输出信号Vout2进行第二次反相处理，以输出与初始控制信号Control波形相同的第三输出信号Vout3，第三输出信号Vout3相当于初始控制信号Control，并将初始控制信号Control和第一使能信号FAR_EN的逻辑运算处理设计在第一列解码区201中的第一运算单元211上，以及将初始控制信号Control和第二使能信号NEAR_EN的逻辑运算处理设计在第二列解码区202中的第二运算单元212上。基于此，在布线结构需要设计N种子控制信号的传输路径时，只需要设计与N种子控制信号一一对应的N个第一传输单元205即可，第二传输单元207和第三传输单元208的数量始终为1个。如此，一方面，单个第一传输单元205在行解码区103中占用的线道仅为1条，N个第一传输单元205在行解码区203中占用的线道仅为N条，另一方面，在行解码区203仅需设计1条线道供第二传输单元207使用即可。换言之，可通过降低单个第一传输单元205在行解码区203中占用的线道的数量，以及减少第二传输单元207的数量，以进一步降低布线结构中的布线的总条数，以进一步减少布线结构在行解码区203中所占用的线道资源，从而有利于进一步降低布线结构整体所占用的布局空间。需要说明的是，布线结构中的布线包括第三传输线239和第二传输单元207。

值得注意的是，图17中仅示意出沿第二方向Y上间隔排布的2个第一传输单元205，实际应用中，可根据实际的子控制信号的数量以设计与子控制信号的数量一致的第一传输单元205，例如设计沿第二方向Y上间隔排布的第一传输单元205的数量为3个、4个或5个等。

在一些实施例中，结合参考图16和图17，第四屏蔽线216和第三传输线239一一对应，沿第二方向Y相邻的两个第三传输线239之间具有一条第四屏蔽线216。换言之，仅1条屏蔽线，即第四屏蔽线216会因传输的子控制信号的不同而需要重复设置，沿第二方向Y相邻的两个第一传输单元205可以共用一条第四屏蔽线216，有利于减少设置的第四屏蔽线216的数量，以进一步减少布线结构整体在行解码区203中所占用的线道资源。

在一些实施例中，沿第二方向Y上，最靠近第二传输单元207的一个第三传输线239与第二传输单元207之间具有一条第五屏蔽线226。可以理解的是，无论沿第二方向Y上间隔排布的第一传输单元205有多少个，均共用一个第二传输单元207，即仅需设计1条第五屏蔽线226即可，从而有利于通过减少设置的第二传输单元207的数量，以进一步减少布线结构整体在行解码区203中所占用的线道资源。

可以理解的是，为传输N种子控制信号，且避免N种子控制信号在传输至第一运算单元211和第二运算单元212的过程中的失真，基于图16中第一传输单元205的设计，第一列解码区201中第一运算单元211的设计，以及第二列解码区202中第二运算单元212的设计，有利于将行解码区203中所需要设计的布线的总条数缩减至（2N+1+1）条布线，以进一步减少布线结构整体在行解码区203中所占用的线道资源。

值得注意的是，（2N+1+1）条布线中，“2”分别指的是第三传输线239和第四屏蔽线216，一个“1”指的是第五屏蔽线226，另一个“1”指的是第二传输单元207。

需要说明的是，为了便于描述以及清晰地示意出布线结构，图2至图17均为布线结构的局部结构示意图。

综上所述，以图2中的标注为例，信号处理单元104和第一传输单元105共同配合以将信号处理单元104接收的初始控制信号Control分别传输至第一运算单元111和第二运算单元112。在该传输过程中，设计一种新的第一传输单元105，利用第一传输单元105使得第一运算单元111接收的初始控制信号Control的第一延时与第二运算单元112接收的初始控制信号Control的第二延时的差值小于预设阈值，从而有利于提高布线结构的传输性能。另一方面，设计的新的布线结构中，不再仅靠信号处理单元104对初始控制信号Control进行处理以生成促使第一列解码区101和第二列解码区102进行后续操作的控制信号，使得用于促使第一列解码区101进行后续操作的第一控制信号Control1在第一列解码区101中产生，用于促使第二列解码区102进行后续操作的第二控制信号Control2在第二列解码区102中产生。如此，第一传输单元105仅需要传输一种信号，即第一传输单元105将信号处理单元104接收并进行处理后的初始控制信号Control传输至第一运算单元111和第二运算单元112即可，有利于降低第一传输单元105所需的布局空间，从而有利于降低布线结构所占用的布局空间。而且，有利于简化信号处理单元104对初始控制信号Control的处理逻辑，从而有利于降低信号处理单元104中的逻辑电路的复杂程度，以降低信号处理单元104所需的布局空间，从而有利于进一步降低布线结构所占用的布局空间。

本公开另一实施例还提供一种存储器，包括：如本公开一实施例提供的布线结构。如此，有利于通过提高布线结构的传输性能，以提高存储器的电学性能。

在一些实施例中，存储器可以为DDR存储器，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种存储器的布线结构，其特征在于，包括：

沿第一方向上间隔排布的第一列解码区和第二列解码区，所述第一列解码区中具有第一运算单元，被配置为，接收初始控制信号和第一使能信号并生成第一控制信号；所述第二列解码区中具有第二运算单元，被配置为，接收所述初始控制信号和第二使能信号并生成第二控制信号；

行解码区，位于所述第一列解码区和所述第二列解码区之间；

信号处理单元，位于邻近所述第二列解码区且远离所述第一列解码区的一侧，被配置为，接收所述初始控制信号、所述第一使能信号和所述第二使能信号，并分别对所述初始控制信号、所述第一使能信号和所述第二使能信号进行处理；

第一传输单元，且所述第一传输单元和所述信号处理单元共同被配置为，将所述初始控制信号分别传输至所述第一运算单元和所述第二运算单元，并使得所述第一运算单元接收的所述初始控制信号的第一延时与所述第二运算单元接收的所述初始控制信号的第二延时的差值小于预设阈值。

2.根据权利要求1所述的布线结构，其特征在于，所述第一传输单元包括主路、第一支路和第二支路；

其中，所述主路的一端与所述信号处理单元电连接，所述主路的另一端分别与所述第一支路和所述第二支路电连接，所述第一支路的另一端与所述第一运算单元电连接，所述第二支路的另一端与所述第二运算单元电连接。

3.根据权利要求2所述的布线结构，其特征在于，所述主路和所述第一支路共同构成第一传输路径，所述主路和所述第二支路共同构成第二传输路径；

所述第一传输路径用于将所述初始控制信号传输至所述第一运算单元，所述第二传输路径用于将所述初始控制信号传输至所述第二运算单元，所述第一传输路径的第一长度和所述第二传输路径的第二长度的比值为0.9~1.1。

4.根据权利要求2或3所述的布线结构，其特征在于，所述第一传输单元位于所述行解码区中。

5.根据权利要求4所述的布线结构，其特征在于，所述信号处理单元被配置为，对接收的所述初始控制信号进行缓冲处理以得到第一输出信号，并输出所述第一输出信号；

所述第一传输单元被配置为，接收所述第一输出信号并将所述第一输出信号分别传输至所述第一运算单元和所述第二运算单元。

6.根据权利要求4所述的布线结构，其特征在于，所述主路、所述第一支路和所述第二支路位于同一金属层，且所述主路和所述第一支路构成一条贯穿所述行解码区的第一传输线，所述第二支路为部分区域弯折的第二传输线；

所述布线结构还包括：

第一屏蔽线，位于所述第一传输线远离所述第二传输线的一侧；

第二屏蔽线，位于所述第一传输线和所述第二传输线之间；

第三屏蔽线，位于所述第二传输线远离所述第一传输线的一侧。

7.根据权利要求6所述的布线结构，其特征在于，还包括：

第二传输单元，电连接所述信号处理单元和所述第一运算单元，被配置为，将所述第一使能信号传输至所述第一运算单元；

第三传输单元，电连接所述信号处理单元和所述第二运算单元，被配置为，将所述第二使能信号传输至所述第二运算单元；

所述初始控制信号包括N种子控制信号，所述子控制信号与所述第一传输单元一一对应，N个所述第一传输单元沿第二方向上间隔排布，所述第二方向与所述第一方向相交，且N个所述第一传输单元与同一所述第二传输单元和同一所述第三传输单元对应，N为正整数。

8.根据权利要求7所述的布线结构，其特征在于，所述第一传输单元、所述第一屏蔽线和所述第二屏蔽线三者一一对应，沿所述第二方向相邻的两个所述第一传输单元之间具有一条所述第一屏蔽线。

9.根据权利要求7所述的布线结构，其特征在于，沿所述第二方向上，最靠近所述第二传输单元的一个所述第一传输单元与所述第二传输单元之间具有一条所述第三屏蔽线。

10.根据权利要求2或3所述的布线结构，其特征在于，还包括，存储阵列区，所述存储阵列区和所述行解码区沿第二方向相邻，且位于所述第一列解码区和所述第二列解码区之间，所述第二方向与所述第一方向相交；

所述主路包括位于所述存储阵列区中的第一主路，以及从所述存储阵列区延伸至所述行解码区的第二主路，所述第一主路与所述信号处理单元电连接，所述第二主路分别与所述第一支路和所述第二支路电连接。

11.根据权利要求10所述的布线结构，其特征在于，所述信号处理单元包括第一反相器，被配置为，接收所述初始控制信号并对所述初始控制信号进行反相以得到第二输出信号，并输出所述第二输出信号；

所述第一主路被配置为，接收并传输所述第二输出信号至所述第二主路；

所述第二主路中具有第二反相器，被配置为，接收所述第二输出信号并对所述第二输出信号进行反相以得到第三输出信号，并输出所述第三输出信号；

所述第一支路被配置为，接收并传输所述第三输出信号至所述第一运算单元；

所述第二支路被配置为，接收并传输所述第三输出信号至所述第二运算单元。

12.根据权利要求10所述的布线结构，其特征在于，所述第一支路和所述第二支路位于同一金属层，且所述第一支路和所述第二支路构成一条贯穿所述行解码区的第三传输线；

所述布线结构还包括：

第四屏蔽线和第五屏蔽线，分别位于所述第三传输线沿所述第二方向相对的两侧。

13.根据权利要求12所述的布线结构，其特征在于，还包括：

第二传输单元，电连接所述信号处理单元和所述第一运算单元，被配置为，将所述第一使能信号传输至所述第一运算单元；

第三传输单元，电连接所述信号处理单元和所述第二运算单元，被配置为，将所述第二使能信号传输至所述第二运算单元；

所述初始控制信号包括N种子控制信号，所述子控制信号与所述第一传输单元一一对应，N个所述第一传输单元中的N个所述第三传输线沿所述第二方向上间隔排布，且N个所述第一传输单元与同一所述第二传输单元和同一所述第三传输单元对应，N为正整数。

14.根据权利要求13所述的布线结构，其特征在于，所述第四屏蔽线和所述第三传输线一一对应，沿所述第二方向相邻的两个所述第三传输线之间具有一条所述第四屏蔽线。

15.根据权利要求13所述的布线结构，其特征在于，沿所述第二方向上，最靠近所述第二传输单元的一个所述第三传输线与所述第二传输单元之间具有一条所述第五屏蔽线。

16.一种存储器，其特征在于，包括根据权利要求1至15中任一项所述的布线结构。