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CN112789720B - 半导体集成电路装置 - Google Patents

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CN112789720B
CN112789720B CN201880098143.7A CN201880098143A CN112789720B CN 112789720 B CN112789720 B CN 112789720B CN 201880098143 A CN201880098143 A CN 201880098143A CN 112789720 B CN112789720 B CN 112789720B
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Abstract

本发明提供一种对于具备多列的IO单元的半导体集成电路装置，能够在不招致面积的增大的情况下抑制布线延迟的结构。半导体集成电路装置具备：第1IO单元列组(21)，包含配置为最接近芯片的端的IO单元列(10A)；和第2IO单元列组(22)，包含与该芯区域侧相邻而配置的IO单元列(10B)。IO单元列组(21)以及第2IO单元列组(22)的至少一方由2列以上的IO单元列构成，该2列以上的IO单元列在第2方向上排列配置，使得低电源电压区域(11)彼此或高电源电压区域(12)彼此对置。

Description

半导体集成电路装置
技术领域
本公开涉及在芯片上配置有芯区域和IO区域的半导体集成电路装置。
背景技术
近年的半导体集成电路推进大规模化，输入输出信号数增大。为此，存在如下问题：若在芯区域的周围将输入输出单元(IO单元)排列成一重来配置，则半导体集成电路的面积被IO单元限制，存在构成半导体集成电路的装置、即半导体集成电路装置的面积增大的情况。
在专利文献1中，公开了将IO单元排列成两重来配置的半导体集成电路装置的结构。此外，在专利文献2中，公开了将IO单元排列成1列、2列以及3列来配置的半导体装置的结构。此外，在专利文献3中，公开了排列配置IO单元以使内部信号端子彼此相邻的半导体集成电路装置的结构。
在先技术文献
专利文献
专利文献1：JP特开2003-100891号公报
专利文献2：美国专利申请公开第2005/0127405号说明书
专利文献3：美国专利第6919632号说明书
发明内容
发明要解决的课题
IO单元一般具有：高电源电压区域，包含ESD电路、用于向半导体集成电路装置外部输出信号的输出缓冲器等；和低电源电压区域，包含用于向半导体集成电路装置内部输入输出信号的电路部等。在低电源电压区域中，使用与形成于芯片的芯区域的内部电路相同的电源电压。
此外，由于近年来的微细化的发展，芯片内部的电源电压降低。然而，芯片外部的电源电压不像芯片内部的电源电压那样降低，特别是由于各种接口标准等，有时推低电压化也不进展。为此，在IO单元中，高电源电压区域与低电源电压区域的电源电位的差变大。
为此，在高电源电压区域和低电源电压区域中，施加于晶体管、阱的电压的差变大，容易产生所谓闩锁错误引起的破坏。为了防止闩锁错误，需要在高电源电压区域与低电源电压区域之间充分增大晶体管间、阱间的距离。特别是，在高电源电压区域中，对于与芯片外部端子直接连接而容易从芯片外部施加噪声的输出缓冲器、ESD电路，需要进行该应对。
进而，在IO单元成为多列的多重构造的情况下，由于从配置于最接近芯片的端的列的IO单元到芯区域的距离变远，因此，信号布线长度变大，产生信号布线的延迟变大的课题。
本公开是为了解决上述课题而提出的。
用于解决课题的手段
在本公开的一方案中，半导体集成电路装置具备：芯片；设置于所述芯片上的芯区域；和所述芯片上的设置于所述芯区域的周围的IO区域，在所述IO区域，分别具备在沿着所述芯片的外边的方向即第1方向上排列的多个IO单元的2×N(N是2以上的整数)列的IO单元列在与所述第1方向垂直的第2方向上排列配置，所述IO单元分别具有在所述第2方向上分开设置的高电源电压区域和低电源电压区域，所述IO单元列包含：第1IO单元列组，在最接近所述芯片的端的位置包含所述低电源电压区域朝向所述芯区域侧而配置的第1IO单元列；和第2IO单元列组，在最接近所述芯区域的位置包含所述低电源电压区域朝向所述芯区域侧而配置的第2IO单元列，所述第1IO单元列组以及所述第2IO单元列组的至少一方由2列以上的所述IO单元列构成，该2列以上的IO单元列在所述第2方向上排列配置，使得所述高电源电压区域彼此或所述低电源电压区域彼此对置。
在本方案所涉及的半导体集成电路装置中，在配置于IO区域的2N列的IO单元列当中最接近芯片的端的位置配置低电源电压区域朝向芯区域侧的第1IO单元列。由此，与将第1IO单元列的低电源电压区域朝向芯片的端侧的情况比较，从IO单元列的第1IO单元向芯区域的距离变短，能够抑制布线延迟。此外，在2N列的IO单元列当中最接近芯区域的位置配置低电源电压区域朝向芯区域侧的第2IO单元列。由此，无需在第1IO单元列与芯区域之间设置用于闩锁错误对策的空间。而且，由于将第1IO单元列组以及第2IO单元列组的至少一方中所含的2列以上的IO单元列在第2方向上排列配置，使得高电源电压区域彼此或低电源电压区域彼此对置，因此能够防止面积的增加。
发明效果
根据本公开所涉及的半导体集成电路装置，即使在IO单元成为多列的多重构造的情况下，也不会招致半导体集成电路的面积的增加，能够抑制布线延迟。
附图说明
图1是示意性地表示实施方式所涉及的半导体集成电路装置的整体结构的俯视图。
图2是IO单元的结构例。
图3是IO单元的配置例以及焊盘和IO单元的布线例。
图4是IO单元的配置例以及IO单元配置的比较例。
图5是图4的IO单元配置的变形例。
图6是IO单元配置的其他例子以及IO单元配置的比较例。
图7是图6的IO单元配置的变形例。
图8是IO单元配置的其他例子。
图9是IO单元配置的其他例子。
具体实施方式
以下，参照附图，对实施方式进行说明。
图1是示意性地表示实施方式所涉及的半导体集成电路装置的整体结构的俯视图。图1所示的半导体集成电路装置在芯片1上设置有：芯区域2，形成有内部芯电路；和IO区域3，形成有接口电路(IO电路)。IO区域3设置于芯区域2的周围。在IO区域3中，沿着芯片1的外边地配置有1列的IO单元列10K、2列的IO单元列10L、10M、4列的IO单元列10A～10D、4列的IO单元列10P～10S以及6列的IO单元列10E～10J。另外，IO区域3的IO单元列的配置并不限定于图1的配置。例如，IO区域3的IO单元列可以全都由“2×N”列(N是2以上的整数)构成。此外，也可以在IO区域3的IO单元列包含8列以上的IO单元列，还可以包含3、5列等奇数列的IO单元列。此外，虽然在图1中省略图示，但在半导体集成电路装置1中配置有多个外部连接焊盘。
图2是IO单元10的结构例。另外，在图2中，对于IO单元10的内部结构(晶体管、二极管等器件)、信号布线、电源布线等，省略图示。在以后的图中也同样。一般而言，IO单元10具有低电源电压区域11和高电源电压区域12。在图2的IO单元10中，在Y方向(图面纵向)上分为低电源电压区域11和高电源电压区域12。低电源电压区域11包含用于向半导体集成电路装置内部输入输出信号的电路部以及内部输入输出端子11a等。高电源电压区域12包含ESD电路、用于向半导体集成电路装置外部输出信号的输出缓冲器以及外部输入输出端子12a等。另外，在此，X方向是沿着芯片1的外边的方向，相当于IO单元10排列的第1方向。Y方向是从芯片1的端朝向芯区域2的方向，相当于与X方向在俯视时呈垂直的第2方向。另外，低电源电压区域11的内部输入输出端子11a也可以是输入端子、输出端子、电源端子。此外，高电源电压区域12的外内部输入输出端子12a也可以是输入端子、输出端子、电源端子。
(第1实施方式)
图3是表示第1实施方式所涉及的半导体集成电路装置中的IO单元10的配置例的图，相当于图1的区域R1的放大图。在图3中，4列的IO单元列10A～10D分别具备在X方向(图面横向、沿着芯片1的外边的方向)上排列的多个(在图3中为8个)IO单元10，在Y方向(图面纵向、从芯片1的端朝向芯区域2的方向)上排列配置。在图3中，示出用于与芯片1的外部的连接而设置的焊盘30。此外，对于在图面左侧的8个IO单元10，以虚线示出与焊盘30的连接布线31。
在图3的配置例中，第1IO单元列组21由相当于第1IO单元列的IO单元列10A的1列构成。
IO单元列10A在Y方向上排列配置的2×N(N为2以上的整数，在图3中为N＝2)列的IO单元列(在此为IO单元列10A～10D)中，配置为最接近芯片1的端。此外，在IO单元列10A中，配置有各IO单元10，使得低电源电压区域11位于芯区域2侧。
第2IO单元列组22由相当于第2IO单元列的IO单元列10D、和IO单元列10C、10B这3列构成。
IO单元列10D在Y方向上配置的2×N列(在图3中为4列)的IO单元列(在此为IO单元列10A～10D)中，配置为最接近芯区域2。此外，在IO单元列10D中，配置有各IO单元10，使得低电源电压区域11位于芯区域2侧。由此，无需在IO单元列10D与芯区域2之间取得用于避免闩锁错误的空间(图3的箭头M1)。
IO单元列10C与IO单元列10D的芯片1的端侧相邻配置。IO单元列10C和IO单元列10D使相互的高电源电压区域12彼此对置。由此，无需在IO单元列10C与IO单元列10D之间取得用于避免闩锁错误的空间。
IO单元列10B与IO单元列10C的芯片1的端侧相邻配置。IO单元列10B和IO单元列10C使相互的低电源电压区域11彼此对置。由此，无需在IO单元列10B与IO单元列10C之间取得用于避免闩锁错误的空间。
另外，在图3中，示出在IO单元列10B与IO单元列10C之间以及IO单元列10C与IO单元列10D之间分别设置距离b的空间的例子。不过，如上所述，由于无需用于避免闩锁错误的空间，因此，在图3中，可以设为距离b＝0。此外，也可以使IO单元列10B与IO单元列10C之间的距离、和IO单元列10C与IO单元列10D之间的距离相互不同。
第1IO单元列组21和第2IO单元列组22在Y方向上排列配置。由于低电源电压区域11位于IO单元列10A的芯区域2侧，高电源电压区域12位于IO单元列10B的芯片1的端侧，因此，IO单元列10A的低电源电压区域11和IO单元列10B的高电源电压区域12对置。因此，在IO单元列10A与IO单元列10B之间，从避免闩锁错误的观点出发，设置有距离a(a＞b)的空间。
另外，在图3的配置例中，构成各IO单元列10A～10D的IO单元10在各个列中使Y方向上的尺寸以及位置相同。此外，在IO单元列10A～10D中，分别在第2方向上对置的IO单元10使X方向上的尺寸以及位置相同。
图4表示本实施方式所涉及的IO单元列10A～10D(4列)的配置例作为A1，表示比较例所涉及的IO单元列10P～10S(4列)的配置例作为B。在图4中，以IO单元列10A～10D、10P～10S分别由1个IO单元10构成的情况进行说明。
在此，虽然省略图示，但芯区域2与低电源电压区域11的内部输入输出端子11a之间通过连接布线连接。在以下的说明中，将该连接布线的长度称作布线距离。
在配置例A1中，布线距离最长的为将芯区域2与最接近芯片1的端的IO单元列10A之间连接的连接布线(省略图示)。为此，作为最长的布线距离L1，考虑从芯区域2与IO区域3的边界W1到IO单元列10A(IO单元10)的芯侧端为止的距离，为
L1＝3×h+a+2×b…(1)
在此，h是IO单元10的Y方向的高度，a、b分别是在前述的第2方向上相邻的IO单元10间的空间的距离。
另一方面，在图4的配置例B(比较例)中，配置有4列的IO单元列10P～10S，IO单元列10S配置为最接近芯区域2。在IO单元列10S中，配置有IO单元10，使得低电源电压区域11位于芯区域2侧。而且，在IO单元列10S的芯片1的端侧，3列的IO单元列10R、10Q、10P一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。即，IO单元列10P配置为最接近芯片1的端。
为此，作为最长的布线距离L2，与布线距离L1的情况同样，考虑从芯区域2与IO区域3的边界W2到IO单元列10P(IO单元10)的芯片1侧端为止的距离，为
L2＝4×h+3×b…(2)
在此，h是IO单元10的Y方向的高度，b是在前述的第2方向上相邻的IO单元10间的空间的距离。
若h+b＞a，则根据式(1)、(2)，
L1＜L2…(3)的关系成立。
即，通过设为配置例A1的配置，与配置例B(比较例)的配置比较，从最接近芯片1的端的IO单元列10A(IO单元10)的内部输入输出端子11a到芯区域2为止的距离变短。由此，由于能够缩短连接布线，因此能够抑制布线延迟。此外，本实施方式的结构能够通过仅在IO单元列10A与IO单元列10B之间确保用于避免闩锁错误的距离a来实现，因此，面积的增大量也较少即可。
另外，也可以对芯片1的IO区域3的4列的IO单元列的全部运用本实施方式所涉及的结构(IO单元列10A～10D)，还可以如图1所示，对4列的IO单元列(10A～10D以及10P～10S)的一部分运用本实施方式所涉及的结构。例如，也可以仅对需要传递高速信号的部分运用本实施方式所涉及的结构(IO单元列10A～10D)，在除此以外的部分中运用配置例B所示的结构(IO单元列10P～10S)。
此外，在图3的配置例中，构成各IO单元列10A～10D的IO单元10在各个列中使Y方向上的尺寸以及位置相同，但本实施方式的结构并不限于此。例如，使构成IO单元列10A的IO单元10的高度与构成其他IO单元列10B～10D的IO单元10不同，例如，设为高度h1(在此设为h1+b＞a)，能够得到同样的效果。
此外，在图3的配置例中，第1IO单元列组21由1列构成，第2IO单元列组22由3列构成，但本实施方式的结构并不限于此。
例如，也可以如图5的配置例A2所示，第1IO单元列组21由IO单元列10A～10C这3列构成，第2IO单元列组22由IO单元列10D这1列构成。IO单元列10A以及IO单元列10D的配置与上述实施方式相同。IO单元列10B配置为在与Y方向上相邻配置的IO单元列10A之间、使相互的低电源电压区域11彼此对置。IO单元列10C配置为在与Y方向上相邻配置的IO单元列10B之间、使相互的高电源电压区域12彼此对置。而且，在第1IO单元列组21(IO单元列10C的低电源电压区域11)与第2IO单元列组22(IO单元列10D的高电源电压区域12)之间、设置有用于避免闩锁错误的空间(距离a)。
此外，例如，也可以如图5的配置例A3所示，第1IO单元列组21由IO单元列10A、10B这2列构成，第2IO单元列组22由IO单元列10C、10D这2列构成。IO单元列10A以及IO单元列10D的配置与上述实施方式相同。IO单元列10B配置为在与Y方向上相邻配置的IO单元列10A之间、使相互的低电源电压区域11彼此对置。IO单元列10C配置为在与Y方向上相邻配置的IO单元列10D之间、使相互的高电源电压区域12彼此对置。而且，在第1IO单元列组21(IO单元列10B的高电源电压区域12)与第2IO单元列组22(IO单元列10C的低电源电压区域11)之间、设置有用于避免闩锁错误的空间(距离a)。
在配置例A2、A3中，也能够得到与配置例A1同样的效果。即，由于与配置例B比较，从IO单元列10A(IO单元10)的内部输入输出端子11a到芯区域2为止的距离变短，因此，能够抑制布线延迟。不过，配置例A1与配置例A2、A3相比从内部输入输出端子11a到芯区域2为止的距离短的IO单元列10A～10D的数量多，因此更优选。
此外，在配置例A2、A3中，能够通过仅在第1IO单元列组21与第2IO单元列组22之间设置用于避免闩锁错误的空间(距离a)来实现，因此，面积的增大量也较少即可。进而，无需在IO单元列组21、22内在Y方向上相邻的IO单元10之间取得用于避免闩锁错误的空间。
(第2实施方式)
图6表示本实施方式所涉及的IO单元列10E～10J(6列)的配置例作为C1，表示比较例所涉及的IO单元列10T～10Y(6列)的配置例作为D。在图6中，以IO单元列10E～10J、10T～10Y分别由1个IO单元10构成的情况进行说明。另外，也可以如图1的区域R2所示，各IO单元列10E～10J分别具备在X方向(图面横向、沿着芯片1的外边的方向)上排列的多个(在图1中为8个)IO单元10。
在配置例C1中，布线距离最长的为将芯区域2与最接近芯片1的端的IO单元列10E之间连接的连接布线(省略图示)。为此，作为最长的布线距离L3，与布线距离L1的情况同样，考虑从芯区域2与IO区域3的边界W3到IO单元列10E(IO单元10)的芯侧端为止的距离，为
L3＝5×h+a+4×b…(4)
在此，h是IO单元10的Y方向的高度，a、b是在前述的第2方向上相邻的IO单元10间的空间的距离。
另一方面，在图6的配置例D(比较例)中，配置有6列的IO单元列10T～10Y，IO单元列10Y配置为最接近芯区域2。在IO单元列10Y中，配置IO单元10，使得低电源电压区域11位于芯区域2侧。而且，在IO单元列10Y的芯片1的端侧，5列的IO单元列10X、10W、10V、10U、10T一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。即，IO单元列10T配置为最接近芯片1的端。
为此，作为最长的布线距离L4，与布线距离L3的情况同样，考虑从芯区域2与IO区域3的边界W4到IO单元列10T(IO单元10)的芯片1侧端为止的距离，为
L4＝6×h+5×b…(5)
在此，h是IO单元10的Y方向的高度，b是在前述的第2方向上相邻的IO单元10间的空间的距离。
若h+b＞a，则根据式(4)、(5)，
L3＜L4…(6)的关系成立。
即，通过设为配置例C1的配置，与配置例D(比较例)的配置比较，从最接近芯片1的端的IO单元列10E(IO单元10)的内部输入输出端子11a到芯区域2为止的距离变短。由此，能够抑制布线延迟。此外，本实施方式的结构能够通过仅在IO单元列10E与IO单元列10F之间设置用于避免闩锁错误的空间(距离a)来实现，因此，面积的增大量也较少即可。
另外，与第1实施方式同样，也可以对芯片1的IO区域3的6列的IO单元列的全部运用本实施方式所涉及的结构(IO单元列10E～10J)，还可以对6列的IO单元列的一部分运用本实施方式所涉及的结构。
此外，在图6的配置例中，构成各IO单元列10E～10J的IO单元10在各个列使Y方向上的尺寸相同。但本实施方式的结构并不限于此。例如，也可以使构成IO单元列10E的IO单元10的高度与构成其他IO单元列10F～10J的IO单元10不同而设为其他高度h1(在此设为h1+b＞a)，能够得到同样的效果。
此外，在图6的配置例中，第1IO单元列组23由1列构成，第2IO单元列组24由5列构成，但本实施方式的结构并不限于此。
例如，也可以如图7的配置例C2所示，第1IO单元列组23由IO单元列10E、10F这2列构成，第2IO单元列组24由IO单元列10G～10J这4列构成。IO单元列10E以及IO单元列10J的配置与上述实施方式相同。IO单元列10F配置为在与Y方向上相邻配置的IO单元列10E之间、使相互的低电源电压区域11彼此对置。4列的IO单元列10J、10I、10H、10G一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。IO单元列10I配置为在与IO单元列10J之间、使相互的高电源电压区域12彼此对置。IO单元列10H配置为在与IO单元列10I之间、使相互的低电源电压区域11彼此对置。IO单元列10G配置为在与IO单元列10H之间、使相互的低电源电压区域11彼此对置。而且，在第1IO单元列组23(IO单元列10F的高电源电压区域12)与第2IO单元列组24(IO单元列10G的低电源电压区域11)之间、设置有用于避免闩锁错误的空间(距离a)。
此外，例如，也可以如图7的配置例C3所示，第1IO单元列组23由IO单元列10E～10G这3列构成，第2IO单元列组24由IO单元列10H～10J这3列构成。IO单元列10E以及IO单元列10J的配置与上述实施方式相同。3列的IO单元列10E、10F、10G一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。IO单元列10F配置为在与IO单元列10E之间、使相互的低电源电压区域11彼此对置。IO单元列10G配置为在与IO单元列10F之间、使相互的高电源电压区域12彼此对置。3列的IO单元列10J、10I、10H一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。IO单元列10I配置为在与IO单元列10J之间、使相互的高电源电压区域12彼此对置。IO单元列10H配置为在与IO单元列10I之间、使相互的低电源电压区域11彼此对置。而且，在第1IO单元列组23(IO单元列10G的低电源电压区域11)与第2IO单元列组24(IO单元列10H的高电源电压区域12)之间、设置有用于避免闩锁错误的空间(距离a)。
此外，例如，也可以如图7的配置例C4所示，第1IO单元列组23由IO单元列10E～10H这4列构成，第2IO单元列组24由IO单元列10I、10J这2列构成。IO单元列10E以及IO单元列10J的配置与上述实施方式相同。4列的IO单元列10E、10F、10G、10H一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。IO单元列10F配置为在与IO单元列10E之间、使相互的低电源电压区域11彼此对置。IO单元列10G配置为在与IO单元列10F之间、使相互的高电源电压区域12彼此对置。IO单元列10H配置为在与IO单元列10G之间、使相互的低电源电压区域11彼此对置。IO单元列10I配置为在与IO单元列10J之间、使相互的高电源电压区域12彼此对置。而且，在第1IO单元列组23(IO单元列10H的高电源电压区域12)与第2IO单元列组24(IO单元列10I的低电源电压区域11)之间、设置有用于避免闩锁错误的空间(距离a)。
此外，例如，电可以如图7的配置例C5所示，第1IO单元列组23由IO单元列10E～10I这5列构成，第2IO单元列组24由IO单元列10J这1列构成。IO单元列10E以及IO单元列10J的配置与上述实施方式相同。5列的IO单元列10E、10F、10G、10H、10I一边使低电源电压区域11与高电源电压区域12的位置反转一边依次配置。IO单元列10F配置为在与IO单元列10E之间、使相互的低电源电压区域11彼此对置。IO单元列10G配置为在与IO单元列10F之间、使相互的高电源电压区域12彼此对置。IO单元列10H配置为在与IO单元列10G之间、使相互的低电源电压区域11彼此对置。IO单元列10I配置为在与IO单元列10H之间、使相互的高电源电压区域12彼此对置。而且，在第1IO单元列组23(IO单元列10I的低电源电压区域11)与第2IO单元列组24(IO单元列10J的高电源电压区域12)之间、设置有用于避免闩锁错误的空间(距离a)。
在配置例C2～C5中，也能够得到与配置例C1同样的效果。即，与配置例D比较，从IO单元列10E(IO单元10)的内部输入输出端子11a到芯区域2为止的距离变短，因此，能够抑制布线延迟。此外，能够通过仅在第1IO单元列组23与第2IO单元列组24之间设置用于避免闩锁错误的空间(距离a)来实现，因此，面积的增大量也较少即可。进而，无需在IO单元列组23、24内在Y方向上相邻的IO单元10之间取得用于避免闩锁错误的空间。
(另一结构例)
图8是IO单元配置的其他例子。图8的配置例与图3的配置例大致相同。不过，在第1IO单元列组21(IO单元列10A的低电源电压区域11)与第2IO单元列组22(IO单元列10B的高电源电压区域12)之间的空间(距离a)、配置有在X方向上延伸的2条保护带(guard band)41、42(相当于第1保护带)这一点与图3不同。此外，IO单元列10B与IO单元列10C之间的空间(距离b)以及IO单元列10C与IO单元列10D之间的空间(距离b)分别配置有在X方向上延伸的1条保护带43、44(相当于第2保护带)这点与图3不同。保护带41～44是电位固定在电源或接地的扩散区域，能够通过配置保护带41～44来减低噪声的传播。在此，低电源电压区域11与高电源电压区域12对置的部位、即第1IO单元列组21与第2IO单元列组22之间由于特别谋求抑制噪声传播，因此，配置多个保护带(在图8中为2条)。另外，在图8中，示出作为第1保护带而配置多条保护带的例子，但并不限定于此。例如也可以将第1保护带设为1条，将该第1保护带设为比第2保护带粗的宽度，能够得到同样的噪声传播抑制效果。
在上述实施方式中，对置的IO单元10使X方向上的尺寸以及位置相同，但本实施方式的结构并不限于此。
图9是IO单元配置的另一例。图9的配置例与图3的配置例大致相同。不过，在图9的配置例中，包含构成X方向上的各IO单元列10A～10D的IO单元10的X方向的位置相互不同的单元。此外，在X方向上相邻配置的IO单元10之间的空间、配置有用于使信号布线通过的填充单元50。另外，如图9中虚线的箭头所示，若在IO单元10的输入输出端子(例如，内部输入输出端子11a)与X方向的相同位置配置填充单元50，则能够缩短输入输出端子(内部输入输出端子11a)与芯区域2的连接布线长度。不过，IO单元10的输入输出端子(例如，内部输入输出端子11a)与填充单元50的X方向的位置也可以相互不同。
此外，虽未图示，但也可以不设置填充单元50而在IO单元10内设置用于使信号布线通过的区域。
产业上的可利用性
根据本公开，对于半导体集成电路装置，能够在不招致面积的增加的情况下抑制布线延迟，因此，例如对于LSI的高速化等性能提高是有用的。
符号说明
1 芯片
2 芯区域
3 IO区域
10 IO单元
10A IO单元列(第1IO单元列)
10D IO单元列(第2IO单元列)
10E IO单元列(第1IO单元列)
10J IO单元列(第2IO单元列)
11 低电源电压区域
12 高电源电压区域
21 第1IO单元列组
22 第2IO单元列组。

Claims (14)

1.一种半导体集成电路装置，其特征在于，具备：
芯片；
设置于所述芯片上的芯区域；和
所述芯片上的设置于所述芯区域的周围的IO区域，
在所述IO区域，分别具备在沿着所述芯片的外边的方向即第1方向上排列的多个IO单元的2×N列的IO单元列，在与所述第1方向垂直的第2方向上排列配置，其中N是2以上的整数，
所述IO单元分别具有在所述第2方向上分开而设的低电源电压区域和高电源电压区域，
所述IO单元列包含：第1IO单元列组，在最接近所述芯片的端的位置包含所述低电源电压区域朝向所述芯区域侧而配置的第1IO单元列；和第2IO单元列组，在最接近所述芯区域的位置包含所述低电源电压区域朝向所述芯区域侧而配置的第2IO单元列，
所述第1IO单元列组以及所述第2IO单元列组的至少一方由2列以上的所述IO单元列构成，该2列以上的IO单元列在所述第2方向上排列配置，使得所述低电源电压区域彼此或所述高电源电压区域彼此对置。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第1IO单元列组由1列构成，
所述第2IO单元列组由3列以上的IO单元列构成，该3列以上的IO单元列在所述第2方向上排列配置，使得所述低电源电压区域彼此或所述高电源电压区域彼此对置。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第2IO单元列组由1列构成，
所述第1IO单元列组由3列以上的所述IO单元列构成，该3列以上的IO单元列在所述第2方向上排列配置，使得所述低电源电压区域彼此或所述高电源电压区域彼此对置。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第1IO单元列组以及所述第2IO单元列组分别由2列以上的所述IO单元列构成，该2列以上的IO单元列分别在所述第2方向上排列配置，使得所述低电源电压区域彼此或所述高电源电压区域彼此相邻。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第1IO单元列组与所述第2IO单元列组之间的空间比构成所述第1IO单元列组以及所述第2IO单元列组的所述2列以上的IO单元列彼此之间的空间大。
6.根据权利要求1所述的半导体集成电路装置，其特征在于，
构成所述各IO单元列的所述IO单元彼此的所述第2方向上的尺寸以及位置相同。
7.根据权利要求1所述的半导体集成电路装置，其特征在于，
配置为在所述第2方向上对置的所述IO单元彼此的所述第1方向上的尺寸和位置相同。
8.根据权利要求1所述的半导体集成电路装置，其特征在于，
在所述第1IO单元列组与所述第2IO单元列组之间的空间配置有在所述第1方向上延伸的第1保护带。
9.根据权利要求8所述的半导体集成电路装置，其特征在于，
在构成所述第1IO单元列组以及/或者所述第2IO单元列组的所述2列以上的IO单元列彼此之间的空间配置有在所述第1方向上延伸的第2保护带。
10.根据权利要求9所述的半导体集成电路装置，其特征在于，
所述第1保护带的条数比所述第2保护带的条数多。
11.根据权利要求9所述的半导体集成电路装置，其特征在于，
所述第1保护带的宽度比所述第2保护带的宽度大。
12.根据权利要求1所述的半导体集成电路装置，其特征在于，
在所述各IO单元列中，在所述第1方向上相邻配置的2个所述IO单元之间配置有填充单元。
13.根据权利要求12所述的半导体集成电路装置，其特征在于，
在所述第2方向上排列配置的所述IO单元列分别包含所述第1方向的位置相同的第1填充单元。
14.根据权利要求13所述的半导体集成电路装置，其特征在于，
所述第1填充单元和设置于该第1填充单元的位于所述芯片的端侧的所述IO单元的低电源电压区域的端子的所述第1方向的位置相同。
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