JPH02306650A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02306650A JPH02306650A JP12812689A JP12812689A JPH02306650A JP H02306650 A JPH02306650 A JP H02306650A JP 12812689 A JP12812689 A JP 12812689A JP 12812689 A JP12812689 A JP 12812689A JP H02306650 A JPH02306650 A JP H02306650A
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- Japan
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- output
- cell
- interface
- pads
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 4
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、半導体装置に係わり、特に入出力セルなどを
あらかじめマスターとして持つマスタースライス方式半
導体装置に関する。 〔従来の技術］ 従来の入出力インターフェースセルをマスターとしても
つ半導体装置は、１バツドにつき１入力セル、ｌ出力セ
ルを併せて持っており、ＣＡＤ設計段階で、入力セルに
するか、出力セルにするかまたは入出力セルにするかを
配線により使い分ける構成であった。 第２図は従来の入出力インターフェースセルをチップの
マスターとして配置した時の配置図である。説明の為、
図面上での入力インターフェースセル部と出力インター
フェースセル部の面積を表記した。総パッド数は３２個
並べられている。 ［発明が解決しようとする課題１ しかし、ＣＡＤ設計段階で、入力、出力、入出力の定義
を行った後は、入出力端子設定時を除き、入力端子設定
時は出力回路部が、出力端子設定時は入力回路部がそれ
ぞれ未使用の状態で配置され、設計されていた。つまり
、ｌチップで、入力端子と出力端子の設定時において、
チップ内インターフェースセル面積の半分近くは未使用
領域として、パターン上に残ってしまう、またインター
フェースセル単体の面積が大きくなりｌチップ内に確保
できるパッド数の制限が厳しくなり多ピン多ゲートＩＣ
などの対応への妨げとなっていた。 そこで１本発明は、従来同様にＣＡＤ設計で配線を付加
するだけで入力インターフェース、出力インターフェー
ス、入出力インターフェースの切り換えができ、多ピン
少ゲー）ＩＣなどの設計に適するものである。
あらかじめマスターとして持つマスタースライス方式半
導体装置に関する。 〔従来の技術］ 従来の入出力インターフェースセルをマスターとしても
つ半導体装置は、１バツドにつき１入力セル、ｌ出力セ
ルを併せて持っており、ＣＡＤ設計段階で、入力セルに
するか、出力セルにするかまたは入出力セルにするかを
配線により使い分ける構成であった。 第２図は従来の入出力インターフェースセルをチップの
マスターとして配置した時の配置図である。説明の為、
図面上での入力インターフェースセル部と出力インター
フェースセル部の面積を表記した。総パッド数は３２個
並べられている。 ［発明が解決しようとする課題１ しかし、ＣＡＤ設計段階で、入力、出力、入出力の定義
を行った後は、入出力端子設定時を除き、入力端子設定
時は出力回路部が、出力端子設定時は入力回路部がそれ
ぞれ未使用の状態で配置され、設計されていた。つまり
、ｌチップで、入力端子と出力端子の設定時において、
チップ内インターフェースセル面積の半分近くは未使用
領域として、パターン上に残ってしまう、またインター
フェースセル単体の面積が大きくなりｌチップ内に確保
できるパッド数の制限が厳しくなり多ピン多ゲートＩＣ
などの対応への妨げとなっていた。 そこで１本発明は、従来同様にＣＡＤ設計で配線を付加
するだけで入力インターフェース、出力インターフェー
ス、入出力インターフェースの切り換えができ、多ピン
少ゲー）ＩＣなどの設計に適するものである。
本発明の半導体装置は、
外部とのインターフェース入出力回路をあらかじめマス
ターとしてもつ半導体装置に於て隣接する２個のパッド
とそれに準する２個の入力インターフェース回路と、２
個のパッドのどちらからでも接続可能な１個の出力イン
ターフェース回路よりなる事を特徴とする。 【実 施 例Ｊ 以下に本発明の実施例を図面に基いて説明する。 第１図は１本発明の半導体装置のレイアウト構成を示し
たものである０図中１はチップの入力、出力、入出力を
ＩＣパッケージのリードフレームなどとボンディングワ
イヤーにより接続を行うパッド部である０図中２はｌに
隣接す、るパッド部である０図中３はＩＣ内部の出力信
号をＩＣ外部とインターフェースを行いドライブ能力を
調整しＩＣ外部へ出力する回路でありｌ、２のどちらと
も接続可能な様に９．１０の端子・が付加されている。 ｌのパッドを出力に使用する場合には９から、２のパッ
ドを出力に使用する場合には１０よりそれぞれｌ、２へ
配線を接続する０図中４はパッドｌを入力として使用す
る場合のＩＣ外部とのインターフェースを行う入力回路
である０図中５はパッド２を入力として使用する場合の
ＩＣ外部とのインターフェースを行う入力回路部である
。 図中６は、チップ内部の出力信号を３でＩＣ外部とのイ
ンターフェースを行いｌ、もしくは２によりＩＣ外部へ
出力するためにＩＣ内部からの信号を３へ導くための配
線である０図中７はパッド２よりＩＣ外部からの信号を
５でインターフェースを行うためにパッド２と５を接続
している配線である０図中８は７、同様にパッドｌより
ＩＣ外部からの信号を４でインターフェースを行うため
にパッドｌと４を接続している配線である０図中９は、
ＩＣ内部からの出力信号を３によりインターフェース、
及びドライブ能力を調整してパッドｌを出力として使用
する場合にのみパッド１と３との接続を行う端子である
６図中ｌＯは、９同様にＩＣ内部からの出力信号を３に
よりインターフェース及びドライブ能力を調整して、パ
ッド２を出力として使用する場合にのみパッド２と３と
の接続を行う端子である０図中ｌｌはパッドｌを人力と
して使用する場合、ＩＣの外部からの信号を４を通りＩ
Ｃ内部へ入力される。この場合ＣＡＤで、１１・とＩＣ
Ｃ内部絡路接続する。１２も。 １１同様にＩＣ内部との接続時に用いる０図中１３．１
４は１．２のどちらかをトライステート出力または入出
力回路として用いる時のコントロール信号の接続部であ
る。 第３図は本発明の半導体装置であり、第１図に示した入
出力インターフェースセルを配置したものである。各イ
ンターフェースセル部の面積は同サイズで、総パッド数
は４８個並べることができる。 〔発明の効果］ 本発明は以上述べたように、２個のパッドで２個の入力
インターフェースセル、１個の出力インターフェースセ
ルの構成にしたので第２図、第３図のようにＩＣのイン
ターフェースセル部で入力インターフェース回路部、出
力インターフェース回路部の面積をほとんど変更するこ
となく、従来のパッド数３２個を４８個まで増やす事が
可能になる。これにより多ピン少ゲートのＩＣやチップ
面積の縮小などが可能となる。
ターとしてもつ半導体装置に於て隣接する２個のパッド
とそれに準する２個の入力インターフェース回路と、２
個のパッドのどちらからでも接続可能な１個の出力イン
ターフェース回路よりなる事を特徴とする。 【実 施 例Ｊ 以下に本発明の実施例を図面に基いて説明する。 第１図は１本発明の半導体装置のレイアウト構成を示し
たものである０図中１はチップの入力、出力、入出力を
ＩＣパッケージのリードフレームなどとボンディングワ
イヤーにより接続を行うパッド部である０図中２はｌに
隣接す、るパッド部である０図中３はＩＣ内部の出力信
号をＩＣ外部とインターフェースを行いドライブ能力を
調整しＩＣ外部へ出力する回路でありｌ、２のどちらと
も接続可能な様に９．１０の端子・が付加されている。 ｌのパッドを出力に使用する場合には９から、２のパッ
ドを出力に使用する場合には１０よりそれぞれｌ、２へ
配線を接続する０図中４はパッドｌを入力として使用す
る場合のＩＣ外部とのインターフェースを行う入力回路
である０図中５はパッド２を入力として使用する場合の
ＩＣ外部とのインターフェースを行う入力回路部である
。 図中６は、チップ内部の出力信号を３でＩＣ外部とのイ
ンターフェースを行いｌ、もしくは２によりＩＣ外部へ
出力するためにＩＣ内部からの信号を３へ導くための配
線である０図中７はパッド２よりＩＣ外部からの信号を
５でインターフェースを行うためにパッド２と５を接続
している配線である０図中８は７、同様にパッドｌより
ＩＣ外部からの信号を４でインターフェースを行うため
にパッドｌと４を接続している配線である０図中９は、
ＩＣ内部からの出力信号を３によりインターフェース、
及びドライブ能力を調整してパッドｌを出力として使用
する場合にのみパッド１と３との接続を行う端子である
６図中ｌＯは、９同様にＩＣ内部からの出力信号を３に
よりインターフェース及びドライブ能力を調整して、パ
ッド２を出力として使用する場合にのみパッド２と３と
の接続を行う端子である０図中ｌｌはパッドｌを人力と
して使用する場合、ＩＣの外部からの信号を４を通りＩ
Ｃ内部へ入力される。この場合ＣＡＤで、１１・とＩＣ
Ｃ内部絡路接続する。１２も。 １１同様にＩＣ内部との接続時に用いる０図中１３．１
４は１．２のどちらかをトライステート出力または入出
力回路として用いる時のコントロール信号の接続部であ
る。 第３図は本発明の半導体装置であり、第１図に示した入
出力インターフェースセルを配置したものである。各イ
ンターフェースセル部の面積は同サイズで、総パッド数
は４８個並べることができる。 〔発明の効果］ 本発明は以上述べたように、２個のパッドで２個の入力
インターフェースセル、１個の出力インターフェースセ
ルの構成にしたので第２図、第３図のようにＩＣのイン
ターフェースセル部で入力インターフェース回路部、出
力インターフェース回路部の面積をほとんど変更するこ
となく、従来のパッド数３２個を４８個まで増やす事が
可能になる。これにより多ピン少ゲートのＩＣやチップ
面積の縮小などが可能となる。
第１図は本発明の半導体装置であるパッド部を含む入出
力インターフェースセルをＩＣチップ内の配置時の図で
ある。第２図は従来の入出力インターフェースセルなチ
ップのマスターとして配置した時の配置図である。第３
図は本発明の半導体装置の図である。 ｌ・ ・・パッド部 ２・ ・ ・パッド部 ３・・・出力回路部 ４・・・入力回路部 ５・・・入力回路部
力インターフェースセルをＩＣチップ内の配置時の図で
ある。第２図は従来の入出力インターフェースセルなチ
ップのマスターとして配置した時の配置図である。第３
図は本発明の半導体装置の図である。 ｌ・ ・・パッド部 ２・ ・ ・パッド部 ３・・・出力回路部 ４・・・入力回路部 ５・・・入力回路部
Claims (1)
- 半導体装置で、外部とのインターフェースを行うための
入出力インターフェースセルをあらかじめマスターとし
てもつ半導体装置で、入出力インターフェースセルを２
個のパッドと２個の入力セルと１個の出力セルにより構
成する事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12812689A JPH02306650A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12812689A JPH02306650A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306650A true JPH02306650A (ja) | 1990-12-20 |
Family
ID=14977038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12812689A Pending JPH02306650A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306650A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493073A (ja) * | 1990-08-08 | 1992-03-25 | Nec Corp | ゲートアレイ型集積回路 |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
| WO2020065905A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1989
- 1989-05-22 JP JP12812689A patent/JPH02306650A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493073A (ja) * | 1990-08-08 | 1992-03-25 | Nec Corp | ゲートアレイ型集積回路 |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
| WO2020065905A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| JPWO2020065905A1 (ja) * | 2018-09-28 | 2021-08-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| US11990464B2 (en) | 2018-09-28 | 2024-05-21 | Socionext Inc. | Semiconductor integrated circuit device including opposite facing I/O cells in 2×2 columns |
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