JPH05343525A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05343525A JPH05343525A JP4152410A JP15241092A JPH05343525A JP H05343525 A JPH05343525 A JP H05343525A JP 4152410 A JP4152410 A JP 4152410A JP 15241092 A JP15241092 A JP 15241092A JP H05343525 A JPH05343525 A JP H05343525A
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- JP
- Japan
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- chip
- semiconductor chip
- wiring
- power supply
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 入出力信号数、電源端子数および接地端子数
が多く、これらによりチップ面積が支配される半導体チ
ップの面積の縮小化を図る。 【構成】 半導体チップ１の各辺に沿ってチップ周辺配
線５を配置し、このチップ周辺配線５と半導体チップ１
の内部回路４の電源線あるいは接地線とを接続配線６に
より接続する。そして、チップ周辺配線５をボンディン
グ用窓７を介して、外部の電源線あるいは接地線に接続
する。 【効果】 電源電位あるいは接地電位を与えるためのパ
ッドが不要となり、パッド３の並びによって決定される
半導体チップ１の面積の縮小化が図られる。
が多く、これらによりチップ面積が支配される半導体チ
ップの面積の縮小化を図る。 【構成】 半導体チップ１の各辺に沿ってチップ周辺配
線５を配置し、このチップ周辺配線５と半導体チップ１
の内部回路４の電源線あるいは接地線とを接続配線６に
より接続する。そして、チップ周辺配線５をボンディン
グ用窓７を介して、外部の電源線あるいは接地線に接続
する。 【効果】 電源電位あるいは接地電位を与えるためのパ
ッドが不要となり、パッド３の並びによって決定される
半導体チップ１の面積の縮小化が図られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、半導体チップが、入出力信号端子、電源端
子、および接地端子を多数有する半導体集積回路に関す
る。
され、特に、半導体チップが、入出力信号端子、電源端
子、および接地端子を多数有する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路における半導体チ
ップは、半導体チップの内部回路と半導体チップ外の装
置との間で信号の伝達および電源供給、接地線の接続を
行うために、図４に示すように、入出力バッファ２やパ
ッド３を設けている。ここで用いられているパッド３
は、特に、信号用、電源用、接地用といった区別はな
く、同一のものが用いられる。また、半導体チップ１を
搭載するパッケージ等への接続方法も特に区別はなく、
例えば、ワイヤボンディングによって接続が行われる場
合は、信号、電源、接地とも全てワイヤボンディングに
よりパッケージ等への接続が行われるため、各パッド間
に適当な間隔を設けて、ボンディング時の安全性を確保
している。
ップは、半導体チップの内部回路と半導体チップ外の装
置との間で信号の伝達および電源供給、接地線の接続を
行うために、図４に示すように、入出力バッファ２やパ
ッド３を設けている。ここで用いられているパッド３
は、特に、信号用、電源用、接地用といった区別はな
く、同一のものが用いられる。また、半導体チップ１を
搭載するパッケージ等への接続方法も特に区別はなく、
例えば、ワイヤボンディングによって接続が行われる場
合は、信号、電源、接地とも全てワイヤボンディングに
よりパッケージ等への接続が行われるため、各パッド間
に適当な間隔を設けて、ボンディング時の安全性を確保
している。
【０００３】
【発明が解決しようとする課題】前述した従来の半導体
集積回路における半導体チップでは、信号、電源、接地
の区別なくパッドを用いて、ワイヤボンディング等によ
り半導体チップの搭載されているパッケージ等に接続さ
れているため、入出力信号数、電源端子数および接地端
子数が数多くなると、入出力バッファや電源、接地接続
用のブロックにより、半導体チップの内部回路の面積に
関わらず、半導体チップの大きさが決定されてしまい、
半導体のウェハ１枚当たりから得ることのできる半導体
チップの数が少なくなってしまう課題がある。
集積回路における半導体チップでは、信号、電源、接地
の区別なくパッドを用いて、ワイヤボンディング等によ
り半導体チップの搭載されているパッケージ等に接続さ
れているため、入出力信号数、電源端子数および接地端
子数が数多くなると、入出力バッファや電源、接地接続
用のブロックにより、半導体チップの内部回路の面積に
関わらず、半導体チップの大きさが決定されてしまい、
半導体のウェハ１枚当たりから得ることのできる半導体
チップの数が少なくなってしまう課題がある。
【０００４】また、電源端子および接地端子の数が多い
場合は、半導体チップを搭載するパッケージ等のピン数
も増大するため、パッケージ等の大きさの増大や組立時
の困難性が増大する課題もある。
場合は、半導体チップを搭載するパッケージ等のピン数
も増大するため、パッケージ等の大きさの増大や組立時
の困難性が増大する課題もある。
【０００５】本発明の目的は、前記の課題を解決するこ
とにより、入出力信号数、電源端子数および接地端子数
が多くとも、これらによりチップ面積が支配されること
なくチップ面積を縮小できる半導体集積回路を提供する
ことにある。
とにより、入出力信号数、電源端子数および接地端子数
が多くとも、これらによりチップ面積が支配されること
なくチップ面積を縮小できる半導体集積回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明は、半導体チップ
上に配置された、内部回路ならびに複数の入出力回路お
よびパッドを備えた半導体集積回路において、前記半導
体チップの各辺に沿って前記パッドの外側に配置された
少なくとも一つのチップ周辺配線と、前記内部回路の電
源配線と前記チップ周辺配線とを接続して形成された少
なくとも一つの接続配線と、前記チップ周辺配線上に設
けられ前記チップ周辺配線と外部の電源線または接地線
とを接続するための少なくとも一つの接続部とを備えた
ことを特徴とする。
上に配置された、内部回路ならびに複数の入出力回路お
よびパッドを備えた半導体集積回路において、前記半導
体チップの各辺に沿って前記パッドの外側に配置された
少なくとも一つのチップ周辺配線と、前記内部回路の電
源配線と前記チップ周辺配線とを接続して形成された少
なくとも一つの接続配線と、前記チップ周辺配線上に設
けられ前記チップ周辺配線と外部の電源線または接地線
とを接続するための少なくとも一つの接続部とを備えた
ことを特徴とする。
【０００７】
【作用】半導体チップの周辺に配置したチップ周辺配線
は、パッドの代りに電源線およびまたは接地線として用
いる。
は、パッドの代りに電源線およびまたは接地線として用
いる。
【０００８】従って、従来必要とした電源線およびまた
は接地線接続用のパッドは不必要となり、そのために必
要としたチップ面積と、新たに設けたチップ周辺配線お
よび接続配線に必要なチップ面積との差が大であればチ
ップ面積の縮小化を図ることができる。
は接地線接続用のパッドは不必要となり、そのために必
要としたチップ面積と、新たに設けたチップ周辺配線お
よび接続配線に必要なチップ面積との差が大であればチ
ップ面積の縮小化を図ることができる。
【０００９】ところで、電源線および接地線のためのパ
ッドが多数の場合はこの条件を満足し、かかる半導体チ
ップの面積を縮小することが可能となる。
ッドが多数の場合はこの条件を満足し、かかる半導体チ
ップの面積を縮小することが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一実施例の半導体チップ
を示すレイアウト図である。
を示すレイアウト図である。
【００１２】本第一実施例は、半導体チップ１上に配置
された、内部回路４ならびに複数の入出力回路としての
入出力バッファ２、およびパッド３を備えた半導体集積
回路において、本発明の特徴とするところの、半導体チ
ップ１の各辺に沿ってパッド３の外側に配置された一つ
のチップ周辺配線５と、内部回路４の電源配線または接
地配線とチップ周辺配線５とを接続して形成された複数
の接続配線６と、チップ周辺配線５上に設けられチップ
周辺配線５と外部の電源線または接地線とを接続するた
めの複数の接続部としてのボンディング用窓７とを備え
ている。
された、内部回路４ならびに複数の入出力回路としての
入出力バッファ２、およびパッド３を備えた半導体集積
回路において、本発明の特徴とするところの、半導体チ
ップ１の各辺に沿ってパッド３の外側に配置された一つ
のチップ周辺配線５と、内部回路４の電源配線または接
地配線とチップ周辺配線５とを接続して形成された複数
の接続配線６と、チップ周辺配線５上に設けられチップ
周辺配線５と外部の電源線または接地線とを接続するた
めの複数の接続部としてのボンディング用窓７とを備え
ている。
【００１３】いま、チップ周辺配線５を接地線として用
いることを考える。内部回路４の入出力信号、電源電
位、および接地電位は半導体チップ１の外部に接続する
ため、通常は入出力バッファ２やパッド３を用いている
が、ワイヤボンディング等によりパッド３で短絡等の不
具合が生じないように、パッド３は隣接するパッドとの
間に適当な間隔を設けなければならず、内部回路４の面
積に対してパッド３の数が多いと、図４に示すように、
パッドの並びによって半導体チップ１の面積が決定され
てしまう。
いることを考える。内部回路４の入出力信号、電源電
位、および接地電位は半導体チップ１の外部に接続する
ため、通常は入出力バッファ２やパッド３を用いている
が、ワイヤボンディング等によりパッド３で短絡等の不
具合が生じないように、パッド３は隣接するパッドとの
間に適当な間隔を設けなければならず、内部回路４の面
積に対してパッド３の数が多いと、図４に示すように、
パッドの並びによって半導体チップ１の面積が決定され
てしまう。
【００１４】これに対して、内部回路４の接地線を接続
配線６によって半導体チップ１のチップ周辺配線５に接
続することにより、接地電位供給のためのパッドを減ら
すことができ、パッド３と接続配線６の幅の差の分だけ
パッド３の並びの占める長さを短縮することができる。
半導体チップ１全体では、チップ周辺配線５の幅の分を
考慮しなければならないが、接地線の取り出しが多けれ
ば、半導体チップ１全体での大きさも、従来の場合に比
べて小さくできる。
配線６によって半導体チップ１のチップ周辺配線５に接
続することにより、接地電位供給のためのパッドを減ら
すことができ、パッド３と接続配線６の幅の差の分だけ
パッド３の並びの占める長さを短縮することができる。
半導体チップ１全体では、チップ周辺配線５の幅の分を
考慮しなければならないが、接地線の取り出しが多けれ
ば、半導体チップ１全体での大きさも、従来の場合に比
べて小さくできる。
【００１５】ここで、チップ周辺配線５からパッケージ
等への接続は、半導体チップ１のコーナー部等、信号線
のワイヤボンディング等を妨げない場所に設けられたボ
ンディング用窓７を介して行うこととする。
等への接続は、半導体チップ１のコーナー部等、信号線
のワイヤボンディング等を妨げない場所に設けられたボ
ンディング用窓７を介して行うこととする。
【００１６】図２は本発明の第二実施例の半導体チップ
を示すレイアウト図である。
を示すレイアウト図である。
【００１７】本第二実施例は、図１の第一実施例におい
て、接続配線６の位置を変えたものである。これによ
り、パッケージ等の制約にとらわれず、接地線の接続お
よびパッケージへの搭載を容易に行うことができる。
て、接続配線６の位置を変えたものである。これによ
り、パッケージ等の制約にとらわれず、接地線の接続お
よびパッケージへの搭載を容易に行うことができる。
【００１８】図３は本発明の第三実施例の半導体チップ
を示すレイアウト図である。
を示すレイアウト図である。
【００１９】本第三実施例は、半導体チップ１に、本発
明の特徴とするところの、二つのチップ周辺配線５ａお
よび５ｂを配置し、それぞれに対する接続配線６ａおよ
び６ｂ、ならびにボンディング用窓７ａおよび７ｂを設
けたものである。
明の特徴とするところの、二つのチップ周辺配線５ａお
よび５ｂを配置し、それぞれに対する接続配線６ａおよ
び６ｂ、ならびにボンディング用窓７ａおよび７ｂを設
けたものである。
【００２０】本第三実施例においては、内部回路４に対
して、パッド３によらず、チップ周辺配線５ａ、接続配
線６ａおよびボンディング用窓７ａにより接地電位を供
給でき、チップ周辺配線５ｂ、接続配線６ｂおよびボン
ディング用窓７ｂにより電源電位を供給できる。
して、パッド３によらず、チップ周辺配線５ａ、接続配
線６ａおよびボンディング用窓７ａにより接地電位を供
給でき、チップ周辺配線５ｂ、接続配線６ｂおよびボン
ディング用窓７ｂにより電源電位を供給できる。
【００２１】本第三実施例は、電源線および接地線の両
方とも多数の場合に有効であり、半導体チップ１の寸法
および端子数等を考慮して用いることができる。
方とも多数の場合に有効であり、半導体チップ１の寸法
および端子数等を考慮して用いることができる。
【００２２】
【発明の効果】以上説明したように、本発明は、半導体
チップの各辺に沿って少なくとも一つのチップ周辺配線
を配置し、このチップ周辺配線と半導体チップの内部回
路の電源線あるいは接地線とを接続しているので、電源
電位あるいは接地電位を与えるためのパッドが不要とな
り、その分パッド並びの占める長さを短縮することがで
き、チップの大きさも縮小できるとともに、電源線ある
いは接地線の取り出しも比較的自由に行えるようにな
り、組立も簡単化できる効果がある。
チップの各辺に沿って少なくとも一つのチップ周辺配線
を配置し、このチップ周辺配線と半導体チップの内部回
路の電源線あるいは接地線とを接続しているので、電源
電位あるいは接地電位を与えるためのパッドが不要とな
り、その分パッド並びの占める長さを短縮することがで
き、チップの大きさも縮小できるとともに、電源線ある
いは接地線の取り出しも比較的自由に行えるようにな
り、組立も簡単化できる効果がある。
【図１】本発明の第一実施例の半導体チップを示すレイ
アウト図。
アウト図。
【図２】本発明の第二実施例の半導体チップを示すレイ
アウト図。
アウト図。
【図３】本発明の第三実施例の半導体チップを示すレイ
アウト図。
アウト図。
【図４】従来例の半導体チップを示すレイアウト図。
１ 半導体チップ ２ 入出力バッファ ３ パッド ４ 内部回路 ５、５ａ、５ｂ チップ周辺配線 ６、６ａ、６ｂ 接続配線 ７、７ａ、７ｂ ボンディング用窓
Claims (1)
- 【請求項１】 半導体チップ上に配置された、内部回路
ならびに複数の入出力回路およびパッドを備えた半導体
集積回路において、 前記半導体チップの各辺に沿って前記パッドの外側に配
置された少なくとも一つのチップ周辺配線と、 前記内部回路の電源配線と前記チップ周辺配線とを接続
して形成された少なくとも一つの接続配線と、 前記チップ周辺配線上に設けられ前記チップ周辺配線と
外部の電源線または接地線とを接続するための少なくと
も一つの接続部とを備えたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152410A JPH05343525A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152410A JPH05343525A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343525A true JPH05343525A (ja) | 1993-12-24 |
Family
ID=15539909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152410A Pending JPH05343525A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343525A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
-
1992
- 1992-06-11 JP JP4152410A patent/JPH05343525A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US5936260A (en) * | 1995-11-17 | 1999-08-10 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6157046A (en) * | 1995-11-17 | 2000-12-05 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6320201B1 (en) | 1995-11-17 | 2001-11-20 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6538264B2 (en) | 1995-11-17 | 2003-03-25 | Micron Technology, Inc. | Semiconductor reliability test chip |
| US6770906B2 (en) | 1995-11-17 | 2004-08-03 | Micron Technology, Inc. | Semiconductor reliability test chip |
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