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KR100380387B1 - 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 Download PDF

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KR100380387B1
KR100380387B1 KR10-2001-0006179A KR20010006179A KR100380387B1 KR 100380387 B1 KR100380387 B1 KR 100380387B1 KR 20010006179 A KR20010006179 A KR 20010006179A KR 100380387 B1 KR100380387 B1 KR 100380387B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법을 공개한다. 그 장치는 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들, 로컬 데이터 입출력 라인쌍들과 직교하는 방향으로 배치된 복수개의 컬럼 선택 신호 라인들, 및 컬럼 선택 신호 라인과 인접하게 동일 방향으로 배치되고 각각이 적어도 한번이상 꼬여진 소정 개수의 글로벌 데이터 입출력 라인쌍들로 구성되어 있다. 따라서, 풀 스윙을 하는 컬럼 선택 신호 라인에 스몰 스윙을 하는 글로벌 데이터 입출력 라인쌍이 인접하여 배치되는 경우에 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 줄임으로써 리드 데이터 억세스 타임을 개선할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법{Semiconductor memory device and signal line arrangement method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 인접한 신호 라인쌍사이의 스윙(swing) 폭이 다른 경우에 이들 신호 라인쌍사이의 커플링 캐패시턴스를 감소하기 위한 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법에 관한 것이다.
종래의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 구비하고, 복수개의 메모리 셀 어레이 블록들 각각의 사이에 로컬 데이터 입출력 라인쌍이 배치되고, 로컬 데이터 입출력 라인쌍들과 직교하는 방향으로 컬럼 선택 신호 라인 및 글로벌 데이터 입출력 라인쌍이 배치되어 구성된다.
이때, 동일 방향으로 배치되는 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍은 메모리 셀 어레이내에 인접하여 배치된다.
컬럼 선택 신호 라인은 전원전압으로부터 접지전압으로 풀 스윙하는 신호 라인이고, 글로벌 데이터 입출력 라인쌍은 프리차지 레벨로부터 상보적인 데이터 쌍으로 천이하는 스몰(small) 스윙을 하는 신호 라인쌍이다. 따라서, 컬럼 선택 신호 라인이 풀 스윙을 하면 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스에 의해서 글로벌 데이터 입출력 라인쌍이 큰 스윙을 하게 된다.
즉, 컬럼 선택 신호 라인의 인에이블 및 디스에이블시에 스몰 스윙을 하는 글로벌 데이터 입출력 라인쌍이 영향을 받아 글로벌 데이터 입출력 라인쌍이 큰 스윙을 하게 된다. 이에 따라, 리드 데이터 억세스 타임이 지연된다는 문제점이 있었다.
본 발명의 목적은 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 줄임으로써 리드 데이터 억세스 타임을 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 신호 라인 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들, 상기 로컬 데이터 입출력 라인쌍들과 직교하는 방향으로 배치된 복수개의 컬럼 선택 신호 라인들, 및 상기 컬럼 선택 신호 라인과 인접하게 동일 방향으로 배치되고 각각이 적어도 한번이상 꼬여진 소정 개수의 글로벌 데이터 입출력 라인쌍들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 라인 배치 방법은 복수개의 메모리 셀 어레이 블록들, 및 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들을 구비한 반도체 메모리 장치의 신호 라인 배치 방법에 있어서, 상기 로컬 데이터 입출력 라인쌍과 직교하는 방향으로 복수개의 컬럼 선택 신호 라인들을 배치하고, 상기 컬럼 선택 신호 라인과 인접하게 동일 방향으로 배치하고 각각이 적어도 한번이상 꼬여진 소정 개수의 글로벌 데이터 입출력 라인쌍들을 배치하는 것을 특징으로 한다.
상기 본 발명의 목적과 다른 목적을 달성하기 위한 반도체 메모리 장치의 상기 컬럼 선택 신호 라인은 풀 스윙을 하는 신호 라인이고, 상기 글로벌 데이터 입출력 라인쌍은 스몰 스윙을 하는 신호 라인인 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 메모리 셀 어레이 블록(BL1)의 실시예의 회로도이다.
도3은 종래의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 모델링하여 나타낸 것이다.
도4는 도1에 나타낸 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도6은 본 발명의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 모델링하여 나타낸 것이다.
도7은 도5에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 4개의 메모리 셀 어레이 블록들(BL1, BL2, BL3, BL4), 메모리 셀 어레이 블록들(BL1, BL4) 각각의 공유되지 않는 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO4, LIO4B))과 메모리 셀 어레이 블록들(BL1, BL2, BL3, BL4) 사이의 공유되는 로컬 데이터 입출력 라인쌍들((LIO12, LIO12B), (LIO23, LIO23B), (LIO34, LIO34B)), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B), (LIO23, LIO23B), (LIO34, LIO34B), (LIO4, LIO4B))과 동일한 방향으로 배열된 워드 라인(WL), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B), (LIO23, LIO23B), (LIO34, LIO34B), (LIO4, LIO4B))과 수직 방향으로 배열된 컬럼 선택 신호 라인들(CSL1, CSL2, ..., CSLn)과 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))로 구성되어 있다.
도1에 나타낸 구성으로부터 알 수 있듯이, 컬럼 선택 신호 라인들(CSL1, CSL2, ..., CSLn)이 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2,GIO2B))과 인접하게 배치되어 있다.
도2는 도1에 나타낸 메모리 셀 어레이 블록(BL1)의 실시예의 회로도로서, 워드 라인(WL)과 비트 라인쌍들(BLP1, BLP2, BLP3, BLP4)사이에 연결된 메모리 셀(MC)들, 비트 라인쌍들(BLP1, BLP3) 각각의 사이에 연결된 프리차지 회로(10-1), 비트 라인 아이솔레이션 회로(12-1), 비트 라인 센스 증폭기(14-1), 및 컬럼 선택 게이트(16-1), 비트 라인쌍들(BLP2, BLP4) 각각의 사이에 연결된 프리차지 회로(10-2), 비트 라인 아이솔레이션 회로(12-2), 비트 라인 센스 증폭기(14-2), 및 컬럼 선택 게이트(16-2), 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 연결하기 위한 스위칭 회로(18-1), 및 로컬 데이터 입출력 라인쌍(LIO2, LIO2B)과 글로벌 데이터 입출력 라인쌍(GIO2, GIO2B)을 연결하기 위한 스위칭 회로(18-2), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B)) 각각의 사이에 연결된 프리차지 회로들(20-1, 20-2), 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B)) 각각의 사이에 연결된 프리차지 회로들(22-1, 22-2)과 입출력 센스 증폭기들(IOSA)(24-1, 24-2)로 구성되어 있다.
프리차지 회로(10-1)는 NMOS트랜지스터들(N1, N2)로 구성되고, 프리차지 회로(10-2)는 NMOS트랜지스터들(N3, N4)로 구성되어 "하이"레벨의 프리차지 신호(PRE)에 응답하여 비트 라인쌍들(BLP1, BLP2)을 각각 프리차지한다. 이때, 비트 라인쌍들(BLP1, BLP2)로 프리차지 전압(VBL)이 인가되는데, 프리차지 전압(VBL)의 레벨은 전원전압보다 낮은 레벨로 설정된다. 프리차지 회로들(20-1, 20-2, 22-1, 22-2)의 구성은 도시하지는 않았지만 프리차지 회로(10-1)와 동일하게 구성되어 "하이"레벨의 프리차지 신호(PRE)에 응답하여 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B), (GIO1, GIO1B), (GIO2, GIO2B))을 프리차지한다.
비트 라인 아이솔레이션 회로(12-1)는 NMOS트랜지스터들(N5, N6)로 구성되고, 비트 라인 아이솔레이션 회로(12-2)는 NMOS트랜지스터들(N7, N8)로 구성되어 "로우"레벨의 아이솔레이션 신호(ISO)에 응답하여 비트 라인쌍들(BLP1, BLP2) 각각을 분리하고, "하이"레벨의 아이솔레이션 신호(ISO)에 응답하여 비트 라인쌍들(BLP1, BLP2) 각각을 연결한다.
센스 증폭기들(14-1, 14-2) 각각은 비트 라인쌍들(BLP1, BLP2) 각각의 데이터를 증폭한다. 센스 증폭기들(14-1, 14-2) 각각의 구성은 도식하지는 않았지만 일반적인 PMOS 비트 라인 센스 증폭기와 NMOS 비트 라인 센스 증폭기로 구성된다.
컬럼 선택 게이트(16-1)는 NMOS트랜지스터(N9, N10)로 구성되고, 컬럼 선택 신호 라인(CSL1)으로 인가되는 "하이"레벨의 컬럼 선택 신호에 응답하여 비트 라인쌍(BLP1)과 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)사이에 데이터를 전송한다. 컬럼 선택 게이트(16-2)는 NMOS트랜지스터(N11, N12)로 구성되고, 컬럼 선택 신호 라인(CSL1)으로 인가되는 "하이"레벨의 컬럼 선택 신호에 응답하여 비트 라인쌍(BLP2)과 로컬 데이터 입출력 라인쌍(LIO2, LIO2B)사이에 데이터를 전송한다.
스위칭 회로(18-1)는 NMOS트랜지스터들(N13, N14)로 구성되고, "하이"레벨의 블록 선택신호(BLS1)에 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)과 글로벌 데이터입출력 라인쌍(GIO1, GIO1B)사이에 데이터를 전송한다. 스위칭 회로(18-2)는 NMOS트랜지스터들(N15, N16)로 구성되고, "하이"레벨의 블록 선택신호(BLS12)에 응답하여 로컬 데이터 입출력 라인쌍(LIO2, LIO2B)과 글로벌 데이터 입출력 라인쌍(GIO2, GIO2B)사이에 데이터를 전송한다.
입출력 센스 증폭기들(24-1, 24-2)은 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B)) 각각으로 전송되는 데이터를 증폭한다.
도3은 종래의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 모델링하여 나타낸 것이다.
컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 3부분으로 나누어서, 각 부분의 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스를 각각 CA1, CB1, CC1, CD1로, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)사이의 커플링 캐패시턴스를 각각 CA2, CB2, CC2, CD2로, 컬럼 선택 신호 라인(CSL1)과 반전 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스를 각각 CA3, CB3, CC3, CD3로 나타낸 것이다.
컬럼 선택 신호 라인(CSL1)이 인에이블 및 디스에이블시에 컬럼 선택 신호 라인(CSL1)과 인접한 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스의 합(CA1+CB1+CC1+CD1)이 글로벌 데이터 입출력 라인(GIO1)에 영향을 미치게 된다.
따라서, 컬럼 선택 신호 라인(CSL1)이 인에이블 및 디스에이블시에 글로벌 데이터 입출력 라인(GIO1)이 컬럼 선택 신호 라인(CSL1)의 변화를 따라 움직이게 된다.
마찬가지로, 컬럼 선택 신호 라인(CSL1)이 인에이블 및 디스에이블시에 반전 글로벌 데이터 입출력 라인(GIOB)이 컬럼 선택 신호 라인(CSL1)의 변화를 따라 움직이게 된다. 그러나, 이때, 반전 글로벌 데이터 입출력 라인(GIO1B)은 글로벌 데이터 입출력 라인(GIO1)에 비해서 컬럼 선택 신호 라인(CSL1)으로부터 떨어져 있기 때문에 컬럼 선택 신호 라인(CSL1)의 변화에 따른 영향을 덜 받게 된다.
도4는 도1에 나타낸 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 동작 타이밍도로서, "하이"레벨의 반전 라이트 인에이블 신호(WEB)가 인가되어 비트 라인쌍들(BLP1, BLP2)로부터 "로우"레벨의 데이터를 리드하는 경우의 동작 타이밍도이다.
"로우"레벨의 로우 어드레스 스트로우브 신호(RASB)가 인가되면 로우 어드레스(X)를 입력하고, "로우"레벨의 컬럼 어드레스 스트로우브 신호(CASB)가 인가되면 컬럼 어드레스(Y)를 입력한다.
로우 어드레스(X)를 디코딩함에 의해서 "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되고, "하이"레벨의 블록 선택 신호들(BLS1, BLS12)이 발생된다. 컬럼 어드레스(Y)를 디코딩함에 의해서 "하이"레벨의 컬럼 선택 신호(CSL1)가 발생된다.
그리고, "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되기 전에 "하이"레벨의 프리차지 신호(PRE)가 발생된다. "하이"레벨의 프리차지 신호(PRE)에 응답하여 비트 라인쌍들(BLP1, BLP2, BLP3, BLP4), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO2, LIO2B)), 및 글로벌 데이터 입출력라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))이 프리차지된다.
"하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되면 비트 라인쌍들(BLP1, BLP2, BLP3, BLP4)이 벌어지기 시작한다. 센스 증폭기들(14-1, 14-2) 각각은 비트 라인쌍들(BLP1, BLP2, BLP3, BLP4)로 전송되는 데이터를 상보적인 레벨로 증폭한다.
"하이"레벨의 컬럼 선택신호(CSL1)가 발생되면 비트 라인쌍들(BLP1, BLP2)의 데이터가 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B))로 각각 전송된다.
그리고, "하이"레벨의 블록 선택 신호들(BLS1, BLS12)에 응답하여 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B), (LIO12, LIO12B))의 데이터가 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO12, GIO12B))로 전송되고, 입출력 센스 증폭기들(24-1, 24-2)에 의해서 증폭된다.
입출력 센스 증폭기들(24-1, 24-2)은 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO12, GIO12B))의 데이터가 벌어지기 시작하면 이들 라인쌍들로 전송되는 데이터의 전압 차를 감지하여 증폭한다. 따라서, 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO12, GIO12B))로 전송되는 데이터가 벌어지기 시작하는 시간이 빠를수록 리드 데이터 억세스 타임이 빨라지게 된다.
그런데, 종래의 반도체 메모리 장치는 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 인접하여 배치되고 이들 신호 라인들사이에 도3에 나타낸 바와 같은 커플링 캐패시턴스가 존재한다.
그래서, 이들 신호 라인들사이에 커플링 캐패시턴스가 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되는 데이터에 영향을 주게 된다.
즉, 컬럼 선택 신호 라인(CSL1)이 "하이"레벨로 풀 스윙시에 글로벌 데이터 입출력 라인(GIO1)의 전압이 △V1만큼 상승하게 되고, "로우"레벨로 천이시에 글로벌 데이터 입출력 라인(GIO1)의 전압이 △V1만큼 하강하게 된다. 또한, 반전 글로벌 데이터 입출력 라인(GIO1B)의 전압도 약간 상승하게 된다. 도시하지는 않았지만, 글로벌 데이터 입출력 라인쌍(GIO2, GIO2B)에 인접한 컬럼 선택 신호 라인(CSL2)은 상태가 변화되지 않으므로 글로벌 데이터 입출력 라인쌍(GIO2, GIO2B)의 데이터는 변화되지 않는다.
즉, 컬럼 선택 신호 라인(CSL1)이 인에이블 및 디스에이블될 때 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스가 커서 컬럼 선택 신호 라인(CSL1)이 풀 스윙을 하게 되면 컬럼 선택 신호 라인(CSL1)의 전압 변화에 따라 인접한 글로벌 데이터 입출력 라인(GIO1)의 데이터가 변화하게 된다. 이에 따라, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터가 벌어지기 시작하는 시점이 △T1만큼 지연되게 된다.
따라서, 종래의 반도체 메모리 장치는 컬럼 선택 신호 라인의 전압 변화에 인접한 글로벌 데이터 입출력 라인쌍의 전압이 △V1만큼 더 상승 및 하강함으로써 글로벌 데이터 입출력 라인쌍의 데이터가 벌어지기 시작하는 시점이 △T1만큼 지연되고, 이에 따라 리드 데이터 억세스 타임이 지연된다는 문제점이 있었다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 종래의 반도체 메모리 장치의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B))이 꼬여서 구성되어 있다. 그 외의 다른 구성은 도1에 나타낸 종래의 반도체 메모리 장치의 구성과 동일하다.
도5에서는 글로벌 데이터 입출력 라인쌍((GIO1, GIO1B), (GIO2, GIO2B))이 세 번 꼬여진 구성을 실시예로 도시하였지만, 글로벌 데이터 입출력 라인쌍((GIO1, GIO1B), (GIO2, GIO2B))의 길이 및 캐패시턴스를 고려하여 1번 이상 꼬아서 구성하면 된다. 그리고, 도5에서는 글로벌 데이터 입출력 라인쌍((GIO1, GIO1B), (GIO2, GIO2B))이 메모리 셀 어레이 블록들(BL1, BL2, BL3, BL4)사이에서 꼬여진 것을 도시하였으나, 글로벌 데이터 입출력 라인쌍((GIO1, GIO1B), (GIO2, GIO2B))의 꼬여지는 위치에는 제한이 없다.
도6은 본 발명의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스를 모델링하여 나타낸 것이다.
도6에 나타낸 부호들은 도3에 나타낸 부호들과 동일하게 나타내었다.
컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 컬럼 선택 신호 라인(CSL1)과 인접한 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스의 합(CA1+CC1)이 글로벌 데이터 입출력 라인(GIO1)에 영향을 미치게 되고, 컬럼 선택 신호 라인(CSL1)과 인접한 반전 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스의 합(CB1+CD1)이 반전 글로벌 데이터 입출력 라인(GIO1B)에 영향을 미치게 된다.
도3에 나타낸 종래의 반도체 메모리 장치의 글로벌 데이터 입출력라인(GIO1)은 컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스의 합(CA1+CB1+CC1+CD1)에 의해서 글로벌 데이터 입출력 라인(GIO1)의 전압이 지나치게 상승 및 하강하게 된다.
그러나, 도6에 나타낸 본 발명의 반도체 메모리 장치의 글로벌 데이터 입출력 라인(GIO1)은 컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스의 합(CA1+CC1)에 의해서 글로벌 데이터 입출력 라인(GIO1)의 전압이 변화된다. 그리고, 컬럼 선택 신호 라인(CSL1)과 반전 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스의 합(CB1+CD1)에 의해서 반전 글로벌 데이터 입출력 라인(GIO1B)의 전압이 변화된다. 따라서, 컬럼 선택 신호 라인(CSL1)의 전압 변화에 따른 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압 변화가 감소하게 된다.
예를 들어, 만일 커플링 캐패시턴스들(CA1, CB1, CC1, CD1)의 값이 C로 동일하다면, 도3에 나타낸 종래의 반도체 메모리 장치는 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스(4C)에 의해서 컬럼 선택 신호 라인(CSL1)의 전압 변화에 따라 글로벌 데이터 입출력 라인(GIO1)의 전압이 많이 변화하게 된다. 반면에, 도6에 나타낸 본 발명의 반도체 메모리 장치는 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스 및 컬럼 선택 신호 라인(CSL2)과 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스가 각각 2C로 줄어들게 됨으로써 컬럼 선택 신호 라인(CSL2)의 전압 변화에 따른 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압 변화가 작아지게 된다.
도7은 도5에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 타이밍을 제외한 다른 모들 신호들의 타이밍은 도4에 나타낸 타이밍과 동일하다.
도7에 나타낸 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터는 도4에 나타낸 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터와 달리 컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 작은 값의 커플링 캐패시턴스의 영향을 받아 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압이 △V1보다 낮은 전압인 △V2만큼 상승 및 하강하게 된다.
이에 따라, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터가 벌어지는 시점이 △T1에서 △T2로 단축됨으로써 리드 데이터 억세스 타임이 개선된다.
상술한 실시예에서는 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 컬럼 선택 신호 라인(CSL1)에 인접하여 배치되는 경우에 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 각각을 꼬아서 구성한 것을 나타내었다.
그러나, 컬럼 선택 신호 라인(CSL1)에 글로벌 데이터 입출력 라인(GIO1)이 배치되고, 컬럼 선택 신호 라인(CSL2)에 글로벌 데이터 입출력 라인(GIO1B)이 배치되는 경우에도 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 꼬아서 구성함으로써 리드 데이터 억세스 타임을 개선할 수 있다.
도8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 컬럼 선택 신호 라인들(CSL1, CSL2)사이에 글로벌 데이터 입출력 라인(GIO1)이 배치되고, 컬럼 선택 신호 라인(CSL2)과 미도시된 컬럼 선택 신호 라인(CSL3)사이에 반전 글로벌 데이터 입출력 라인(GIO1B)이 배치되고, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 꼬여서 구성되어 있다.
도8의 실시예에서도 도1의 실시예에서와 마찬가지로 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 세 번 꼬여서 구성되어 있다.
도8의 실시예의 경우에도 도1의 실시예의 경우와 마찬가지로 리드 데이터 억세스 타임이 개선될 수 있다.
결과적으로, 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법은 글로벌 데이터 입출력 라인쌍이 컬럼 선택 신호 라인에 인접하여 배치되든 글로벌 데이터 입출력 라인이 컬럼 선택 신호 라인에 인접하여 배치되든 상관없이 풀 스윙을 하는 컬럼 선택 신호 라인에 스몰 스윙을 하는 글로벌 데이터 입출력 라인쌍이 인접하여 배치되는 경우에는 모두 적용 가능하다.
또한, 상술한 실시예에서는 글로벌 데이터 입출력 라인쌍이 메모리 셀 어레이의 가장자리에 배치되는 것을 예로 나타내었으나, 글로벌 데이터 입출력 라인쌍은 메모리 셀 어레이의 어느 부분에 배치되더라도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법은 풀 스윙을 하는 컬럼 선택 신호 라인에 스몰 스윙을 하는 글로벌 데이터 입출력 라인쌍이 인접하여 배치되는 경우에 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍사이의 커플링 캐패시턴스에 의해서 글로벌 데이터 입출력 라인쌍으로 전송되는 데이터의 지연을 방지함으로써 리드 데이터 억세스 타임이 개선될 수 있다.

Claims (8)

  1. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들;
    상기 로컬 데이터 입출력 라인쌍들과 직교하는 방향으로 배치된 복수개의 컬럼 선택 신호 라인들; 및
    상기 컬럼 선택 신호 라인과 인접하게 동일 방향으로 배치되고 각각이 적어도 한번이상 꼬여진 소정 개수의 글로벌 데이터 입출력 라인쌍들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 컬럼 선택 신호 라인은 풀 스윙을 하는 신호 라인이고, 상기 글로벌 데이터 입출력 라인쌍은 스몰 스윙을 하는 신호 라인인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 소정 개수의 글로벌 데이터 입출력 라인쌍들 각각은
    글로벌 데이터 입출력 라인과 반전 글로벌 데이터 입출력 라인으로 이루어지며,
    상기 글로벌 데이터 입출력 라인과 상기 반전 글로벌 데이터 입출력 라인이 상기 컬럼 선택 신호 라인의 좌우에 배치되며 상기 글로벌 데이터 입출력 라인과상기 반전 글로벌 데이터 입출력 라인이 꼬여서 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 소정 개수의 글로벌 데이터 입출력 라인쌍들 각각은
    상기 컬럼 선택 신호 라인의 일측에 인접하여 배치되며 상기 글로벌 데이터 입출력 라인과 상기 반전 글로벌 데이터 입출력 라인이 꼬여서 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀 어레이 블록들; 및
    상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 로컬 데이터 입출력 라인쌍들을 구비한 반도체 메모리 장치의 신호 라인 배치 방법에 있어서,
    상기 로컬 데이터 입출력 라인쌍과 직교하는 방향으로 복수개의 컬럼 선택 신호 라인들을 배치하고,
    상기 컬럼 선택 신호 라인과 인접하게 동일 방향으로 배치하고 각각이 적어도 한번이상 꼬여진 소정 개수의 글로벌 데이터 입출력 라인쌍들을 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치 방법.
  6. 제5항에 있어서, 상기 컬럼 선택 신호 라인은 풀 스윙을 하는 신호 라인이고, 상기 글로벌 데이터 입출력 라인쌍은 스몰 스윙을 하는 신호 라인인 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치 방법.
  7. 제5항에 있어서, 상기 소정 개수의 글로벌 데이터 입출력 라인쌍들 각각은
    글로벌 데이터 입출력 라인과 반전 글로벌 데이터 입출력 라인으로 이루어지며,
    상기 글로벌 데이터 입출력 라인과 상기 반전 글로벌 데이터 입출력 라인을 상기 컬럼 선택 신호 라인의 좌우에 배치하며 상기 글로벌 데이터 입출력 라인과 상기 반전 글로벌 데이터 입출력 라인을 꼬아서 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치 방법.
  8. 제5항에 있어서, 상기 소정 개수의 글로벌 데이터 입출력 라인쌍들 각각은
    상기 컬럼 선택 신호 라인의 일측에 인접하게 배치하며 상기 글로벌 데이터 입출력 라인과 상기 반전 글로벌 데이터 입출력 라인을 꼬아서 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 배치 방법.
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