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KR102662153B1 - 자기 메모리 장치 - Google Patents

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KR102662153B1
KR102662153B1 KR1020190100451A KR20190100451A KR102662153B1 KR 102662153 B1 KR102662153 B1 KR 102662153B1 KR 1020190100451 A KR1020190100451 A KR 1020190100451A KR 20190100451 A KR20190100451 A KR 20190100451A KR 102662153 B1 KR102662153 B1 KR 102662153B1
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피웅환
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삼성전자주식회사
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Abstract

자기 메모리 장치는 제1 방향으로 연장된 제1 자성층, 상기 제1 자성층 상에 배치되고, 상기 제1 자성층과 나란히 연장된 제2 자성층 및 상기 제1 자성층과 상기 제2 자성층 사이의 도전층을 포함하되, 상기 제1 자성층은 상기 제1 방향으로 갈수록 제1 회전 방향으로 회전되는 자기 모멘트들을 갖는 제1 영역을 포함하고, 상기 제2 자성층은 상기 제1 방향으로 갈수록 상기 제1 회전 방향과 다른 제2 회전 방향으로 회전되는 자기 모멘트들을 갖는 제2 영역을 포함할 수 있다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는 자구벽(magnetic domain wall)의 이동 현상을 이용한 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 및 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 메모리 장치로서 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다. 특히, 최근에는 자성 물질의 자구벽(magnetic domain wall)의 이동 현상을 이용하는 새로운 자기 메모리 장치에 대한 연구 및 개발이 이루어지고 있다.
자구벽(magnetic domain wall) 이동 현상을 이용하는 자기 메모리 장치의 예시가 US 등록특허 US 8115238 B2에 개시된다. 자구벽 이동 현상을 이용한 자기 메모리 장치의 전기적 특성을 개선하기 위한 다양한 연구가 이루어지고 있다.
US 8115238 B2
본 발명이 이루고자 하는 일 기술적 과제는 자구벽 이동이 용이한 자기 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 자구벽 이동에 필요한 전류가 감소된 메모리 장치를 제공하는데 있다.
본 발명에 따른 자기 메모리 장치는, 제1 방향으로 연장된 제1 자성층; 상기 제1 자성층 상에 배치되고, 상기 제1 자성층과 나란히 연장된 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이의 도전층을 포함하되, 상기 제1 자성층은 상기 제1 방향으로 갈수록 제1 회전 방향으로 회전되는 자기 모멘트들을 갖는 제1 영역을 포함하고, 상기 제2 자성층은 상기 제1 방향으로 갈수록 상기 제1 회전 방향과 다른 제2 회전 방향으로 회전되는 자기 모멘트들을 갖는 제2 영역을 포함할 수 있다.
본 발명에 따른 자기 메모리 장치는, 제1 자성층; 상기 제1 자성층 상의 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이의 도전층을 포함하되, 상기 제1 자성층과 상기 도전층의 계면 및 상기 도전층과 상기 제2 자성층의 계면의 DMI 상수는 상기 제1 자성층과 상기 제2 자성층 간의 교환 결합 상수의 네 배 이상의 크기를 가질 수 있다.
본 발명에 따른 자기 메모리 장치는, 제1 방향으로 서로 인접한 제1 및 제2 자구들 포함하는 제1 자성층, 상기 제1 및 제2 자구들은 서로 다른 자화 방향을 갖고; 상기 제1 자성층 상에 배치되고, 상기 제1 및 제2 자구들과 각각 마주하는 제3 및 제4 자구들을 포함하는 제2 자성층; 및 상기 제1 자성층 및 상기 제2 자성층 사이의 도전층을 포함하되, 상기 제1 자구 및 상기 제3 자구는 서로 반대의 자화 방향을 갖고, 상기 제2 자구 및 상기 제4 자구는 서로 반대의 자화 방향을 갖고, 상기 제1 자성층은 상기 제1 및 제2 자구들 사이에 배치되며 상기 제1 방향의 순 자화(net magnetization)를 갖는 제1 영역을 포함하고, 상기 제2 자성층은 상기 제3 및 제4 자구들 사이에 배치되며 상기 제1 영역과 동일한 방향의 순 자화를 갖는 제2 영역을 포함할 수 있다.
본 발명의 개념에 따르면, 자기 메모리 장치의 자성 트랙은 합성 반강자성 구조를 가지며, 또한, 서로 반대되는 방향의 카이랄리티(chirality)를 갖는 복수의 자성층들을 포함한다. 이 경우, 자구벽의 이동이 용이해질 수 있고 자구벽 이동에 필요한 전류의 크기가 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 분해 사시도이다.
도 4는 도 2의 AA 부분을 확대한 확대 단면도이다.
도 5a 내지 도 7b는 본 발명의 실시예들에 따른 자성 트랙의 DMI 및 Jex에 따른 자화 방향을 나타낸 시뮬레이션 그래프들이다.
도 8은 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 1을 참조하면, 자기 메모리 장치는 자성 트랙 및 읽기/쓰기 수단(RWE)을 포함할 수 있다. 자성 트랙은 자성 트랙의 연장 방향을 따라 배열된 자구들(magnetic domains)(D) 및 자구들(D) 사이의 자구벽들(magnetic domain wall)(DW)을 포함할 수 있다. 자구(D)는 자기 모멘트가 일정 방향으로 정렬된 영역일 수 있고, 자구벽(DW)은 자구들 사이에서 자기 모멘트의 방향이 변화하는 영역일 수 있다. 자기 메모리 장치는 자구벽 이동 원리를 이용한 정보저장장치일 수 있다.
읽기/쓰기 수단(RWE)이 자성 트랙과 인접하게 배치될 수 있다. 읽기/쓰기 수단(RWE)은 그와 가장 가까이에 배치된 자구(D)의 자화 방향을 변화시킬 수 있다. 또한, 읽기/쓰기 수단(RWE)은 그와 가장 가까이에 배치된 자구(D)의 자화 방향을 검출할 수 있다. 예컨대, 읽기/쓰기 수단(RWE)은 거대자기저항(giant magneto resistance) 효과를 이용한 GMR 센서 또는 터널자기저항(tunnel magneto resistance) 효과를 이용한 TMR 센서를 포함할 수 있다. 도시된 것과 달리, 읽기/쓰기 수단(RWE)은 별개로 구성된 읽기 수단 및 쓰기 수단을 포함할 수 있고, 읽기 수단과 쓰기 수단은 서로 다른 자구(D) 상에 위치할 수도 있다.
자성 트랙은 제1 자성층(FL1), 제2 자성층(FL2) 및 제1 자성층(FL1)과 제2 자성층(FL2) 사이의 도전층(CL)을 포함할 수 있다. 자성 트랙은 길쭉하게 연장된 와이어 또는 트랙의 형상을 가질 수 있다. 일 예에 따르면, 자성 트랙은 제1 방향(D1)과 평행하게 연장된 직선의 형상을 가질 수 있다. 그러나 본 발명의 실시예들이 이에 제한되는 것은 아니며, 자성 트랙은 곡선의 형상을 갖는 부분을 포함할 수 있다. 예컨대, 자성 트랙은 U자 형으로 만곡된 부분을 포함할 수 있다.
제1 자성층(FL1)과 제2 자성층(FL2)은 자성 트랙이 연장된 방향과 수직한 방향으로 적층될 수 있다. 제1 자성층(FL1) 및 제2 자성층(FL2)의 각각은 제1 방향(D1)으로 연장될 수 있다. 제1 자성층(FL1) 및 제2 자성층(FL2)은 제1 방향(D1)과 수직한 제2 방향(D2)으로 적층될 수 있다. 달리 말해서, 제1 자성층(FL1)의 상면과 제2 자성층(FL2)의 하면이 제2 방향(D2)으로 서로 마주볼 수 있다. 제1 자성층(FL1) 및 제2 자성층(FL2)의 각각은 제2 방향(D2)의 두께에 비해 큰 제3 방향(D3)의 폭을 가질 수 있다. 그리고, 제1 자성층(FL1) 및 제2 자성층(FL2)의 제1 방향(D1)의 길이는 제2 방향(D2)의 두께 및 제3 방향(D3)의 폭에 비해 클 수 있다.
제1 자성층(FL1)과 제2 자성층(FL2)의 사이에 도전층(CL)이 배치될 수 있다. 도전층(CL)은 제1 자성층(FL1)의 상면 및 제2 자성층(FL2)의 하면 사이에 개재될 수 있다. 도전층(CL)은 일정한 제2 방향(D2)의 두께를 가지며 제1 자성층(FL1) 및 제2 자성층(FL2)과 나란히 연장될 수 있다. 도전층(CL)은 제1 자성층(FL1) 및 제2 자성층(FL2)에 비해 얇은 제2 방향(D2)의 두께를 가질 수 있다. 도전층(CL)는 제1 자성층(FL1)의 상면 및 제2 자성층(FL2)의 하면을 덮을 수 있다. 이때, 도전층(CL)는 제1 자성층(FL1) 및 제2 자성층(FL2)과 직접 접촉할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 단면도이다. 도 3은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 분해 사시도이다.
도 2 및 도 3 참조하면, 제1 자성층(FL1)의 자구들(D)과 제2 자성층(FL2)의 자구들(D)은 수직 자기 이방성(Perpendicular Magnetic Anisotropy, PMA)을 가질 수 있다. 달리 말해서, 제1 자성층(FL1)의 자구들(D)과 제2 자성층(FL2)의 자구들(D)은 제2 방향(D2)과 평행한 자화 방향을 가질 수 있다. 그리고, 제1 자성층(FL1)의 자구들(D)과 제2 자성층(FL2)의 자구들(D)은 합성 반강자성 구조(Synthetic Anti-Ferromagnetic structure, SAF)를 가질 수 있다.
구체적으로, 제1 자성층(FL1)의 자구들(D)은 제1 자성층(FL1)의 자구들(D)과 제2 방향(D2)으로 서로 마주볼 수 있다. 제1 자성층(FL1)의 자구들(D)의 각각은 제2 방향(D2)으로 인접한 제2 자성층(FL2)의 자구(D)와 평행한 자화 방향을 가질 수 있다. 이때, 제1 자성층(FL1)의 자구들(D)의 각각은 제2 방향(D2)으로 인접한 제2 자성층(FL2)의 자구(D)와 반대의 자화방향을 가질 수 있다. 이로써, 자성 트랙의 포화자화량(saturation magnetization)이 감소될 수 있고, 자구벽(DW)을 이동시키기 위한 전류가 감소될 수 있다.
제1 자성층(FL1)과 제2 자성층(FL2)의 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 그리고 제1 자성층(FL1)과 제2 자성층(FL2)의 각각은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)와 같은 비자성 물질들 중 적어도 하나를 더 포함할 수 있다. 예컨대, 제1 자성층(FL1)과 제2 자성층(FL2)의 각각은 FePt, FePd, CoCr, CoCu, CoPt, CoTb, CoCrPt, CoFeTb, CoFeGd, CoNi 및 CoNiFe 중 하나를 포함할 수 있다. 제1 자성층(FL1)과 제2 자성층(FL2)은 서로 동일한 물질로 구성될 수 있다.
제1 자성층(FL1)의 자구벽들(DW)은 제1 자성층(FL1)의 자구벽들(DW)과 제2 방향(D2)으로 서로 마주볼 수 있다. 제1 자성층(FL1)의 자구벽들(DW)과 제2 자성층(FL2)의 자구벽들(DW)은 제1 방향(D1)과 평행한 순 자화(net magnetization)를 가질 수 있다. 자구벽(DW) 내의 자화 방향에 대해서는 이후 도 4를 참조하여 보다 구체적으로 설명된다.
제1 자성층(FL1) 및 제2 자성층(FL2)은 서로 반대되는 방향의 카이랄리티(chirality)를 가질 수 있다. 예컨대, 제1 자성층(FL1)은 제1 방향(D1)으로 갈수록 제1 회전 방향(CW)으로 회전된 자기 모멘트를 가질 수 있고, 제2 자성층(FL2)은 제1 방향(D1)으로 갈수록 제1 회전 방향(CW)과 다른 제2 회전 방향(CCW)으로 회전된 자기 모멘트를 가질 수 있다. 제1 회전 방향(CW)과 제2 회전 방향은 서로 반대 방향일 수 있다. 제1 회전 방향(CW) 및 제2 회전 방향(CCW)은 제3 방향(D3)과 평행한 회전축을 갖는 시계방향 또는 반시계 방향일 수 있다.
도전층(CL)이 제1 자성층(FL1) 및 제2 자성층(FL2)의 사이에 개재될 수 있다. 도전층(CL)의 하면은 제1 자성층(FL1)의 상면과 접촉할 수 있고, 도전층(CL)의 상면은 제2 자성층(FL2)의 하면과 접촉할 수 있다. 도전층(CL)의 제2 방향(D2)의 두께는 제1 자성층(FL1) 및 제2 자성층(FL2)의 제2 방향(D2)의 두께에 비해 작을 수 있다.
도전층(CL)은 그의 내부를 흐르는 전류를 통하여 의해 스핀 궤도 상호작용(spin orbit coupling)을 발생시킬 수 있다. 예컨대, 도전층(CL)은 제1 방향(D1)과 평행한 방향으로 흐르는 전류를 통하여 스핀 홀 현상(spin Hall effect) 또는 라시바 현상(Rashba effect)을 발생시킬 수 있는 물질을 포함할 수 있다. 도전층(CL)은 원자번호가 30 이상인 중금속(heavy metal)을 포함할 수 있다. 도전층(CL)은, 예컨대, 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 백금(Pt), 팔라듐(Pd), 비스무트(Bi), 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
도전층(CL)의 내부를 제1 방향(D1)과 평행한 방향으로 흐르는 전류는 자구벽들(DW)을 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 이동시킬 수 있다. 자구벽들(DW)의 이동 방향(SDWM)은 스핀 토크 계수의 부호(SST)와 인가된 전류의 방향을 나타내는 부호(SJ)의 곱에 의해 결정될 수 있다. 이때, 스핀 토크 계수의 부호(SST)는 스핀 궤도 토크의 부호(SSOT)와 쟐로신스키-모리야 상호작용 (Dzyaloshinskii Moriya Interaction, DMI) 상수의 부호(SDMI)의 곱에 의해 결정될 수 있다. 따라서, 자구벽들(DW)의 이동 방향(SDWM)은 하기 수학식 1에 의해 결정될 수 있다.
도전층(CL)의 내부에 제1 방향(D1)과 평행한 방향의 전류가 흐르는 경우, 제1 자성층(FL1)과 도전층(CL)의 계면에서의 스핀 궤도 토크(SOT1)의 방향은 제2 자성층(FL2)과 도전층(CL)의 계면에서의 스핀 궤도 토크(SOT2)의 방향과 반대가 될 수 있다. 전술된 바와 같이 제1 자성층(FL1) 및 제2 자성층(FL2)은 서로 반대되는 방향의 카이랄리티(chirality)를 가지므로, 도전층(CL)의 내부에 제1 방향(D1)과 평행한 방향의 전류가 흐를 때, 제1 자성층(FL1) 의 자구벽(DW)과 제2 자성층(FL2)의 자구벽(DW)의 이동 방향이 같아질 수 있다.
도 4는 도 3의 AA부분을 확대한 확대 단면도이다.
도 4를 참조하면, 제1 자성층(FL1)은 서로 반대되는 자화 방향을 갖는 제1 자구(Da) 및 제2 자구(Db)를 포함할 수 있다. 제1 자구(Da) 및 제2 자구(Db)는 제1 방향(D1)으로 서로 이웃할 수 있다. 제1 자구(Da)는, 제2 방향(D2)으로 정렬된 자화방향 가질 수 있다. 제2 자구(Db)는 제2 방향(D2)과 반대 방향으로 정렬된 자화를 가질 수 있다. 제1 자구(Da)와 제2 자구(Db)의 사이에 제1 방향(D1)을 따라 달라지는 자화 방향을 갖는 제1 영역(DWa)이 형성될 수 있다. 제1 영역(DWa)은 제1 방향(D1)으로 갈수록 반 시계 방향(CCW)으로 회전된 자화 방향을 가질 수 있다.
제2 자성층(FL2)은 제1 자구(Da)와 제2 방향(D2)으로 마주하는 제3 자구(Dc) 및 제2 자구(Db)와 제2 방향(D2)으로 마주하는 제4 자구(Dd)를 포함할 수 있다. 제2 자성층(FL2)은 제1 자성층(FL1)과 합성 반강자성 결합되므로, 제3 자구(Dc)는 제1 자구(Da)의 자화방향과 평행하되 반대방향의 자화방향을 가질 수 있다. 그리고, 제4 자구(Dd)는 제2 자구(Db)의 자화방향과 평행하되 반대 방향의 자화 방향을 가질 수 있다. 이로써, 제3 자구(Dc) 및 제4 자구(Dd)는 서로 반대 방향의 자화 방향을 가질 수 있다. 제3 자구(Dc)와 제4 자구(Dd)의 사이에 제1 방향(D1)을 따라 달라지는 자화 방향을 갖는 제2 영역(DWb)이 형성될 수 있다. 제2 영역(DWb)은 제1 방향(D1)으로 갈수록 시계 방향(CW)으로 회전된 자화 방향을 가질 수 있다.
제1 영역(DWa)과 제2 영역(DWb)은 서로 다른 자화 방향을 갖는 두 영역 사이에 형성되어 자화 방향이 점진적으로 변하는 영역일 수 있다. 제1 영역(DWa)과 제2 영역(DWb)은 자구벽일 수 있다. 제1 영역(DWa)과 제2 영역(DWb)은 제1 방향(D1)의 순 자화를 가질 수 있다. 즉, 제1 영역(DWa)과 제2 영역(DWb)은 동일한 방향의 순 자화를 가질 수 있다. 달리 말해서, 제1 영역(DWa) 내의 자화 백터의 합은 제1 방향(D1)과 동일할 수 있다. 제2 영역(DWb) 내의 자화 백터의 합은 제1 방향(D1)과 동일할 수 있다.
도 5a 내지 도 7b는 본 발명의 실시예들에 따른 자성 트랙의 DMI 및 Jex에 따른 자화 방향을 나타낸 시뮬레이션 그래프들이다.
시뮬레이션에 이용된 자성 트랙은 순차적으로 적층된 제1 자성층, 도전층 및 제2 자성층을 포함한다. 자성 트랙은 200nm의 제1 방향의 길이를 갖고, 14nm의 제2 방향의 폭을 가진다. 또한, 제1 자성층, 도전층 및 제2 자성층은 각각 1nm, 0.5nm 및 1nm의 제3 방향의 두께를 가진다.
쟐로신스키-모리야 상호작용(Dzyaloshinskii-Moriya interaction, DMI)은 재료의 반전 대칭성이 깨져있고, 스핀 궤도 상호작용이 강한 강자성체에서 나타나는 현상일 수 있다. 보다 구체적으로, DMI는 자성층과 비자성층의 계면이 접할 때 자성층의 계면에 존재하는 스핀(spin)과 비자성층에 존재하는 전자의 궤도(orbit)가 상호작용(coupling)하는 현상일 수 있다. DMI가 존재하는 경우, 인접한 스핀 간의 방향은 수직한 상태로 유지하려는 성질을 가진다. DMI에 따라 공간적으로 특정한 방향으로만 회전하는 스핀 구조가 발생할 수 있다. 이하, 도 5a 내지 도 7b에서, DMI는 제1 자성층과 도전층의 계면 또는 도전층과 제2 자성층의 계면의 DMI 상수를 의미한다. Jex는 제1 자성층과 제2 자성층 간의 교환 결합 상수(exchange coupling constant, Jex)를 의미한다.
제1 자성층을 제1 방향으로 진행할 때, DMI 및 Jex에 따른 자화 방향을 시뮬레이션 하여 도 5a에 나타내었다. 제2 자성층을 제1 방향(즉, 길이 방향)으로 진행할 때, DMI 및 Jex에 따른 자화 방향을 시뮬레이션 하여 도 5b에 나타내었다.
제1 자성층의 DMI 및 Jex에 따른 자화 방향을 제1 방향(즉, 길이방향)을 따라 시뮬레이션 하여 도 5a에 나타내었다. 제2 자성층의 DMI 및 Jex에 따른 자화 방향을 제1 방향(즉, 길이 방향)으로 시뮬레이션 측정 하여 도 5b에 나타내었다.
제1 자성층의 DMI 및 Jex에 따른 자화 방향을 제2 방향(즉, 폭 방향)을 따라 시뮬레이션 측정 하여 도 6a에 나타내었다. 제2 자성층의 DMI 및 Jex에 따른 자화 방향을 제2 방향(즉, 폭 방향)으로 시뮬레이션 측정 하여 도 6b에 나타내었다.
제1 자성층의 DMI 및 Jex에 따른 자화 방향을 제3 방향(즉, 폭 방향)을 따라 시뮬레이션 측정 하여 도 7a에 나타내었다. 제2 자성층의 DMI 및 Jex에 따른 자화 방향을 제3 방향(즉, 폭 방향)으로 시뮬레이션 측정 하여 도 7b에 나타내었다.
도 5a 내지 도 7b를 참조하면, DMI와 Jex의 비(ratio)에 따른 자화 방향의 경향성이 나타남을 알 수 있다. 구체적으로, 그래프 상에서 DMI/Jex의 절대값이 4보다 큰 영역, DMI/Jex 의 절대값이 0.5보다 크고 4보다 작은 영역, 그리고 DMI/Jex 의 절대값이 0.5보다 작은 영역은 각각의 영역 내에서 유사한 자화 방향을 가질 수 있다. 시뮬레이션 결과는 아래의 표1 과 같이 해석될 수 있다.
|DMI/Jex| FL1 FL2 FL1 FL2
|DMI/Jex| >4 Neel Neel CW CCW
4>|DMI/Jex|>0.5 Bloch Bloch - -
|DMI/Jex| <0.5 Neel Neel CCW CCW
다시 도 5a 내지 도 7b 및 표 1을 참조하면, 제1 자성층과 도전층의 계면 및 도전층과 제2 자성층의 계면의 DMI 상수가 제1 자성층과 제2 자성층 간의 교환 결합 상수의 네 배 이상의 크기를 가질 때, 제1 자성층과 제2 자성층이 Neel 자구벽을 가짐을 알 수 있다. 또한, 제1 자성층과 도전층의 계면 및 도전층과 제2 자성층의 계면의 DMI 상수가 제1 자성층과 제2 자성층 간의 교환 결합 상수의 네 배 이상의 크기를 가질 때, 제1 자성층과 제2 자성층의 카이랄리티가 서로 반대가 됨을 알 수 있다.
즉, 제1 자성층과 도전층의 계면 및 도전층과 제2 자성층의 계면의 DMI 상수가 제1 자성층과 제2 자성층 간의 교환 결합 상수의 네 배 이상의 크기를 가질 때 스핀 궤도 토크에 의한 자구벽 이동이 가능하며, 자구벽 이동 효율이 향상됨을 알 수 있다.
도 8은 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 8을 참조하면, 자성 트랙은 제2 방향(D2)으로 순차적으로 적층된 제1 내지 제4 자성층(FL4)을 포함할 수 있다. 제1 자성층(FL1)과 제2 자성층(FL2)의 사이에 제1 도전층(CL1)이 배치될 수 있다. 제2 자성층(FL2)과 제3 자성층(FL3)의 사이에 제2 도전층(CL2)이 배치될 수 있다. 제3 자성층(FL3)과 제4 자성층(FL4)의 사이에 제3 도전층(CL3)이 배치될 수 있다. 제1 도전층(CL1)과 제3 도전층(CL3)은 서로 동일한 물질을 포함할 수 있다. 제2 도전층(CL2)은 제1 도전층(CL1) 및 제3 도전층(CL3)과 DMI의 부호가 다른 물질을 포함할 수 있다. 예컨대, 제1 및 제3 도전층(CL1, CL3)은 탄탈륨(Ta) 및 백금(Pt)을 포함할 수 있고, 제2 도전층(CL2)은 탄탈륨(Ta) 및 백금(Pt) 중 제1 및 제3 도전층(CL1, CL3)과 다른 하나를 포함할 수 있다.
제1 내지 제4 자성층(FL4)의 각각은 제2 방향(D2)으로 인접한 자성층과 반대 방향의 카이랄리티를 가질 수 있다. 구체적으로, 제2 자성층(FL2)이 제1 방향(D1)을 따라 시계 방향(CW)으로 회전된 자화 방향 갖는 경우, 제1 자성층(FL1) 및 제3 자성층(FL3)은 제1 방향(D1)을 따라 반 시계 방향(CCW)으로 회전된 자화 방향을 가질 수 있다. 제4 자성층(FL4)은 제3 자성층(FL3)과 인접하므로, 제1 방향(D1)을 따라 시계 방향(CW)으로 회전된 자화 방향을 가질 수 있다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 단면도들이다. 설명의 간소화를 위하여 중복된 구조에 대한 설명은 생략될 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 자기 메모리 소자는 네 개의 전극을 포함하는 4단자 소자일 수 있다. 순차적으로 적층된 제1 자성층(FL1) 도전층(CL) 및 제2 자성층(FL2)을 포함하는 자성 트랙의 하면 상에 하부 도전층(HM)이 배치될 수 있다. 하부 도전층(HM)은 원자번호가 30 이상인 중금속(heavy metal)을 포함할 수 있다. 하부 도전층(HM)은, 예컨대, 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 백금(Pt), 팔라듐(Pd), 비스무트(Bi), 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다. 하부 도전층(HM)의 하면은 절연층(LD)으로 덮일 수 있다.
자성 트랙의 상면 상에 자성 패턴(PL)이 배치될 수 있다. 자성 패턴(PL)은 일 방향으로 고정된 자화 방향을 갖는 기준 층일 수 있다. 자성 패턴(PL) 내의 자화 방향은 제2 자성층(FL2)의 자구(D)의 자화 방향과 평행할 수 있다. 자성 패턴(PL)의 자화 방향은 제2 자성층(FL2) 내의 자구들(D) 중 자성 패턴(PL)과 가장 인접한 자구(D) 내의 자화 방향과 반대 방향일 수 있다.
터널 배리어 패턴(SP)이 제2 자성층(FL2)과 자성 패턴(PL)의 사이에 배치될 수 있다. 터널 배리어 패턴(SP)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
자성 트랙의 일측에 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 하부 도전층(HM)의 측면, 제1 자성층(FL1)의 측면, 도전층(CL)의 측면 및 제2 자성층(FL2)의 일 측면을 덮을 수 있다. 제1 전극(EL1)과 제1 방향(D1)으로 대향하는 자성 트랙의 타측에 제2 전극(EL2)이 배치될 수 있다. 제2 전극(EL2)은 하부 도전층(HM)의 측면, 제1 자성층(FL1)의 측면, 도전층(CL)의 측면 및 제2 자성층(FL2)의 다른 측면을 덮을 수 있다.
자성 패턴(PL) 상에 제3 전극(EL3)이 배치될 수 있다. 제3 전극(EL3)은 자성 패턴(PL)의 상면을 덮을 수 있다. 제1 자성층(FL1)의 하면 상에 제4 전극(EL4)이 배치될 수 있다. 제4 전극(EL4)은 제3 전극(EL3)과 수직적으로 중첩될 수 있다.
제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)가 제1 내지 제4 전극(EL1, EL2, EL3, EL4)과 각각과 연결될 수 있다. 제1 및 제2 트랜지스터(TR1, TR2)는 자구벽(DW)을 이동시키기 위한 드라이브 트랜지스터일 수 있다. 제1 및 제2 트랜지스터(TR1, TR2)들 에 의해 하부 도전층(HM) 및 도전층(CL) 내에 제1 방향(D1)의 전류가 인가될 수 있다. 제1 방향(D1)의 전류가 인가된 하부 도전층(HM) 및 도전층(CL)은 스핀 궤도 상호작용을 통하여 자구벽(DW)을 이동시킬 수 있다.
제3 및 제4 트랜지스터(TR3, TR4)은 자성 트랙의 자구(D)에 자화방향을 기록하거나 또는 독출하기 위한 트랜지스터들일 수 있다.
도 10을 참조하면, 하부 도전층(HM)은 생략될 수 있다. 이로써, 제1 자성층(FL1)의 하면은 절연막(LD)과 직접 접촉할 수 있다.
도 11을 참조하면, 제2 자성층(FL2)의 상면 상에 제1 터널 베리어 패턴(SP1) 및 제1 자성 패턴(PL1)이 순차적으로 적층될 수 있다. 그리고, 제1 자성층(FL1)의 하면 상에 제2 터널 베리어 패턴(SP2) 및 제2 자성 패턴(PL2)이 순차적으로 적층될 수 있다. 제1 자성 패턴(PL1) 및 제2 자성 패턴(PL2)은 수직적으로 중첩될 수 있다. 제1 자성 패턴(PL1) 및 제2 자성 패턴(PL2)은 일 방향으로 고정된 자화 방향을 갖는 기준층일 수 있다. 제1 자성 패턴(PL1) 및 제2 자성 패턴(PL2)은 제2 방향(D2)의 자화 방향을 가질 수 있다.
제1 자성 패턴(PL1)의 상면 상에 제3 전극(EL3)이 배치될 수 있고, 제2 자성 패턴(PL2)의 하면 상에 제4 전극(EL4)이 배치될 수 있다. 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 제3 전극(EL3) 및 제4 전극(EL4) 상에 각각 형성될 수 있다.
도 12 및 도 도 13을 참조하면, 본 발명이 실시예들에 따른 자기 메모리 소자는 세 개의 전극을 포함하는 3단자 소자일 수 있다.
도 12를 참조하면, 절연층(LD)이 제1 자성층(FL1)의 하면을 완전히 덮을 수 있다.
도 13을 참조하면, 자성 트랙은 제2 방향(D2)으로 순차적으로 적층된 제1 내지 제4 자성층(FL4)을 포함할 수 있다. 제1 자성층(FL1)과 제2 자성층(FL2)의 사이에 제1 도전층(CL1)이 배치될 수 있다. 제2 자성층(FL2)과 제3 자성층(FL3)의 사이에 제2 도전층(CL2)이 배치될 수 있다. 제3 자성층(FL3)과 제4 자성층(FL4)의 사이에 제3 도전층(CL3)이 배치될 수 있다. 제1 도전층(CL1)과 제3 도전층(CL3)은 서로 동일한 물질을 포함할 수 있다. 제2 도전층(CL2)은 제1 도전층(CL1) 및 제3 도전층(CL3)과 DMI의 부호가 다른 물질을 포함할 수 있다.
제1 내지 제4 자성층(FL4) 및 1 내지 제3 도전층(CL3)의 일 측면을 덮는 제1 전극(EL1)이 배치될 수 있다. 제1 내지 제4 자성층(FL1, FL2, Fl3, FL4) 및 1 내지 제3 도전층(CL1, CL2, Cl3)의 다른 측면을 덮는 제2 전극(EL2)이 배치될 수 있다. 제1 내지 제3 전극들(EL1, EL2, EL3)의 각각에 제1 내지 제3 트랜지스터(TR1, TR2, TR3)가 연결될 수 있다. 제1 및 제2 트랜지스터(TR1, TR2)는 제1 내지 제3 도전층(CL1, CL2, CL3)에 제1 방향(D1)과 평행한 방향의 전류를 인가할 수 있다. 제1 내지 제3 도전층(EL1, EL2, EL3)에 인가된 전류는 스핀 궤도 토크를 발생시켜 자성 트랙 내의 자구벽(DW)을 이동시킬 수 있다. 이때, 제1 내지 제4 자성층(FL1, FL2, FL3, FL4)들 내의 자구벽(DW)들은 모두 동일한 방향으로 이동될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 방향으로 연장된 제1 자성층;
    상기 제1 자성층 상에 배치되고, 상기 제1 자성층과 나란히 연장된 제2 자성층; 및
    상기 제1 자성층과 상기 제2 자성층 사이의 도전층을 포함하되,
    상기 제1 자성층은 상기 제1 방향으로 갈수록 제1 회전 방향으로 회전되는 자기 모멘트들을 갖는 제1 영역을 포함하고,
    상기 제2 자성층은 상기 제1 방향으로 갈수록 상기 제1 회전 방향과 다른 제2 회전 방향으로 회전되는 자기 모멘트들을 갖는 제2 영역을 포함하는 자기 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 영역의 순 자화(net magnetization) 및 상기 제2 영역의 순 자화는 상기 제1 방향과 평행항 방향을 갖는 자기 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 상기 제1 방향과 수직한 제2 방향으로 마주하고,
    상기 제1 영역의 순 자화 및 상기 제2 영역의 순 자화는 서로 동일한 방향을 갖는 자기 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 회전 방향 및 상기 제2 회전 방향은 상기 제1 자성층의 폭 방향과 평행한 방향의 회전축을 갖는 자기 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 자성층은 상기 제1 영역을 사이에 두고 상기 제1 방향으로 서로 이웃한 제1 자구들을 포함하고,
    상기 제2 자성층은 상기 제2 영역을 사이에 상기 두고 상기 제1 방향으로 서로 이웃한 제2 자구들을 포함하고,
    상기 제1 자구들 및 상기 제2 자구들은 합성 반강자성(synthetic antiferromagnet)을 갖는 자기 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 자성층은 상기 제1 영역을 사이에 두고 상기 제1 방향으로 서로 이웃한 제1 자구들을 포함하고,
    상기 제2 자성층은 상기 제2 영역을 사이에 상기 두고 상기 제1 방향으로 서로 이웃한 제2 자구들을 포함하고,
    상기 제1 자구 및 상기 제2 자구는 상기 제1 방향과 수직한 제2 방향과 평행한 자화 방향을 갖는 자기 메모리 장치.
  7. 제6 항에 있어서,
    상기 제1 자구 및 상기 제2 자구는 서로 반대의 자화 방향을 갖는 자기 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 자성층의 하면을 덮는 절연막을 더 포함하는 자기 메모리 장치.
  9. 제1 항에 있어서,
    상기 도전층은 상기 제1 자성층 및 상기 제2 자성층과 직접 접촉하는 자기 메모리 장치.
  10. 제1 항에 있어서,
    상기 도전층은 제1 도전층이고,
    상기 제2 자성층 상에 순차적으로 적층된 제2 도전층, 제3 자성층, 제3 도전층 및 제4 자성층을 더 포함하되,
    상기 제2 도전층은 상기 제1 및 제3 도전층과 다른 물질을 포함하는 자기 메모리 장치.
  11. 제1 항에 있어서,
    상기 제2 자성층 상에 배치되며, 일 방향으로 고정된 자화 방향을 갖는 상부 자성층 및 상기 상부 자성층과 상기 제2 자성층 사이의 터널 베리어 패턴을 더 포함하는 자기 메모리 장치.
  12. 제1 항에 있어서,
    상기 제2 자성층 상에 배치되며, 일 방향으로 고정된 자화 방향을 갖는 상부 자성층;
    상기 도전층의 일 측면 상의 제1 전극;
    상기 일 측면과 상기 제1 방향으로 대향하는 상기 도전층의 타 측면 상의 제2 전극; 및
    상기 제2 자성층 상의 제3 전극을 더 포함하는 자기 메모리 장치.
  13. 제12 항에 있어서,
    상기 제1 자성층의 하면 상에 배치되며, 상기 제1 전극과 수직적으로 중첩되는 제4 전극을 더 포함하는 자기 메모리 장치.
  14. 제1 자성층;
    상기 제1 자성층 상의 제2 자성층; 및
    상기 제1 자성층과 상기 제2 자성층 사이의 도전층을 포함하되,
    상기 제1 자성층과 상기 도전층의 계면 및 상기 도전층과 상기 제2 자성층의 계면의 DMI 상수는 상기 제1 자성층과 상기 제2 자성층 간의 교환 결합 상수의 네 배 이상의 크기를 갖는 자기 메모리 장치.
  15. 제14 항에 있어서,
    상기 도전층은 상기 제1 자성층 및 상기 제2 자성층에 비해 얇은 두께를 갖는 자기 메모리 장치.
  16. 제14 항에 있어서,
    상기 도전층은 비자성 물질을 포함하는 자기 메모리 장치.
  17. 제14 항에 있어서,
    상기 제1 자성층은 그의 길이 방향으로 배열되는 자구들 및 상기 자구들 사이에 정의되는 자구벽을 포함하되, 상기 자구벽은 Neel 자구벽인 자기 메모리 장치.
  18. 제14 항에 있어서,
    상기 제1 자성층 및 상기 제2 자성층은 서로 동일한 물질로 구성되는 자기 메모리 장치.
  19. 제14 항에 있어서,
    상기 도전층은 상기 도전층의 길이 방향의 전류를 인가 받아 상기 제1 자성층과 상기 도전층의 계면 및 상기 도전층과 상기 제2 자성층의 계면에서 스핀 궤도 토크를 발생시키는 자기 메모리 장치.
  20. 제1 방향으로 서로 인접한 제1 및 제2 자구들 포함하는 제1 자성층, 상기 제1 및 제2 자구들은 서로 다른 자화 방향을 갖고;
    상기 제1 자성층 상에 배치되고, 상기 제1 및 제2 자구들과 각각 마주하는 제3 및 제4 자구들을 포함하는 제2 자성층; 및
    상기 제1 자성층 및 상기 제2 자성층 사이의 도전층을 포함하되,
    상기 제1 자구 및 상기 제3 자구는 서로 반대의 자화 방향을 갖고, 상기 제2 자구 및 상기 제4 자구는 서로 반대의 자화 방향을 갖고,
    상기 제1 자성층은 상기 제1 및 제2 자구들 사이에 배치되며 상기 제1 방향의 순 자화(net magnetization)를 갖는 제1 영역을 포함하고,
    상기 제2 자성층은 상기 제3 및 제4 자구들 사이에 배치되며 상기 제1 영역과 동일한 방향의 순 자화를 갖는 제2 영역을 포함하는 자기 메모리 장치.
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