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KR102650435B1 - 표시 패널 - Google Patents

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KR102650435B1
KR102650435B1 KR1020190070878A KR20190070878A KR102650435B1 KR 102650435 B1 KR102650435 B1 KR 102650435B1 KR 1020190070878 A KR1020190070878 A KR 1020190070878A KR 20190070878 A KR20190070878 A KR 20190070878A KR 102650435 B1 KR102650435 B1 KR 102650435B1
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이주현
백경민
박홍식
신상원
신현억
최신일
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삼성디스플레이 주식회사
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Priority to EP20176991.6A priority patent/EP3751609A3/en
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Abstract

표시 패널은 베이스 기판, 박막 트랜지스터 및 표시 소자를 포함하는 화소, 화소에 연결된 제1 신호 라인, 및 제1 신호 라인과 상이한 층 상에 배치된 제2 신호 라인을 포함하고, 제1 신호 라인 및 제2 신호 라인 중 적어도 어느 하나는, 도전성 물질을 포함하는 하부층, 및 하부층 상에 배치되고 도전성 물질을 포함하는 상부층을 포함하고, 하부층에 대한 상부층의 식각 선택비는 0.5 이상 3 이하 범위 내일 수 있다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 상세하게는 낮은 외부광 반사율을 가진 표시 패널에 관한 것이다.
표시 장치는 영상을 표시하기 위한 신호 라인들 및 신호 라인들에 연결된 전자 소자들을 포함한다. 신호 라인들과 전자 소자들은 다수의 도전층들로 구성될 수 있다. 도전층들은 대체로 광학적으로 불투명한 물질을 포함할 수 있으며, 외광에 의해 반사되어 외부에서 시인되는 문제가 발생될 수 있다. 신호 라인들이나 전자 소자가 외부광 반사로 인해 외부에서 시인되는 경우, 표시 장치가 표시하는 영상의 시인성에 영향을 미칠 수 있다.
따라서, 본 발명은 낮은 외부광 반사율을 가지면서도 공정 신뢰성이 개선된 표시 패널을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치되고 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 표시 소자를 포함하는 화소, 상기 화소에 연결된 제1 신호 라인, 및 상기 화소에 연결되고 상기 제1 신호 라인과 상이한 층 상에 배치된 제2 신호 라인을 포함하고, 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 어느 하나는, 도전성 물질을 포함하는 하부층, 및 상기 하부층 상에 배치되고 도전성 물질을 포함하는 상부층을 포함하고, 상기 하부층에 대한 상기 상부층의 식각 선택비는 0.5 이상 3 이하 범위 내로 설정된다.
상기 상부층은 상기 하부층에 직접 접촉할 수 있다.
상기 상부층은 불투명한 물질을 포함하고, 상기 상부층의 두께는 100Å이하일 수 있다.
상기 하부층은, 제1 층, 상기 제1 층보다 낮은 비 저항을 가진 제2 층, 및 상기 제2 층보다 낮은 광 반사율을 가진 제3 층을 포함하고, 상기 상부층은 상기 제3 층에 접촉할 수 있다.
상기 상부층은 상기 제2 층과 동일한 물질을 포함할 수 있다.
상기 상부층은 상기 제1 내지 제3 층들 각각의 두께들보다 낮은 두께를 가질 수 있다.
상기 상부층 및 상기 제2 층은 구리를 포함할 수 있다.
상기 제1 내지 제3 층들은 상기 상부층과 다른 물질을 포함할 수 있다.
상기 상부층은 투명 도전성 산화물, 금속, 또는 금속 산화물을 포함할 수 있다.
상기 식각 선택비는 비과수계 식각액에 대한 식각 선택비일 수 있다.
상기 상부층의 측면 및 상기 하부층의 측면은 단면상에서 소정의 가상 라인을 따라 정렬될 수 있다.
상기 가상 라인은 상기 베이스 기판의 상면에 대해 경사질 수 있다.
상기 제1 신호 라인 및 상기 제2 신호 라인은 절연층을 사이에 두고 서로 이격되고, 상기 절연층은 무기막을 포함할 수 있다.
상기 박막 트랜지스터는 상기 제1 신호 라인과 동일 층 상에 배치된 제어 전극, 상기 제2 신호 라인과 동일 층 상에 배치되고 서로 이격된 입력 전극 및 출력 전극을 포함하고, 상기 표시 소자는 상기 출력 전극에 연결될 수 있다.
상기 제어 전극, 상기 입력 전극, 및 상기 출력 전극 중 적어도 어느 하나는 상기 하부층 및 상기 상부층을 포함할 수 있다.
상기 표시 소자는 화소 전극, 공통 전극, 및 상기 화소 전극과 상기 공통 전극 사이에 배치된 액정층을 포함하고, 상기 상부층 및 상기 하부층은 상기 화소 전극과 평면상에서 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치된 제1 신호 라인, 상기 제1 신호 라인과 절연 교차하는 제2 신호 라인, 및 상기 제1 신호 라인과 상기 제2 신호 라인에 연결된 화소를 포함하고, 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 어느 하나는, 하부층, 상기 하부층에 직접 접촉하고 100Å이하의 두께를 가진 상부층을 포함한다.
상기 하부층은, 제1 금속을 포함하는 제1 층, 상기 제1 층 상에 배치되어 상기 제1 층에 접촉하고 상기 제1 금속과 상이한 제2 금속을 포함하는 제2 층, 및 상기 제2 층 상에 배치되어 상기 제2 층에 접촉하고 상기 제1 금속을 포함하는 제3 층을 포함하고, 상기 상부층은 상기 제3 층에 접촉할 수 있다.
상기 상부층은 상기 제2 금속과 동일한 금속을 포함하고, 상기 제2 층은 상기 상부층보다 두꺼울 수 있다.
상기 제3 층은 상기 제2 층보다 낮은 반사율을 갖고 상기 제2 층보다 높은 비 저항을 가질 수 있다.
본 발명에 따르면, 광 반사율이 낮은 신호 라인 형성 시 신호 라인의 측면을 단면상에서 고르게 형성할 수 있다. 이에 따라, 신호 라인을 커버하는 절연층이 신호 라인의 불 균일한 측면으로 인해 손상되거나 깨지는 문제를 방지할 수 있다. 또한, 신호 라인이 영상이 표시되는 영역과 중첩하여 배치되더라도 외부 광 반사에 따른 신호 라인의 시인성이 저하될 수 있다. 이에 따라, 외부 광 반사율이 저감되면서도 공정 신뢰성이 향상된 표시 패널이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블럭도이다.
도 2는 도 1에 도시된 일부 구성을 간략히 도시한 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 3b는 도 2에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성의 단면도이다.
도 4b는 본 발명의 비교 실시예에 따른 표시 패널의 일부 구성의 단면도이다.
도 5는 실시예들에 따른 광 반사율을 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 표시 패널의 제조방법을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블럭도이다. 도 2는 도 1에 도시된 일부 구성을 간략히 도시한 사시도이다. 이하, 도 1 및 도 2를 참조하여 본 발명에 대해 설명한다.
도 1에 도시된 것과 같이, 표시 장치(DS)는 신호 제어부(TC), 게이트 구동부(GD), 데이터 구동부(DD), 및 표시 패널(DP)을 포함한다.
표시 패널(DP)은 게이트 구동부(GD) 및 데이터 구동부(DD)에 전기적으로 연결되어 게이트 구동부(GD) 및 데이터 구동부(DD)로부터 제공되는 전기적 신호에 의해 구동된다. 표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 유기발광표시패널(organic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시장치(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등이 적용될 수 있다. 본 실시예에서는 액정 표시패널을 포함하는 액정 표시장치를 예시적으로 설명한다.
표시 장치(DS)는 상기 표시 패널(DP)에 광을 제공하는 백라이트 유닛(미도시) 및 편광판을 포함하는 광학 부재를 더 포함할 수 있다. 표시 패널(DP)은 백라이트 유닛으로부터 생성된 광의 투과량을 제어하여 영상을 표시한다. 다만, 이는 예시적으로 설명한 것이고, 표시 패널(DP)이 유기발광표시패널로 제공되는 경우, 백라이트 유닛은 생략될 수도 있다.
표시패널(DP)은 복수의 신호 라인들(G1~Gm, D1~Dn) 및 신호 라인들(G1~Gm, D1~Dn)에 연결된 복수의 화소들(PX)을 포함한다. 신호 라인들(G1~Gm, D1~Dn)은 복수의 게이트 라인들(G1~Gm) 및 복수의 데이터 라인들(D1~Dn)을 포함한다.
게이트 라인들(G1~Gm)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)을 따라 배열된다. 게이트 구동부(GD)와 화소들(PX)을 연결한다. 게이트 라인들(G1~Gm)은 게이트 구동부(GD)로부터 제공되는 게이트 신호들을 화소들(PX)에 각각 제공한다.
데이터 라인들(D1~Dn)은 제2 방향(DR2)을 따라 각각 연장되며 제1 방향(DR1)을 따라 배열된다. 데이터 라인들(D1~Dn)은 데이터 구동부(DD)와 화소들(PX)을 연결한다. 데이터 라인들(D1~Dn)은 데이터 구동부(DD)로부터 제공되는 데이터 신호들을 화소들(PX)에 각각 제공한다. 데이터 라인들(D1~Dn)은 게이트 라인들(G1~Gm)과 절연 교차한다.
화소들(PX) 각각은 게이트 라인들(G1~Gm) 중 대응되는 게이트 라인 및 데이터 라인들(D1~Dn) 중 대응되는 데이터 라인에 연결될 수 있다. 화소들(PX)은 각각 박막 트랜지스터 및 이에 연결된 액정 커패시터를 포함한다. 화소들(PX)은 액정 커패시터의 전하량 제어를 통해 영상을 표시할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
신호 제어부(TC)는 게이트 구동부(GD)와 데이터 구동부(DD)에 전기적 신호를 제공하여 게이트 구동부(GD)와 데이터 구동부(DD)의 동작을 제어한다. 신호 제어부(TC)는 입력 영상신호들(RGB)을 수신하고, 입력 영상신호들(RGB)을 표시패널(DP)의 동작에 부합하도록 변환하여 영상데이터들(R'G'B')을 출력한다. 또한, 신호 제어부(TC)는 각종 제어신호(CS), 예를 들면 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 수신하고, 제1 및 제2 제어신호들(CONT1, CONT2)을 출력한다.
데이터 구동부(DD)는 제1 제어신호(CONT1) 및 영상데이터들(R'G'B')을 수신한다. 데이터 구동부(DD)는 영상데이터들(R'G'B')을 데이터 전압들로 변환하여 데이터 라인들(D1~Dn)에 제공한다. 제1 제어신호(CONT1)는 데이터 구동부(DD)의 동작을 개시하는 수평 개시신호, 데이터 전압들의 극성을 반전시키는 반전신호 및 데이터 구동부(DD)로부터 데이터 전압들이 출력되는 시기를 결정하는 출력지시신호 등을 포함한다.
게이트 구동부(GD)는 제2 제어신호(CONT2)에 응답하여 복수의 게이트 라인들(G1~Gm)에 게이트 신호들을 출력한다. 상기 제2 제어신호(CONT2)는 상기 게이트 구동부(GD)의 동작을 개시하는 수직 개시신호, 게이트 전압의 출력 시기를 결정하는 게이트 클럭신호 및 상기 게이트 전압의 온 펄스폭을 결정하는 출력 인에이블 신호 등을 포함한다.
도 2를 참조하면, 표시 패널(DP)은 제1 기판(100), 제2 기판(200), 및 액정층(300)을 포함할 수 있다. 제1 기판(100)은 복수의 화소 영역들(PA)을 포함할 수 있다. 화소들(PX)은 화소 영역들(PA)에 각각 배치될 수 있다. 본 실시예에서, 화소 영역들(PA)은 화소들(PX)이 각각 생성하는 광들이 표시되는 영역들일 수 있다. 도시되지 않았으나, 제1 기판(100)은 화소들(PX)의 일부 구성들을 포함할 수 있다.
제2 기판(200)은 제1 기판(100) 상에 배치된다. 도시되지 않았으나, 제2 기판(200)은 화소들(PX)의 일부 구성들을 포함할 수 있다.
액정층(300)은 제1 기판(100)과 제2 기판(200) 사이에 배치된다. 액정층(300)은 미 도시된 액정 분자들을 포함할 수 있다. 액정 분자들은 화소 영역들(PA)에 형성되는 전계에 의해 배향이 제어되는 물질을 포함할 수 있다. 액정층(300)은 화소들(PX)의 일부 구성일 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 3b는 도 2에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 3a에는 제1 기판(100)의 평면도를 도시하였다. 도 3a에는 용이한 설명을 위해 도 2에 도시된 화소 영역들(PA: 도 2 참조) 중 서로 인접하는 4 개의 화소 영역들(PA1, PA2, PA3, PA4)과 대응되는 제1 기판(100)의 일부를 도시하였다. 도 3b에는 표시 패널(DP)의 단면도를 도시하였다. 이하, 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다.
4 개의 화소 영역들(PA1, PA2, PA3, PA4)에는 4 개의 화소들(PX1, PX2, PX3, PX4)이 각각 배치될 수 있다. 4 개의 화소들(PX1, PX2, PX3, PX4) 각각은 대응되는 게이트 라인 및 데이터 라인에 연결된다. 구체적으로, 4 개의 화소들(PX1, PX2, PX3, PX4) 중 제1 화소(PX1)는 제1 게이트 라인(G1)과 제1 데이터 라인(D1)에 연결되고, 제2 화소(PX2)는 제1 게이트 라인(G1)과 제2 데이터 라인(D2)에 연결된다. 제3 화소(PX3)는 제2 게이트 라인(G1)과 제1 데이터 라인(D1)에 연결되고 제4 화소(PX4)는 제2 게이트 라인(G1)과 제2 데이터 라인(D2)에 연결된다. 본 실시예에서는 용이한 설명을 위해 4 개의 화소 영역들(PA1, PA2, PA3, PA4) 중 하나의 화소 영역(PA1, 이하 제1 화소 영역)을 기준으로 설명하기로 한다.
제1 화소 영역(PA1)은 제1 화소(PX1)가 생성하는 광이 표시되는 영역일 수 있다. 나머지 화소 영역들은 제1 화소(PX1)와 대응되는 구조를 가진 화소들이 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 나머지 화소 영역들에 배치된 화소들은 제1 화소 영역(PX1)과 상이한 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 화소(PX1)는 제1 박막 트랜지스터(TR1) 및 제1 액정 커패시터를 포함할 수 있다. 제1 액정 커패시터는 제1 화소 전극(PE1), 공통 전극(CE), 및 액정층(300)을 포함할 수 있다.
제1 기판(100)은 제1 베이스 기판(BS1), 제1 게이트 라인(G1), 제2 게이트 라인(G2), 제1 데이터 라인(D1), 제2 데이터 라인(D2), 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 화소 전극(PE), 제1 배향막(110), 및 복수의 절연층들(L1, L2, L3)을 포함할 수 있다. 절연층들(L1, L2, L3)은 제1 절연층(L1), 제2 절연층(L2), 및 제3 절연층(L3)을 예시적으로 도시하였다.
제1 베이스 기판(BS1)은 절연 물질을 포함할 수 있다. 제1 베이스 기판(BS1)은 광학적으로 투명할 수 있다. 이에 따라, 제1 베이스 기판(BS1)의 하 측에 배치되는 백라이트 유닛(미 도시)으로부터 생성된 광이 제1 베이스 기판(BS1)을 투과하여 액정층(300)에 용이하게 도달할 수 있다. 예를 들어, 제1 베이스 기판(BS1)은 유리 기판, 또는 플라스틱 기판을 포함할 수 있다.
제1 게이트 라인(G1)과 제2 게이트 라인(G2)은 제1 베이스 기판(BS1)과 제1 절연층(L1) 사이에 배치된다. 제1 게이트 라인(G1)의 일부는 제2 방향(DR2)과 나란한 방향으로 돌출되어 제1 제어 전극(GE1)이 될 수 있다. 제1 박막 트랜지스터(TR1)는 제1 게이트 라인(G1)과 연결되어 제1 게이트 라인(G1)으로부터 제공되는 게이트 신호를 수신한다.
제1 절연층(10)은 제1 게이트 라인(G1) 및 제1 제어 전극(CE1)을 커버한다. 제1 절연층(10)은 유기물 및/또는 무기물을 포함할 수 있다.
제1 반도체 패턴(SP1)은 제1 절연층(10) 상에 배치될 수 있다. 제1 반도체 패턴(SP1)은 제1 절연층(10)을 사이에 두고 제1 제어 전극(CE1)으로부터 단면상에서 이격되어 배치될 수 있다.
제1 반도체 패턴(SP1)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다.
제2 절연층(20)은 제1 입력 전극(IE1)과 제1 출력 전극(OE1)을 커버한다. 제2 절연층(20)은 유기물 및/또는 무기물을 포함할 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제1 입력 전극(IE1)은 제1 데이터 라인(D1)의 일부가 제1 방향(DR1)과 나란한 방향으로 돌출되어 정의될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 데이터 라인(D1)과 동일한 층 상에 배치될 수 있다.
제1 입력 전극(IE1)은 평면상에서 제1 출력 전극(OE1)의 일 단을 감싸는 형상을 가질 수 있다. 제1 출력 전극(OE1)의 타 단은 일 단으로부터 연장되어 제1 화소 전극(PE1)이 접속되는 컨택홀과 중첩한다. 제1 입력 전극(IE1)과 제1 출력 전극(OE1) 각각은 제1 반도체 패턴(SP1)과 동일한 층 상에 배치되어 제1 반도체 패턴(SP1)에 직접 접촉할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 반도체 패턴(SP1)과 다른 층 상에 배치되어 별도의 컨택홀 등을 통해 제1 반도체 패턴(SP1)에 접속될 수 있다. 본 발명의 일 실시예에 따른 제1 박막 트랜지스터(TR1)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 본 발명에 있어서, 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2) 중 적어도 어느 하나는 서로 적층된 복수의 층들을 포함할 수 있다. 본 실시예에서, 게이트 라인들(G1, G2)은 4 개의 층들이 적층된 구조로 도시되었다. 게이트 라인들(G1, G2) 각각은 단면상에서 제1 베이스 기판(BS1)에 대해 경사진 측면을 포함할 수 있다.
본 실시예에서, 데이터 라인들(D1, D2)은 4 개의 층들이 적층된 구조로 도시되었다. 데이터 라인들(D1, D2) 각각은 단면상에서 제1 베이스 기판(BS1)에 대해 경사진 측면을 포함할 수 있다. 데이터 라인들(D1, D2)은 게이트 라인들(G1, G2)과 대응되는 구조로 도시되었다.
본 실시예에서, 제1 제어 전극(CE1)은 제1 게이트 라인(G1)으로부터 분기되어 제1 게이트 라인(G1)과 동일한 층 구조를 가질 수 있다. 제1 입력 전극(IE1)은 제1 데이터 라인(D1)으로부터 분기되어 제1 데이터 라인(D1)과 동일한 층 구조를 가질 수 있다.
한편, 이는 예시적으로 도시된 것이고, 데이터 라인들(D1, D2)은 게이트 라인들(G1, G2)과 다른 층 구조를 가질 수 있다. 예를 들어, 게이트 라인들(G1, G2)과 데이터 라인들(D1, D2) 중 어느 하나는 선택적으로 다층 구조를 갖고, 나머지 다른 하나는 단층 구조를 가질 수도 있다. 또는, 예를 들어, 게이트 라인들(G1, G2)과 데이터 라인들(D1, D2) 중 어느 하나는 n(단, n은 자연수) 개의 층 구조를 갖고, 나머지 다른 하나는 m(단, m은 n과 상이한 자연수)개의 구조를 가질 수도 있다. 본 발명에 따르면, 게이트 라인들(G1, G2)과 데이터 라인들(D1, D2) 중 적어도 어느 하나의 층 구조를 제어함으로써, 표시 패널(DP)의 외광 반사율이 용이하게 감소될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제1 화소 전극(PE1)은 제2 절연층(20) 상에 배치된다. 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제2 데이터 라인(D2)을 사이에 두고 제1 방향(DR1)에서 서로 이격되어 배치될 수 있다. 제3 화소 전극(PE3) 및 제4 화소 전극(PE4)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 각각에 대하여 제1 게이트 라인(G1)을 사이에 두고 서로 이격되어 배치될 수 있다.
제1 화소 전극(PE1)은 제2 절연층(20)을 관통하여 제1 박막 트랜지스터(TR1)에 접속된다. 제1 화소 전극(PE1)은 제1 박막 트랜지스터(TR1)로부터 출력된 전압을 수신할 수 있다.
제1 화소 전극(PE1)은 제1 수직부(VP1), 제1 수평부(HP1), 및 복수의 가지부들(B1~B4)을 포함할 수 있다. 제1 수직부(VP1), 제1 수평부(HP1), 및 가지부들(B1~B4)은 서로 연결되어 일체의 형상을 가진 제1 화소 전극(PE1)을 형성한다.
제1 수직부(VP1)는 제1 방향(DR1)을 따라 연장된다. 제1 수직부(VP1)는 제1 데이터 라인(D1) 및 제2 데이터 라인(D2)과 평행한 방향을 따라 연장될 수 있다.
제1 수평부(HP1)는 제1 수직부(VP1)와 연결된다. 제1 수평부(HP1)는 제1 방향(DR1)을 따라 연장된다. 제1 수평부(HP1)는 제1 수직부(VP1)와 교차하며 연결될 수 있다. 본 실시예에서, 제1 수직부(VP1)와 제1 수평부(HP1)는 서로의 중점에서 교차된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 수평부(HP1)는 제1 수직부(VP1)의 중점으로부터 어느 일 단을 향해 치우쳐 배치되거나, 제1 수직부(VP1)는 제1 수평부(HP1)의 중점으로부터 어느 일 단을 향해 치우쳐 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
가지부들(B1~B4)은 제1 수평부(HP1) 또는 제1 수직부(VP1)에 연결된다. 가지부들(B1~B4) 각각은 제1 방향(DR1)과 제2 방향(DR2)에 교차하는 방향으로 연장될 수 있다.
가지부들(B1~B4)은 제1 수평부(HP1) 및 제1 수직부(VP1)로부터 방사형으로 연장될 수 있다. 가지부들(B1~B4)은 제1 수평부(HP1) 또는 제1 수직부(VP1)로부터 연장되는 방향에 따라 복수의 가지부들로 구분될 수 있다.
예를 들어, 가지부들(B1~B4)은 제1 내지 제4 가지부들(B1~B4)로 구분될 수 있다. 제1 내지 제4 가지부들(B1~B4) 사이에는 슬릿들(SC)이 형성될 수 있다. 슬릿들(SC)은 제1 내지 제4 가지부들(B1~B4) 사이의 간격들과 대응될 수 있다.
제1 가지부들(B1)은 제1 수평부(HP1) 또는 제1 수직부(VP1)로부터 제3 방향(DR3)으로 연장된다. 제1 가지부들(B1)은 제4 방향(DR4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.
제2 가지부들(B2)은 제1 수평부(HP1) 또는 제1 수직부(VP1)로부터 제4 방향(DR4)으로 연장된다. 제2 가지부들(B2)은 제3 방향(DR3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.
제3 가지부들(B3)은 제1 수평부(HP1) 또는 제1 수직부(VP1)로부터 제5 방향(DR5)으로 연장된다. 제3 가지부들(B3)은 제3 방향(DR3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.
제5 방향(DR5)은 제4 방향(DR4)에 대해 반대되는 방향일 수 있다. 따라서 제3 가지부들(B3)은 제2 가지부들(B2)과 나란한 방향으로 연장될 수 있다.
제4 가지부들(B4)은 제1 수평부(HP1) 또는 제1 수직부(VP1)로부터 제6 방향(DR6)으로 연장된다. 제4 가지부들(B4)은 제4 방향(DR4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.
제6 방향(DR6)은 제3 방향(DR3)에 대해 반대되는 방향일 수 있다. 제4 가지부들(B4)은 제1 가지부들(B1)과 나란한 방향으로 연장될 수 있다.
제1 화소 전극(PE1)은 가지부들(B1~B4)을 포함함으로써, 단일의 화소 영역 내에서 복수의 계조들을 표현할 수 있다. 구체적으로, 제1 가지부들(B1)이 배치된 영역, 제2 가지부들(B2)이 배치된 영역, 제3 가지부들(B3)이 배치된 영역, 및 제4 가지부들(B4)이 배치된 영역은 각각 서로 구별되는 복수의 도메인들로 정의될 수 있다.
액정층(300)의 액정 분자들의 배향은 제1 가지부들(B1~B4) 및 제2 가지부들(B5~B8)의 연장 방향에 따라 달라질 수 있다. 따라서, 표시 패널(DP)은 단일의 화소 영역 내에서 각 도메인들마다 다양한 계조들을 표현하여 향상된 색 재현성을 가진 영상을 표시할 수 있고, 고 해상도의 표시 장치를 구현할 수 있다.
다시 도 3b를 참조하면, 제2 기판(200)은 제2 베이스 기판(BS2) 및 공통 전극(CE)을 포함한다. 제2 베이스 기판(BS2)은 광학적으로 투명한 절연 기판일 수 있다.
공통 전극(CE)은 제1 화소 전극(PE1)과 전계를 형성한다. 공통 전극(CE)은 화소 전극들(PE1, PE2, PE3, PE4) 각각에 중첩한다. 화소 전극들(PE1, PE2, PE3, PE4) 각각은 공통 전극(CE) 및 액정층(300)과 함께 액정 커패시터를 형성한다.
한편, 도시되지 않았으나, 표시 패널(DP)은 복수의 배향막들을 더 포함할 수 있다. 배향막들은 액정층(300)과 제2 절연층(20) 사이 및 액정층(300)과 공통 전극(CE) 사이에 각각 배치될 수 있다. 배향막들 각각은 액정 분자(LC)의 초기 배향을 제어할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성의 단면도이다. 도 4b는 본 발명의 비교 실시예에 따른 표시 패널의 일부 구성의 단면도이다. 도 4a에는 도 3b에 도시된 제1 게이트 라인(G1)의 단면도를 도시하였고, 도 4b에는 비교 실시예에 따른 제1 게이트 라인(G1-C)의 단면도를 도시하였다.
이하, 도 4a 및 도 4b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 3b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 4a에 도시된 것과 같이, 본 발명의 일 실시예에 따른 제1 게이트 라인(G1)은 제1 내지 제4 층(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층(L1, L2, L3, L4)은 베이스 기판(BS)의 두께 방향을 따라 순차적으로 적층될 수 있다.
제1 층(L1)은 금속을 포함할 수 있다. 예를 들어, 제1 층(L1)은 티타늄, 몰리브덴, 텅스텐, 또는 이들의 화합물을 포함할 수 있다. 제1 층(L1)은 제2 층(L2)과 제1 베이스 기판(BS1) 사이의 접착력보다 높은 접착력을 가질 수 있다. 제1 층(L1)은 제1 두께(T1)를 가진다. 본 실시예에서, 제1 층(L1)이 티타늄(titanium, Ti)을 포함하는 경우, 제1 두께(T1)는 약 50 이상 500 이하의 범위로 설계될 수 있다.
제2 층(L2)은 금속을 포함할 수 있다. 제2 층(L2)은 제1 층(L1)에 비해 상대적으로 낮은 비 저항을 가질 수 있다. 제2 층(L2)의 비 저항이 낮을수록 제1 게이트 라인(G1)의 저항이 감소될 수 있다. 제2 층(L2)은 제2 두께(T2)를 가진다. 제2 두께(T2)는 제1 두께(T1)에 비해 클 수 있다. 제2 두께(T2)가 클수록 제1 게이트 라인(G1)의 저항이 감소될 수 있다. 본 실시예에서, 제2 층(L2)이 구리(copper, Cu)를 포함하는 경우, 제2 두께(T2)는 약 1000Å 이상 20000Å 이하의 범위로 설계될 수 있다.
제3 층(L3)은 금속을 포함할 수 있다. 제3 층(L3)은 제2 층(L2)의 상면을 커버한다. 제3 층(L3)은 제2 층(L2)의 반사율보다 낮은 반사율을 가질 수 있다. 제2 층(L2)의 상면으로부터 반사된 광량은 제2 층(L2)과 제3 층(L3)의 적층 구조로부터 반사된 광량보다 높을 수 있다.
제3 층(L3)은 제2 층(L2)보다 높은 비 저항을 가질 수 있다. 제3 층(L3)은 제3 두께(T3)를 가질 수 있다. 본 실시예에서, 제3 층(L3)이 티타늄을 포함하는 경우, 제3 두께(T3)는 약 100Å 이상 500Å 이하의 범위로 설계될 수 있다.
제4 층(L4)은 제3 층(L3)을 커버한다. 제4 층(L4)은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 제4 층(L4)은 몰리브덴 산화물(MoOx), 구리 산화물(CuO), 니오븀 산화물(NbOx), 탄탈륨 산화물(TaOx), 몰리브덴(Mo), 탄탈륨(Ta), 니오븀(Nb), 니켈(Ni), 아연(Zn), 구리(Cu), 또는 이들의 조합을 포함할 수 있다.
제4 층(L4)은 제2 층(L2)의 반사율보다 낮은 반사율을 가질 수 있다. 제4 층(L4)은 제4 두께(T4)를 가진다. 이때, 제4 층(L4)의 반사율은 제4 층(L4)의 재료나 두께를 통해 제어될 수 있다. 예를 들어, 제4 층(L4)은 불 투명한 도전성 물질을 포함할 수 있다. 본 실시예에서, 제4 층(L4)이 구리를 포함하는 경우, 제4 두께(T4)는 100Å 이하의 범위로 설계될 수 있다.
또는, 예를 들어, 제4 층(L4)은 투명한 도전성 물질을 포함할 수도 있다. 예를 들어, 제4 층(L4)은 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수도 있다. 이때, 제4 두께(T4)가 100 이상으로 설계되더라도 낮은 반사율을 가질 수 있다.
한편, 본 발명에 따른 제4 층(L4)의 소정의 식각액에 대한 식각 속도는 제1 내지 제3 층(L1, L2, L3)의 동일 식각액에 대한 식각 속도 대비 약 0.5배 이상 3배 이하의 범위 내의 식각률을 가질 수 있다. 즉, 제4 층(L4)은 동일 식각액에 대하여 제1 내지 제3 층(L1, L2, L3) 대비 0.5 이상 3이하 범위의 식각 선택비를 가진 물질로 형성될 수 있다. 본 명세서에서 식각 선택비는 식각 속도(Å/s, 초당 식각되는 두께) 비로 설정될 수 있다.
소정의 식각액은 다양한 형태로 제공될 수 있다. 본 실시예에서, 식각액은 비과수계 식각액을 포함할 수 있다.
본 실시예에 따른 제1 게이트 라인(G1)은 단면상에서 경사진 측면을 포함할 수 있다. 제1 게이트 라인(G1)의 측면은 제1 내지 제4 층들(L1, L2, L3, L4)의 측면들(S1, S2, S3, S4, 이하 제1 내지 제4 측면들)에 의해 정의될 수 있다. 제1 내지 제4 측면들(S1, S2, S3, S4)은 베이스 기판(BS)의 상면에 대하여 소정의 각도(θA)로 경사진 가상선(VL)을 따라 정렬될 수 있다.
이와 달리, 도 4b를 참조하면, 비교 실시예에 따른 제1 게이트 라인(G1-C)은 제1 내지 제4 층들(L1C, L2C, L3C, L4C)을 포함할 수 있다. 제1 내지 제4 층들(L1C, L2C, L3C, L4C)은 베이스 기판(BS)의 두께 방향을 따라 순차적으로 적층된다. 도 4b에 있어서, 제1 내지 제3 층들(L1C, L2C, L3C)은 본 발명의 일 실시예에 따른 제1 내지 제3 층들(L1, L2, L3)과 대응되고, 제4 층(L4C)은 본 발명의 일 실시예에 따른 제4 층(L4)과 상이할 수 있다. 제1 게이트 라인(G1-C)의 측면은 제1 내지 제4 층들(L1C, L2C, L3C, L4C)의 측면들(S1C, S2C, S3C, S4C, 이하 비교 실시예의 제1 내지 제4 측면들)에 의해 정의될 수 있다.
비교 실시예에 따른 제1 게이트 라인(G1-C)은 본 발명에 따른 제1 게이트 라인(G1) 대비 팁부(TP)를 더 포함할 수 있다. 팁부(TP)는 제3 및 제4 측면들(S3C, S4C)이 제1 및 제2 측면들(S1C, S2C)의 외측으로 돌출되어 형성될 수 있다.
비교 실시예에 따른 제1 게이트 라인(G1-C)에 있어서, 제4 층(L4C)은 제3 층(L3C)의 산화물일 수 있다. 예를 들어, 제3 층(L3C)이 티타늄을 포함하는 경우, 제4 층(L4C)은 티타늄 산화물(Titanium oxide, TiOx)일 수 있다. 제4 층(L4C)은 제1 게이트 라인(G1-C) 형성 공정 중 제3 층(L3C)이 산화되면서 발생될 수 있다. 즉, 비교 실시예에 따른 제1 게이트 라인(G1-C)에 있어서, 제1 내지 제3 층(L1C, L2C, L3C)은 설계된 적층 구조에 해당되며, 제4 층(L4C)은 공정, 예를 들어 증착 공정 또는 식각 공정 중 발생된 부산물일 수 있다.
비교 실시예에 따른 제4 층(L4C)은 동일 식각액에 대해 제1 내지 제3 층(L1C, L2C, L3C)에 비해 상대적으로 낮은 식각률을 가질 수 있다. 제3 층(L3C)은 제4 층(L4C)에 의해 식각액으로부터 보호될 수 있다. 이에 따라, 식각 공정 시 제1 및 제2 층(L1C, L2C)과 제3 및 제4 층(L3C, L4C) 사이의 식각률 차이로 인해 비교 실시예에 따른 제1 게이트 라인(G1-C)에 소정의 팁부(TP)가 형성될 수 있다.
팁부(TP)는 이후 형성되는 제1 절연층(10: 도 3b 참조)이나 제2 절연층(20: 도 3b 참조)에 국부적인 손상을 가하는 결함(defeact)이 될 수 있다. 제1 절연층(10)이나 제2 절연층(20)은 팁부(TP)에 의해 끊어지거나 깨질 수 있다. 이에 따라, 표시 패널(DP: 도 1 참조)의 공정 신뢰성이 저하될 수 있다.
본 발명에 따르면, 제1 게이트 라인(G1) 형성 시 비교 실시예 대비 제4 층(L4)을 의도적으로 더 형성함으로써, 제3 층(L3) 상에 형성될 수 있는 비교 실시예의 제4 층(L4C)과 같은 산화막의 형성을 방지할 수 있다. 이에 따라, 제1 게이트 라인(G1)의 식각 공정 시 균일한 각도(θA)로 경사진 측면들(S1, S2, S3, S4)이 형성될 수 있어, 팁부(TP)등의 발생이 억제될 수 있다. 이에 따라, 표시 패널(DP)의 공정 신뢰성이 향상될 수 있다.
한편, 도 4c에 도시된 것과 같이, 본 발명의 일 실시예에 따른 제1 게이트 라인(G1-1)은 4 개보다 적은 2 개의 층들(L11, L21)을 포함할 수도 있다. 제1 층(L11)은 도전성 물질을 포함할 수 있다. 제1 층(L11)은 제1 두께(T11)를 갖고 제1 측면(S11)을 가진다.
제2 층(L21)은 제1 층(L11) 상에 직접 배치된다. 제2 층(L21)은 도전성 물질을 포함할 수 있다. 제2 층(L21)은 제2 두께(T21)를 갖고 제2 측면(S21)을 가진다.
제1 측면(S11)과 제2 측면(S21)은 베이스 기판(BS)의 상면에 대하여 소정의 각도(θA)로 경사진 가상선(VL)을 따라 연속성을 가지며 연결될 수 있다.
본 실시예에서, 제2 층(L21)은 제1 층(L11)에 비해 동일 식각액에 대한 식각속도 비는 0.5배 이상 3배 이하 범위로 설계될 수 있다. 구체적으로, 제2 층(L21)을 구성하는 물질은 제1 층(L11)을 구성하는 물질 대비 특정 식각액에 대해 약 0.5 내지 3 범위 내의 식각 선택비를 가질 수 있다. 제1 층(L11)과 제2 층(L21) 사이의 식각률 차이가 작을수록 팁부(TP)의 발생이 용이하게 억제될 수 있다.
본 발명에 따르면, 복수의 층들을 포함하는 적층 구조를 가진 제1 게이트 라인에 대하여, 최상층을 하부 층들의 소정의 식각액에 대한 식각률 대비 0.5배 이상 3배 이하 범위 내의 식각률을 가진 물질로 형성함으로써, 최상층과 하부 층들 사이의 식각 속도 차이를 감소시킬 수 있다. 이에 따라, 팁부(TP) 등의 공정상 결함 발생이 억제될 수 있고, 표시 패널(DP)의 공정 신뢰성이 향상될 수 있다.
도 5는 실시예들에 따른 광 반사율을 도시한 그래프이다. 도 5에는 비교 실시예들(C1, C2, C3) 및 본 발명의 일 실시예들(E1, E2, E3, E4, E5, E6)에 대한 평균 외부광 반사율을 도시하였다. 이하, 도 5를 참조하여 본 발명에 대해 설명한다.
비교 실시예들(C1, C2, C3)은 제1 내지 제3 비교 실시예들(C1, C2, C3)을 포함할 수 있다. 제1 비교 실시예(C1)는 구리를 포함하고 약 6000Å의 두께를 가진 단일의 하부층 및 티타늄을 포함하고 약 200Å의 두께를 가진 최 상부층을 포함하는 적층 구조를 가진 실시예에 관한 것이다. 제2 비교 실시예(C2)는 티타늄을 포함하고 약 1000Å의 두께를 가진 단일 층 구조를 가진 실시예에 관한 것이다. 제3 비교 실시예(C3)는 티타늄을 포함하고 약 250Å의 두께를 가진 층과 구리를 포함하고 약 6000Å의 두께를 가진 층을 포함하는 하부층 및 티타늄을 포함하고 약 200Å의 두께를 가진 최 상부층을 포함하는 적층 구조를 가진 실시예에 관한 것이다.
비교 실시예들(C1, C2, C3)에 있어서, 구리만을 포함하는 단일 하부층은 약 150Å/s의 식각 속도를 갖고, 티타늄만을 포함하는 단일층은 약 3.3Å/s의 식각 속도를 가진다. 다만, 티타늄/구리/티타늄의 구조를 가진 제3 비교 실시예(C3)에 있어서, 최상부 티타늄의 식각 속도는 3.3Å/s로 나타나지만, 하부 티타늄의 식각 속도는 25Å/s로 나타날 수 있다. 산소와의 반응성이 높은 티타늄에 산화막이 형성됨에 따라, 상부 티타늄은 산화막이 형성되지 않은 하부 티타늄에 비해 상대적으로 낮은 식각 속도를 갖게 된다. 제3 비교 실시예(C3)에 있어서, 최상부 티타늄 층을 제외한 구리/티타늄 적층 구조를 가진 하부층은 약 13Å/s의 식각 속도를 가진다. 따라서, 티타늄을 포함하는 최 상부층의 식각 속도는 하부층의 식각 속도 대비 제1 비교 실시예(C1)에서 0.022배이고, 제3 비교 실시예(C3)에서 0.025로, 0.5 이상 3 이하의 범위를 만족하지 못한다.
본 발명의 일 실시예들(E1, E2, E3, E4, E5, E6)은 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)을 포함할 수 있다. 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6) 각각은 도 4a에 도시된 제1 게이트 라인(G1: 도 4a 참조)과 대응되는 구조를 가지며, 제4 층(L4: 도 4a 참조)에 해당되는 최 상부층의 두께만 서로 달리한 실시예들일 수 있다. 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6) 각각에 있어서, 제1 내지 제3 층들(L1, L2, L3: 도 4a 참조)은 제3 비교 실시예(C3)와 대응될 수 있다. 즉, 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6) 각각에 제4 층(L4)이 추가된 실시예들일 수 잇다.
구체적으로, 제1 실시예(E1)는 티타늄을 포함하고 250Å의 두께를 가진 층, 구리를 포함하고 약 6000Å의 두께를 가진 층, 티타늄을 포함하고 약 200Å의 두께를 가진 층이 순차적으로 적층된 하부층 및 하부층 상에 직접 배치되고 구리를 포함하고 20Å의 두께를 가진 최 상부층을 포함하는 실시예일 수 있다. 제2 실시예(E2)는 제1 실시예(E1)의 최 상부층이 약 30Å의 두께로 대체된 실시예일 수 있다. 제3 실시예(E3)는 제1 실시예(E1)의 최 상부층이 약 40Å의 두께로 대체된 실시예일 수 있다. 구리는 약 150Å/s의 식각 속도를 갖고, 티타늄/구리/티타늄 적층 구조를 가진 하부층은 약 11Å/s의 식각 속도를 가진다. 따라서, 구리를 포함하는 최 상부층의 하부층에 대한 식각 선택비는 약 1.30으로 0.5 이상 3 이하의 범위를 만족한다.
제 4 실시예(E4)는 제1 실시예(E1)의 최 상부층이 약 50Å의 두께로 대체된 실시예일 수 있다. 제5 실시예(E5)는 제1 실시예(E1)의 최 상부층이 약 60Å의 두께로 대체된 실시예일 수 있다. 제6 실시예(E6)는 제1 실시예(E1)의 최 상부층이 약 70Å의 두께로 대체된 실시예일 수 있다.
도 5에 도시된 그래프는 알루미늄을 포함하는 단일층의 외부광 반사율을 100%로 볼 때 각 실시예들(C, C2, C3, E1, E2, E3, E4, E5, E6)의 상대적 외부광 반사율을 도시한 것이고, 평균값들을 도시하였다. 이하, 도 5를 참조하여 본 발명에 대해 설명한다.
도 5에 도시된 것과 같이, 비교 실시예들(C1, C2, C3) 중 제1 비교 실시예(C1) 대비 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)은 상대적으로 낮은 반사율을 가지며 알루미늄의 외부광 반사율의 절반에 가까운 낮은 반사율을 가질 수 있다. 한편, 비교 실시예들(C1, C2, C3) 중 제2 및 제3 비교 실시예들(C2, C3) 대비 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)은 상대적으로 높은 반사율을 가진다.
제2 비교 실시예(C2)의 경우 가장 낮은 반사율을 가지나, 티타늄을 포함하는 단일층으로 구성된 바, 구리를 포함하는 다른 실시예들에 비해 높은 비 저항을 가질 수 있다. 따라서, 제2 비교 실시예(C2)의 경우, 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6) 대비 표시 패널의 전기적 특성이 저하되는 문제가 발생될 수 있다.
제3 비교 실시예(C3)의 경우 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)에 비해 상대적으로 낮은 반사율을 가질 수 있다. 제3 비교 실시예(C3)는 실질적으로 도 4b에 도시된 비교 실시예(G1-C)와 대응될 수 있다. 즉, 제3 비교 실시예(C3)의 경우 상대적으로 낮은 반사율을 가질 수 있으나, 공정 중 팁부(TP: 도 4b 참조) 등의 결함이 발생될 가능성이 높아 공정 신뢰성 저하 등의 문제가 발생될 수 있다.
제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)은 상술한 바와 같이, 공정 중 산화막 등의 발생 가능성이 상대적으로 낮다. 또한, 최상부층과 하부층 사이의 식각 속도 비가 소정의 범위 내로 유지됨으로써, 최상부층과 하부층 사이의 식각 속도의 큰 차이로 인한 팁 부 등이 형성되는 문제를 방지할 수 있다.
또한, 제1 내지 제6 실시예들(E1, E2, E3, E4, E5, E6)의 외부광 반사율은 제3 비교예(C3)보다 상대적으로 크나 그 차이가 크지 않고, 알루미늄만 포함하는 경우나 제1 실시예(C1)에 비해 큰 차이로 감소될 수 있다.
본 발명에 따르면, 제1 비교예(C1)나 제3 비교예(C3)와 실질적으로 유사한 비 저항을 가지면서도 제1 비교예(C1)에 비해 낮은 광 반사율을 갖고, 제3 비교예(C3)에 비해 향상된 공정 신뢰성을 가진 전극 구조를 포함하는 표시 패널이 제공될 수 있다. 이에 따라, 표시 패널의 외광 반사율이 저감되어 시인성이 개선될 수 있고, 공정 수율이 향상되어 표시 패널의 제조 비용이 절감될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 도 6은 제1 기판(100: 도 3b 참조) 중 제1 화소 영역(PA11) 및 제2 화소 영역(PA21)이 배치된 일부 영역의 평면도를 도시하였다. 이하, 도 6을 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 5에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 6에 도시된 것과 같이, 제1 화소 영역(PA11)은 두 개의 데이터 라인들(D11, D12) 사이에 배치되고 하나의 게이트 라인(G1)이 가로지르는 영역일 수 있다. 제1 화소 영역(PA11)에는 두 개의 화소 전극들(PE11, PE12) 및 두 개의 박막 트랜지스터들이 배치될 수 있다.
제1 반도체 패턴(SP11)은 제1 화소 영역(PA11) 내에 배치되고 제1 게이트 라인(G11)과 중첩한다. 제1 게이트 라인(G11) 중 제1 반도체 패턴(SP11)과 중첩하는 부분은 박막 트랜지스터의 게이트 전극(CE1: 도 3a 참조)과 대응될 수 있다.
제1 데이터 라인(D11)으로부터 분기된 입력 전극(IE11)은 반도체 패턴(SP11)과 중첩하도록 연장된다. 입력 전극(IE11)은 제1 출력 전극(OE11)의 일부를 감싸는 형상을 가진 제1 입력 전극(IE11a) 및 제2 출력 전극(OE12)의 일부를 감싸는 형상을 가진 제2 입력 전극(IE11b)을 포함할 수 있다.
제1 게이트 라인(G11)의 일부, 제1 반도체 패턴(SP11)의 일부, 제1 입력 전극(IE11a), 및 제1 출력 전극(OE11)은 제1 서브 화소 전극(PE11)을 제어하는 하나의 박막 트랜지스터를 구성할 수 있다. 제1 게이트 라인(G11)의 일부, 제1 반도체 패턴(SP11)의 일부, 제2 입력 전극(IE11b), 및 제2 출력 전극(OE12)은 제2 서브 화소 전극(PE12)을 제어하는 하나의 박막 트랜지스터를 구성할 수 있다.
본 발명에 따르면, 제1 화소 영역(PA11)에 배치된 두 개의 박막 트랜지스터들은 하나의 게이트 라인(G11)과 하나의 데이터 라인(D11)에 연결되고 각각 서로 구별되는 화소 전극들(PE11, PE12)의 전압을 제어할 수 있다. 마찬가지로, 제2 화소 영역(PA21)에 배치된 제3 서브 화소 전극(PE21)과 제4 서브 화소 전극(PE22)은 하나의 게이트 라인(G11)과 하나의 데이터 라인(D21)에 연결된 박막 트랜지스터들에 의해 각각 제어될 수 있다.
한편, 이는 예시적으로 도시한 것이고 본 발명의 일 실시예에 따른 화소 영역들(PA11, PA21)은 다양한 화소 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 신호 라인들(D11, D12, D21, D22, SL1, SL2)은 화소 전극들(PA11, PA12, PA21, PA22) 중 적어도 일부와 중첩할 수 있다. 예를 들어, 제1 데이터 라인(D11), 제2 데이터 라인(D12), 및 제1 도전 라인(SL1)은 제1 서브 화소 전극(PE11) 및 제2 서브 화소 전극(PE12)에 각각 중첩하여 배치될 수 있다. 또는, 예를 들어, 제3 데이터 라인(D21), 제4 데이터 라인(D22), 및 제2 도전 라인(SL2)은 제3 서브 화소 전극(PE21) 및 제4 서브 화소 전극(PE22)에 각각 중첩하여 배치될 수 있다.
본 발명에 따르면, 신호 라인들(D11, D12, D21, D22, SL1, SL2) 중 적어도 어느 하나는 도 4a 및 도 4c에 도시된 제1 게이트 라인(G1, G1-C)과 실질적으로 대응되는 구조를 가질 수 있다. 즉, 신호 라인들(D11, D12, D21, D22, SL1, SL2) 중 적어도 어느 하나는 하부층 및 소정의 식각액에 대한 하부층 대비 약 0.5 이상 3 이하 범위 내의 식각 선택비를 가진 최 상부층을 포함하는 적층 구조를 가질 수 있다.
이에 따라, 신호 라인들(D11, D12, D21, D22, SL1, SL2)이 서브 화소 전극들(PE11, PE12, PE21, PE22)과 중첩하여 사용자에게 시인되는 위치에 배치되더라도, 외부광에 대해 저반사율을 가질 수 있어 신호 라인들(D11, D12, D21, D22, SL1, SL2)의 시인성이 저하될 수 있다. 또한, 신호 라인들(D11, D12, D21, D22, SL1, SL2)은 하부층 대비 식각 선택비가 크지 않은 최 상부층을 포함함으로써, 향상된 공정 신뢰성이 확보될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 표시 패널의 제조방법을 도시한 단면도들이다. 도 7a 내지 도 7c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7a를 참조하면, 베이스 기판(BS) 상에 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)을 순차적으로 적층한다. 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 증착 또는 코팅 공정을 통해 형성될 수 있다. 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 연속 공정을 통해 이루어질 수 있다.
이후, 도 7b 및 도 7c를 참조하면, 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)을 패터닝하여 소정의 패턴(PT)을 형성할 수 있다. 패턴(PT)은 도 4a에 도시된 제1 게이트 라인(G1)과 대응될 수 있다.
제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 식각 공정을 통해 패터닝될 수 있다. 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4) 상에 소정의 마스크(MSK)를 배치하고, 식각액(ET)을 제공한다. 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4) 중 마스크(MSK)로부터 노출된 영역은 식각액(ET)에 의해 식각되어 제거될 수 있다.
식각액(ET)은 비 과수 계열일 수 있다. 이에 따라, 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 식각액(ET)에 대한 반응성을 가진 물질들로 형성될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 식각액(ET)은 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)을 식각할 수 있다면 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)의 구성 재료에 따라 과수 계열로 선택될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 식각액(ET)에 노출된 순서대로 식각될 수 있다. 이에 따라, 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 제4 도전층(CL4), 제3 도전층(CL3), 제2 도전층(CL2), 및 제1 도전층(CL1) 순으로 식각될 수 있다.
본 실시예에 따른 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4) 중 제4 도전층(CL4)은 제1 내지 제3 도전층들(CL1, CL2, CL3)의 식각액(ET)에 대한 식각률과 유사한 식각률을 가진 물질로 형성될 수 있다. 구체적으로, 제4 도전층(CL4)은 제1 내지 제3 도전층들(CL1, CL2, CL3) 대비 약 0.5 이상 3 이하 범위 내의 식각 선택비를 가진 물질로 형성될 수 있다.
이에 따라, 제1 내지 제4 도전층들(CL1, CL2, CL3, CL4)은 식각 공정 동안 유사한 식각 속도로 식각될 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4)은 베이스 기판(BS)의 상면에 대하여 소정의 경사각(θA)으로 경사진 가상선(VL)에 정렬된 측면들(S1, S2, S3, S4)을 포함할 수 있다.
본 발명에 따르면, 제4 층(L4)에 해당되는 최 상부층을 하부층에 해당되는 제1 내지 제3 층(L1, L2, L3) 대비 0.5 이상 3 이하 범위 내의 식각 선택비를 가진 물질로 형성함으로써, 최 상부층과 하부층 사이의 식각속도 차이를 저하시킬 수 있다. 이에 따라, 저반사율을 가지면서도 공정 신뢰성이 향상된 패턴(PT)이 용이하게 형성될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 제1 기판 200: 제2 기판
G1: 제1 게이트 라인 D1: 제1 데이터 라인
L1: 제1 층 L2: 제2 층
L3: 제3 층 L4: 제4 층

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 표시 소자를 포함하는 화소;
    상기 화소에 연결된 제1 신호 라인; 및
    상기 화소에 연결되고 상기 제1 신호 라인과 상이한 층 상에 배치된 제2 신호 라인을 포함하고,
    상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 어느 하나는,
    도전성 물질을 포함하는 하부층; 및
    상기 하부층 상에 배치되고 도전성 물질을 포함하는 상부층을 포함하고,
    상기 하부층에 대한 상기 상부층의 식각 선택비는 0.5 이상 3 이하 범위 내이고,
    상기 하부층은,
    상기 베이스 기판 상에 배치되는 제1 층;
    상기 제1 층 상에 배치되는 제2 층; 및
    상기 상부층 및 상기 제2 층 사이에 배치되는 제3 층을 포함하고,
    상기 상부층은 상기 제2 층보다 낮은 광 반사율을 갖는 표시 패널.
  2. 제1 항에 있어서,
    상기 상부층은 상기 하부층에 직접 접촉하는 표시 패널.
  3. 제1 항에 있어서,
    상기 상부층은 불투명한 물질을 포함하고,
    상기 상부층의 두께는 100 이하인 표시 패널.
  4. 제3 항에 있어서,
    상기 제2 층은 상기 제1 층보다 낮은 비 저항을 갖고,
    상기 제3 층은 상기 제2 층보다 낮은 광 반사율을 갖고,
    상기 상부층은 상기 제3 층에 접촉하는 표시 패널.
  5. 제4 항에 있어서,
    상기 상부층은 상기 제2 층과 동일한 물질을 포함하는 표시 패널.
  6. 제5 항에 있어서,
    상기 상부층은 상기 제1 내지 제3 층들 각각의 두께들보다 낮은 두께를 가진 표시 패널.
  7. 제5 항에 있어서,
    상기 상부층 및 상기 제2 층은 구리를 포함하는 표시 패널.
  8. 제4 항에 있어서,
    상기 제1 내지 제3 층들은 상기 상부층과 다른 물질을 포함하는 표시 패널.
  9. 제8 항에 있어서,
    상기 상부층은 투명 도전성 산화물, 금속, 또는 금속 산화물을 포함하는 표시 패널.
  10. 제1 항에 있어서,
    상기 식각 선택비는 비과수계 식각액에 대한 식각 선택비인 표시 패널.
  11. 제1 항에 있어서,
    상기 상부층의 측면 및 상기 하부층의 측면은 단면상에서 소정의 가상 라인을 따라 정렬된 표시 패널.
  12. 제11 항에 있어서,
    상기 가상 라인은 상기 베이스 기판의 상면에 대해 경사진 표시 패널.
  13. 제1 항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 절연층을 사이에 두고 서로 이격되고,
    상기 절연층은 무기막을 포함하는 표시 패널.
  14. 제1 항에 있어서,
    상기 박막 트랜지스터는 상기 제1 신호 라인과 동일 층 상에 배치된 제어 전극, 상기 제2 신호 라인과 동일 층 상에 배치되고 서로 이격된 입력 전극 및 출력 전극을 포함하고,
    상기 표시 소자는 상기 출력 전극에 연결된 표시 패널.
  15. 제14 항에 있어서,
    상기 제어 전극, 상기 입력 전극, 및 상기 출력 전극 중 적어도 어느 하나는 상기 하부층 및 상기 상부층을 포함하는 표시 패널.
  16. 제1 항에 있어서,
    상기 표시 소자는 화소 전극, 공통 전극, 및 상기 화소 전극과 상기 공통 전극 사이에 배치된 액정층을 포함하고,
    상기 상부층 및 상기 하부층은 상기 화소 전극과 평면상에서 중첩하는 표시 패널.
  17. 베이스 기판;
    상기 베이스 기판 상에 배치된 제1 신호 라인;
    상기 제1 신호 라인과 절연 교차하는 제2 신호 라인; 및
    상기 제1 신호 라인과 상기 제2 신호 라인에 연결된 화소를 포함하고,
    상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 어느 하나는,
    하부층; 및
    상기 하부층에 직접 접촉하고 100 이하의 두께를 가진 상부층을 포함하고,
    상기 하부층은,
    상기 베이스 기판 상에 배치되는 제1 층;
    상기 제1 층 상에 배치되는 제2 층; 및
    상기 상부층 및 상기 제2 층 사이에 배치되는 제3 층을 포함하고,
    상기 상부층은 상기 제2 층보다 낮은 광 반사율을 갖는 표시 패널.
  18. 제17 항에 있어서,
    상기 제1 층은 제1 금속을 포함하고,
    상기 제2 층은 상기 제1 층과 접촉하고, 상기 제1 금속과 상이한 제2 금속을 포함하고,
    상기 제3 층은 제2 층에 접촉하고 상기 제1 금속을 포함하고,
    상기 상부층은 상기 제3 층에 접촉하는 표시 패널.
  19. 제18 항에 있어서,
    상기 상부층은 상기 제2 금속과 동일한 금속을 포함하고,
    상기 제2 층은 상기 상부층보다 두꺼운 표시 패널.
  20. 제18 항에 있어서,
    상기 제3 층은 상기 제2 층보다 낮은 반사율을 갖고 상기 제2 층보다 높은 비 저항을 가진 표시 패널.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102770890B1 (ko) 2020-07-08 2025-02-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20230108773A (ko) * 2022-01-10 2023-07-19 삼성디스플레이 주식회사 표시 패널

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189123A1 (en) * 2003-09-04 2006-08-24 Advanced Display Inc. Etchant and method of etching
US20180069128A1 (en) * 2016-09-07 2018-03-08 Samsung Display Co., Ltd. Display device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3479023B2 (ja) 1999-05-18 2003-12-15 シャープ株式会社 電気配線の製造方法および配線基板および表示装置および画像検出器
KR100960687B1 (ko) 2003-06-24 2010-06-01 엘지디스플레이 주식회사 구리(또는 구리합금층)를 포함하는 이중금속층을 일괄식각하기위한 식각액
KR20060131018A (ko) 2005-06-14 2006-12-20 삼성전자주식회사 박막 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는액정 표시 장치
KR101341783B1 (ko) 2007-02-05 2013-12-13 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
KR102070766B1 (ko) 2013-02-21 2020-04-02 삼성디스플레이 주식회사 표시 기판, 이를 포함하는 표시 패널 및 이의 제조 방법
JP5673782B1 (ja) 2013-11-11 2015-02-18 凸版印刷株式会社 液晶表示装置
CN106170869B (zh) 2014-03-07 2020-01-10 H.C.施塔克公司 用于电子装置中的金属化的蚀刻化学成份
KR20180120301A (ko) 2017-04-26 2018-11-06 삼성디스플레이 주식회사 색변환 표시판 및 이를 포함하는 표시 장치
KR102543167B1 (ko) 2017-09-15 2023-06-13 삼성디스플레이 주식회사 배선 기판, 이를 포함하는 표시 장치 및 배선 기판의 제조 방법
KR102547313B1 (ko) 2018-04-26 2023-06-23 삼성디스플레이 주식회사 배선 기판, 이를 포함하는 표시 장치 및 배선 기판의 제조 방법
KR102526507B1 (ko) 2018-07-17 2023-04-26 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 배선 기판 및 이를 포함하는 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189123A1 (en) * 2003-09-04 2006-08-24 Advanced Display Inc. Etchant and method of etching
US20180069128A1 (en) * 2016-09-07 2018-03-08 Samsung Display Co., Ltd. Display device

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