KR102583203B1 - 전자 패널 및 이를 포함하는 전자 장치 - Google Patents

Abstract

전자 패널은 제1 영역, 상기 제1 영역에 인접하는 제2 영역, 및 상기 제2 영역에 인접하는 제3 영역을 포함하는 베이스 기판, 제2 영역에 배치된 복수의 화소들, 제3 영역에 배치되고 화소들에 연결된 복수의 화소 신호 라인들, 화소들로부터 이격되어 제1 영역에 배치된 크랙 감지 패턴, 화소 신호 라인들로부터 이격되어 제3 영역에 배치되고 크랙 감지 패턴의 일 부분에 연결된 제1 라인, 및 화소 신호 라인들로부터 이격되어 제3 영역에 배치되고 크랙 감지 패턴의 다른 일 부분에 연결되며 제1 라인으로부터 이격된 제2 라인을 포함하고, 크랙 감지 패턴의 평면상에서의 형상은 제1 영역의 중심을 가로지르는 대칭 축을 중심으로 선 대칭된다.

Description

전자 패널 및 이를 포함하는 전자 장치{ELECTRONIC PANEL AND ELECTRONIC APPARATUS INCLUDING THE SAME}

본 발명은 전자 장치에 관한 것으로, 상세하게는 관통하는 홀이 정의되고 외부 입력을 감지하는 전자 장치에 관한 것이다.

전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 전자 패널 및 전자 모듈과 같은 다양한 전자 부품들로 구성된다. 전자 패널은 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 감지 유닛을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.

표시 유닛은 영상을 생성하는 발광 소자를 포함한다. 감지 유닛은 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 감지 전극들은 액티브 영역에 배치된다. 감지 유닛은 액티브 영역 전면에 대해 고른 감도를 제공하도록 설계된다.

따라서, 본 발명은 신뢰성이 향상된 전자 장치를 제공하는 데 그 목적이 있다.

본 발명의 일 실시예에 따른 전자 패널은 제1 영역, 상기 제1 영역에 인접하는 제2 영역, 및 상기 제2 영역에 인접하는 제3 영역을 포함하는 베이스 기판, 상기 제2 영역에 배치된 복수의 화소들, 상기 제3 영역에 배치되고 상기 화소들에 연결된 복수의 화소 신호 라인들, 상기 화소들로부터 이격되어 상기 제1 영역에 배치된 크랙 감지 패턴, 상기 화소 신호 라인들로부터 이격되어 상기 제3 영역에 배치되고 상기 크랙 감지 패턴의 일 부분에 연결된 제1 라인, 및 상기 화소 신호 라인들로부터 이격되어 상기 제3 영역에 배치되고 상기 크랙 감지 패턴의 다른 일 부분에 연결되며 상기 제1 라인으로부터 이격된 제2 라인을 포함하고, 상기 크랙 감지 패턴의 평면상에서의 형상은 상기 제1 영역의 중심을 가로지르는 대칭 축을 중심으로 선 대칭된다.

상기 제1 영역은 모듈 영역 및 상기 모듈 영역을 에워싸는 배선 영역을 포함하고, 상기 크랙 감지 패턴은, 상기 배선 영역에 배치되어 상기 모듈 영역의 가장자리를 따라 연장되고, 상기 대칭 축을 중심으로 좌 측에 배치된 제1 연장부, 상기 배선 영역에 배치되어 상기 모듈 영역의 가장자리를 따라 연장되고, 상기 제1 연장부로부터 이격되어 상기 대칭 축을 중심으로 우 측에 배치된 제2 연장부, 상기 배선 영역에 배치되어 상기 모듈 영역의 가장 자리를 따라 연장되고 상기 제1 연장부 및 상기 제2 연장부로부터 이격되며 상기 대칭 축을 가로지르는 제3 연장부, 및 상기 제1 연장부의 일 단 및 상기 제2 연장부의 일 단에 각각 연결되고 상기 대칭 축을 중심으로 서로 대칭되는 제1 연결부와 제2 연결부를 포함할 수 있다.

상기 제1 연결부 및 상기 제2 연결부는 상기 대칭 축과 평행할 수 있다.

상기 제3 연장부의 일 단은 상기 제1 연결부에 연결되고 상기 제3 연장부의 타 단은 상기 제2 연결부에 연결될 수 있다.

상기 제1 연장부 및 상기 제2 연장부 각각은 서로 이격된 복수로 구비되고 상기 제1 연결부는 서로 이격된 복수로 구비되어 상기 제1 연장부들에 각각 연결되고 상기 제2 연결부는 서로 이격된 복수로 구비되어 상기 제2 연장부들에 각각 연결될 수 있다.

상기 제1 연결부들 중 어느 하나는 상기 제3 연장부의 일 단에 연결되고 상기 제2 연결부들 중 어느 하나는 상기 제3 연장부의 타 단에 연결될 수 있다.

상기 제1 연결부들은 상기 대칭 축과 나란한 방향을 따라 서로 이격되고 상기 제2 연결부들은 상기 대칭 축과 나란한 방향을 따라 서로 이격될 수 있다.

상기 제1 연결부들은 상기 대칭 축을 중심으로 상기 제2 연결부들과 마주할 수 있다.

상기 제1 연결부들은 상기 대칭 축과 나란한 방향을 따라 정렬되고 상기 제2 연결부들은 상기 대칭 축과 나란한 방향을 따라 정렬될 수 있다.

본 발명의 일 실시예에 따른 전자 패널은 상기 모듈 영역에 정의되어 상기 전자 패널을 관통하는 홀을 더 포함하고, 상기 크랙 감지 패턴은 상기 홀의 가장 자리를 따라 배치될 수 있다.

본 발명의 일 실시예에 따른 전자 패널은 상기 모듈 영역에 배치된 적어도 하나의 비 화소를 더 포함하고, 상기 비 화소는 상기 화소의 구성들 중 적어도 일부가 제거된 구조를 가질 수 있다.

상기 크랙 감지 패턴은 일 단 및 타 단을 포함하는 개곡선 형상을 가질 수 있다.

본 발명의 일 실시예에 따른 전자 패널은 상기 제1 라인과 상기 크랙 감지 패턴의 일 단을 연결하는 제1 연결 라인 및 상기 제2 라인과 상기 크랙 감지 패턴의 타 단을 연결하는 제2 연결 라인을 더 포함하고, 상기 대칭 축은 상기 제1 연결 라인과 상기 제2 연결 라인 사이를 지날 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하고 외부 입력을 감지하는 전자 패널, 및 상기 전자 패널에 중첩하여 배치된 전자 모듈을 포함하고, 상기 전자 패널은, 관통하는 홀이 정의된 홀 영역, 상기 홀 영역에 인접한 액티브 영역, 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 홀 영역에 배치되고 상기 홀의 가장자리를 따라 개곡선 형상을 가진 크랙 감지 패턴, 상기 주변 영역에 배치되고 상기 크랙 감지 패턴의 일 단에 연결된 제1 크랙 감지 라인, 및 상기 제1 크랙 감지 라인으로부터 이격되어 상기 주변 영역에 배치되고 상기 크랙 감지 패턴의 타 단에 연결된 제2 크랙 감지 라인을 포함하는 크랙 감지 센서를 포함하고, 상기 크랙 감지 패턴은 상기 홀 영역의 중심을 지나는 대칭 축을 중심으로 선 대칭 형상을 가진다.

상기 크랙 감지 패턴은 일체의 형상을 가질 수 있다.

상기 크랙 감지 패턴은, 상기 대칭 축의 좌 측에 배치된 제1 연장부, 상기 대칭 축의 우 측에 배치된 제2 연장부, 상기 대칭 축을 가로지르는 제3 연장부, 상기 제1 연장부와 상기 제3 연장부의 일 단을 연결하는 제1 연결부, 및 상기 제2 연장부와 상기 제3 연장부의 타 단을 연결하는 제2 연결부를 포함하고, 상기 제1 연장부와 상기 제2 연장부는 상기 대칭 축을 사이에 두고 서로 이격되어 서로 선 대칭되고, 상기 제1 연결부와 상기 제2 연장부는 상기 대칭 축을 사이에 두고 서로 이격되어 서로 선 대칭될 수 있다.

상기 제3 연장부와 상기 제1 연장부 사이의 최소 거리는 상기 제3 연장부와 상기 제2 연장부 사이의 최소 거리와 실질적으로 동일할 수 있다.

상기 크랙 감지 센서는, 상기 크랙 감지 패턴의 일 단과 상기 제1 크랙 감지 라인을 연결하는 제1 연결 라인, 및 상기 크랙 감지 패턴의 타 단과 상기 제2 크랙 감지 라인을 연결하는 제2 연결 라인을 더 포함하고, 상기 대칭 축은 상기 제1 연결 라인과 상기 제2 연결 라인 사이를 지날 수 있다.

상기 제1 연결 라인과 상기 제2 연결 라인은 상기 액티브 영역을 경유하여 상기 제1 크랙 감지 라인과 상기 제2 크랙 감지 라인에 연결될 수 있다.

상기 전자 패널은, 상기 액티브 영역에 배치되고 감지 절연층, 상기 감지 절연층 하 측에 배치된 제1 도전 패턴들, 및 상기 감지 절연층 상 측에 배치된 제2 도전 패턴들을 포함하는 복수의 감지 전극들을 더 포함하고, 상기 크랙 감지 패턴은 상기 제2 도전 패턴들과 동일 층 상에 배치될 수 있다.

본 발명에 따르면, 전자 패널 내의 크랙 등의 발생 여부를 용이하게 판별할 수 있다. 또한, 크랙 감지를 위한 회로의 전기적 손상을 방지할 수 있다. 본 발명에 따르면, 전자 패널의 신뢰성이 향상될 수 있다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 1b는 도 1a의 분해 사시도이다.
도 2는 도 1a에 도시된 전자 장치의 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다.
도 3b는 도 3a에 도시된 일부 영역의 확대도이다.
도 3c는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 평면도이다.
도 5b는 크랙 감지 회로를 간략히 도시한 평면도이다.
도 5c는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 평면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 크랙 감지 패턴들의 평면도들이다.
도 7a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 7b는 도 7a의 일부 구성을 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 9a는 도 8에 도시된 일부 영역의 평면도이다.
도 9b는 도 9a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 10b는 도 10a에 도시된 YY'영역을 간략히 도시한 평면도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하 측에", "위에", "상 측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명에 대해 설명한다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다. 도 1b는 도 1a의 분해 사시도이다. 도 2는 도 1a에 도시된 전자 장치의 블록도이다. 이하, 도 1a 내지 도 2를 참조하여 본 발명에 대해 설명한다.

전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.

도 1에 도시된 것과 같이, 전자 장치(EA)는 전면(FS)에 영상(IM)을 표시할 수 있다. 전면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.

전자 장치(EA)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계와 복수의 아이콘들이 도시되었다.

투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

전면의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)된다.

한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.

한편, 본 발명에 따른 전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.

본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

전자 장치(EA)는 윈도우(100), 전자 패널(200), 회로 기판(300), 전자 모듈(400), 및 외부 케이스(500)를 포함할 수 있다. 윈도우(100)와 외부 케이스(500)는 결합되어 전자 장치(EA)의 외관을 정의한다.

윈도우(100)는 전자 패널(200) 상에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.

윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우의 전면(FS)에 의해 정의될 수 있다.

구체적으로, 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(200)의 액티브 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.

베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.

베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄된 컬러층이거나 증착된 컬러층일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수도 있다.

베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.

전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 전자 패널(200)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다

본 실시예에서, 액티브 영역(AA)은 이미지(IM)가 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력(TC)을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.

주변 영역(NAA)에는 액티브 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.

본 실시예에서, 전자 패널(200)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 부재(100)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 전자 패널(200)중 주변 영역(NAA)의 일부는 휘어질 수 있다. 이 때, 주변 영역(NAA) 중 일부는 전자 장치(EA)의 배면을 향하게 되어, 전자 장치(EA) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 전자 패널(200)은 액티브 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서 주변 영역(NAA)은 생략될 수도 있다.

도 2를 참조하면, 전자 패널(200)은 표시 유닛(210) 및 감지 유닛(220)을 포함할 수 있다. 표시 유닛(210)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 유닛(210)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다.

감지 유닛(220)은 외부에서 인가되는 외부 입력(TC)을 감지한다. 상술한 바와 같이, 감지 유닛(220)은 윈도우(100)에 제공되는 외부 입력(TC)을 감지할 수 있다.

전자 패널(200)에는 소정의 홀 영역(HA, 또는 제1 영역)이 정의될 수 있다. 홀 영역(HA)은 액티브 영역(AA, 또는 제2 영역)에 비해 동일 면적 대비 상대적으로 높은 투과율을 가질 수 있다. 홀 영역(HA)은 후술하는 전자 모듈(400)과 평면상에서 중첩하는 위치에 정의된다.

홀 영역(HA)의 적어도 일부는 액티브 영역(AA)에 의해 에워싸일 수 있다. 본 실시예에서, 홀 영역(HA)은 주변 영역(NAA, 또는 제3 영역)으로부터 이격된다. 홀 영역(HAA)은 액티브 영역(AA)에 의해 모든 가장자리가 에워싸이도록 액티브 영역(AA) 내부에 정의되는 것으로 도시되었다.

전자 패널(200)은 홀 영역(HA) 내에 정의되어 전자 패널(200)을 관통하는 홀(MH)을 포함할 수 있다. 홀(MH)은 표시 유닛(210)과 감지 유닛(220) 중 적어도 어느 하나를 관통할 수 있다. 홀 영역(HA)의 가장자리는 실질적으로 홀(MH)의 가장 자리로부터 소정 간격 이격되어 홀(MH)의 가장자리를 따라 연장될 수 있다. 홀 영역(HA)의 가장자리는 홀(MH)과 대응되는 형상을 가질 수 있다.

회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 연성 기판(CF) 및 메인 기판(MB)을 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로 기판(300)과 전자 패널(200)을 전기적으로 연결한다.

본 실시예에서, 연성 기판(CF)은 휘어진 상태로 조립될 수 있다. 이에 따라, 메인 기판(MB)은 전자 패널(200)의 배면에 배치되어 외부 케이스(500)가 제공하는 공간 내에 안정적으로 수용될 수 있다. 한편, 본 실시예에서, 연성 기판(CF)은 생략될 수도 있으며, 이때 메인 기판(MB)은 전자 패널(200)에 직접 접속될 수도 있다.

메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자들은 각종 전기적 신호들, 예를 들어 영상(IM)을 생성하기 위한 신호나 외부 입력(TC)을 감지하기 위한 신호를 생성하거나 감지된 신호를 처리한다. 한편, 메인 기판(MB)은 생성 및 처리하기 위한 전기적 신호들마다 대응되는 복수로 구비될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 본 발명의 일 실시예에 따른 전자 장치(EA)에 있어서, 액티브 영역(AA)에 전기적 신호를 제공하는 구동회로는 전자 패널(200)에 직접 실잘될 수도 있다. 이때, 구동 회로는 칩(chip) 형태로 실장되거나, 화소들(PX)과 함께 형성될 수도 있다. 이때, 회로 기판(300)의 면적이 감소되거나 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(EA)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

전자 모듈(400)은 윈도우 부재(100)의 하 측에 배치된다. 전자 모듈(400)은 홀(MH)과 평면상에서 중첩하고 홀 영역(HA)과 중첩할 수 있다. 전자 모듈(400)은 홀 영역(HA)을 통해 전달되는 외부 입력을 수신하거나 홀 영역(HA)을 통해 출력을 제공할 수 있다.

전자 모듈(400) 중 외부 입력을 수신하는 수신부나 출력을 제공하는 출력부는 평면상에서 홀 영역(HA)에 중첩할 수 있다. 전자 모듈(400)의 일부 또는 전부는 홀 영역(HA) 또는 홀(MH) 내에 수용될 수 있다. 본 발명에 따르면, 전자 모듈(400)은 액티브 영역(AA)에 중첩하여 배치됨으로써, 베젤 영역(BZA)의 증가를 방지할 수 있다.

도 2를 참조하면, 전자 장치(EA)는 전자 패널(200), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 전자 패널(200), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다. 도 2에는 전자 패널(200)의 구성 중 표시 유닛(210) 및 감지 유닛(220)이 예시적으로 도시되었다.

제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자모듈(EM1)은 전자 패널(200-H)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.

제1 전자모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.

제어 모듈(CM)은 전자 장치(EA-H)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 전자 패널(200-H)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 전자 패널(200-H)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.

무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.

영상입력 모듈(IIM)은 영상 신호를 처리하여 전자 패널(200)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.

외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.

제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 전자 패널(200)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.

음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.

발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.

본 발명의 일 실시예에 따른 전자 모듈(400)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)의 구성들 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 모듈(400)은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈(400)은 홀 영역(HA)을 통해 수신되는 외부 피사체를 감지하거나 홀 영역(HA)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 전자 모듈(400)은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

홀 영역(HA)과 중첩하여 배치되는 전자 모듈(400)은 홀 영역(HA)을 통해 외부 피사체를 용이하게 시인하거나 전자 모듈(400)이 생성하는 출력 신호가 외부에 용이하게 전달될 수 있다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 전자 장치(EA)는 전자 모듈(400)과 전자 패널(200) 사이에 배치되는 투명 부재를 더 포함할 수도 있다. 홀(MH)을 통해 전달되는 외부 입력이 투명 부재를 통과하여 전자 모듈(400)에 전달되도록 투명 부재는 광학적으로 투명한 필름일 수 있다. 투명 부재는 전자 패널(200)의 배면에 부착되거나 별도의 점착층 없이 전자 패널(200)과 전자 모듈(400) 사이에 배치될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명에 따르면, 전자 모듈(400)은 평면상에서 투과 영역(TA)과 중첩하도록 조립될 수 있다. 이에 따라, 전자 모듈(400)의 수용에 따른 베젤 영역(BZA)의 증가가 방지되어 전자 장치(EA)의 미감이 개선될 수 있다.

도 3a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다. 도 3b는 도 3a에 도시된 일부 영역의 확대도이다. 도 3c는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역의 단면도이다.

도 3a에는 신호 회로도를 간략히 도시하였고 도 3b에는 도 1b에 도시된 XX'영역을 확대하여 도시하였다. 도 3a 내지 도 4에는 용이한 설명을 위해 일부 구성요소는 생략하여 도시하였다. 이하 도 3a 내지 도 4를 참조하여 본 발명에 대해 설명한다.

도 3a에 도시된 것과 같이, 표시 유닛(210)은 베이스 기판(BS), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL), 및 복수의 표시 패드들(DPD)을 포함한다.

도 3a에 도시된 것과 같이, 표시 유닛(210)은 베이스 기판(BS), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL), 및 복수의 표시 패드들(DPD)을 포함한다. 액티브 영역(AA) 및 주변 영역(NAA)은 베이스 기판(BS)에 의해 제공되는 영역들일 수 있다. 베이스 기판(BS)은 절연 기판을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 유리 기판, 플라스틱 기판, 또는 이들의 조합으로 구성될 수 있다.

신호 라인들(GL, DL, PL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 유닛(210)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL)은 전원 라인, 초기화 전압 라인, 발광 제어 라인 중 적어도 어느 하나를 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소들(PX)은 액티브 영역(AA)에 배치될 수 있다. 본 실시예에서는 복수의 화소들 중 하나의 화소(PX)의 신호 회로도를 확대하여 예시적으로 도시하였다. 화소(PX)는 제1 박막 트랜지스터(TR1), 커패시터(CP), 제2 박막 트랜지스터(TR2), 및 발광 소자(EE)를 포함할 수 있다. 제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 소자일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(GL)을 통해 전달된 스캔 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.

커패시터(CP)는 제1 박막 트랜지스터(TR1)와 전원 라인(PL)에 연결된다. 커패시터(CP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 전원 라인(PL)에 인가된 제1 전원 신호 사이의 차이에 대응하는 전하량을 충전한다.

제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CP), 및 발광 소자(EE)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CP)에 저장된 전하량에 대응하여 발광 소자(EE)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. 제2 박막 트랜지스터(TR2)는 턴-온 시간 동안 전원 라인(PL)을 통해 전달된 제1 전원 신호를 발광 소자(EE)에 제공한다.

발광 소자(EE)는 전기적 신호에 따라 광을 발생시키거나 광량을 제어할 수 있다. 예를 들어, 발광 소자(EE)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.

발광 소자(EE)는 전원 단자(VSS)와 연결되어 전원 라인(PL)이 제공하는 제1 전원 신호와 상이한 전원 신호(이하, 제2 전원 신호)를 제공받는다. 발광 소자(EE)에는 제2 박막 트랜지스터(TR2)로부터 제공되는 전기적 신호와 제2 전원 신호 사이의 차이에 대응하는 구동 전류가 흐르게 되고, 발광 소자(EE)는 구동 전류에 대응하는 광을 생성할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 화소들(PX) 각각은 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소들(PX)은 홀(MH)의 주변에 배치되며, 평면상에서 홀(MH)을 에워쌀 수 있다. 도 3b에는 용이한 설명을 위해 홀 영역(HA)을 점선 처리하여 도시하였다. XX'영역은 홀(MH)이 정의된 영역을 포함한다. 이하, 도 3b를 참조하여, 홀(MH)이 배치된 영역에서의 표시 유닛(210)에 대해 설명한다.

상술한 바와 같이, 홀(MH)은 액티브 영역(AA) 내에 정의될 수 있다. 이에 따라, 화소들(PX) 중 적어도 일부는 홀(MH)에 인접하여 배치될 수 있다. 화소들(PX) 중 일부는 홀(MH)을 에워쌀 수 있다.

한편, 홀 영역(HA)에는 소정의 함몰 패턴(GV)이 정의될 수 있다. 함몰 패턴(GV)은 평면상에서 홀(MH)의 가장자리를 따라 배치되며, 본 실시예에서는 홀(MH)을 에워싸는 원 형 링 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 함몰 패턴(GV)은 홀(MH)과 상이한 형상을 갖거나, 다각형, 타원, 또는 적어도 일부의 곡선을 포함하는 폐라인 형상을 갖거나, 또는 부분적으로 단절된 복수의 패턴들을 포함하는 형상으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

함몰 패턴(GV)은 표시 유닛(210)의 전면으로부터 함몰된 부분에 해당되며, 홀(MH)을 통해 침투될 수 있는 수분이나 산소가 화소(PX)로 유입되는 경로를 차단한다. 이에 대한 상세한 설명은 후술하기로 한다.

홀 영역(HA)에는 화소들(PX)에 연결된 복수의 신호 라인들(SL1, SL2)이 배치될 수 있다. 신호 라인들(SL1, SL2)은 홀 영역(HA)을 경유하여 화소들(PX)에 접속된다. 도 3b에는 용이한 설명을 위해 화소들(PX)에 연결된 복수의 신호 라인들 중 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 예시적으로 도시하였다.

제1 신호 라인(SL1)은 제1 방향(DR1)을 따라 연장된다. 제1 신호 라인(SL1)은 화소들(PX) 중 제1 방향(DR1)을 따라 배열된 동일 행 내의 화소들에 연결된다. 제1 신호 라인(SL1)은 스캔 라인(GL)과 대응되는 것으로 예시적으로 설명한다.

제1 신호 라인(SL1)에 연결된 화소들 중 일부는 홀(MH)을 중심으로 좌 측에 배치되고, 다른 일부는 홀(MH)을 중심으로 우 측에 배치된다. 이에 따라, 제1 신호 라인(SL1)에 연결된 동일 행 내의 화소들은 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 실질적으로 동일한 게이트 신호에 의해 온/오프 될 수 있다

제2 신호 라인(SL2)은 제2 방향(DR2)을 따라 연장된다. 제2 신호 라인(SL2)은 화소들(PX) 중 제2 방향(DR2)을 따라 배열된 동일 열 내의 화소들에 연결된다. 제2 신호 라인(SL2)은 데이터 라인(DL)과 대응되는 것으로 예시적으로 설명한다.

제2 신호 라인(SL2)에 연결된 화소들 중 일부는 홀(MH)을 중심으로 상 측에 배치되고, 다른 일부는 홀(MH)을 중심으로 하 측에 배치된다. 이에 따라, 제2 신호 라인(SL2)에 연결된 동일 열 내의 화소들은 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 동일한 라인을 통해 데이터 신호를 수신할 수 있다.

한편, 본 발명의 일 실시예에 따른 전자 패널(200)은 홀 영역(HA)에 배치된 연결 패턴을 더 포함할 수도 있다. 이때, 제1 신호 라인(SL1)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있다. 제1 신호 라인(SL)의 단절된 부분들은 연결 패턴을 통해 연결될 수 있다. 마찬가지로, 제2 신호 라인(SL2)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있고, 제2 신호 라인의 단절된 부분들을 연결하는 연결 패턴이 더 제공될 수도 있다.

다시, 도 3a를 참조하면, 전원 패턴(VDD)은 주변 영역(NAA)에 배치된다. 본 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시 유닛(210)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들에 동일한 제1 전원 신호를 제공할 수 있다.

표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2)를 포함할 수 있다. 제1 패드(P1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(P2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 유닛(210)은 표시 패드들(DPD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 3c를 참조하면, 감지 유닛(220)은 표시 유닛(210) 상에 배치된다. 감지 유닛(220)은 외부 입력(TC: 도 1a 참조)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 감지 유닛(220)은 복수의 제1 감지 전극들(TE1), 복수의 제2 감지 전극들(TE2), 복수의 라인들(TL1, TL2, TL3), 및 복수의 감지 패드들(T1, T2, T3)을 포함한다.

제1 감지 전극들(TE1) 및 제2 감지 전극들(TE2)은 액티브 영역(AA)에 배치된다. 감지 유닛(220)은 제1 감지 전극들(TE1) 및 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.

제1 감지 전극들(TE1)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극들(TE1) 각각은 제1 메인 패턴(SP1), 제1 인접 패턴(SP1H), 및 제1 연결 패턴(BP1)을 포함할 수 있다.

제1 메인 패턴(SP1)은 액티브 영역(AA)에 배치된다. 제1 메인 패턴(SP1)은 홀(MH)로부터 이격되어 배치된다. 제1 메인 패턴(SP1)은 소정의 형상을 가지며, 제1 면적을 가진다. 본 실시예에서, 제1 메인 패턴(SP1)은 마름모 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 메인 패턴(SP1)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 인접 패턴(SP1H)은 홀 영역(HA)에 인접하여 배치된다. 제1 인접 패턴(SP1H)은 제1 메인 패턴(SP1)의 제1 면적보다 작은 제2 면적을 가진다. 제1 인접 패턴(SP1H)은 제1 메인 패턴(SP1)과 동일한 마름모 형상으로부터 홀 영역(HA)과 중첩하는 영역이 제거된 형상을 가질 수 있다.

본 실시예에서, 제1 연결 패턴(BP1)은 제2 방향(DR2)을 따라 연장된다. 제1 연결 패턴(BP1)은 제1 메인 패턴(SP1)에 연결된다. 제1 연결 패턴(BP1)은 두 개의 제1 메인 패턴들 사이에 배치되어 두 개의 제1 메인 패턴들을 연결할 수 있다. 또는, 제1 연결 패턴(BP1)은 제1 메인 패턴(SP1)과 제1 인접 패턴(SP1H) 사이에 배치되어 제1 메인 패턴(SP1)과 제1 인접 패턴(SP1H)을 연결한다.

제2 감지 전극들(TE2)은 제2 방향(DR2)을 따라 배열되고 각각이 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극들(TE2) 각각은 제2 메인 패턴(SP2), 제2 인접 패턴(SP2H), 및 제2 연결 패턴(BP2)을 포함할 수 있다.

제2 메인 패턴(SP2)은 홀(MH)로부터 이격되어 배치된다. 제2 메인 패턴(SP2)은 제1 메인 패턴(SP1)으로부터 이격될 수 있다. 본 실시예에서, 제1 메인 패턴(SP1)과 제2 메인 패턴(SP2) 사이의 이격은 단면상에서의 이격일 수 있다. 제1 메인 패턴(SP1)과 제2 메인 패턴(SP2)은 비 접촉하여 독립적인 전기적 신호들을 송수신할 수 있다.

본 실시예에서, 제2 메인 패턴(SP2)은 제1 메인 패턴(SP1)과 동일한 형상을 가질 수 있다. 예를 들어, 제2 메인 패턴(SP2)은 마름모 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제2 메인 패턴(SP2)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 인접 패턴(SP2H)은 홀(MH)에 인접하여 배치된다. 제2 인접 패턴(SP2H)은 제2 메인 패턴(SP2)의 면적보다 작은 면적을 가진다. 제2 인접 패턴(SP2H)은 제2 메인 패턴(SP2)과 동일한 마름모 형상으로부터 홀(MH)과 중첩하는 영역이 제거된 형상을 가질 수 있다.

본 실시예에서, 제2 연결 패턴(BP2)은 제1 방향(DR1)을 따라 연장된다. 제2 연결 패턴(BP2)은 제2 메인 패턴(SP2)에 연결된다. 제2 연결 패턴(BP2)은 두 개의 제2 메인 패턴들 사이에 배치되어 두 개의 제2 메인 패턴들을 연결할 수 있다. 또는, 제2 연결 패턴(BP2)은 제2 메인 패턴(SP2)과 제2 인접 패턴(SP2H) 사이에 배치되어 제2 메인 패턴(SP2)과 제2 인접 패턴(SP2H)을 연결한다.

감지 라인들(TL1, TL2, TL3)은 주변 영역(NAA)에 배치된다. 감지 라인들(TL1, TL2, TL3)은 제1 감지 라인들(TL1), 제2 감지 라인들(TL2), 및 제3 감지 라인들(TL3)을 포함할 수 있다.

제1 감지 라인들(TL1)은 제1 감지 전극들(TE1)에 각각 연결된다. 본 실시예에서, 제1 감지 라인들(TL1)은 제1 감지 전극들(TE1)의 양단들 중 상측 단들에 각각 연결된다.

제2 감지 라인들(TL2)은 제2 감지 전극들의 일 단 들에 각각 연결된다. 본 실시예에서, 제2 감지 라인들(TL2)은 제2 감지 전극들(TE2)의 양단들 중 좌측 단들에 각각 연결된다.

제3 감지 라인들(TL3)은 제1 감지 전극들(TE1)의 양단들 중 하측 단들에 각각 연결된다. 본 발명에 따르면, 제1 감지 전극들(TE1)은 제1 감지 라인들(TL1) 및 제3 감지 라인들(TL3)에 각각 연결될 수 있다. 이에 따라, 제2 감지 전극들(TE2)에 비해 상대적으로 긴 길이를 가진 제1 감지 전극들(TE1)에 대하여 영역에 따른 감도를 균일하게 유지시킬 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 감지 유닛(220)에 있어서 제3 감지 라인들(TL3)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 패드들(TPD)은 주변 영역(NAA)에 배치된다. 감지 패드들(T1, T2, T3)은 제1 감지 패드들(T1), 제2 감지 패드들(T2), 및 제3 감지 패드들(T3)를 포함할 수 있다. 제1 감지 패드들(T1)은 제1 감지 라인들(TL1)에 각각 연결되어 외부 신호를 제1 감지 전극들(TE1)에 제공한다. 제2 감지 패드들(T2)은 제2 감지 라인들(TL2)에 각각 연결되고 제3 감지 패드들(T3)은 제3 감지 라인들(TL3)에 각각 연결되어 제2 감지 전극들(TE2)과 전기적으로 연결된다.

한편, 본 발명의 일 실시예에 따른 감지 유닛(220)은 크랙 감지 회로(HCC)를 더 포함할 수 있다. 크랙 감지 회로(HCC)는 제1 감지 전극들(TE1) 및 제2 감지 전극들(TE2)로부터 독립된 전기적 신호를 수신한다. 크랙 감지 회로(HCC)는 서로 연결된 크랙 감지 패턴(HCP), 크랙 감지 라인(HCL), 및 연결 라인(HCB)을 포함할 수 있다.

크랙 감지 패턴(HCP)은 홀 영역(HA) 내에 배치될 수 있다. 크랙 감지 패턴(HCP)은 홀 영역(HA) 내에서 홀 영역(HA)의 가장 자리를 따라 연장된다. 본 실시예에서, 크랙 감지 패턴(HCP)은 홀(MH)의 가장 자리를 에워싸는 형상을 가질 수 있다.

크랙 감지 패턴(HCP)은 도전 물질을 포함한다. 크랙 감지 패턴(HCP)은 도전성을 가질 수 있다. 본 실시예에서, 크랙 감지 패턴(HCP)은 일체의 형상을 가질 수 있다.

크랙 감지 라인(HCL)은 주변 영역(NAA)에 배치된다. 본 실시예에서, 크랙 감지 라인(HCL)은 제1 내지 제3 감지 라인들(TL1, TL2, TL3)보다 더 외측에 배치된 것으로 도시되었다.

크랙 감지 라인(HCL)은 크랙 감지 패턴(HCP)에 전기적으로 연결된다. 크랙 감지 라인(HCL)은 서로 이격되어 배치된 제1 라인(HCL1) 및 제2 라인(HCL2)을 포함할 수 있다.

제1 라인(HCL1) 및 제2 라인(HCL2)은 제1 내지 제4 패드들(H11, H12, H21, H22) 중 대응되는 패드들에 연결될 수 있다. 예를 들어, 제1 라인(HCL1)의 일 단은 제2 패드(H12)에 연결되고 제2 라인(HCL2)의 일 단은 제1 패드(H11)에 연결된다. 제1 패드(H11)와 제2 패드(H12)는 표시 패드들(DPD)이 배치된 영역을 기준으로 좌 측에 배치된 것으로 예시적으로 도시되었다.

제1 라인(HCL1)의 타 단은 제3 패드(H21)에 연결되고 제2 라인(HCL2)의 타 단은 제4 패드(H22)에 연결된다. 제3 패드(H21)와 제4 패드(H22)는 표시 패드들(DPD)이 배치된 영역을 기준으로 우 측에 배치된 것으로 예시적으로 도시되었다. 제1 패드(H11) 및 제2 패드(H112)는 표시 패드들(DPD)을 사이에 두고 제3 패드(H21) 및 제4 패드(H22)로부터 이격되어 배치된다.

본 발명에 따르면, 크랙 감지 회로(HCC)를 통해 홀 영역(HA)이나 주변 영역(NAA)에 크랙(crack) 등의 손상이 발생되었는지 여부를 판단할 수 있다. 크랙 감지 센서(HCC)에 있어서, 제1 패드(H11) 및 제3 패드(H21)는 입력 단자들이고, 제2 패드(H12) 및 제4 패드(H22)는 출력 단자들일 수 있다.

제1 패드(H11)를 통해 수신된 전기적 신호는 제2 라인(HCL2)을 거쳐 크랙 감지 패턴(HCP)을 지날 수 있다. 이후 크랙 감지 패턴(HCP)으로부터 출력된 전기적 신호는 제1 라인(HCL1)을 거쳐 제2 패드(H12)로 출력된다.

마찬가지로, 제3 패드(H21)를 통해 수신된 전기적 신호는 제2 라인(HCL2)을 거쳐 크랙 감지 패턴(HCP)을 지날 수 있다. 이후 크랙 감지 패턴(HCP)으로부터 출력된 전기적 신호는 제2 라인(HCL2)을 거쳐 제4 패드(H22)로 출력된다.

예를 들어, 제2 패드(H12) 및 제4 패드(H22) 각각에서 감지된 신호가 기준 신호 대비 낮은 준위 또는 제로(0) 준위 값과 같은 불량으로 감지되는 경우, 제1 및 제2 라인들(HCL1, HCL2)이 모두 손상되었거나 크랙 감지 패턴(HCP)이 손상되었을 가능성이 클 수 있다. 이를 통해 홀 영역(HA) 내에서의 크랙 발생 여부를 판별할 수 있다.

또는, 제2 패드(H12) 및 제4 패드(H22) 중 어느 하나에서 감지된 신호만 불량으로 감지되지 않는 경우, 크랙 감지 라인(HCL)이 손상되었을 가능성이 클 수 있다. 이를 통해 주변 영역(NAA)에서의 크랙 발생 여부를 판별할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 제1 패드(H11) 및 제3 패드(H21)가 출력 단자들이 되고 제2 패드(H12) 및 제4 패드(H22)가 입력 단자들로 기능할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

연결 라인(BRH)은 제1 연결 라인(BRH1)과 제2 연결 라인(BRH2)을 포함한다. 제1 연결 라인(BRH1)은 제1 라인(HCL1)과 크랙 감지 패턴(HCP)을 연결한다. 제2 연결 라인(BRH2)은 제2 라인(HCL2)과 크랙 감지 패턴(HCP)을 연결한다.

본 실시예에서, 연결 라인(BRH)은 제1 감지 전극(TE1)이나 제2 감지 전극(TE2) 중 중첩하는 패턴과 단면상에서 이격되거나 평면상에서 이격될 수 있다. 이에 따라, 연결 라인(BRH)은 제1 감지 전극(TE1)이나 제2 감지 전극(TE2)으로부터 전기적으로 절연될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

본 발명에 따르면, 크랙 감지 회로(HCC)를 더 포함함으로써, 감지 유닛(220), 특히 홀 영역(HA)에서의 불량 발생 여부를 용이하게 감지할 수 있다. 이에 따라, 전자 장치의 신뢰성이 향상되고, 별도의 검사 회로나 검사 장치 없이도 전자 장치의 불량 여부를 판별할 수 있어, 공정 효율이 증가될 수 있다.

도 4는 본 발명의 일 실시에에 따른 전자 패널의 일부 영역의 단면도이다. 이하, 도 4를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 3c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 4에 도시된 것과 같이, 전자 패널(200)에 있어서, 표시 유닛(210) 및 감지 유닛(220)은 제3 방향(DR3)을 따라 적층될 수 있다. 표시 유닛(210)은 베이스 기판(BS), 화소(PX), 복수의 절연층들(10, 20, 30, 40, 50), 및 봉지층(60)을 포함한다.

상술한 바와 같이, 베이스 기판(BS)은 절연 기판일 수 있다. 예를 들어, 베이스 기판(BS)은 플라스틱 기판 또는 유리 기판을 포함할 수 있다.

본 실시예에서, 도 3a에 도시된 화소(PX)의 등가 회로도의 구성들 중 제2 박막 트랜지스터(TR2)와 대응되는 박막 트랜지스터(TR, 이하, 박막 트랜지스터)와 발광 소자(EE)를 예시적으로 도시하였다. 절연층들(10, 20, 30, 40, 50)은 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 포함할 수 있다. 한편, 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 각각은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다.

제1 절연층(10)은 베이스 기판(BS) 상에 배치되어 베이스 기판(BS)의 전면을 커버한다. 제1 절연층(10)은 배리어 층(barrier layer, 11) 및/또는 버퍼 층(buffer layer, 12)을 포함할 수 있다. 이에 따라, 제1 절연층(10)은 베이스 기판(BS)을 통해 유입되는 산소나 수분이 화소에 침투되는 것을 방지하거나, 화소가 베이스 기판(BS) 상에 안정적으로 형성되도록 베이스 기판(BS)의 표면 에너지를 감소시킬 수 있다.

한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 배리어 층(11) 및 버퍼 층(12) 중 적어도 어느 하나는 생략될 수도 있고, 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

박막 트랜지스터(TR)는 제1 절연층(10) 상에 배치된다. 박막 트랜지스터(TR)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(SP)은 제1 절연층(10) 상에 배치된다. 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 상술한 제1 박막 트랜지스터(TR1: 도 3a 참조) 및 커패시터(CP: 도 3a 참조)의 일 전극과 연결될 수 있다.

입력 전극(IE)과 출력 전극(OE)은 제3 절연층(30) 상에 배치되고 평면상에서 서로 이격된다. 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20), 및 제3 절연층(30)을 관통하여 반도체 패턴(SP)의 일측 및 타측에 각각 접속된다.

한편, 본 발명의 일 실시예에 따른 표시 유닛(210)은 상부 전극(UE)을 더 포함할 수 있다. 본 실시예에서 제3 절연층(30)은 하층(31), 및 상층(32)을 포함하는 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고 본 발명의 일 실시예에 따른 제3 절연층(30)은 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

상부 전극(UE)은 하층(31)과 상층(32) 사이에 배치된다. 상부 전극(UE)은 제어 전극(CE)과 평면상에서 중첩할 수 있다. 본 실시예에서 상부 전극(UE)은 제어 전극(CE)과 동일한 전기적 신호를 수신하거나, 제어 전극(CE)과 상이한 전기적 신호를 수신하여 커패시터의 일 전극으로 기능할 수도 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 상부 전극(UE)은 생략될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

제4 절연층(40)은 제3 절연층(30) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 한편, 박막 트랜지스터(TR)에 있어서, 반도체 패턴(SP)이 제어 전극(CE) 상에 배치될 수도 있다. 또는, 반도체 패턴(SP)이 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(SP)과 동일 층 상에 배치되어 반도체 패턴(SP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

발광 소자(EE)는 제4 절연층(40) 상에 배치된다. 발광 소자(EE)는 제1 전극(E1), 유기층(EL), 및 제2 전극(E2)을 포함한다.

제1 전극(E1)은 제4 절연층(40)을 관통하여 박막 트랜지스터(TR)에 접속될 수 있다. 한편, 도시되지 않았으나, 전자 패널(200)은 제1 전극(E1)과 박막 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 박막 트랜지스터(TR)에 전기적으로 접속될 수 있다.

제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 제5 절연층(50)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 제5 절연층(50)에는 개구부가 정의될 수 있다. 개구부는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제5 절연층(50)은 화소 정의막일 수 있다.

유기층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 유기층(EL)은 적어도 하나의 발광층을 포함할 수 있다. 예를 들어, 유기층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 유기층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 유기층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.

본 실시예에서, 유기층(EL)은 복수의 개구부들에 중첩하는 일체의 형상을 가진 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 유기층(EL)은 각 개구부에 대응되는 복수의 패턴들로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 유기층(EL)은 발광층 외에 전하 제어층을 더 포함할 수 있다. 전하 제어층은 전하의 이동을 제어하여 발광 소자(EE)의 발광 효율 및 수명을 향상시킨다. 이때, 유기층(EL)은 정공 수송 물질, 정공 주입 물질, 전자 수송 물질, 전자 주입 물질 중 적어도 어느 하나를 포함할 수 있다.

제2 전극(E2)은 유기층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제2 전극(E2)은 복수의 화소들에 공통적으로 제공될 수 있다. 화소들 각각에 배치된 각각의 발광 소자(EE)는 제2 전극(E2)을 통해 공통의 전원 전압(이하, 제2 전원 전압)을 수신한다.

제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광 패턴(EP)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(EE)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

봉지층(60)은 표시 소자(EE) 상에 배치되어 표시 소자(EE)를 봉지한다. 한편, 도시되지 않았으나, 제2 전극(E2)과 봉지층(60) 사이에는 제2 전극(E2)을 커버하는 캡핑층(capping layer)이 더 배치될 수도 있다.

봉지층(60)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(61), 유기층(62), 및 제2 무기층(63)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(60)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.

제1 무기층(61)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(61)은 외부 수분이나 산소가 발광 소자(EE)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(61)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(61)은 화학 기상 증착 공정을 통해 형성될 수 있다.

유기층(62)은 제1 무기층(61) 상에 배치되어 제1 무기층(61)에 접촉할 수 있다. 유기층(62)은 제1 무기층(61) 상에 평탄면을 제공할 수 있다. 제1 무기층(61) 상면에 형성된 굴곡이나 제1 무기층(61) 상에 존재하는 파티클(particle) 등은 유기층(62)에 의해 커버되어, 제1 무기층(61)의 상면의 표면 상태가 유기층(62) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(62)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(62)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.

제2 무기층(63)은 유기층(62) 상에 배치되어 유기층(62)을 커버한다. 제2 무기층(63)은 제1 무기층(61) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(63)은 유기층(62)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(63)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(63)은 화학 기상 증착 공정을 통해 형성될 수 있다.

본 실시예에 따르면, 홀 영역(HA)은 홀(MH) 및 배선 영역(LA)을 포함할 수 있다. 배선 영역(LA)은 패널 홀(MH)과 액티브 영역(AA) 사이의 영역일 수 있다. 배선 영역(LA)은 평면상에서 패널 홀(MH)을 에워쌀 수 있다. 배선 영역(LA)에는 액티브 영역(AA)에 배치된 발광소자(EE)나 박막 트랜지스터(TR)가 생략될 수 있다. 이에 따라, 액티브 영역(AA) 대비 상대적으로 높은 투과율을 가질 수 있다.

배선 영역(LA)에는 홈 부들(GV1, GV2, GV3), 댐 부(DMP), 및 표시 유닛의 신호 라인들(SL1, SL2)이 배치될 수 있다.

홈 부 들(GV1, GV2, GV3)은 서로 이격되어 정의될 수 있다. 홈 부 들(GV1, GV2, GV3)은 액티브 영역(AA)으로부터 이격되어 패널 홀(MH)에 가까워지는 방향으로 순차적으로 형성된 제1 내지 제3 홈 부 들(GV1, GV2, GV3)로 예시적으로 도시되었다. 제1 내지 제3 홈 부 들(GV1, GV2, GV3) 각각은 패널 홀(MH)을 에워싸는 폐라인 형상을 갖거나, 패널 홀(MH)의 가장 자리의 적어도 일부를 에워싸는 단속적인 라인 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 상면으로부터 함몰되어 정의된다. 홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 적어도 일부가 제거되어 형성될 수 있다. 홈 부 들(GV1, GV2, GV3) 각각에는 증착 패턴(ELP)이 배치될 수 있고, 제1 무기층(61) 및 제2 무기층(63) 중 적어도 어느 하나에 의해 커버될 수 있다.

본 발명에 따른 전자 패널(200-H)은 홈 부 들(GV1, GV2, GV3)을 더 포함함으로써, 증착 패턴(ELP)과 발광 소자(ELD) 사이의 연속성을 차단한다. 이에 따라, 외부 수분이나 산소의 침투 경로를 차단하여 액티브 영역(AA)에 배치된 소자들의 손상을 방지할 수 있다.

또한, 홈 부 들(GV1, GV2, GV3) 각각에 배치된 증착 패턴(ELP)은 제1 무기층(61)이나 제2 무기층(63)에 의해 커버됨으로써, 전자 패널(200)의 제조 공정 시 증착 패턴(ELP)이 다른 소자로 이동하여 영향을 주는 것을 방지할 수 있다. 이에 따라, 전자 패널(200)의 공정 신뢰성이 향상될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 홈 부 들(GV1, GV2, GV3)은 단일로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

댐 부(DMP)는 배선 영역(LA)에 배치되어 유기층(62)의 형성 영역을 소정의 영역 내로 구획하고, 추가적인 확장을 방지한다. 댐 부(DMP)는 복수로 제공되어 홈 부들(GV1, GV2, GV3) 사이에 배치될 수 있다. 댐 부(DMP)는 제1 내지 제3 층들(P11, P12, P13)을 포함하는 적층 구조로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 댐 부(DMP)는 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명에 따른 전자 패널(200)은 평탄화 층(OC)을 더 포함할 수 있다. 평탄화 층(OC)은 유기물을 포함한다. 평탄화 층(OC)은 홀 영역(HA)에 배치된다. 평탄화 층(OC)은 댐 부(DMP)나 홈 부 들(GV1, GV2, GV3)에 의해 홀 영역(HA)에 정의된 비 평탄면을 커버하여 상부에 평탄면을 제공한다. 이에 따라, 홀 영역(HA) 중 유기층(62)이 배치되지 않은 영역에도 평탄면이 안정적으로 제공될 수 있다.

감지 유닛(220)은 복수의 도전 패턴들 및 복수의 감지 절연층들(71, 72, 73)을 포함할 수 있다. 감지 절연층들(71, 72, 73)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 내지 제3 감지 절연층들(71, 72, 73)을 포함하는 것으로 예시적으로 도시되었다.

제1 감지 절연층(71)은 평탄화 층(OC)을 커버한다. 본 실시예에서, 제1 감지 절연층(71)은 홀 영역(HA) 내에서 평탄화 층(OC)의 상면을 커버하고 액티브 영역(AA) 내에서 제2 무기층(63)의 상면을 커버할 수 있다. 도전 패턴들(HCP, HCL, HBL, MP, BP, SP)은 제1 감지 절연층(71) 상에 배치된다.

제2 감지 절연층(72) 및 제3 감지 절연층(73)은 홀 영역(HA) 및 액티브 영역(AA)에 중첩하는 일체의 형상을 가질 수 있다. 도전 패턴들(HCP, HCL, HBL, MP, BP, SP)은 제3 감지 절연층(73)에 의해 커버될 수 있다.

제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 무기막 및/또는 유기막을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 단층으로 도시되었으나, 서로 접촉하는 복수의 층들을 포함하는 적층 구조를 가질 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

도전 패턴들(HCP, HCL, HBL, BP, SP)은 크랙 감지 패턴(HCP), 크랙 감지 라인(HCL), 연결 라인(HBL), 연결 패턴(BP), 및 감지 패턴(SP)을 포함할 수 있다. 도전 패턴들(HDP, HDP, MP, HDL, BL, BP, SP) 중 적어도 일부는 상술한 감지 전극들(TE1, TE2: 도 3c 참조), 및 크랙 감지 회로(HCC: 도 3c 참조) 중 어느 하나를 구성할 수 있다.

감지 패턴(SP)은 액티브 영역(AA)에 배치된다. 본 실시예에서, 감지 패턴(SP)은 제1 메인 패턴(SP1: 도 3c 참조), 제1 인접 패턴(SP1H: 도 3c 참조), 제2 메인 패턴(SP2: 도 3c 참조), 및 제2 인접 패턴(SP2H: 도 3c 참조) 중 어느 하나를 구성할 수 있다.

연결 패턴(BP)은 액티브 영역(AA)에 배치된다. 연결 패턴(BP)은 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치될 수 있다. 연결 패턴(BP)은 감지 패턴(SP)과 상이한 층 상에 배치된다.

본 실시예에서, 연결 패턴(BP)은 제1 연결 패턴(BP1: 도 3c 참조) 및 제2 연결 패턴(BP2: 도 3c 참조) 중 어느 하나일 수 있다. 감지 패턴(SP)은 연결 패턴(BP)에 접속되어 인접하는 다른 감지 패턴에 연결되는 것으로 도시되었다.

본 실시예에서, 제1 감지 전극(TE1: 도 3c 참조)과 제2 감지 전극(TE2: 도 3c 참조)의 대부분은 제2 감지 절연층(72)과 제3 감지 절연층(73) 사이에 배치되고 제1 연결 패턴(BP1) 및 제2 연결 패턴(BP2) 중 어느 하나만 다른 층에 배치되어 인접하는 감지 패턴들을 연결하는 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 감지 전극(TE1)과 제2 감지 전극(TE2)이 다른 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

크랙 감지 패턴(HCP)은 홀 영역(HA)에 배치된다. 크랙 감지 패턴(HCP)은 감지 패턴(SP)으로부터 이격되어 배치된다. 이에 따라, 크랙 감지 패턴(HCP)은 감지 패턴(SP)과 독립적인 전기적 신호를 수신하여 감지 패턴(SP)으로부터 독립적으로 동작될 수 있다. 본 실시예에서, 크랙 감지 패턴(HCP)은 평탄화 층(OC) 상에 배치될 수 있다. 크랙 감지 패턴(HCP)은 감지 패턴(SP)과 동일 층 상에 배치된다. 크랙 감지 패턴(HCP)은 제2 감지 절연층(72) 및 제3 감지 절연층(73) 사이에 배치된다.

크랙 감지 패턴(HCP)과 감지 패턴(SP)은 하나의 마스크를 통해 동시에 형성될 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 크랙 감지 패턴(HCP)은 감지 전극(SP)과 다른 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

연결 라인(BRH)은 크랙 감지 패턴(HCP)과 상이한 층 상에 배치될 수 있다. 연결 라인(HBL)은 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치된다. 크랙 감지 패턴(HCP)은 제2 감지 절연층(72)을 관통하여 연결 라인(HBL)에 접속될 수 있다. 연결 라인(HBL)은 주변 영역(NAA: 도 3c 참조)까지 연장되어 미 도시된 크랙 감지 라인(HCL: 도 3c)과 크랙 감지 패턴(HCP)을 연결한다.

본 발명에 따르면, 크랙 감지 패턴(HCP)은 홀 영역(HA)에 배치되어 홀 영역(HA)에서의 크랙 발생 여부를 감지할 수 있다. 또한, 연결 라인(HBL)이 감지 패턴(SP)과 상이한 층 상에 배치됨으로써, 평면상에서 중첩하는 위치에 배치된 연결 라인(HBL)과 감지 패턴(SP) 사이의 전기적 접속이 방지될 수 있다. 이에 따라, 감지 패턴(SP)의 형상 변형 없이 크랙 감지 패턴(HCP)과 크랙 감지 라인(HCL)이 안정적으로 연결될 수 있다.

도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 평면도이다. 도 5b는 크랙 감지 회로를 간략히 도시한 평면도이다. 이하, 도 5a 및 도 5b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 4에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 5a에는 감지 유닛(220) 중 홀 영역(HA)을 포함하는 일부 영역을 도시하였고 XX'영역과 대응될 수 있다. 도 5a에 도시된 것과 같이, 홀 영역(HA)의 가장 자리를 따라 제1 인접 패턴들(SP1H) 및 제2 인접 패턴들(SP2H)이 배치된다.

홀 영역(HA)을 사이에 두고 제2 방향(DR2)에서 서로 이격된 제1 인접 패턴들(SP1H)은 홀 영역(HA)을 지나는 연결 라인(BRH)을 통해 서로 연결된다. 제1 인접 패턴들(SP1H) 각각은 제1 연결 패턴(BP1)을 통해 제1 메인 패턴(SP1)과 연결된다.

홀 영역(HA)을 사이에 두고 제1 방향(DR1)에서 서로 이격된 제2 인접 패턴들(SP2H)은 홀 영역(HA)을 지나는 연결 라인(BL2)을 통해 연결된다. 제2 인접 패턴들(SP2H) 각각은 제2 연결 패턴(BP2)을 통해 제2 메인 패턴(SP2)과 연결된다.

연결 라인들(BRH1, BRH2)은 전기적으로 절연될 수 있다. 본 실시예에서, 제1 인접 패턴(SP1H), 제2 인접 패턴(SP2H), 제1 메인 패턴(SP1), 제2 메인 패턴(SP2), 및 제2 연결 패턴(BP2)은 동일한 층 상에 배치되고, 제1 연결 패턴(BP1)은 상이한 층 상에 배치된 것으로 도시되었다.

크랙 감지 회로(HCC) 중 크랙 감지 패턴(HCP)은 홀 영역(HA) 내에 배치되어 홀 영역(HA)의 가장 자리를 따라 연장된 형상을 가진다. 크랙 감지 패턴(HCP)은 일체의 형상을 가진다. 크랙 감지 패턴(HCP)은 평면상에서 홀(MH)의 가장 자리를 따라 연장된 형상을 가질 수 있다. 크랙 감지 패턴(HCP)은 서로 분리된 양단들을 포함하는 개곡선 형상을 가진다.

한편, 본 실시예에 따른 크랙 감지 패턴(HCP)의 형상은 소정의 대칭 축(VL)을 중심으로 선대칭을 이룰 수 있다. 대칭 축(VL)은 홀 영역(HA)의 중심(HC)을 지나는 선일 수 있다. 크랙 감지 패턴(HCP)은 대칭 축(VL)을 중심으로 좌우 대칭 형상을 가진다. 따라서, 대칭 축(VL)은 크랙 감지 패턴(HCP)의 대칭 축일 수 있다.

도 5b를 참조하면, 크랙 감지 패턴(HCP)은 제1 연장부(EX1), 제2 연장부(EX2), 제3 연장부(EX3), 제1 연결부(CP1), 제2 연결부(CP2), 제1 돌출부(ST1), 및 제2 돌출부(ST2)를 포함할 수 있다. 제1 연장부(EX1), 제2 연장부(EX2), 제3 연장부(EX3), 제1 연결부(CP1), 제2 연결부(CP2), 제1 돌출부(ST1), 및 제2 돌출부(ST2)는 서로 연결되어 일체의 형상을 이룰 수 있다.

제1 연장부(EX1) 및 제2 연장부(EX2)는 대칭 축(VL)을 중심으로 서로 마주한다. 제1 연장부(EX1) 및 제2 연장부(EX2)는 각각 홀 영역(HA) 내에 배치되어 홀 영역(HA)의 가장 자리를 따라 연장된다. 제1 연장부(EX1) 및 제2 연장부(EX2)는 실질적으로 배선 영역(LA) 내에 배치될 수 있다.

제1 연장부(EX1)는 대칭 축(VL)의 좌 측에 배치되고 제2 연장부(EX2)는 대칭 축(VL)의 우 측에 배치된다. 제1 연장부(EX1)는 좌 측으로 볼록한 반원 형상을 가질 수 있고, 제2 연장부(EX2)는 우 측으로 볼록한 반원 형상을 가질 수 있다. 제1 연장부(EX1) 및 제2 연장부(EX2)는 대칭 축(VL)을 중심으로 서로 선 대칭될 수 있다.

제3 연장부(EX3)는 제1 연장부(EX1) 및 제2 연장부(EX2)로부터 이격될 수 있다. 제3 연장부(EX3)는 제1 연장부(EX1) 및 제2 연장부(EX2)에 비해 홀 영역의 중심(HC)에 더 인접하여 배치될 수 있다.

제3 연장부(EX3)는 홀 영역(HA) 내에 배치되어 홀 영역(HA)의 가장 자리를 따라 연장된다. 제3 연장부(EX3)는 평면상에서 대칭 축(VL)과 중첩할 수 있다. 제3 연장부(EX3)는 대칭 축(VL)을 가로지를 수 있다.

제1 연결부(CP1)는 제1 연장부(EX1)의 일 단과 제3 연장부(EX3)의 일 단을 연결한다. 제2 연결부(CP2)는 제1 연결부(CP1)로부터 이격되어 제2 연장부(EX2)의 일 단과 제3 연장부(EX3)의 타 단을 연결한다.

제1 연결부(CP1) 및 제2 연결부(CP2)는 대칭 축(VL)을 사이에 두고 서로 마주할 수 있다. 제1 연결부(CP1) 및 제2 연결부(CP2) 각각은 대칭 축(VL)의 연장 방향과 나란한 방향을 따라 연장될 수 있다. 본 실시예에서 제1 연결부(CP1) 및 제2 연결부(CP2) 각각은 대칭 축(VL)과 평행할 수 있다. 제1 연결부(CP1) 및 제2 연결부(CP2)는 대칭 축(VL)을 중심으로 선 대칭될 수 있다.

제1 돌출부(ST1)는 제1 연장부(EX1)의 타 단에 연결되고 제2 돌출부(ST2)는 제2 연장부(EX2)의 타 단에 연결된다. 제1 돌출부(ST1) 및 제2 돌출부(ST2)는 대칭 축(VL)을 중심으로 선 대칭될 수 있다.

연결 라인(BRH)은 크랙 감지 패턴(HCP)과 크랙 감지 라인(HCL)을 연결한다. 연결 라인(BRH)은 제1 연결 라인(BRH1) 및 제2 연결 라인(BRH2)을 포함한다. 제1 연결 라인(BRH1) 및 제2 연결 라인(BRH2)은 서로 다른 크랙 감지라인들에 각각 연결될 수 있다.

예를 들어, 제1 연결 라인(BRH1)은 크랙 감지 패턴(HCP)의 제1 돌출부(ST1)와 제1 크랙 감지 라인(HCL1)을 연결한다. 제2 연결 라인(BRH2)은 크랙 감지 패턴(HCP)의 제2 돌출부(ST2)와 제2 크랙 감지 라인(HCL2)을 연결한다.

다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 크랙 감지 회로(HCC)에 있어서, 돌출부들(ST1, ST2) 중 적어도 어느 하나는 생략될 수도 있다. 이때, 제1 연결 라인(BRH1) 또는 제2 연결 라인(BRH2)은 제1 연장부(EX1) 또는 제2 연장부(EX2)에 직접 연결될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 실시예에서, 제1 연결 라인(BRH1) 및 제2 연결 라인(BRH2)은 크랙 감지 패턴(HCP) 및 크랙 감지 라인(HCL)과 다른 층 상에 배치된 것으로 도시되었다. 이에 따라, 제1 연결 라인(BRH1)과 제1 돌출부(ST1) 사이, 제1 연결 라인(BRH1)과 제1 크랙 감지 라인(HCL1) 사이, 제2 연결 라인(BRH2)과 제2 돌출부(ST2) 사이, 및 제2 연결 라인(BRH2)과 제2 크랙 감지 라인(HCL2) 사이에 컨택부들(CTP1, CTL1, CTP2, CTL2)이 형성될 수 있다.

제1 크랙 감지 라인(HCL1)의 일 단부로부터 수신된 입력 신호는 제1 연결 라인(BRH1)을 경유하여 제1 돌출부(ST1)를 통해 크랙 감지 패턴(HCP)에 진입하고, 제1 연장부(EX1), 제1 연결부(CP1), 제3 연장부(EX3), 제2 연결부(CP2), 및 제2 연장부(EX2)를 따라 이동하여 제2 돌출부(ST2)를 통해 크랙 감지 패턴(HCP)으로부터 출력된 후 제2 연결 라인(BRH2)을 경유하여 제2 크랙 감지 라인(HCL2)의 일 단으로 출력된다.

제2 크랙 감지 라인(HCL2)의 타 단으로부터 수신된 입력 신호는 제2 연결 라인(BRH2)을 경유하여 제2 돌출부(ST2)를 통해 크랙 감지 패턴(HCP)에 진입하고, 제2 연장부(EX2), 제2 연결부(CP2), 제3 연장부(EX3), 제1 연결부(CP1), 및 제1 연장부(EX1)를 따라 이동하여 제1 돌출부(ST1)를 통해 크랙 감지 패턴(HCP)으로부터 출력된 후, 제1 연결 라인(BRH1)을 경유하여 제1 크랙 감지 라인(HCL1)의 타 단으로 출력된다.

제2 크랙 감지 라인(HCL2)의 일 단을 통해 출력된 신호와 제1 크랙 감지 라인(HCL1)의 타단을 통해 출력된 신호를 통해 크랙 감지 패턴(HCP)이나 크랙 감지 라인(HCL)의 손상 여부를 판별할 수 있다. 이에 따라, 홀 영역(HA)에서의 크랙 발생 여부나 주변 영역(NAA)에서의 크랙 발생 여부를 용이하게 감지할 수 있어 전자 패널의 신뢰성이 향상될 수 있다.

한편, 소정의 크랙 감지 신호가 크랙 감지 패턴(HCP)에 제공되는 동안, 서로 인접하는 제1 연장부(EX1)와 제3 연장부(EX3) 사이, 제2 연장부(EX2)와 제3 연장부(EX3) 사이, 및 제1 연결부(CP1)와 제2 연결부(CP2) 사이에는 서로 반대 방향의 전류가 흐를 수 있다. 예를 들어, 제1 크랙 감지 라인(HCL1)을 통해 입력 신호가 제공될 때, 홀 영역(HA)의 중심(HC)을 기준으로 제1 연장부(EX1)와 제2 연장부(EX2)를 지나는 전류의 방향은 시계 반대 방향이지만, 제3 연장부(EX3)를 지나는 전류의 방향은 시계 방향으로 나타난다. 또한, 제1 연결부(CP1)를 지나는 전류 방향은 제2 방향(DR2)과 나란한 상 측 방향이지만, 제2 연결부(CP2)를 지나는 전류 방향은 제2 방향(DR2)의 반대 방향인 하 측 방향으로 나타난다.

이에 따라, 서로 인접하는 제1 돌출부(ST1)와 제2 돌출부(ST2) 사이의 이격 거리(D1), 제1 연장부(EX1)와 제3 연장부(EX3) 사이의 이격 거리(D2), 및 제2 연장부(EX2)와 제3 연장부(EX3) 사이의 이격 거리(D3)가 작을수록 기생 커패시턴스가 증가할 수 있다. 제1 돌출부(ST1)와 제2 돌출부(ST2) 사이의 이격 거리(D1)가 클수록 입/출력 신호 간에 미치는 전기적 간섭이 방지될 수 있어 전기적 신뢰성이 향상될 수 있다.

또한, 제1 연장부(EX1)와 제3 연장부(EX3) 사이의 이격 거리(D2), 및 제2 연장부(EX2)와 제3 연장부(EX3) 사이의 이격 거리(D3)를 동일하게 설계함으로써, 대칭 축(VL)을 중심으로 좌측과 우측에 발생되는 기생 커패시턴스를 동등하게 할 수 있다.

본 발명에 따르면, 크랙 감지 패턴(HCP)은 대칭 축(VL)을 중심으로 선 대칭 형상을 가진다. 이에 따라, 제1 돌출부(ST1)가 입력 단자가 되는 경우나 제2 돌출부(ST2)가 입력 단자가 되는 경우 사이에 크랙 감지 패턴(HCP) 내에서의 저항은 대칭 축(VL)을 중심으로 좌우 동등하게 분할될 수 있다. 이에 따라, 크랙 감지 패턴(HCP)에서 정전기 등의 발생이 저하될 수 있고, 이에 따른 크랙 감지 패턴(HCP)의 손상이 방지될 수 있어 전자 패널의 신뢰성이 향상될 수 있다.

본 발명에 따르면, 대칭 축(VL)을 중심으로 선 대칭 형상을 가진 크랙 감지 패턴(HCP)을 포함할 수 있다. 대칭 축(VL)은 홀 영역(HA)의 중심(HC)을 지나고 크랙 감지 패턴(HCP)의 입/출력 단자로 기능하는 제1 돌출부(ST1) 및 제2 돌출부(ST2) 사이를 지날 수 있다.

이에 따라 별도의 설비 없이도 전자 패널 내에서의 크랙 발생 여부를 용이하게 검사할 수 있다. 또한, 크랙 감지 패턴(HCP)에서의 정전기 발생이 저하될 수 있어 전기적 신뢰성이 향상될 수 있다.

도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 크랙 감지 패턴들의 평면도들이다. 이하, 도 6a 내지 도 6c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 5c에서 설명한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

본 발명에 따르면, 도 5b에 도시된 크랙 감지 패턴(HCP)의 제1 연장부(EX1), 제2 연장부(EX2), 제1 연결부(CP1), 및 제2 연결부 각각은 복수로 제공될 수 있다. 이에 따라, 도 5b에 도시된 크랙 감지 패턴(HCP) 대비 상대적으로 높은 밀도로 배치된 크랙 감지 패턴이 설계될 수 있다.

구체적으로, 도 6a에 도시된 것과 같이, 크랙 감지 패턴(HCP-1)은 복수의 제1 연장부들(EX11, EX12), 복수의 제2 연장부들(EX21, EX22), 복수의 제1 연결부들(CP11, CP12), 및 복수의 제2 연결부들(CP21, CP22)을 포함할 수 있다. 제1 연결부들(CP11, CP12) 중 어느 하나는 제1 연장부들(EX11, EX12)을 연결하고, 다른 하나(CP12)는 제1 연장부들(EX11, EX12) 중 어느 하나(EX12)와 제3 연장부(EX3)를 연결한다. 제2 연결부들(CP21, CP22) 중 어느 하나는 제2 연장부들(EX21, EX22)을 연결하고, 다른 하나(CP22)는 제2 연장부들(EX21, EX22) 중 어느 하나(EX22)와 제3 연장부(EX3)를 연결한다.

제1 연장부들(EX11, EX12) 및 제2 연장부들(EX21, EX22) 각각은 실질적으로 동일한 간격으로 이격되어 배치된다. 제1 연장부들(EX11, EX12)과 제2 연장부들(EX21, EX22)은 대칭 축(VL)을 중심으로 선 대칭 형상을 가질 수 있다. 제1 연결부들(CP11, CP12)과 제2 연결부들(CP21, CP22)은 대칭 축(VL)을 중심으로 선 대칭 형상을 가질 수 있다.

또는, 도 6b에 도시된 것과 같이, 크랙 감지 센서(HCC-2)는 도 6a에 도시된 크랙 감지 센서(HCC-1)에 비해 더 큰 면적을 가진 크랙 감지 패턴(HCP-2)을 포함한다. 크랙 감지 패턴(HCP-2)은 세 개의 제1 연장부들(EX11, EX12, EX13), 세 개의 제2 연장부들(EX21, EX22, EX23), 세 개의 제1 연결부들(CP11, CP12, CP13), 및 세 개의 제2 연결부들(CP21, CP22, CP23)을 포함할 수 있다.

제1 연장부들(EX11, EX12, EX13) 및 제2 연장부들(EX21, EX22, EX23) 중 홀 영역(HA)의 중심(HC)으로부터 최 외 측에 배치된 제1 연장부(EX11)와 제2 연장부(EX21)는 제1 돌출부(ST1) 및 제2 돌출부(ST2)에 연결된다. 제1 연장부들(EX11, EX12, EX13) 및 제2 연장부들(EX21, EX22, EX23) 중 홀 영역(HA)의 중심(HC)에 가장 인접하여 배치된 제1 연장부(EX13)와 제2 연장부(EX23)는 제3 연장부(EX3)에 연결된다.

제1 연결부들(CP11, CP12, CP13)은 각각 제1 연장부들(EX11, EX12, EX13) 중 어느 하나(EX11)와 제1 연장부들(EX11, EX12, EX13) 중 다른 하나(EX12) 사이, 제1 연장부들(EX11, EX12, EX13) 중 다른 하나(EX12)와 제1 연장부들(EX11, EX12, EX13) 중 나머지 다른 하나(EX13) 사이, 및 제1 연장부들(EX11, EX12, EX13) 중 나머지 다른 하나(EX13)와 제3 연장부(EX3) 사이를 연결한다.

제2 연결부들(CP21, CP22, CP23)은 각각 제2 연장부들(EX11, EX22, EX23) 중 어느 하나(EX21)와 제2 연장부들(EX11, EX22, EX23) 중 다른 하나(EX22) 사이, 제2 연장부들(EX11, EX22, EX23) 중 다른 하나(EX22)와 제2 연장부들(EX11, EX22, EX23) 중 나머지 다른 하나(EX23) 사이, 및 제2 연장부들(EX11, EX22, EX23) 중 나머지 다른 하나(EX23)와 제3 연장부(EX3) 사이를 연결한다.

제1 연장부들(EX11, EX12, EX13) 및 제2 연장부들(EX21, EX22, EX23)은 대칭 축(VL)을 중심으로 서로 선 대칭을 이룰 수 있다. 또한, 제1 연결부들(CP11, CP12, CP13) 및 제2 연결부들(CP21, CP22, CP23)은 대칭 축(VL)을 중심으로 선 대칭을 이룰 수 있다. 이에 따라, 크랙 감지 패턴(HCP-2)은 대칭 축(VL)을 중심으로 선 대칭 형상을 가질 수 있다.

또는, 도 6c에 도시된 것과 같이, 크랙 감지 센서(HCC-3)는 도 6b에 도시된 크랙 감지 센서(HCC-2) 대비 더 큰 면적을 가진 크랙 감지 패턴(HCP-3)을 포함한다. 크랙 감지 패턴(HCP-3)은 네 개의 제1 연장부들(EX11, EX12, EX13, EX14), 네 개의 제2 연장부들(EX21, EX22, EX23, EX24), 네 개의 제1 연결부들(CP11, CP12, CP13, CP14), 및 네 개의 제2 연결부들(CP21, CP22, CP23, CP24)을 포함할 수 있다.

제1 연장부들(EX11, EX12, EX13, EX14) 및 제2 연장부들(EX21, EX22, EX23, EX24) 중 홀 영역(HA)의 중심(HC)으로부터 최 외 측에 배치된 제1 연장부(EX11)와 제2 연장부(EX21)는 제1 돌출부(ST1) 및 제2 돌출부(ST2)에 연결된다. 제1 연장부들(EX11, EX12, EX13, EX14) 및 제2 연장부들(EX21, EX22, EX23, EX24) 중 홀 영역(HA)의 중심(HC)에 가장 인접하여 배치된 제1 연장부(EX14)와 제2 연장부(EX24)는 제3 연장부(EX3)에 연결된다.

제1 연결부들(CP11, CP12, CP13, CP14)은 각각 제1 돌출부(ST1), 제1 연장부들(EX11, EX12, EX13, EX14), 및 제3 연장부(EX3) 사이를 연결한다. 제2 연결부들(CP21, CP22, CP23, CP24)은 각각 제2 돌출부(ST2), 제2 연장부들(EX21, EX22, EX23, EX24), 및 제3 연장부(EX3) 사이를 연결한다.

제1 연장부들(EX11, EX12, EX13, EX14) 및 제2 연장부들(EX21, EX22, EX23, EX24)은 대칭 축(VL)을 중심으로 서로 선 대칭을 이룰 수 있다. 또한, 제1 연결부들(CP11, CP12, CP13, CP14) 및 제2 연결부들(CP21, CP22, CP23, CP24)은 대칭 축(VL)을 중심으로 선 대칭을 이룰 수 있다. 이에 따라, 크랙 감지 패턴(HCP-3)은 대칭 축(VL)을 중심으로 선 대칭 형상을 가질 수 있다.

도 7a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 7b는 도 7a의 일부 구성을 도시한 평면도이다. 도 7b에는 용이한 설명을 위해 크랙 감지 센서를 간략히 도시하였다. 이하 도 7a 및 도 7b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 7a에 도시된 것과 같이, 전자 장치(EA_P)는 전자 패널(200_P) 및 복수의 전자 모듈들(300_P)을 포함할 수 있다. 전자 패널(200_P)은 복수의 홀 영역들(HA1, HA2)을 더 포함하는 것을 제외하고 실질적으로 도 1b에 도시된 전자 장치(EA: 도 1b 참조)와 대응될 수 있다. 이하 중복된 설명은 생략하기로 한다.

복수의 홀 영역들(HA1, HA2)은 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)을 포함할 수 있다. 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)은 제1 방향(DR1)에서 서로 이격된 것으로 정의되었다. 제1 홀 영역(HA1) 및 제2 홀 영역(HA2) 각각에는 전자 패널(200_P)을 관통하는 제1 홀(MH1) 및 제2 홀(MH2)이 정의될 수 있다.

전자 모듈(300_P)은 제1 모듈(310) 및 제2 모듈(320)을 포함할 수 있다. 제1 모듈(310) 및 제2 모듈(320) 각각은 상술한 전자 모듈들(EM1, EM2) 중 적어도 어느 하나를 포함할 수 있다.

도 7b를 참조하면, 전자 패널(200_P)은 홀 영역들(HA1, HA2) 각각에서의 크랙 발생 여부를 감지하는 크랙 감지 센서(HCC-P)를 포함할 수 있다. 크랙 감지 센서(HCC-P)는 제1 홀 영역(HA1)에 배치된 제1 크랙 감지 패턴(HCP1) 및 제2 홀 영역(HA2)에 배치된 제2 크랙 감지 패턴(HCP2)을 포함할 수 있다. 제1 크랙 감지 패턴(HCP1)은 제1 홀 영역의 중심(HC)을 지나는 제1 대칭 축(VL1)을 중심으로 좌우 대칭되는 형상을 가진다. 제2 크랙 감지 패턴(HCP2)은 제2 홀 영역의 중심(HC)을 지나는 제2 대칭 축(VL2)을 중심으로 좌우 대칭되는 형상을 가진다.

한편, 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2) 각각은 도 5a에 도시된 크랙 감지 패턴(HCP: 도 5a 참조)과 대응되는 형상으로 도시되었으나, 이는 예시적으로 도시한 것이고, 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2) 각각은 대칭 축들(VL1, VL2)을 중심으로 선 대칭된다면 다양한 형상으로 설계될 수 있다. 또한, 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2)은 서로 동일한 형상으로 도시되었으나, 서로 상이한 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2) 각각은 서로 다른 크랙 감지 라인들에 연결된다. 제1 크랙 감지 패턴(HCP1)은 제1 연결 라인(BRH11)을 통해 제1 크랙 감지 라인(HCL1P)에 연결되고 제2 연결 라인(BRH12)을 통해 제2 크랙 감지 라인(HCL2P)에 연결된다. 제2 크랙 감지 패턴(HCP2)은 제3 연결 라인(BRH21)을 통해 제3 크랙 감지 라인(HCL3P)에 연결되고 제4 연결 라인(BRH22)은 제4 크랙 감지 라인(HCL4P)에 연결된다.

본 발명에 따르면, 서로 분리된 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2)을 포함함으로써, 제1 홀 영역(HA1)과 제2 홀 영역(HA2)에서의 크랙 발생 여부를 각각 판별할 수 있다. 또한, 본 발명에 따르면, 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2)을 대칭 축들(VL1, VL2)에 대해 선 대칭을 이루는 형상으로 설계함으로써, 정전기 발생 등에 따른 제1 크랙 감지 패턴(HCP1)과 제2 크랙 감지 패턴(HCP2)의 손상을 방지할 수 있다. 이에 따라, 전자 패널(EA_P)의 신뢰성이 향상될 수 있다.

도 8은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 9a는 도 8에 도시된 일부 영역의 평면도이다. 도 9b는 도 9a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 이하, 도 8 내지 도 9b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8에 도시된 것과 같이, 전자 장치(EA-E)에 있어서, 홀(MH_E)은 주변 영역(NAA)에 인접하여 정의될 수 있다. 이에 따라, 전자 패널(200_E)의 전면(IS_E)에 있어서, 홀 영역(HA_E)은 주변 영역(NAA)과 액티브 영역(AA) 각각에 인접하는 위치에 정의될 수 있다.

윈도우 부재(100)의 전면(FS_E)의 투과 영역(TA_E) 및 베젤 영역(BZA_E)은 액티브 영역(AA) 및 주변 영역(NAA)의 형상과 대응될 수 있다. 투과 영역(TA_E)은 액티브 영역(AA)을 커버하고 베젤 영역(BZA_E)은 주변 영역(NAA) 및 홀 영역(HA_E)을 커버하는 형상으로 제공될 수 있다. 베젤 영역(BZA_E)에는 홀(MH)과 대응되는 오픈부(HH)가 정의될 수 있다.

도 9a를 참조하면, 홀 영역(HA_E)은 액티브 영역(AA)에서 한 개의 제1 인접 패턴(SP1H), 두 개의 제2 인접 패턴들(SP2H), 및 주변 영역(NAA)에 의해 에워싸일 수 있다. 크랙 감지 패턴(HCP)은 홀 영역(HA_E) 내에 배치되어 홀(MH)의 가장 자리를 따라 연장된다. 크랙 감지 패턴(HCP)은 홀 영역의 중심(HC)을 지나는 대칭 축(VL)을 중심으로 선 대칭된 형상을 가진다.

연결 라인들(BRH1, BRH2)은 크랙 감지 패턴(HCP)의 양단들을 크랙 감지 라인들(HCL1, HCL2)에 각각 연결한다. 크랙 감지 라인들(HCL1, HCL2)은 전자 패널의 측면(200E)에 인접하여 배치되고 크랙 감지 라인들(HCL1, HCL2)과 액티브 영역(AA) 사이에는 복수의 감지 라인들(TL)이 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있다.

연결 라인들(BRH1, BRH2)은 감지 라인들(TL)을 지나 대응되는 크랙 감지 라인들(HCL1, HCL2)에 각각 연결된다. 본 실시예에서, 연결 라인들(BRH1, BRH2)은 크랙 감지 패턴(HCP)과 동일 층 상에 배치될 수 있다. 연결 라인들(BRH1, BRH2)은 크랙 감지 패턴(HCP)과 일체로 형성되거나, 순차적으로 형성된 후 부분적으로 적층되어 형성될 수도 있다.

감지 라인들(TL) 및 제1 크랙 감지 라인(HCL1)은 연결 라인들(BRH1, BRH2) 중 자기와 다른 신호를 전달하는 라인과 평면상에서 중첩하되 전기적으로 절연될 수 있다. 도 9b를 참조하면, 감지 라인들(TL)은 각각 제1 라인부(L1) 및 제2 라인부(L2)를 포함하는 복층 구조를 가질 수 있다. 이에 따라, 감지 라인들(TL)의 전기적 저항이 감소될 수 있다.

제1 라인부(L1)는 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치되고 제2 라인부(L2)는 제2 감지 절연층(72)과 제3 감지 절연층(73) 사이에 배치된다. 제1 라인부(L1)와 제2 라인부(L2)는 제2 감지 절연층(72)을 관통하여 서로 연결될 수 있다.

본 실시예에서, 제1 연결 라인(BRH1), 제2 연결 라인(BRH2), 크랙 감지 패턴(HCP), 및 크랙 감지 라인들(HCL1, HC2)은 동일 층 상에 배치된다. 본 실시예에서, 제2 연결 라인(BRH2)은 크랙 감지 패턴(HCP) 및 제2 크랙 감지 라인(HCL2)과 연결된 일체의 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 연결 라인(BRH2)은 크랙 감지 패턴(HCP) 및 제2 크랙 감지 라인(HCL2)에 직접 적층되도록 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 제2 연결 라인(BRH2)과 중첩하는 구간에서 감지 라인들(TL) 중 제2 라인부(L2)는 제거될 수 있다. 이에 따라, 제1 라인부(L1)는 제2 연결 라인(BRH2)과 평면상에서 중첩할 수 있으나, 제2 라인부(L2)는 제2 연결 라인(BRH2)으로부터 평면상에서 이격될 수 있다. 이에 따라, 감지 라인들(TL)과 연결 라인들(BRH1, BRH2) 사이의 전기적 접속이 방지될 수 있다.

본 발명에 따르면, 크랙 감지 패턴(HCP)과 연결 라인들(BRH1, BRH2)은 동일 층 상에 배치될 수 있다. 이에 따라, 크랙 감지 패턴(HCP)과 연결 라인들(BRH1, BRH2)을 하나의 마스크를 통해 동시에 형성할 수 있어 공정이 단순화되고 공정 비용이 저감될 수 있다. 또한, 본 발명에 따르면, 홀 영역(HA_E)이 주변 영역(NAA)에 인접하는 위치에 정의되더라도 크랙 감지 패턴(HCP)을 안정적으로 설계할 수 있어, 전자 패널의 신뢰성이 향상될 수 있다.

도 10a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 10b는 도 10a에 도시된 YY'영역을 간략히 도시한 평면도이다. 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다. 도 11a 및 도 11b에는 도 4와 대응되는 영역을 도시하였다. 이하, 도 10a 내지 도 11b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 9b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

본 발명의 일 실시예에 따른 전자 장치(EA-A)에 있어서, 홀(MH: 도 1b 참조)은 생략될 수 있다. 홀 영역(HA)은 모듈 영역(MA) 및 배선 영역(LA)을 포함할 수 있다.

배선 영역(LA)은 모듈 영역(MA)의 가장 자리를 따라 정의될 수 있다. 배선 영역(LA)은 모듈 영역(MA)의 가장 자리를 에워쌀 수 있다. 홀 영역(HA)은 모듈 영역(MA) 및 배선 영역(LA)을 포함하는 영역과 대응될 수 있다.

모듈 영역(MA)은 실질적으로 전자 모듈(400)에 입력되는 외부 신호나 전자 모듈(400)에서 출력되는 신호가 전달되는 공간일 수 있다.

모듈 영역(MA)은 액티브 영역(AA) 중 화소들(PX)이 배치된 영역에 비해 상대적으로 높은 투과율을 가진 영역일 수 있다. 전자 모듈(400)은 모듈 영역(MA)을 통해 외부 피사체를 감지하거나 출력된 광 신호를 외부에 용이하게 제공할 수 있다.

본 실시예서, 모듈 영역(MA)은 상술한 홀(MH)과 대응되는 형상을 가질 수 있다. 예를 들어, 모듈 영역(MA)은 평면상에서 원, 타원, 다각형, 또는 적어도 일측에 곡선 변을 포함하는 다각형 중 어느 하나의 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 실시예에 따른 모듈 영역(MA)에는 적어도 하나의 비 발광 화소(NPX)가 배치될 수 있다. 도 10b에는 용이한 설명을 위해 두 개의 비 발광 화소(NPX)와 두 개의 화소(PX)를 도시하였다. 비 발광 화소(NPX)는 화소(PX)에 비해 상대적으로 높은 광 투과율을 가질 수 있다. 비 발광 화소(NPX)는 화소(PX)의 구성 중 적어도 일부가 제거되어 형성될 수 있다.

예를 들어, 비 발광 화소(NPX)는 화소(PX) 중 박막 트랜지스터(TR)이 제거되어 형성될 수 있다. 또는, 비 발광 화소(NPX)는 화소(PX)의 구성 중 발광층(EL)이 제거되거나, 박막 트랜지스터(TR) 중 일부 구성이 제거되거나, 제1 전극(E1)만 제거되어 형성될 수도 있다. 또는, 비 발광 화소(NPX)는 화소(PX)의 모든 구성들이 제거되어 형성된 것일 수도 있다. 이때, 비 발광 화소(NPX)는 실질적으로 복수의 절연층들이 적층된 부분으로 정의될 수 있다.

본 발명의 일 실시예에 따른 비 발광 화소(NPX)는 화소(PX)에 비해 높은 투과율을 가질 수 있다면, 다양한 실시예들을 포함할 수 있다. 또한, 모듈 영역(MA)은 주변에 비해 상대적으로 높은 투과율을 가질 수 있다면, 복수의 화소들(PX)과 하나의 비 발광 화소(NPX)로 이루어지거나, 복수의 비 발광 화소(NPX)만으로 채워질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

예를 들어, 도 11a에 도시된 것과 같이, 모듈 영역(MA)은 화소(PX) 중 박막 트랜지스터(TR) 및 제1 전극(E1)이 제거되어 형성될 수 있다. 모듈 영역(MA)에서 절연층들은 연속적으로 연장되어 형성될 수 있다.

베이스 기판(BS), 제1 내지 제5 절연층들(10, 20, 30, 40, 50), 유기층(EL), 봉지층(60), 및 감지 절연층들(71, 72, 73)은 홀 영역(HA) 내에서 단절되지 않고 모듈 영역(MA)과 중첩할 수 있다. 베이스 기판(BS), 제1 내지 제5 절연층들(10, 20, 30, 40, 50), 유기층(EL), 봉지층(60), 및 감지 절연층들(71, 72, 73)은 모듈 영역(MA)을 경유하여 액티브 영역(AA) 내에 전면적으로 형성될 수 있다.

본 실시예에서 제2 전극(E2)은 모듈 영역(MA)에 중첩하여 형성될 수 있다. 제2 전극(E2)이 투과형 또는 반투과형 전극으로 형성되는 경우, 제2 전극(E2)이 모듈 영역(MA)과 중첩되더라도 화소(PX)가 배치된 영역에 비해 상대적으로 높은 투과율을 가진 모듈 영역(MA)이 형성될 수 있다.

크랙 감지 패턴(HCP)은 배선 영역(LA)에 배치되고 평면상에서 모듈 영역(MA)의 가장 자리를 에워쌀 수 있다. 크랙 감지 패턴(HCP)은 모듈 영역(MA)의 가장 자리를 따라 배치됨으로써, 모듈 영역(MA)의 투과율 저하를 방지할 수 있다.

한편, 예를 들어, 도 11b에 도시된 것과 같이, 제2 전극(E2)은 모듈 영역(MA)에서 제거될 수도 있다. 제2 전극(E2)에는 모듈 영역(MA)과 중첩하는 개구를 정의하는 단부(E2-E)가 형성될 수 있다.

이에 따라, 제2 전극(E2)이 비 투과형 전극으로 형성되더라도 향상된 투과율을 가진 모듈 영역(MA)이 제공될 수 있다. 또한, 제2 전극이 반 투과형 전극으로 형성되더라도, 도 11a에 도시된 전자 패널에 비해 상대적으로 높은 투과율을 가진 모듈 영역(MA)이 제공될 수 있다.

본 발명에 따르면, 불 투명한 구성들을 제거하여 형성된 모듈 영역(MA)을 통해 높은 투과율이 요구되지 않은 전자 모듈, 예를 들어 적외선을 이용한 전자 모듈과 외부와의 신호 입/출력이 용이하게 이루어질 수 있다. 전자 모듈(400)이 전자 패널(200-A1, 200-A2)과 중첩하여 배치되더라도 외부와의 신호 입/출력이 안정적으로 이루어질 수 있다. 또한, 전자 패널(200-A1, 200-A2)은 전자 모듈(400) 상부가 전자 패널(200-A1, 200-A2)에 의해 커버됨으로써, 외부 충격이나 오염 유입으로부터 전자 모듈(400)이 안정적으로 보호될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100: 윈도우 200: 전자 패널
HA: 홀 영역 HCC: 크랙 감지 회로
VL: 대칭 축

Claims (20)

1. 제1 영역, 상기 제1 영역에 인접하는 제2 영역, 및 상기 제2 영역에 인접하는 제3 영역을 포함하는 베이스 기판;
   상기 제2 영역에 배치된 복수의 화소들;
   상기 제3 영역에 배치되고 상기 화소들에 연결된 복수의 화소 신호 라인들;
   상기 화소들로부터 이격되어 상기 제1 영역에 배치된 크랙 감지 패턴;
   상기 화소 신호 라인들로부터 이격되어 상기 제3 영역에 배치되고 상기 크랙 감지 패턴의 일 부분에 연결된 제1 라인; 및
   상기 화소 신호 라인들로부터 이격되어 상기 제3 영역에 배치되고 상기 크랙 감지 패턴의 다른 일 부분에 연결되며 상기 제1 라인으로부터 이격된 제2 라인을 포함하고,
   상기 크랙 감지 패턴의 평면상에서의 형상은 상기 제1 영역의 중심을 가로지르는 대칭 축을 중심으로 선 대칭되고,
   상기 제1 영역에는 상기 대칭축이 통과하고, 상기 베이스 기판을 관통하는 홀이 정의되고, 상기 크랙 감지 패턴은 상기 홀의 가장 자리를 따라 배치되는 전자 패널.
2. 제1 항에 있어서,
   상기 제1 영역은 모듈 영역 및 상기 모듈 영역을 에워싸는 배선 영역을 포함하고,
   상기 크랙 감지 패턴은,
   상기 배선 영역에 배치되어 상기 모듈 영역의 가장자리를 따라 연장되고, 상기 대칭 축을 중심으로 좌 측에 배치된 제1 연장부;
   상기 배선 영역에 배치되어 상기 모듈 영역의 가장자리를 따라 연장되고, 상기 제1 연장부로부터 이격되어 상기 대칭 축을 중심으로 우 측에 배치된 제2 연장부;
   상기 배선 영역에 배치되어 상기 모듈 영역의 가장 자리를 따라 연장되고 상기 제1 연장부 및 상기 제2 연장부로부터 이격되며 상기 대칭 축을 가로지르는 제3 연장부; 및
   상기 제1 연장부의 일 단 및 상기 제2 연장부의 일 단에 각각 연결되고 상기 대칭 축을 중심으로 서로 대칭되는 제1 연결부와 제2 연결부를 포함하는 전자 패널.
3. 제2 항에 있어서,
   상기 제1 연결부 및 상기 제2 연결부는 상기 대칭 축과 평행한 전자 패널.
4. 제2 항에 있어서,
   상기 제3 연장부의 일 단은 상기 제1 연결부에 연결되고 상기 제3 연장부의 타 단은 상기 제2 연결부에 연결된 전자 패널.
5. 제2 항에 있어서,
   상기 제1 연장부 및 상기 제2 연장부 각각은 서로 이격된 복수로 구비되고
   상기 제1 연결부는 서로 이격된 복수로 구비되어 상기 제1 연장부들에 각각 연결되고
   상기 제2 연결부는 서로 이격된 복수로 구비되어 상기 제2 연장부들에 각각 연결된 전자 패널.
6. 제5 항에 있어서,
   상기 제1 연결부들 중 어느 하나는 상기 제3 연장부의 일 단에 연결되고 상기 제2 연결부들 중 어느 하나는 상기 제3 연장부의 타 단에 연결된 전자 패널.
7. 제6 항에 있어서,
   상기 제1 연결부들은 상기 대칭 축과 나란한 방향을 따라 서로 이격되고
   상기 제2 연결부들은 상기 대칭 축과 나란한 방향을 따라 서로 이격된 전자 패널.
8. 제7 항에 있어서,
   상기 제1 연결부들은 상기 대칭 축을 중심으로 상기 제2 연결부들과 마주하는 전자 패널.
9. 제7 항에 있어서,
   상기 제1 연결부들은 상기 대칭 축과 나란한 방향을 따라 정렬되고
   상기 제2 연결부들은 상기 대칭 축과 나란한 방향을 따라 정렬된 전자 패널.
10. 삭제
11. 제2 항에 있어서,
    상기 모듈 영역에 배치된 적어도 하나의 비 화소를 더 포함하고,
    상기 비 화소는 상기 화소의 구성들 중 적어도 일부가 제거된 전자 패널.
12. 제1 항에 있어서,
    상기 크랙 감지 패턴은 일 단 및 타 단을 포함하는 개곡선 형상을 가진 전자 패널.
13. 제12 항에 있어서,
    상기 제1 라인과 상기 크랙 감지 패턴의 일 단을 연결하는 제1 연결 라인 및 상기 제2 라인과 상기 크랙 감지 패턴의 타 단을 연결하는 제2 연결 라인을 더 포함하고,
    상기 대칭 축은 상기 제1 연결 라인과 상기 제2 연결 라인 사이를 지나는 전자 패널.
14. 영상을 표시하고 외부 입력을 감지하는 전자 패널; 및
    상기 전자 패널에 중첩하여 배치된 전자 모듈을 포함하고,
    상기 전자 패널은,
    관통하는 홀이 정의된 홀 영역, 상기 홀 영역에 인접한 액티브 영역, 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
    상기 홀 영역에 배치되고 상기 홀의 가장자리를 따라 개곡선 형상을 가진 크랙 감지 패턴, 상기 주변 영역에 배치되고 상기 크랙 감지 패턴의 일 단에 연결된 제1 크랙 감지 라인, 및 상기 제1 크랙 감지 라인으로부터 이격되어 상기 주변 영역에 배치되고 상기 크랙 감지 패턴의 타 단에 연결된 제2 크랙 감지 라인을 포함하는 크랙 감지 센서를 포함하고,
    상기 크랙 감지 패턴은 상기 홀 영역의 중심을 지나는 대칭 축을 중심으로 선 대칭 형상을 가진 전자 장치.
15. 제14 항에 있어서,
    상기 크랙 감지 패턴은 일체의 형상을 가진 전자 장치.
16. 제15 항에 있어서,
    상기 크랙 감지 패턴은,
    상기 대칭 축의 좌 측에 배치된 제1 연장부, 상기 대칭 축의 우 측에 배치된 제2 연장부, 상기 대칭 축을 가로지르는 제3 연장부, 상기 제1 연장부와 상기 제3 연장부의 일 단을 연결하는 제1 연결부, 및 상기 제2 연장부와 상기 제3 연장부의 타 단을 연결하는 제2 연결부를 포함하고,
    상기 제1 연장부와 상기 제2 연장부는 상기 대칭 축을 사이에 두고 서로 이격되어 서로 선 대칭되고,
    상기 제1 연결부와 상기 제2 연장부는 상기 대칭 축을 사이에 두고 서로 이격되어 서로 선 대칭된 전자 장치.
17. 제16 항에 있어서,
    상기 제3 연장부와 상기 제1 연장부 사이의 최소 거리는 상기 제3 연장부와 상기 제2 연장부 사이의 최소 거리와 실질적으로 동일한 전자 장치.
18. 제14 항에 있어서,
    상기 크랙 감지 센서는,
    상기 크랙 감지 패턴의 일 단과 상기 제1 크랙 감지 라인을 연결하는 제1 연결 라인; 및
    상기 크랙 감지 패턴의 타 단과 상기 제2 크랙 감지 라인을 연결하는 제2 연결 라인을 더 포함하고,
    상기 대칭 축은 상기 제1 연결 라인과 상기 제2 연결 라인 사이를 지나는 전자 장치.
19. 제18 항에 있어서,
    상기 제1 연결 라인과 상기 제2 연결 라인은 상기 액티브 영역을 경유하여 상기 제1 크랙 감지 라인과 상기 제2 크랙 감지 라인에 연결된 전자 장치.
20. 제14 항에 있어서,
    상기 전자 패널은,
    상기 액티브 영역에 배치되고 감지 절연층, 상기 감지 절연층 하 측에 배치된 제1 도전 패턴들, 및 상기 감지 절연층 상 측에 배치된 제2 도전 패턴들을 포함하는 복수의 감지 전극들을 더 포함하고,
    상기 크랙 감지 패턴은 상기 제2 도전 패턴들과 동일 층 상에 배치된 전자 장치.

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