[go: up one dir, main page]

KR102540198B1 - 초격자층, led 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법 - Google Patents

초격자층, led 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102540198B1
KR102540198B1 KR1020217018457A KR20217018457A KR102540198B1 KR 102540198 B1 KR102540198 B1 KR 102540198B1 KR 1020217018457 A KR1020217018457 A KR 1020217018457A KR 20217018457 A KR20217018457 A KR 20217018457A KR 102540198 B1 KR102540198 B1 KR 102540198B1
Authority
KR
South Korea
Prior art keywords
layer
gan layer
type
superlattice
type gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020217018457A
Other languages
English (en)
Other versions
KR20210082535A (ko
Inventor
원 양 황
야-원 린
쿼-퉁 황
츠아-훙 황
순-쿠에이 양
Original Assignee
충칭 콘카 포토일렉트릭 테크놀로지 리서치 인스티튜트 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202010443852.3A external-priority patent/CN113451458B/zh
Application filed by 충칭 콘카 포토일렉트릭 테크놀로지 리서치 인스티튜트 컴퍼니 리미티드 filed Critical 충칭 콘카 포토일렉트릭 테크놀로지 리서치 인스티튜트 컴퍼니 리미티드
Publication of KR20210082535A publication Critical patent/KR20210082535A/ko
Application granted granted Critical
Publication of KR102540198B1 publication Critical patent/KR102540198B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/811—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions
    • H10H20/812—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions within the light-emitting regions, e.g. having quantum confinement structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/811—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions
    • H01L33/04—
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H01L33/0075—
    • H01L33/32—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 발광 다이오드 기술분야에 관한 것으로, 구체적으로는 초격자 구조, LED 에피택셜 구조, 디스플레이 장치 및 그 생산 방법에 관한 것이며, 상기 초격자 구조는, 적어도 두 개의 순차적으로 적층되게 성장하는 초격자 유닛; 각각의 초격자 유닛은 모두 순차적으로 적층되게 성장하는 제1 n형 GaN층, 제2 n형 GaN층, 제1 n형 GaInN층 및 제2 n형 GaInN층을 포함하되; 여기서, 성장 방향에 따른 제1 n형 GaN층의 도핑 농도는 고정되고, 성장 방향에 따른 제2 n형 GaN층의 도핑 농도는 점차적으로 증가하며, 성장 방향에 따른 제1 n형 GaInN층의 도핑 농도는 점차적으로 감소되고, 성장 방향에 따른 제2 n형 GaInN층의 도핑 농도는 고정되며; 본 발명의 에피택셜 구조의 응력은 생산 과정에서 효과적으로 방출될 수 있으므로 응력의 작용에 인한 n형 GaN층과 서브스트레이트 사이의 전위를 감소시킬 수 있어, LED의 발광 성능을 효과적으로 확보한다.

Description

초격자층, LED 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법
본 발명은 발광 다이오드 기술분야에 관한 것으로, 구체적으로는 초격자층, 상기 초격자층을 갖는 LED 에피택셜 구조, 상기 LED 에피택셜 구조를 갖는 디스플레이 장치 및 상기 초격자층의 생산 방법과 상기 LED 에피택셜 구조의 제조 방법에 관한 것이다.
과학 기술의 발전과 더불어 발광 다이오드(Light Emitting Diode, LED)는 우수한 안정성, 수명 및 저전력 소모, 컬러 포화도, 빠른 반응 속도, 강한 콘트라스트 등 장점을 가지므로 디스플레이 소자에 널리 응용된다. 기존의 LED 칩은 모두 LED 에피택셜 구조를 포함하고, LED 에피택셜 구조는 적절한 온도로 가열된 서브스트레이트 기판에 성장한 특정 단결정 박막을 지칭한다. LED 에피택셜 구조의 서브스트레이트 재료는 LED 기술이 발전한 초석이고; 서브스트레이트 재료는 LED의 후속 발전 경로를 결정한다.
기존의 청색 LED 에피택셜 구조는 주로 사파이어 서브스트레이트에 질화갈륨(GaN) 버퍼층, 비도핑 질화갈륨층, n형 도핑 질화갈륨층 등 구조를 순차적으로 성장시키고, LED 소자로 제조하지만; 질화갈륨과 사파이어 사이에 큰 격자 부정합이 존재하며; 여기서, 상기 격자 부정합은 서브스트레이트 및 에피택셜층의 격자 상수가 상이하여 발생하는 부정합 현상을 지칭하나; 기존의 LED 에피택셜 구조의 성장 과정에서, 이의 n형 도핑 질화갈륨층은 한번에 성장된 것이므로 성장 시 발생하는 응력이 커서 n형 도핑 질화갈륨층으로 하여금 응력의 작용 하에서 쉬프트를 발생하도록 하여 n형 도핑 질화갈륨층과 서브스트레이트 사이에 큰 전위가 존재하고, 이의 스레딩 전위는 다중 양자 우물(multiple quantum well, MQW) 영역에 도달하여 V자형 결함을 형성함으로써 발광 특성에 영향을 미친다.
상기 결함을 극복하기 위하여 본 발명의 목적은 성장 시 발생하는 응력을 감소시킬 수 있는 초격자층, 응력에 인한 전위를 감소시킬 수 있는 LED 에피택셜 구조, 디스플레이 효과를 향상시킬 수 있는 디스플레이 장치 및 상기 LED 에피택셜 구조의 제조 방법을 제공하는 것이다.
본 발명의 목적은 이하 기술적 해결수단을 통해 달성된다.
본 발명은 초격자층을 제공하는데,
적어도 두 개의 순차적으로 적층되게 성장하는 초격자 유닛;
각각의 상기 초격자 유닛은 모두 순차적으로 적층되게 성장하는 제1 n형 GaN층, 제2 n형 GaN층, 제1 n형 GaInN층 및 제2 n형 GaInN층을 포함하되;
여기서, 성장 방향에 따른 상기 제1 n형 GaN층의 도핑 농도는 고정되고, 성장 방향에 따른 상기 제2 n형 GaN층의 도핑 농도는 점차적으로 증가하며, 성장 방향에 따른 상기 제1 n형 GaInN층의 도핑 농도는 점차적으로 감소되고, 성장 방향에 따른 상기 제2 n형 GaInN층의 도핑 농도는 고정된다.
본 발명에서, 상기 초격자 유닛의 개수는 20-50개이고, 모든 상기 초격자 유닛의 총 두께는 50-200nm이다.
본 발명에서, 상기 제1 n형 GaN층의 두께는 상기 제2 n형 GaN층의 두께보다 크다.
본 발명에서, 상기 제1 n형 GaN층의 두께는 1-4nm이다.
본 발명에서, 상기 제2 n형 GaN층의 두께는 0.25-1nm이다.
본 발명에서, 상기 GaInN층의 두께는 0.25-1nm이다.
본 발명에서, 상기 n형 GaInN층의 두께는 0.5-2nm이다.
본 발명에서, 상기 제1 n형 GaN층, 상기 제2 n형 GaN층, 상기 제1 n형 GaInN층 및 상기 제2 n형 GaInN층에는 모두 Si 원소가 도핑되어 있다.
동일한 구상에 기초하여, 본 발명은 LED 에피택셜 구조를 더 제공하는데, 순차적으로 적층되게 성장하는 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층, 초격자층, 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층 및 p형 GaN층을 포함하는 LED 에피택셜 구조에 있어서,
상기 초격자층은 상술한 바와 같은 초격자층이다.
본 발명에서, 상기 GaN 버퍼층의 두께는 20-30nm이고, 상기 GaN층의 두께는 1500-3000nm이며, 상기 베이스층 n형 GaN층의 두께는 2000-2500nm이고, 상기 다중 양자 우물 발광층의 두께는 80-240nm이며, 상기 저온 p형 GaN층의 두께는 30-60nm이고, 상기 p형 AlGaN제한층의 두께는 40-80nm이며, 상기 p형 GaN층의 두께는 40-100nm이다.
동일한 구상에 기초하여, 본 발명은 LED 에피택셜 구조의 제조 방법을 더 제공하는데,
서브스트레이트를 제공하되, 상기 서브스트레이트를 반응 챔버에 배치하고, 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 단계;
상기 반응 챔버에 Ga 소스 및 SiH4를 통입시키고, 상기 베이스층 n형 GaN층의 상방에 제1 n형 GaN층을 성장시키는 단계;
상기 제1 n형 GaN층의 성장이 완료된 후, SiH4 통입을 정지하고, 상기 제1 n형 GaN층에 GaN층을 성장시키는 단계;
상기 GaN층의 성장이 완료된 후, Ga소스 통입을 정지하고, 다시 예정된 양의 SiH4를 통입시켜 상기 GaN이 제2 n형 GaN층이 되도록 하는 단계;
상기 반응 챔버에 Ga소스, In소스를 통입시켜 제1 n형 GaInN층을 형성하는 단계;
다시 SiH4를 통입시켜 제2 n형 GaInN층을 형성하고; 상기 제1 n형 GaN층, 상기 제2 n형 GaN층, 상기 제1 n형 GaInN층 및 상기 제2 n형 GaInN층은 초격자 유닛을 구성하는 단계;
상기 초격자 유닛에 예정된 개수의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 예정값에 도달하도록 하여, 초격자층을 형성하는 단계;
상기 초격자층의 상방에 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키는 단계를 포함한다.
본 발명에서, 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 상기 단계 이후에,
상기 반응 챔버의 온도를 800-950℃로 조정하는 단계를 포함한다.
본 발명에서, 상기 초격자 유닛에 예정된 개수의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 예정값에 도달하도록 하는 상기 단계는,
상기 초격자 유닛에 20-50개의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 50-200nm에 도달하도록 하는 단계를 포함한다.
본 발명에서, 상기 서브스트레이트를 반응 챔버에 배치하는 상기 단계 이후에,
상기 반응 챔버의 온도를 1000-1200도로 상승시키고, 수소 가스를 통입시키며, 상기 서브스트레이트를 2분 내지 6분 동안 베이킹하는 단계를 포함한다.
본 발명에서, 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 상기 단계 이후에,
상기 반응 챔버에 Ga 소스, 암모니아 가스를 통입시키고, 상기 반응 챔버의 온도를 500-600℃로 낮추며, 압력을 400-700mBar로 조정하고, 상기 서브스트레이트에 GaN 버퍼층을 성장시키는 단계;
상기 GaN 버퍼층의 성장이 완료된 후, 상기 반응 챔버의 온도를 1000-1200℃로 상승시키고, 상기 GaN 버퍼층에 제1 비도핑 GaN층을 성장시키는 단계;
상기 제1 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버의 압력을 200-350mBar로 낮추고, 상기 제1 비도핑 GaN층에 제2 비도핑 GaN층을 성장시키며, 상기 제1 비도핑 GaN층 및 제2 도핑 GaN층은 상기 비도핑 GaN층을 구성하는 단계;
상기 제2 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버에 SiH4를 통입시키고, 상기 제2 비도핑 GaN층에 베이스층 n형 GaN층을 성장시키는 단계를 포함한다.
본 발명에서, 상기 초격자층의 성장이 완료된 후, 상기 초격자층의 상방에 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키는 상기 단계는,
상기 반응 챔버의 온도를 730-900℃로 조정하고, 양자 우물 발광층을 성장시키는 단계;
상기 양자 우물 발광층의 성장이 완료된 후, 상기 반응 챔버의 온도를 730-830℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 양자 우물 발광층에 저온 p형 GaN층을 성장시키는 단계;
상기 저온 p형 GaN층의 성장이 완료된 후, 상기 반응 챔버의 온도를 900-1050℃로 조정하고, 반응 챔버의 압력을 50-150mBar로 조정하며, Al 소스, Ga 소스, Mg 소스를 통입시키고, 상기 저온 p형 GaN층에 p형 AlGaN제한층을 성장시키는 단계;
상기 p형 AlGaN제한층의 성장이 완료된 후, 상기 반응 챔버의 온도를 850-1000℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 p형 AlGaN제한층에 p형 GaN층을 성장시키는 단계를 포함한다.
본 발명에서, 상기 Ga 소스는 트리메틸갈륨이다.
동일한 구상에 기초하여, 본 발명은 디스플레이 장치를 더 제공하는데, 상기 디스플레이 장치는, 하나 이상의 LED 칩이 장착되고, 상기 LED 칩에는 모두 상술한 바와 같은 LED 에피택셜 구조가 설치되어 있는 디스플레이 백 플레이트를 포함한다.
본 발명의 LED 에피택셜 구조의 초격자층은 다수의 초격자 유닛으로 구성되고, 초격자층의 n형 GaN층은 간헐적 성장 방식으로 성장하므로 n형 GaN층의 성장이 중단될 경우, 에피택셜 구조의 응력은 효과적으로 방출될 수 있어 응력의 작용으로 인한 n형 GaN층과 서브스트레이트 사이의 전위를 감소시킬 수 있으며 LED 에피택셜 구조의 다중 양자 우물 영역에서의 V자형 결함이 대폭 감소되도록 하여 LED의 발광 성능을 효과적으로 확보한다.
설명의 편의를 위해, 본 발명은 하기 바람직한 실시예 및 도면에 의해 상세하게 설명된다.
도 1은 본 발명의 초격자층의 단면 구조 모식도이고;
도 2는 본 발명의 LED 에피택셜 구조의 단면 구조 모식도이며;
도 3은 본 발명의 LED 에피택셜 구조의 제조 방법의 작동 흐름 모식도이고;
도 4는 본 발명의 단계(S1)의 작동 흐름 모식도이며;
도 5는 본 발명의 단계(S8)의 작동 흐름 모식도이다.
본 발명의 목적, 기술적 해결수단 및 장점을 보다 명확하게 설명하기 위하여 이하 도면 및 실시예와 결부하여 본 발명을 더 상세히 설명한다. 여기서 설명된 구체적인 실시예는 본 발명을 설명하기 위한 것일 뿐 본 발명을 한정하기 위한 것이 아님을 이해하여야 한다.
본 발명의 설명에서, 용어 "중심", "종방향", "횡방향", "길이", "폭", "두께", "상", "하", "전", "후", "왼쪽", "오른쪽", "수직", "수평", "최상부", "저부", "내부", "외부", "시계 방향", "시계 반대 방향" 등 지시하는 방위 또는 위치 관계는 도면에 도시된 방위 또는 위치 관계로서, 단지 본 발명을 설명하고 설명을 단순화하기 위한 것일 뿐 지시하는 장치 또는 요소는 반드시 특정된 방위를 가져야 하고 특정된 방위로 구성되거나 작동되어야 하는 것을 지시하거나 암시하는 것이 아니므로 본 발명을 제한하는 것으로 이해하여서는 아니됨을 이해해야 한다. 이 밖에, 용어 "제1", "제2"는 설명의 목적으로만 사용되고, 상대적인 중요성을 지시하거나 암시하거나 또는 지시하는 기술특징의 개수를 은연히 나타내는 것으로 이해하여서는 아니된다. 이로써, "제1", "제2"로 한정되는 특징은 하나 또는 다수의 상기 특징을 명시하거나 또는 은연히 포함할 수 있다. 본 발명의 설명에서, 다른 명확하고 구체적인 한정이 없는 한 "다수"의 의미는 두 개 또는 두 개 이상이다.
본 발명의 설명에서, 다른 명확한 규정 및 한정이 없는 한 용어 "장착", "서로 연결", "연결"은 넓은 의미로 이해되어야 하는 바, 예를 들면, 고정 연결될 수 있거나 탈착 가능하게 연결될 수 있거나 일체로 연결될 수 있다는 것을 설명하는 바이다. 기계적으로 연결될 수도 있고 전기적으로 연결될 수도 있다. 직접 연결될 수도 있고 중간 매체를 통해 간접 연결될 수도 있으며 두 개의 요소의 내부의 연통일 수도 있고 두 개의 요소의 상호 작용 관계일 수도 있다. 본 분야의 통상의 지식을 가진 자에게 있어서, 구체적인 상황에 근거하여 본 발명에서의 상기 용어의 구체적인 의미를 이해할 수 있다.
이하 하나의 실시예로 본 발명의 초격자층을 구체적으로 설명하는데 이는 도 1을 참조하기 바란다.
상기 초격자층(500)은 20-50개의 초격자 유닛(510)이 적층되게 성장하는 방식으로 구성되고, 상하 인접된 상기 초격자 유닛(510) 사이는 서로 조준되며, 모든 초격자 유닛(510)이 수평면에서의 정투영면은 서로 중합되고; 상기 초격자층(500)의 총 두께는 50-200nm이다. 여기서, 초격자는 하나의 그룹의 다층 박막이 주기적 및 반복적으로 배열되어 형성된 단결정인 것을 지칭한다. 다층 박막의 각 층의 두께는 몇 개에서 수십 개의 원자층 범위이다. 밴드 갭 및 도핑 레벨과 같은 각 층의 주요 반도체 성질은 독립적으로 제어될 수 있다. 다층 박막의 주기는 성장 시 인위적으로 제어할 수 있으므로 인공 결정 구조 즉 초격자를 얻는다.
각각의 상기 초격자 유닛(510)은 모두 두께가 1-4nm인 제1 n형 GaN층(511)을 포함하고; 상기 제1 n형 GaN층(511)의 상방에는 제2 n형 GaN층(512)이 성장되어 있으며, 상기 제2 n형 GaN층(512)의 두께는 상기 제1 n형 GaN층(511)의 두께보다 크지 않고, 상기 제2 n형 GaN층(512)의 두께는 0.25-1nm이며; 제1 n형 GaN층(511)과 제2 n형 GaN층(512) 사이의 도핑 농도는 상이하고; 여기서, GaN은 넓은 직접 밴드 갭, 강한 원자 결합, 높은 열전도도, 우수한 화학 안정성과 같은 성질 및 강한 방사 방지 능력을 가지고 있으며, 광전자, 고온 고전력 소자 및 고주파 마이크로 소자의 적용 면에서 광범한 전망이 있고; 상기 제2 n형 GaN층(512)의 상방에는 제1 n형 GaInN(갈륨 인듐 질화물)층(513)이 성장되어 있으며, 상기 제1 n형 GaInN층(513)의 두께는 0.25-1nm이고; 상기 제1 n형 GaInN층(513)의 상방에는 제2 n형 GaInN층(514)이 성장되어 있으며, 상기 제2 n형 GaInN층(514)의 두께는 0.5-2nm이다.
여기서, 성장 방향에 따른 상기 제1 n형 GaN층(511)의 도핑 농도는 고정되고, 성장 방향에 따른 상기 제2 n형 GaN층(512)의 도핑 농도는 점차적으로 증가하며, 성장 방향에 따른 상기 제1 n형 GaInN층(513)의 도핑 농도는 점차적으로 감소되고, 성장 방향에 따른 상기 제2 n형 GaInN층(514)의 도핑 농도는 고정된다.
본 실시예에서, 제1 n형 GaN층(511) 또는 제1 n형 GaInN층(513)은 모두 GaN 또는 GaInN에 SiH4를 직접 도핑하여 얻은 것이고; 제2 n형 GaN층(512) 및 제2 n형 GaInN층(514)은 GaN과 GaInN 사이의 SiH4가 확산되어 GaN 및 GaInN에 진입함으로써 간접적으로 획득된 것이다. 상기 제1 n형 GaN층(511), 제2 n형 GaN층(512), 제1 n형 GaInN층(513) 및 제2 n형 GaInN층(514)에는 모두 Si 원소가 도핑되어 있고; 도핑 소스는 SiH4이며; 여기서, SiH4는 실리콘 성분을 제공하는 가스 소스로서 고순도 다결정 실리콘, 단결정 실리콘, 마이크로결정 실리콘, 비정질 실리콘, 질화실리콘, 산화실리콘, 이종 실리콘, 다양한 금속 규화물 제조에 사용될 수 있다.
본 실시예에서, 초격자층(500)은 다수의 초격자 유닛(510)으로 구성되므로 초격자층(500)의 생성 과정에서, 초격자 유닛(510)을 여러 번 생성하여야 하고, 생산 과정에서 발생하는 더 많은 응력을 효과적으로 방출하며, 전위의 스택을 감소시킬 수 있다.
이하 하나의 실시예로서 본 발명의 LED 에피택셜 구조를 구체적으로 설명하는데 이는 도 2를 참조하기 바란다.
아래로부터 위로 순차적으로 성장된 사파이어 서브스트레이트(100), GaN 버퍼층(200), 비도핑 GaN층(300), 베이스층 n형 GaN층(400), 초격자층(500), 양자 우물 발광층(600), 저온 p형 GaN층(700), p형 AlGaN제한층(800), p형 GaN층(900)을 포함하고; 본 실시예에서, 상기 GaN 버퍼층(200)의 두께는 20-30nm이며, 상기 비도핑 GaN층(300)의 두께는 1500-3000nm이고, 상기 베이스층 n형 GaN층(400)의 두께는 2000-2500nm이며, 상기 양자 우물 발광층(600)의 두께는 80-240nm이고, 상기 저온 p형 GaN층(700)의 두께는 30-60nm이며, 상기 p형 AlGaN(알루미늄 갈륨 질화물)제한층(800)의 두께는 40-80nm이고, 상기 p형 GaN층(900)의 두께는 40-100nm이며; 여기서, 상기 저온 p형 GaN층(700), p형 AlGaN제한층(800), p형 GaN층(900)에는 모두 Mg가 도핑되어 있다.
상기 초격자층(500)은 20-50개의 초격자 유닛(510)이 상하로 적층되게 성장하는 방식으로 구성되고; 각각의 상기 초격자 유닛(510)은 모두 아래로부터 위로 순차적으로 생성된 제1 n형 GaN층(511), 제2 n형 GaN층(512), GaInN층(513) 및 n형 GaInN층(514)을 포함하되, 여기서, 상기 제1 n형 GaN층(511)의 두께는 1-4nm이며; 상기 제2 n형 GaN층(512)의 두께는 0.25-1nm이고; 상기 GaInN층(513)의 두께는 0.25-1nm이며; 상기 n형 GaInN층(514)의 두께는 0.5-2nm이다.
이하 하나의 실시예로서 본 발명의 LED 에피택셜 구조의 제조 방법을 구체적으로 설명하는데 이는 도 3을 참조하기 바라며, 다음과 같은 단계를 포함한다.
단계(S1): 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시킨다.
서브스트레이트를 제공하되, 여기서, 상기 서브스트레이트는 사파이어 서브스트레이트이고; 상기 서브스트레이트를 반응 챔버에 배치하며, 반응 챔버의 온도를 1000-1200도로 상승시키고, 수소 가스를 통입시키며, 상기 서브스트레이트를 2분 내지 6분 동안 베이킹하고; 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시킨다.
단계(S2): Ga 소스 및 SiH4를 통입시켜 제1 n형 GaN층을 성장시킨다.
상기 반응 챔버의 온도를 800-950℃로 조정하고, 상기 반응 챔버에 Ga 소스 및 SiH4를 통입시키며, 상기 베이스층 n형 GaN층의 상방에 제1 n형 GaN층을 성장시켜 GaN층이 성장하는 동안 상기 GaN층에 SiH4가 도핑되도록 하여 제1 n형 GaN층을 형성하고, 제1 n형 GaN층의 두께가 1-4nm일 경우, 제1 n형 GaN층의 성장이 완료되며; 여기서, 상기 Ga 소스는 트리메틸갈륨(TMGa)이다.
단계(S3): SiH4 통입을 정지하고, GaN층을 성장시킨다.
상기 제1 n형 GaN층의 성장이 완료된 후, SiH4 통입을 정지하고, 상기 제1 n형 GaN층에 GaN층을 성장시켜 GaN층의 두께가 0.25-1nm이 되면, GaN층의 성장이 완료된다.
단계(S4): SiH4를 GaN층에 침투시켜 제2 n형 GaN층을 형성한다.
상기 GaN층의 성장이 완료된 후, Ga소스 통입을 정지하고, 다시 SiH4를 5초에서 20초 동안 통입시켜 상기 SiH4가 위로부터 아래로 상기 GaN층에 침투되도록 하여 상기 GaN층이 제2 n형 GaN층으로 형성되도록 한다. 본 단계에서, SiH4를 GaN층에 침투시켜 제2 n형 GaN층을 형성하는 방식을 통해 성장 과정에서의 응력을 효과적으로 방출할 수 있다.
단계(S5): Ga 소스, In 소스를 통입시켜 제1 n형 GaInN층을 성장시킨다.
상기 반응 챔버에 Ga 소스, In 소스를 통입시키고, 상기 제2 n형 GaN층에 GaInN층을 성장시키며, GaInN층을 성장시키는 동안, 하방향의 SiH4는 이 층에 침투되어 제1 n형 GaInN층을 형성하고, 제1 n형 GaInN층의 두께가 0.25-1nm에 도달하면 제1 GaInN층의 성장이 완료된다.
단계(S6): 다시 SiH4를 통입시켜 제2 n형 GaInN층을 성장시킨다.
상기 GaInN층의 성장이 완료된 후, 다시 SiH4를 통입시키고, 상기 GaInN층에 제2 n형 GaInN층을 성장; 즉 GaInN층이 성장하는 동안, SiH4를 도핑하여 제2 n형 GaInN층이 되도록 하고; 제2 n형 GaInN층의 두께가 0.5-2nm에 도달한 후, 제2 n형 GaInN층의 성장이 완료된다.
단계(S7): 초격자 유닛의 총 두께가 예정값에 도달한 것을 판정한다.
여기서, 상기 제1 n형 GaN층, 상기 제2 n형 GaN층, 상기 제1 n형 GaInN층 및 상기 제2 n형 GaInN층은 초격자 유닛을 형성하고; 상기 초격자 유닛에 예정된 개수의 초격자 유닛을 반복적으로 성장시키며, 모든 상기 초격자 유닛의 총 두께가 예정값에 도달한 것을 판정하고, 만약 예정값에 도달하면, 단계(S8)를 수행한다. 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키고; 또한, 모든 상기 초격자 유닛은 초격자층을 형성하며; 만약 예정값에 도달하지 않으면 단계(S2)를 수행한다. Ga 소스 및 SiH4를 통입시켜 제1 n형 GaN층을 성장시키고; 본 실시예에서, 상기 예정값은 20-50번이며, 즉 초격자층에 20-50개의 초격자 유닛이 성장됨으로써 성장이 완료된 후의 초격자층의 총 두께가 50-200nm이 되도록 한다.
단계(S8): 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시킨다.
상기 초격자층의 성장이 완료된 후, 상기 초격자층 위에 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시킨다.
본 실시예에서, 초격자층은 성장 중단, 성장 중 도핑 중단, 다시 도핑되지 않은 성장, 도핑 성장의 방식으로 성장되어 초격자층이 더 많은 응력을 방출하고 전위의 스택을 감소시킬 수 있어 양자 우물 발광층의 V자형 결함을 크게 감소시키는 동시에 이러한 도핑 방식은 또한 더 작은 결함 밀도를 가지므로 LED의 발광 효율, 정전기 방지 성능을 현저히 향상시킬 수 있다.
도 4를 참조하면, 본 실시예에서, 단계(S1): 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 단계는 구체적으로 다음과 같은 단계를 포함한다.
단계(S101): GaN 버퍼층을 성장시킨다.
상기 반응 챔버에 Ga 소스, 암모니아 가스를 통입시키고, 상기 반응 챔버의 온도를 500-600℃로 낮추며, 압력을 400-700mBar로 조정하고, 상기 서브스트레이트에 GaN 버퍼층을 성장시키며, 상기 GaN 버퍼층의 두께가 20-30nm에 도달하면, 상기 GaN 버퍼층의 성장이 완료된다. 여기서, Ga 소스 및 암모니아 가스의 비율은 1:100-1:1000 사이에 있다.
단계(S102): 제1 비도핑 GaN층을 성장시킨다.
상기 GaN 버퍼층의 성장이 완료된 후, 상기 반응 챔버의 온도를 1000-1200℃로 상승시키고, 상기 GaN 버퍼층에 제1 비도핑 GaN층을 성장시키며, 상기 제1 비도핑 GaN층의 두께가 500-1000nm에 도달하면 상기 제1 비도핑 GaN층의 성장이 완료된다.
단계(S103): 제2 비도핑 GaN층을 성장시킨다.
상기 제1 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버의 압력을 200-350mBar로 낮추고, 상기 제1 비도핑 GaN층에 제2 비도핑 GaN층을 성장시키며, 상기 제2 비도핑 GaN층의 두께가 1000-2000nm에 도달하면 상기 제2 비도핑 GaN층의 성장이 완료된다. 본 실시예에서, 상기 제1 비도핑 GaN층 및 제2 도핑 GaN층은 상기 비도핑 GaN층을 구성한다.
단계(S104): 베이스층 n형 GaN층을 성장시킨다.
상기 제2 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버에 SiH4를 통입시키고, 상기 제2 비도핑 GaN층에 베이스층 n형 GaN층을 성장시키며, 상기 n형 GaN층의 두께가 2000-2500nm에 도달하면 상기 n형 GaN층의 성장이 완료된다.
도 5를 참조하면, 본 실시예에서, 단계(S8): 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키는 단계는 구체적으로 다음과 같은 단계를 포함한다.
단계(S801): 양자 우물 발광층을 성장시킨다.
상기 반응 챔버의 온도를 730-900℃로 조정하고, 5개 내지 15개의 주기의 두께가 80-240nm인 GaN/GaInN 다중 양자 우물층을 성장시킨다.
단계(S802): 저온 p형 GaN층을 성장시킨다.
상기 양자 우물 발광층의 성장이 완료된 후, 상기 반응 챔버의 온도를 730-830℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 양자 우물 발광층에 두께가 30-60nm인 저온 p형 GaN층을 성장시킨다.
단계(S803): p형 AlGaN제한층을 성장시킨다.
상기 저온 p형 GaN층의 성장이 완료된 후, 상기 반응 챔버의 온도를 900-1050℃로 조정하고, 반응 챔버의 압력을 50-150mBar로 조정하며, Al 소스, Ga 소스, Mg 소스를 통입시키고, 상기 저온 p형 GaN층에 두께가 40-80nm인 p형 AlGaN층을 성장시킨다.
단계(S804): p형 GaN층을 성장시킨다.
상기 p형 AlGaN제한층의 성장이 완료된 후, 상기 반응 챔버의 온도를 850-1000℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 p형 AlGaN제한층에 두께가 40-100nm인 p형 GaN층을 성장시킨다.
이하 하나의 실시예로 본 발명의 디스플레이 장치를 구체적으로 설명하는데, 이는,
하나 이상의 LED 칩이 장착되고, 상기 LED 칩에는 모두 상술한 바와 같은 LED 에피택셜 구조가 설치되어 있는 디스플레이 백 플레이트를 포함한다.
본 명세서의 설명에서, 용어 "일 실시형태", "일부 실시형태", "예시적인 실시형태", "예시", "구체적인 예시", 또는 "일부 예시"와 같은 설명은 실시형태 또는 예시를 결부하여 설명한 구체적인 특징, 구조, 재료 또는 특징이 본 발명의 적어도 하나의 실시형태 또는 예시에 포함되는 것을 의미한다. 본 명세서에서, 상기 용어의 예시적인 표현은 동일한 실시형태 또는 예시를 지칭하는 것이 아니다. 또한, 설명된 구체적인 특징, 구조, 재료 또는 특징은 임의의 하나 또는 다수의 실시형태 또는 예시에서 적합한 방식으로 결합될 수 있다.
이상은 단지 본 발명의 바람직한 실시예일 뿐, 본 발명을 제한하려는 것이 아니고, 본 발명의 사상 및 원칙 내에서 이루어진 모든 수정, 동등한 대체 및 개선은 모두 본 발명의 보호 범위에 포함되어야 한다.

Claims (18)

  1. 적어도 두 개의 순차적으로 적층되게 성장하는 초격자 유닛;
    각각의 상기 초격자 유닛은 모두 순차적으로 적층되게 성장하는 제1 n형 GaN층, 제2 n형 GaN층, 제1 n형 GaInN층 및 제2 n형 GaInN층을 포함하되;
    여기서, 성장 방향에 따른 상기 제1 n형 GaN층의 도핑 농도는 고정되고, 성장 방향에 따른 상기 제2 n형 GaN층의 도핑 농도는 점차적으로 증가하며, 성장 방향에 따른 상기 제1 n형 GaInN층의 도핑 농도는 점차적으로 감소되고, 성장 방향에 따른 상기 제2 n형 GaInN층의 도핑 농도는 고정되는 것을 특징으로 하는 초격자층.
  2. 제1항에 있어서,
    상기 초격자 유닛의 개수는 20-50개이고, 모든 상기 초격자 유닛의 총 두께는 50-200nm인 것을 특징으로 하는 초격자층.
  3. 제2항에 있어서,
    상기 제1 n형 GaN층의 두께는 상기 제2 n형 GaN층의 두께보다 큰 것을 특징으로 하는 초격자층.
  4. 제3항에 있어서,
    상기 제1 n형 GaN층의 두께는 1-4nm인 것을 특징으로 하는 초격자층.
  5. 제3항에 있어서,
    상기 제2 n형 GaN층의 두께는 0.25-1nm인 것을 특징으로 하는 초격자층.
  6. 제2항에 있어서,
    상기 제1 n형 GaInN층의 두께는 0.25-1nm인 것을 특징으로 하는 초격자층.
  7. 제2항에 있어서,
    상기 제2 n형 GaInN층의 두께는 0.5-2nm인 것을 특징으로 하는 초격자층.
  8. 제1항에 있어서,
    상기 제1 n형 GaN층, 상기 제2 n형 GaN층, 상기 제1 n형 GaInN층 및 상기 제2 n형 GaInN층에는 모두 Si 원소가 도핑되어 있는 것을 특징으로 하는 초격자층.
  9. 순차적으로 적층되게 성장하는 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층, 초격자층, 다중 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층 및 p형 GaN층을 포함하는 LED 에피택셜 구조에 있어서,
    상기 초격자층은 제1항 내지 제8항 중 어느 한 항에 따른 초격자층인 것을 특징으로 하는 LED 에피택셜 구조.
  10. 제9항에 있어서,
    상기 GaN 버퍼층의 두께는 20-30nm이고, 상기 비도핑 GaN층의 두께는 1500-3000nm이며, 상기 베이스층 n형 GaN층의 두께는 2000-2500nm이고, 상기 다중 양자 우물 발광층의 두께는 80-240nm이며, 상기 저온 p형 GaN층의 두께는 30-60nm이고, 상기 p형 AlGaN제한층의 두께는 40-80nm이며, 상기 p형 GaN층의 두께는 40-100nm인 것을 특징으로 하는 LED 에피택셜 구조.
  11. 서브스트레이트를 제공하되, 상기 서브스트레이트를 반응 챔버에 배치하고, 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 단계;
    상기 반응 챔버에 Ga 소스 및 SiH4를 통입시키고, 상기 베이스층 n형 GaN층의 상방에 제1 n형 GaN층을 성장시키는 단계;
    상기 제1 n형 GaN층의 성장이 완료된 후, SiH4 통입을 정지하고, 상기 제1 n형 GaN층에 GaN층을 성장시키는 단계;
    상기 GaN층의 성장이 완료된 후, Ga소스 통입을 정지하고, 다시 예정된 양의 SiH4를 통입시켜 상기 GaN층이 제2 n형 GaN층이 되도록 하는 단계;
    상기 반응 챔버에 Ga소스, In소스를 통입시켜 제1 n형 GaInN층을 형성하는 단계;
    다시 SiH4를 통입시켜 제2 n형 GaInN층을 형성하되; 상기 제1 n형 GaN층, 상기 제2 n형 GaN층, 상기 제1 n형 GaInN층 및 상기 제2 n형 GaInN층은 초격자 유닛을 구성하는 단계;
    상기 초격자 유닛에 예정된 개수의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 예정값에 도달하도록 하여 초격자층을 형성하는 단계;
    상기 초격자층의 상방에 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  12. 제11항에 있어서,
    상기 반응 챔버에 Ga 소스 및 SiH4를 통입시키고, 상기 베이스층 n형 GaN층의 상방에 제1 n형 GaN층을 성장시키는 단계는,
    상기 반응 챔버의 온도를 800-950℃로 조정하는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  13. 제12항에 있어서,
    상기 초격자 유닛에 예정된 개수의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 예정값에 도달하도록 하는 단계는,
    상기 초격자 유닛에 20-50개의 초격자 유닛을 반복적으로 성장시켜 모든 상기 초격자 유닛의 총 두께가 50-200nm에 도달하도록 하는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  14. 제13항에 있어서,
    상기 서브스트레이트를 반응 챔버에 배치하고 나서 상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키기 이전에,
    상기 반응 챔버의 온도를 1000-1200도로 상승시키고, 수소 가스를 통입시키며, 상기 서브스트레이트를 2분 내지 6분 동안 베이킹하는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  15. 제14항에 있어서,
    상기 서브스트레이트에 GaN 버퍼층, 비도핑 GaN층, 베이스층 n형 GaN층을 순차적으로 성장시키는 단계는,
    상기 반응 챔버에 Ga 소스, 암모니아 가스를 통입시키고, 상기 반응 챔버의 온도를 500-600℃로 낮추며, 압력을 400-700mBar로 조정하고, 상기 서브스트레이트에 GaN 버퍼층을 성장시키는 단계;
    상기 GaN 버퍼층의 성장이 완료된 후, 상기 반응 챔버의 온도를 1000-1200℃로 상승시키고, 상기 GaN 버퍼층에 제1 비도핑 GaN층을 성장시키는 단계;
    상기 제1 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버의 압력을 200-350mBar로 낮추고, 상기 제1 비도핑 GaN층에 제2 비도핑 GaN층을 성장시키며, 상기 제1 비도핑 GaN층 및 제2 도핑 GaN층은 상기 비도핑 GaN층을 구성하는 단계;
    상기 제2 비도핑 GaN층의 성장이 완료된 후, 상기 반응 챔버에 SiH4를 통입시키고, 상기 제2 비도핑 GaN층에 베이스층 n형 GaN층을 성장시키는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 초격자층의 성장이 완료된 후, 상기 초격자층의 상방에 양자 우물 발광층, 저온 p형 GaN층, p형 AlGaN제한층, p형 GaN층을 순차적으로 성장시키는 단계는,
    상기 반응 챔버의 온도를 730-900℃로 조정하고, 양자 우물 발광층을 성장시키는 단계;
    상기 양자 우물 발광층의 성장이 완료된 후, 상기 반응 챔버의 온도를 730-830℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 양자 우물 발광층에 저온 p형 GaN층을 성장시키는 단계;
    상기 저온 p형 GaN층의 성장이 완료된 후, 상기 반응 챔버의 온도를 900-1050℃로 조정하고, 반응 챔버의 압력을 50-150mBar로 조정하며, Al 소스, Ga 소스, Mg 소스를 통입시키고, 상기 저온 p형 GaN층에 p형 AlGaN제한층을 성장시키는 단계;
    상기 p형 AlGaN제한층의 성장이 완료된 후, 상기 반응 챔버의 온도를 850-1000℃로 조정하고, Ga 소스, Mg 소스를 통입시키며, 상기 p형 AlGaN제한층에 p형 GaN층을 성장시키는 단계를 포함하는 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  17. 제11항에 있어서,
    상기 Ga 소스는 트리메틸갈륨인 것을 특징으로 하는 LED 에피택셜 구조의 제조 방법.
  18. 하나 이상의 LED 칩이 장착되고, 상기 LED 칩에는 모두 제9항에 따른 LED 에피택셜 구조가 설치되어 있는 디스플레이 백 플레이트를 포함하는 것을 특징으로 하는 디스플레이 장치.
KR1020217018457A 2020-05-22 2020-05-26 초격자층, led 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법 Active KR102540198B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202010443852.3A CN113451458B (zh) 2020-05-22 2020-05-22 一种超晶格层、led外延结构、显示装置及其制造方法
CN202010443852.3 2020-05-22
PCT/CN2020/092330 WO2021232443A1 (zh) 2020-05-22 2020-05-26 一种超晶格层、 led 外延结构、显示装置及其制造方法

Publications (2)

Publication Number Publication Date
KR20210082535A KR20210082535A (ko) 2021-07-05
KR102540198B1 true KR102540198B1 (ko) 2023-06-02

Family

ID=76920378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217018457A Active KR102540198B1 (ko) 2020-05-22 2020-05-26 초격자층, led 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US12057521B2 (ko)
KR (1) KR102540198B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023010423A1 (zh) * 2021-08-05 2023-02-09 重庆康佳光电技术研究院有限公司 发光芯片外延片及其制作方法、发光芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924372B1 (ko) 2012-07-23 2018-12-03 엘지이노텍 주식회사 자외선 발광 소자 및 발광 소자 패키지

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662191B1 (ko) 2004-12-23 2006-12-27 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
EP1883140B1 (de) * 2006-07-27 2013-02-27 OSRAM Opto Semiconductors GmbH LD oder LED mit Übergitter-Mantelschicht und Dotierungsgradienten
KR101017396B1 (ko) * 2008-08-20 2011-02-28 서울옵토디바이스주식회사 변조도핑층을 갖는 발광 다이오드
JP5191843B2 (ja) 2008-09-09 2013-05-08 株式会社東芝 半導体発光素子及びウェーハ
JP5709899B2 (ja) * 2010-01-05 2015-04-30 ソウル バイオシス カンパニー リミテッドＳｅｏｕｌ Ｖｉｏｓｙｓ Ｃｏ．，Ｌｔｄ． 発光ダイオード及びその製造方法
KR101843513B1 (ko) * 2012-02-24 2018-03-29 서울바이오시스 주식회사 질화갈륨계 발광 다이오드
DE102012104671B4 (de) * 2012-05-30 2020-03-05 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer aktiven Zone für einen optoelektronischen Halbleiterchip
EP2985792B1 (en) * 2013-04-12 2019-09-18 Seoul Viosys Co., Ltd. Ultraviolet light-emitting device
CN103441197B (zh) 2013-07-31 2016-02-03 华灿光电股份有限公司 一种GaN基发光二极管外延片及其制作方法
CN103474539B (zh) 2013-09-25 2016-03-30 湘能华磊光电股份有限公司 含有超晶格层的led结构外延生长方法及其结构
CN104319330B (zh) 2014-10-17 2017-02-15 厦门乾照光电股份有限公司 一种具有高质量InGaN/GaN有源层的LED外延结构生长方法
CN104465914B (zh) 2014-12-03 2017-08-04 山东浪潮华光光电子股份有限公司 具有势垒高度渐变超晶格层的led结构及其制备方法
JP2017069299A (ja) * 2015-09-29 2017-04-06 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子
CN106784171A (zh) 2015-11-25 2017-05-31 映瑞光电科技(上海)有限公司 GaN基LED外延结构的制备方法
CN106785912B (zh) 2016-05-26 2020-04-10 杭州增益光电科技有限公司 半导体激光器及其制作方法
CN106611808B (zh) 2016-12-07 2019-03-01 华灿光电（浙江）有限公司 一种发光二极管外延片的生长方法
CN109148657B (zh) 2018-07-12 2020-09-15 河源市众拓光电科技有限公司 一种Si衬底上GaN基紫外LED外延片及其制备方法
CN109524520B (zh) 2018-12-28 2023-10-13 太原理工大学 一种高性能的绿光二极管多量子阱结构及其制备方法
CN109980056B (zh) 2019-02-28 2020-10-09 华灿光电(苏州）有限公司 氮化镓基发光二极管外延片及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924372B1 (ko) 2012-07-23 2018-12-03 엘지이노텍 주식회사 자외선 발광 소자 및 발광 소자 패키지

Also Published As

Publication number Publication date
KR20210082535A (ko) 2021-07-05
US12057521B2 (en) 2024-08-06
US20210367100A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
CN112366258B (zh) 紫外发光二极管外延片及其制造方法
CN113451458B (zh) 一种超晶格层、led外延结构、显示装置及其制造方法
US20240120434A1 (en) Light-emitting diode epitaxial wafer, growth method therefor, and light-emitting diode chip
CN115472718B (zh) 发光二极管外延片及其制备方法、发光二极管
CN114883462B (zh) 发光二极管外延片及其制备方法
CN104617487A (zh) 氮化镓同质衬底上激光器量子阱有源区的同温生长方法
CN113690351B (zh) 微型发光二极管外延片及其制造方法
CN106229389B (zh) 一种在金属氮化镓复合衬底上制备发光二极管的方法
CN103441197B (zh) 一种GaN基发光二极管外延片及其制作方法
CN117080324A (zh) 内量子效率高的led外延片及其制备方法、led芯片
KR102540198B1 (ko) 초격자층, led 에피택셜 구조, 디스플레이 장치 및 이의 제조 방법
CN118174142B (zh) 蓝光激光器及其制备方法、以及外延结构的制备方法
CN109473521B (zh) 一种发光二极管外延片及其制备方法
CN116230824B (zh) 一种高光效发光二极管外延片及其制备方法、led芯片
CN116154072B (zh) 调控量子阱碳杂质的led外延片及其制备方法、led
CN114824005B (zh) 一种GaN基发光二极管的外延结构及其制备方法
CN116565097A (zh) 一种发光二极管外延片及其制备方法
CN113990993B (zh) 用于降低欧姆接触电阻的发光二极管外延片及其制造方法
CN112786745B (zh) 发光二极管的外延片及其制备方法
CN110993748B (zh) 发光二极管外延片的生长方法及发光二极管外延片
CN106848008B (zh) 一种利用v型缺陷改善led光电特性的方法
CN117613158B (zh) 一种GaN基LD外延结构及其制备方法
CN116995165B (zh) 一种AlN缓冲层及其制备方法、紫外LED外延片
CN117637944B (zh) 一种发光二极管外延片及其制备方法、led芯片
TWI888052B (zh) 發光二極體外延結構及製備方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20210615

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20221101

Patent event code: PE09021S01D

PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230302

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230531

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230531

End annual number: 3

Start annual number: 1

PG1601 Publication of registration