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KR102513086B1 - 반도체 패키지 - Google Patents

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KR102513086B1
KR102513086B1 KR1020180117122A KR20180117122A KR102513086B1 KR 102513086 B1 KR102513086 B1 KR 102513086B1 KR 1020180117122 A KR1020180117122 A KR 1020180117122A KR 20180117122 A KR20180117122 A KR 20180117122A KR 102513086 B1 KR102513086 B1 KR 102513086B1
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encapsulant
semiconductor chip
semiconductor package
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English (en)
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정광옥
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삼성전자주식회사
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Priority to TW108115412A priority patent/TWI791825B/zh
Priority to US16/405,693 priority patent/US10811352B2/en
Priority to CN201910890531.5A priority patent/CN110970399B/zh
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Abstract

본 개시는 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 및 측면 각각의 적어도 일부를 덮으며, 상기 반도체칩의 비활성면 방향으로 리세스된 하나 이상의 리세스부를 갖는 제1봉합재; 상기 제1봉합재 상에 배치되며, 상기 리세스부 각각의 적어도 일부를 채우는 금속층; 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 상기 리세스부 내의 상기 금속층의 상기 제1봉합재와 접하는 면은 상기 금속층의 상기 제1봉합재와 접하는 면의 반대측 면보다 표면 거칠기가 더 큰, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 팬-아웃 반도체 패키지에 관한 것이다.
전자제품의 크기가 작아지고 고성능화 되면서 부품간의 거리도 가까워지고 동작속도도 크게 증가되었다. 이로 인해 부품간의 전자파 간섭으로 인한 디바이스의 오작동 문제가 이슈 되고 있다. 이에 최근 전자파 차폐 기술에 대한 관심이 커지고 있다. 스마트폰의 경우 초기 통신 칩과 같은 일부 칩에만 전자파 차폐 기술을 적용하였으나, 최근에는 AP, RF칩 등으로 전자파 차폐 기술이 확대되고 있다.
전자파 차폐 기술로는 금속의 캔 구조물이나, 또는 스퍼터링과 같은 증착 방법이 주로 이용되고 있다. 한편, 최근 전자제품의 전기적 특성이나 워피지 특성을 개선하기 위해 낮은 유전 손실률 및 낮은 열팽창계수의 자재 등 물성이 개선된 자재 등을 사용하는데, 이러한 자재들은 내부 세라믹 필러의 양이 많고, 재료의 에칭성이 좋지 않다. 따라서, 이러한 자재에 스퍼터링 등으로 EMI 차폐층을 형성하게 되면, 밀착력이 낮아지게 되며, 그 결과 리플로우 등과 같은 열처리 공정에서 패키지 내부에 포함된 수증기의 체적 팽창으로 EMI 차폐층이 들뜨는 문제가 있다.
본 개시의 여러 목적 중 하나는 우수한 밀착력을 갖는 전자파 차폐를 위한 금속층을 갖는 반도체 패키지를 제공하는 것이다. 또한, 이와 동시에 반도체 패키지에 식별을 위한 마킹 패턴을 도입하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 표면에 조도가 형성된 요철 패턴을 갖는 제1금속층을 봉합재에 전사시키고, 제1금속층을 선택적으로 에칭한 후, 봉합재에 전자파 차폐를 위한 제2금속층을 형성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 및 측면 각각의 적어도 일부를 덮으며, 상기 반도체칩의 비활성면 방향으로 리세스된 하나 이상의 리세스부를 갖는 제1봉합재; 상기 제1봉합재 상에 배치되며, 상기 리세스부 각각의 적어도 일부를 채우는 금속층; 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 상기 리세스부 내에서, 상기 금속층의 상기 제1봉합재와 접하는 면은, 상기 금속층의 상기 제1봉합재와 접하는 면의 반대측 면보다, 표면 거칠기가 더 큰 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 우수한 밀착력을 갖는 전자파 차폐를 위한 금속층을 갖는 반도체 패키지를 제공할 수 있다. 또한, 이와 동시에 반도체 패키지에 식별을 위한 마킹 패턴을 도입할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11 내지 도 13은 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 14은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 도 14의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 도 16의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 18은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 우수한 밀착력을 갖는 전자파 차폐를 위한 금속층을 포함하는 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 접속패드(122)가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 비활성면 및 측면 각각의 적어도 일부를 덮으며 반도체칩(120)의 비활성면 방향으로 리세스된 하나 이상의 리세스부(130v)를 갖는 제1봉합재(130), 제1봉합재(130) 상에 배치되며 리세스부(130v) 각각의 적어도 일부를 채우는 금속층(181, 182), 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140)를 포함한다.
이때, 리세스부(130v) 내에서, 금속층(181, 182)의 제1봉합재(130)와 접하는 면은 금속층(181, 182)의 제1봉합재(130)와 접하는 면의 반대측 면보다 표면 거칠기가 더 크다. 보다 바람직하게는, 금속층(181, 182)은 제1봉합재(130)의 상면을 덮을 수 있으며, 금속층(181, 182)의 제1봉합재(130)의 상면과 접하는 면은 금속층(181, 182)의 제1봉합재(130)의 상면과 접하는 면의 반대측 면보다 표면 거칠기가 클 수 있다. 또한, 금속층(181, 182)은 제1봉합재(130)의 측면도 덮을 수 있으며, 금속층(181, 182)의 제1봉합재(130)의 상면과 접하는 면은 금속층(181, 182)의 제1봉합재(130)의 측면과 접하는 면보다 표면 거칠기가 클 수 있다.
상술한 바와 같이, 전자파 차폐 기술로는 스퍼터링과 같은 증착 방법이 주로 이용되고 있으며, 다만 최근 봉합재 등으로 이용되는 물성이 개선된 자재 등은 내부에 세라믹 필러의 양이 많고, 재료의 에칭성이 좋지 않은바, 이에 스퍼터링 등으로 EMI 차폐를 위한 금속층을 형성하게 되면, 밀착력이 떨어지는 문제가 있으며, 밀착력이 떨어지는 경우에는 리플로우 등과 같은 열처리 공정에서 패키지 내부에 포함된 수증기의 체적 팽창으로 EMI 차폐층이 들뜨는 문제가 있다.
반면, 일례에 따른 반도체 패키지(100A)는 기본적으로 금속층(181, 182)이 형성되는 제1봉합재(130)의 상면에 하나 이상의 리세스부(130v)가 존재하는며, 금속층(181, 182)이 이러한 리세스부(130v)의 적어도 일부를 채우게 된다. 따라서, 제1봉합재(130)와 금속층(181, 182) 사이의 접촉 면적이 넓어질 수 있음은 물론, 앵커링 효과도 가질 수 있는바, 제1봉합재(130)와 금속층(181, 182) 사이의 밀착력을 개선할 수 있다. 특히, 제1봉합재(130) 및 금속층(181, 182)의 계면에는 의도적으로 보다 큰 표면 거칠기를 갖도록 조도가 형성되어 있는바, 제1봉합재(130)와 금속층(181, 182) 사이의 계면의 표면적의 증가로 인하여 밀착력을 더욱 개선할 수 있다.
한편, 일례에서는 금속층(181, 182)이 리세스부(130v) 각각의 적어도 일부를 채우는 제1금속층(181)과 제1금속층(181) 상에 배치되어 리세스부(130v) 각각의 나머지 적어도 일부를 채우며 제1봉합재(130)의 상면 및 측면을 덮는 제2금속층(182)을 포함한다. 제1 및 제2금속층(181, 182)은 서로 경계가 구분되는 별도의 층이다. 이때, 제1금속층(181)의 제1봉합재(130)와 접하는 면은 제1금속층 (181)의 제2금속층(182)과 접하는 면보다, 그리고 제2금속층(182)의 제1봉합재(130)와 접하는 면은 제2금속층(182)의 제1금속층(181)과 접하는 면보다 표면 거칠기가 더 크다. 이와 같이, 제1금속층(181)이 리세스부(130v)의 적어도 일부를 채우고 있는 상태에서 제2금속층(182)이 제1금속층(181)과 제1봉합재(130) 상에 형성되는 경우에는, 상술한 표면 거칠기와 리세스부(130v)에 의한 밀착력 개선 효과에 더불어, 금속 간의 우수한 결합력이 추가되어, 밀착력이 더욱 개선될 수 있다.
한편, 제1봉합재(130)에 형성된 리세스부(130v) 중 적어도 하나는 식별을 위한 마킹 패턴(Marking Pattern)으로 이용될 수 있다. 여기서, 마킹 패턴은 패키지의 실행 넘버, 제조자, 제조 일자, 또는 이들의 조합과 같은 정보 표기나 상표 표기 등과 같은 식별을 위한 문자, 숫자, 또는 그림을 나타내는 패턴을 의미한다. 즉, 리세스부(130v)는 금속층(181, 182)의 밀착력 개선을 위하여 도입되는 것과 동시에, 패키지의 마킹 패턴을 도입하기 위하여 도입된 것일 수 있다. 즉, 리세스부(130v)를 통하여 복수의 효과를 동시에 가질 수 있다. 즉, 마킹 패턴을 형성하기 위한 별도의 공정이 불필요하다는 장점이 있다.
한편, 일례에서는 연결구조체(140) 상에 반도체칩(120)과 나란하게 배치되며 내부에 하나 이상의 수동부품(115A, 115B)이 각각 내장된 하나 이상의 부품내장구조체(110A, 110B)가 더 배치될 수 있다. 제1봉합재(130)는 반도체칩(120)과 함께 부품내장구조체(110A, 110B) 각각의 적어도 일부를 덮을 수 있다. 이와 같이, 부품내장구조체(110A, 110B)를 도입함으로써 패키지 내에 반도체칩(120)과 함께 다수의 수동부품(115A, 115B)을 내장함으로써 모듈화할 수 있다. 이러한 구조를 통하여 전자기기 내에 적용되는 부품의 크기를 최소화할 수 있는바, 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 이 경우, 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지는 최근의 추세에 부합할 수 있다. 또한, 반도체칩(120)과 별개로 부품내장구조체(110A, 110B)를 형성하여 내장하는 것인바, 부품내장구조체(110A, 110B) 형성 과정에서 불량이 발생하더라도 반도체칩(120)의 수율에 영향을 미치는 것을 최소화할 수 있다.
한편, 부품내장구조체(110A, 110B)는 각각 하나 이상의 수동부품(115A, 115B), 수동부품(115A, 115B) 각각을 내장하는 제2봉합재(111), 및 수동부품(115A, 115B) 각각의 하측에 배치되며 수동부품(115A, 115B) 각각과 전기적으로 연결된 배선층(114)을 포함하는 배선구조체(116)를 포함할 수 있으며, 배선층(114)은 재배선층(142)을 통하여 접속패드(122)와 전기적으로 연결될 수 있다. 이러한 배선구조체(116)의 존재로 인하여 수동부품(115A, 115B) 각각의 하면은 반도체칩(120)의 활성면과 단차를 가질 수 있다. 또한, 배선층(114)의 하면은 반도체칩(120)의 활성면과 코플레너(Coplanar)할 수 있다. 이와 같이, 부품내장구조체(110A, 110B)에 배선구조체(116)를 별도로 먼저 도입함으로써 반도체칩(120)과 무관하게 배선구조체(116)의 절연층(112)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연물질(PID)이 아닌 무기필러를 포함하는 비감광성 절연물질, 예컨대 ABF 등을 사용할 수 있다. 이러한 필름 타입의 비감광성 절연물질은 평탄성이 우수하기 때문에 언듈레이션 문제 및 크랙 발생 문제를 보다 효과적으로 해결할 수 있다. 또한, 이러한 비감광성 절연물질은 레이저 비아로 개구를 형성하는바, 수동부품(115A, 115B)의 전극에 제2봉합재(111)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다.
기타, 일례에 따른 반도체 패키지(100A)는 연결구조체(140)의 하측에 배치되며 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치되며 노출된 재배선층과 연결된 언더범프금속(160), 및 패시베이션층(150)의 하측에 배치되며 언더범프금속(160)을 통하여 노출된 재배선층(142)과 전기적으로 연결된 전기연결금속(170)을 더 포함할 수 있으며, 이를 통하여 메인보드 등에 실장되어 연결될 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 금속물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
제1봉합재(130)는 반도체칩(120)을 캡슐화한다. 제1봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC(Epoxy Molding Compound)와 같은 공지의 몰딩 물질을 사용할 수 있다. 필요에 따라서는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
제1봉합재(130)의 상면에는 반도체칩(120)의 비활성면을 향하여 리세스된 하나 이상의 리세스부(130v)가 존재한다. 리세스부(130v)는 각각 금속층(181, 182)이 채워짐으로써 금속층(181, 182)의 제1봉합재(130)에 대한 밀착력을 향상시키는 역할을 수행한다. 이와 동시에, 상술한 바와 같이 리세스부(130v) 중 적어도 하나는 식별을 위한 마킹 패턴으로도 이용될 수 있다.
금속층(181, 182)은 제1봉합재(130)의 상면을 덮으며, 리세스부(130v) 각각의 적어도 일부를 채운다. 또한, 제1봉합재(130)의 측면을 덮을 수도 있다. 금속층(181, 182)을 통하여 반도체 패키지(100A)의 전자파 차폐 구현이 가능하다. 일례에서는 금속층(181, 182)이 리세스부(130v) 각각의 적어도 일부를 채우는 제1금속층(181)과 제1금속층(181) 상에 배치되어 리세스부(130v) 각각의 나머지 적어도 일부를 채우며 제1봉합재(130)의 상면 및 측면을 덮는 제2금속층(182)을 포함한다. 제1 및 제2금속층(181, 182)은 서로 경계가 구분되는 별도의 층이다. 이때, 제1금속층(181)의 제1봉합재(130)와 접하는 면은 제1금속층 (181)의 제2금속층(182)과 접하는 면보다, 그리고 제2금속층(182)의 제1봉합재(130)와 접하는 면은 제2금속층(182)의 제1금속층(181)과 접하는 면보다 표면 거칠기가 더 크다. 이러한 구조를 통하여 밀착력 개선 효과를 더욱 높일 수 있다. 금속층(181, 182)은 각각 금속물질을 포함한다. 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(115A, 115B)을 전기적으로 연결한다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 부품내장구조체(110A, 110B)와 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141)의 하면에 배치된 재배선층(142)과 절연층(141)을 관통하며 재배선층(142)을 배선층(114) 및 접속패드(122)와 전기적으로 연결하는 접속비아(143)를 포함한다. 연결구조체(140)는 절연층(141)이 다층으로 구성될 수 있으며, 재배선층(142) 역시 다층으로 구성될 수 있다. 이 경우, 접속비아(143) 역시 다층으로 구성되어 서로 다른 층에 배치된 재배선층(142)을 전기적으로 연결할 수 있다.
절연층(141)으로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 감광성 절연물질(PID)은 무기필러를 소량 포함하거나 또는 포함하지 않을 수 있다. 즉, 수동부품(115A, 115B)을 재배선하기 위한 배선층(114) 및 배선비아(113)가 형성되는 절연층(112)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 재배선층(142) 및 접속비아(143)가 형성되는 절연층(141)의 물질을 선택적으로 제어함으로써, 보다 우수한 시너지 효과를 가질 수 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 또한, 배선층(114)과 접속패드(122)를 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 재배선층(142)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 배선층(114), 접속패드(122), 재배선층(142) 등을 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)의 접속패드(122)와 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결구조체(140)의 접속비아(143)와 직접 연결될 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 접속비아(143)는 금속물질로 충전된 필드 타입 수 있으며, 또는 금속물질이 비아홀의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 접속비아(143)의 형상으로 테이퍼 형상이 적용될 수 있다.
부품내장구조체(110A, 110B)는 반도체 패키지(100A) 내에 수동부품(115A, 115B)를 도입함으로써 반도체 패키지(100A)를 모듈화 시킬 수 있다. 부품내장구조체(110A, 110B)는 각각 하나 이상의 수동부품(115A, 115B), 수동부품(115A, 115B) 각각을 내장하는 제2봉합재(111), 및 수동부품(115A, 115B) 각각의 하측에 배치되며 수동부품(115A, 115B) 각각과 전기적으로 연결된 배선층(114)을 포함하는 배선구조체(116)를 포함할 수 있다.
수동부품(115A, 115B)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(Capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(Inductor), 그리고 비즈(Bead) 등일 수 있다. 바람직하게는 커패시터 일 수 있으나, 이에 한정되는 것은 아니다. 수동부품(115A, 115B)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(115A, 115B)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 수동부품(115A, 115B)의 수는 특별히 한정되지 않으며, 도면에서 보다 더 많을 수도, 더 적을 수도 있다.
제2봉합재(111)는 수동부품(115A, 115B)을 각각 캡슐화한다. 제2봉합재(111)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
제2봉합재(111)와 제1봉합재(130)와 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제2봉합재(111)와 제1봉합재(130)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제2봉합재(111)와 제1봉합재(130)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합재(130)가 제2봉합재(111) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다. 필요에 따라서는, 제2봉합재(111)는 절연물질로 구현하되, 제1봉합재(130)는 자성물질로 구현할 수도 있다. 이 경우 제1봉합재(130)는 EMI 흡수 효과를 가질 수 있다. 반도체칩(120)의 경우는 바디(121)를 통하여 전극이 노출되지 않는바, 제1봉합재(130)를 자성물질로 구현하는 경우에도 특별한 문제가 발생하지 않을 수 있다.
배선구조체(116)는 절연층(112)과 절연층(112)의 하면에 배치된 배선층(114)과 절연층(112)을 관통하며 수동부품(115A, 115B) 각각의 전극을 배선층(114)과 전기적으로 연결하는 배선비아(113)를 포함할 수 있다. 배선구조체(116)는 도면에 도시한 것 보다 많은 층 수의 절연층, 배선층, 배선비아로 구성될 수도 있다.
절연층(112)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 실리카나 알루미나와 같은 무기필러를 포함하는 비감광성 절연물질, 예컨대 ABF를 사용할 수 있다. 이 경우 언듈레이션 문제 및 크랙 발생에 따른 불량 문제를 보다 효과적으로 해결할 수 있다. 또한, 제2봉합재(111) 형성 물질의 블리딩에 의한 수동부품(115A, 115B)의 전극 오픈 불량의 문제도 효과적으로 해결할 수 있다.
절연층(112)은 절연층(141) 보다 열팽창계수(CTE: Coefficient of Thermal Expansion)가 작을 수 있다. 절연층(112)의 경우 무기필러를 포함하기 때문이다. 절연층(141)의 경우도 필요에 따라서 소량의 무기필러를 포함할 수 있으나, 이 경우 절연층(112)에 포함된 무기필러의 중량퍼센트가 절연층(141)의 무기필러의 중량퍼센트보다 클 수 있다. 따라서, 역시 절연층(112)의 열팽창계수(CTE)가 절연층(141)의 열팽창계수(CTE) 보다 작을 수 있다. 무기필러를 상대적으로 더 많이 갖는바 열팽창계수(CTE)가 상대적으로 작은 절연층(112)은 열경화 수축이 작은 등 워피지에 유리한바 상술한 바와 같이 언듈레이션이나 크랙 발생의 문제를 보다 효과적으로 해결할 수 있으며, 수동부품(115A, 115B)의 전극 오픈 불량의 문제도 보다 효과적으로 개선할 수 있다.
배선층(114)은 수동부품(115A, 115B)의 전극을 재배선하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결할 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 배선층(114)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 배선층(114)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다. 배선층(114)의 하면은 반도체칩(120)의 활성면과 코플래너 할 수 있다. 배선층(114)이 다층인 경우에는 최하측의 배선층(114)이 반도체칩(120)의 활성면과 코플래너 할 수 있다.
배선비아(113)는 수동부품(115A, 115B)과 배선층(114)을 전기적으로 연결할 수 있다. 배선비아(113)는 수동부품(115A, 115B) 각각의 전극과 물리적으로 접할 수 있다. 즉, 수동부품(115A, 115B)은 솔더범프 등을 이용하는 표면실장 형태가 아닌 임베디드 타입으로 배선비아(113)와 직접 접할 수 있다. 배선비아(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 사용할 수 있다. 배선비아(113)는 금속물질로 충전된 필드 타입 수 있으며, 또는 금속물질이 비아홀의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 형상이 적용될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 한편, 노출된 재배선층(142)의 표면에는 니켈(Ni)/금(Au) 등의 표면처리층이 형성될 수 있다.
언더범프금속(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지 모듈(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결구조체(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부에 공지의 금속물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지 모듈(100A)은 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11 내지 도 13은 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 11을 참조하면, 먼저, 코어층(210)과 코어층(210)의 양측에 배치된 금속층(212)을 포함하는 캐리어(200)를 준비하고, 캐리어(200)의 일측의 금속층(212) 상에 하나 이상의 요철을 갖는 도금패턴(181')을 AP(Additive Process), SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), Tenting 등의 도금 공정을 통하여 형성한다. 다음으로, 도금패턴(181')의 요철을 갖는 면에 에칭, Cz 처리, 블랙 옥사이드 처리, 브라운 옥사이드 처리 등과 같이 공지의 방법으로 조도를 형성하여, 표면 거칠기가 그 반대 면보다 크도록 처리한다. 이러한 표면 처리를 통하여 캐리어(200) 상에 제1금속층(181)이 준비된다.
도 12를 참조하면, 다음으로, 테이프(300) 상에 별도로 제조한 부품내장구조체(110A, 110B)와 반도체칩(120)을 부착하고, 제1봉합재(130)로 이들을 봉합하며, 그 후 제1봉합재(130) 상에 제1금속층(181)의 조도 처리된 면이 제1봉합재(130)와 접하도록 캐리어(200)를 제1봉합재(130) 상에 라미네이션 한다. 다음으로, 테이프(300)를 디테치 하고, 테이프(300)를 제거한 영역에 연결구조체(140)를 형성한다.
도 13을 참조하면, 다음으로, 제1봉합재(130)에 제1금속층(181)이 전사된 상태로 남도록 캐리어(200)를 디테치 한다. 다음으로, 부분 에칭으로 제1금속층(181)을 부분적으로 제거한다. 구체적으로, 제1봉합재(130)의 상면이 노출되도록 제1금속층(181)을 제거하며, 제1금속층(181)의 요철 패턴에 의하여 제1봉합재(130)에 하나 이상의 리세스부(130v)가 형성되고, 제1금속층(181)은 리세스부(130v)의 적어도 일부를 채우도록 남겨진다. 제1봉합재(130)의 노출된 상면과 리레스부(130v) 각각의 노출된 벽면은 제1금속층(181)의 조도가 전사되어 상당한 조도를 가진 상태가 된다. 한편, 필요에 따라서 적절한 공정 순서에 패시베이션층(150)과 언더범프금속(160)과 전기연결금속(170)을 형성한다. 또한, 싱귤레이션 공정을 수행한다. 다음으로, 제1봉합재(130)와 제1금속층(181) 상에 스퍼터링이나 공지의 도금 공정, 예컨대 전해도금 또는 무전해도금 등으로 제2금속층(182)을 형성한다. 제2금속층(182)의 제1봉합재(130)의 상면 및 리세스부(130v)의 벽면과 접하는 계면은 전사된 조도에 의하여 우수한 밀착력을 가지게 되며, 또한 제1금속층(181)과 제2금속층(182) 사이의 계면은 동일 또는 유사 금속간 결합으로 인하여 우수한 밀착력을 가지게 된다. 일련의 과정을 통하여, 상술한 일례에 따른 반도체 패키지(100A)를 제조할 수 있다.
도 14은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 도 14의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서 제1금속층(181)이 풀 에칭에 의하여 모두 제거되어 제2금속층(182)만 남아있게 된다. 즉, 제2금속층(182)이 각각의 리세스부(130v)의 적어도 일부를 채우며, 제1봉합재(130)의 상면과 측면을 덮는다. 이때, 제1금속층(181)이 완전히 제거되더라도, 제1봉합재(130)의 상면과 리세스부(130v) 각각의 벽면 및 바닥면은 전사된 조도에 의하여 표면 거철기가 커지는바, 제2금속층(182)과의 우수한 밀착력을 여전히 구현할 수 있다. 그 외에 다른 내용은 상술한 도 9 내지 도 13을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 도 16의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서 제1금속층(181)이 제1봉합재(130)의 상면을 덮은 상태로 남아있도록 더욱 부분적으로 에칭을 수행하여 제1금속층(181)의 일부만을 제거한다. 필요에 따라서는, 에칭을 수행하지 않을 수도 있다. 즉, 다른 일례에서는 제1금속층(181)이 리세스부(130v) 각각을 채우며 제1봉합재(130)의 상면을 덮으며, 제2금속층(182)은 제1금속층(181)과 제1봉합재(130)의 측면을 덮는다. 이 경우, 제1금속층(181)의 제1봉합재(130)와 접하는 면은 제1금속층(181)의 제2금속층(182)과 접하는 면보다 표면 거칠기가 더 크며, 제1금속층(181)이 리세스부(130v)를 채우는바, 우수한 밀착력으로 제1금속층(181)이 제1봉합재(130)와 접하게 되고, 이러한 제1금속층(181) 상에 제2금속층(182)이 형성되는바, 동일 또는 유사 금속간 결합을 통하여 우수한 밀착력으로 제2금속층(182)이 제1금속층(181)과 접하게 된다. 그 외에 다른 내용은 상술한 도 9 내지 도 13을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 반도체 패키지(100A, 100B, 100C)를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (14)

  1. 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면 및 측면 각각의 적어도 일부를 덮으며, 상기 반도체칩의 비활성면 방향으로 리세스된 하나 이상의 리세스부를 갖는 제1봉합재;
    상기 제1봉합재 상에 배치되며, 상기 리세스부 각각의 적어도 일부를 채우는 금속층; 및
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 리세스부 내에서, 상기 금속층의 상기 제1봉합재와 접하는 면은, 상기 금속층의 상기 제1봉합재와 접하는 면의 반대측 면보다, 표면 거칠기가 더 크고,
    상기 금속층은 상기 리세스부 각각의 적어도 일부를 채우는 제1금속층, 및 상기 제1금속층 상에 배치되어 상기 리세스부 각각의 나머지 적어도 일부를 채우며 상기 제1봉합재의 상면 및 측면을 덮는 제2금속층을 포함하며,
    상기 제1 및 제2금속층은 경계가 구분되는 별도의 층인,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 금속층은 상기 제1봉합재의 상면을 덮으며,
    상기 금속층의 상기 제1봉합재의 상면과 접하는 면은 상기 금속층의 상기 제1봉합재의 상면과 접하는 면의 반대측 면보다 표면 거칠기가 더 큰,
    반도체 패키지.
  3. 제 2 항에 있어서,
    상기 금속층은 상기 제1봉합재의 상면 및 측면을 덮으며,
    상기 금속층의 상기 제1봉합재의 상면과 접하는 면은 상기 금속층의 상기 제1봉합재의 측면과 접하는 면보다 표면 거칠기가 더 큰,
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리세스부 중 적어도 하나는 식별을 위한 마킹 패턴을 제공하는,
    반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1금속층의 상기 제1봉합재와 접하는 면은 상기 제1금속층의 상기 제2금속층과 접하는 면보다 표면 거칠기가 더 큰,
    반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2금속층의 상기 제1봉합재와 접하는 면은 상기 제2금속층의 상기 제1금속층과 접하는 면보다 표면 거칠기가 더 큰,
    반도체 패키지.
  8. 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면 및 측면 각각의 적어도 일부를 덮으며, 상기 반도체칩의 비활성면 방향으로 리세스된 하나 이상의 리세스부를 갖는 제1봉합재;
    상기 제1봉합재 상에 배치되며, 상기 리세스부 각각의 적어도 일부를 채우는 금속층; 및
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 리세스부 내에서, 상기 금속층의 상기 제1봉합재와 접하는 면은, 상기 금속층의 상기 제1봉합재와 접하는 면의 반대측 면보다, 표면 거칠기가 더 크고,
    상기 금속층은 상기 리세스부 각각을 채우며 상기 제1봉합재의 상면을 덮는 제1금속층, 및 상기 제1금속층 및 상기 제1봉합재의 측면을 덮는 제2금속층을 포함하며,
    상기 제1 및 제2금속층은 경계가 구분되는 별도의 층인,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1금속층의 상기 제1봉합재와 접하는 면은 상기 제1금속층의 상기 제2금속층과 접하는 면보다 표면 거칠기가 더 큰,
    반도체 패키지.
  10. 제 1 항에 있어서,
    상기 연결구조체 상에 상기 반도체칩과 나란하게 배치되며, 내부에 하나 이상의 수동부품이 내장된, 하나 이상의 부품내장구조체; 를 더 포함하며,
    상기 제1봉합재는 상기 부품내장구조체 각각의 적어도 일부를 덮는,
    반도체 패키지.
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