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KR102495452B1 - 반도체 장치 - Google Patents

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KR102495452B1
KR102495452B1 KR1020160081317A KR20160081317A KR102495452B1 KR 102495452 B1 KR102495452 B1 KR 102495452B1 KR 1020160081317 A KR1020160081317 A KR 1020160081317A KR 20160081317 A KR20160081317 A KR 20160081317A KR 102495452 B1 KR102495452 B1 KR 102495452B1
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conductivity type
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황인준
강정한
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삼성전자주식회사
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Abstract

파워 스위치 소자 내부의 기생 BJT(bipolar junction transistor)의 동작을 방지하여, 배터리 등의 효율을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 도전형의 기판, 상기 기판 상의 게이트 전극, 상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 고농도 불순물 영역, 상기 제1 고농도 불순물 영역의 하부에 배치되고, 상기 제1 고농도 불순물 영역을 둘러싸는 제1 도전형의 제1 웰, 상기 게이트 전극의 일부와 중첩되고, 상기 제1 웰에 인접하는 제2 도전형의 제2 웰, 및 상기 제1 웰 및 상기 제2 웰의 하부에 배치되고, 상기 제1 고농도 불순물 영역과 함께 제1 전압에 연결되는 제2 도전형의 제1 깊은 웰을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOS Field Effect Transistor; MOSFET)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(Lateral Double diffused MOSFET; LDMOS)와 같이 이중 확산(double diffusion) 기술을 이용한 디모스 트랜지스터가 널리 사용되고 있다.
본 발명이 해결하려는 과제는, 파워 스위치 소자 내부의 기생 BJT(bipolar junction transistor)의 동작을 방지하여, 배터리 등의 효율을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 도전형의 기판; 상기 기판 상의 게이트 전극; 상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 고농도 불순물 영역; 상기 제1 고농도 불순물 영역의 하부에 배치되고, 상기 제1 고농도 불순물 영역을 둘러싸는 제1 도전형의 제1 웰; 상기 게이트 전극의 일부와 중첩되고, 상기 제1 웰에 인접하는 제2 도전형의 제2 웰; 및 상기 제1 웰 및 상기 제2 웰의 하부에 배치되고, 상기 제1 고농도 불순물 영역과 함께 제1 전압에 연결되는 제2 도전형의 제1 깊은 웰을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 도전형의 기판; 상기 기판 상의 게이트 전극; 상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 고농도 불순물 영역; 상기 제1 고농도 불순물 영역의 하부에 배치되고, 상기 제1 고농도 불순물 영역을 둘러싸는 제1 도전형의 제1 웰; 상기 게이트 전극의 타측에 배치되는 제2 도전형의 제2 고농도 불순물 영역; 상기 제2 고농도 불순물 영역의 하부에 배치되고, 상기 제2 고농도 불순물 영역을 둘러싸는 제2 도전형의 제2 웰; 상기 제2 웰의 하부에 배치되는 제1 도전형의 제1 깊은 웰; 상기 제1 깊은 웰의 하부에서 상기 제1 웰 및 상기 제2 웰에 걸쳐서 배치되고, 상기 제1 고농도 불순물 영역과 함께 제1 전압에 연결되는 제2 도전형의 제2 깊은 웰을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 도전형의 제1 깊은 웰과, 상기 제1 깊은 웰 상에 제2 도전형의 제2 깊은 웰을 포함하는 제2 도전형의 기판; 및 상기 기판에 형성되고, 게이트 전극, 제1 전압에 연결되는 제1 단자 및 상기 제1 전압과 다른 제2 전압에 연결되는 제2 단자를 포함하는 트랜지스터를 포함하고, 상기 제1 깊은 웰은 상기 제1 단자와 함께 상기 제1 전압에 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 반도체 장치를 포함할 수 있는 예시적인 회로도이다.
도 3은 도 1의 반도체 장치의 내부 등가 회로를 표시한 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 내지 도 3을 이용하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 반도체 장치를 포함할 수 있는 예시적인 회로도이다. 도 3은 도 1의 반도체 장치의 내부 등가 회로를 표시한 도면이다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 게이트 전극(130)과, 소오스 영역(120)과, 드레인 영역(125)과, 바디 컨택 영역(122)과, 바디 영역(110)과, 드리프트 영역(115)과, 고전압 웰(155)과, 깊은 웰(150)과, 픽업(pick-up) 컨택 영역(145)을 포함할 수 있다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100)은 에피층 없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등을 포함할 수 있다.
이하에서는, 기판(100)은 예시적으로 실리콘 반도체 기판인 것으로 설명한다. 또한, 실리콘 반도체 기판은 예를 들어, 제1 도전형(예를 들어, P형)일 수 있다.
소자 분리 영역(160)은 이 후에 설명될 게이트 전극(130)과 드레인 영역(125)이 이격되어 분리되도록 할 수 있다.
소자 분리 영역(160)은 드레인 영역(125)에 고전압이 인가될 경우 드레인 영역(125)과, 드레인 영역(125)에 인접하는 게이트 전극(130)의 에지(edge) 사이에 형성되는 높은 전계에 의해 반도체 장치의 신뢰성이 열화되는 것을 방지할 수 있다. 소자 분리 영역(160)은 반도체 장치의 항복 전압(Break-down Voltage)을 향상시킬 수 있다.
소자 분리 영역(160)은 예를 들어, STI(Shallow Trench Isolation) 등으로 형성될 수 있으나 이에 한정되는 것은 아니며, LOCOS(Local Oxidation of Silicon) 등으로 형성될 수도 있다.
게이트 전극(130)은 기판(100) 상에 형성될 수 있다. 게이트 전극(130)은 드리프트 영역(115) 및 바디 영역(110)에 걸쳐서 형성될 수 있다.
게이트 전극(130)의 일부는 드리프트 영역(115)과 중첩되고, 게이트 전극(130)의 또 다른 일부는 바디 영역(110)과 중첩될 수 있다.
드리프트 영역(115)과 중첩되는 게이트 전극(130) 중 일부는 소자 분리 영역(160)의 일부와 중첩될 수 있다. 게이트 전극(130)은 소자 분리 영역(160)의 상면 일부를 따라 연장될 수 있다.
게이트 전극(130)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(130)이 상부에 실리콘을 포함할 경우, 게이트 전극(130)은 게이트 전극(130)의 상부에 형성된 금속 실리사이드막을 포함할 수 있다.
게이트 절연막(135)은 게이트 전극(130)과 기판(100) 상에 개재될 수 있다. 게이트 절연막(135)은 게이트 전극(130)과 기판(100)을 전기적으로 분리시킬 수 있다.
게이트 절연막(135)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
게이트 스페이서(132)는 게이트 전극(130)의 측벽 상에 형성될 수 있다. 게이트 스페이서(132)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 1에서, 게이트 스페이서(132)는 단일막인 것으로 도시하였지만, 이에 제한되지 않고, 다중막으로 형성될 수 있음은 물론이다.
도 1에서, 게이트 전극(130)이 게이트로 사용되는 반도체 장치는 예를 들어, 제1 도전형의 트랜지스터, 즉, p형 트랜지스터일 수 있다.
소오스 영역(120)은 게이트 전극(130)의 일측에 배치될 수 있다. 소오스 영역(120)은 예를 들어, 제1 도전형의 고농도 불순물 영역일 수 있다.
소오스 영역(120)은 기판(100) 내에 형성될 수 있다. 또한, 도시된 것과 달리, 소오스 영역(120)은 상승된 소오스 영역일 수 있다.
소오스 영역(120)과 소오스 영역(120)에 소오스 전압을 인가하는 컨택 사이의 저항을 감소시키기 위해, 소오스 영역(120)의 상부에 금속 실리사이드막이 형성될 수도 있다.
바디 영역(110)은 게이트 전극(130)의 일측에 배치될 수 있다. 바디 영역(110)은 소오스 영역(120)의 하부에, 소오스 영역(120)을 둘러싸도록 형성될 수 있다.
바디 영역(110)은 기판(100) 내에 형성될 수 있다. 바디 영역(110)은 게이트 전극(130)의 일부와 중첩될 수 있다.
바디 영역(110)은 예를 들어, 제2 도전형(예를 들어, n형)의 불순물 영역일 수 있다. 바디 영역(110)은 제2 도전형의 웰일 수 있다.
바디 영역(110)은 소오스 영역(120)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있으며, 여기서 도핑 농도는 각 영역에 도핑된(또는, 주입된) 불순물의 농도일 수 있다.
바디 컨택 영역(122)은 소오스 영역(120)에 인접하여, 바디 영역(110) 내에 형성될 수 있다. 소오스 영역(120)은 바디 컨택 영역(122)과 게이트 전극(130) 사이에 배치될 수 있다.
바디 컨택 영역(122)은 예를 들어, 제2 도전형의 고농도 불순물 영역일 수 있다. 바디 컨택 영역(122)은 바디 영역(110)에 비해 상대적으로 높은 도핑 농도를 가질 수 있다.
바디 컨택 영역(122)과 바디 컨택 영역(122)에 바디 전압을 인가하는 컨택 사이의 저항을 감소시키기 위해, 바디 컨택 영역(122)의 상부에 금속 실리사이드막이 형성될 수도 있다.
드레인 영역(125)은 게이트 전극(130)의 타측에 배치될 수 있다. 드레인 영역(125)은 예를 들어, 제1 도전형의 고농도 불순물 영역일 수 있다.
드레인 영역(125)은 기판(100) 내에 형성될 수 있다. 또한, 도시된 것과 달리, 드레인 영역(125)은 상승된 드레인 영역일 수 있다.
드레인 영역(125)과 드레인 영역(125)에 드레인 전압을 인가하는 컨택 사이의 저항을 감소시키기 위해, 드레인 영역(125)의 상부에 금속 실리사이드막이 형성될 수도 있다.
드레인 영역(125)과 게이트 전극(130) 사이에, 소자 분리 영역(160)이 배치될 수 있다.
드리프트 영역(115)은 게이트 전극(130)의 타측에 배치될 수 있다. 드리프트 영역(115)은 바디 영역(110)에 인접하여 형성될 수 있다.
드리프트 영역(115)은 드레인 영역(125)의 하부에, 드레인 영역(125)을 둘러싸도록 형성될 수 있다.
드리프트 영역(115)은 기판(100) 내에 형성될 수 있다. 드리프트 영역(115)은 게이트 전극(130)의 일부와 중첩될 수 있다.
드리프트 영역(115)은 드레인 영역(125)뿐만 아니라, 소자 분리 영역(160)을 감싸도록 형성될 수 있다. 다르게 말하면, 소자 분리 영역(160) 드리프트 영역(115) 내에 배치될 수 있다.
드리프트 영역(115)은 예를 들어, 제1 도전형(예를 들어, p형)의 불순물 영역일 수 있다. 드리프트 영역(115)은 제1 도전형의 웰일 수 있다.
드리프트 영역(115)은 소오스 영역(120) 및 드레인 영역(125)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 1 에서, 드리프트 영역(115)과 바디 영역(110)은 서로 간에 접촉하지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
픽업(pick-up) 컨택 영역(145)은 게이트 전극(130)의 타측에 배치될 수 있다. 픽업 컨택 영역(145)은 예를 들어, 제2 도전형의 고농도 불순물 영역일 수 있다.
픽업 컨택 영역(145)은 드리프트 영역(115) 내에 배치되지 않는다. 픽업 컨택 영역(145)과 게이트 전극(130) 사이에, 드레인 영역(125)이 배치될 수 있다.
픽업 컨택 영역(145)은 기판(100) 내에 형성될 수 있다. 또한, 도시된 것과 달리, 픽업 컨택 영역(145)은 기판(100)의 상면보다 상승된 상면을 포함하는 영역일 수 있다.
픽업 컨택 영역(145)과 픽업 컨택 영역(145)에 픽업 전압을 인가하는 컨택 사이의 저항을 감소시키기 위해, 픽업 컨택 영역(145)의 상부에 금속 실리사이드막이 형성될 수도 있다.
픽업 영역(140)은 게이트 전극(130)의 타측에 배치될 수 있다. 픽업 영역(140)은 드리프트 영역(115)과 인접하여 형성될 수 있다. 픽업 영역(140)과 바디 영역(110) 사이에, 드리프트 영역(115)이 배치될 수 있다.
픽업 영역(140)은 픽업 컨택 영역(145)의 하부에, 픽업 컨택 영역(145)을 둘러싸도록 형성될 수 있다.
픽업 영역(140)은 기판(100) 내에 형성될 수 있다. 픽업 영역(140)은 게이트 전극(130)과 중첩되지 않을 수 있다.
픽업 영역(140)은 예를 들어, 제2 도전형(예를 들어, n형)의 불순물 영역일 수 있다. 픽업 영역(140)은 제2 도전형의 웰일 수 있다.
픽업 영역(140)은 픽업 컨택 영역(145)에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다.
도 1 에서, 드리프트 영역(115)과 픽업 영역(140)은 서로 간에 접촉하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
깊은 웰(150)은 바디 영역(110), 픽업 영역(140) 및 드리프트 영역(115)의 하부에 배치될 수 있다. 깊은 웰(150)은 픽업 영역(140), 바디 영역(110) 및 드리프트 영역(115)에 걸쳐서 배치될 수 있다.
깊은 웰(150)은 기판(100) 내에 형성될 수 있다. 깊은 웰(150)은 기판(100)과 다른 도전형을 가질 수 있다. 깊은 웰(150)은 제2 도전형(예를 들어, n형)의 불순물 영역일 수 있다.
동일한 도전형을 갖는 깊은 웰(150)과 드리프트 영역(115)은 서로 접촉하지 않는다. 하지만, 동일한 도전형을 갖는 깊은 웰(150)과 픽업 영역(140)은 서로 접촉할 수 있다.
바디 영역(110), 드리프트 영역(115) 및 픽업 영역(140)은 각각 깊은 웰(150) 상에 배치될 수 있다.
도 1에서, 소오스 영역(120), 드레인 영역(125), 바디 컨택 영역(122) 및 픽업 컨택 영역(145)은 기판(100) 내에 불순물을 주입하여 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
기판(100)의 일부를 제거하여 리세스를 형성한 후 리세스에 에피택셜 패턴을 형성함으로써, 소오스 영역(120), 드레인 영역(125), 바디 컨택 영역(122) 및 픽업 컨택 영역(145)이 형성될 수 있음은 물론이다.
고전압 웰(155)은 바디 영역(110)의 하부 및 드리프트 영역(115)의 하부에 배치될 수 있다. 하지만, 고전압 웰(155)은 픽업 영역(140)의 하부에 배치되지 않을 수 있다.
고전압 웰(155)은 바디 영역(110) 및 깊은 웰(150) 사이에 배치될 수 있다. 고전압 웰(155)에 의해, 바디 영역(110) 및 깊은 웰(150)은 서로 분리될 수 있다.
또한, 고전압 웰(155)은 드리프트 영역(115) 및 깊은 웰(150) 사이에 배치될 수 있다. 즉, 고전압 웰(155)의 일부는 드리프트 영역(115) 및 깊은 웰(150) 사이로 연장될 수 있다.
도 1에서, 드리프트 영역(115) 및 깊은 웰(150)이 수직으로 중첩되는 사이에, 고전압 웰(155)은 전체적으로 연장될 수 있다. 즉, 드리프트 영역(115)의 폭은 드리프트 영역(115)과 고전압 웰(155)이 수직으로 중첩되는 폭과 실질적으로 동일할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 고전압 웰(155)은 바디 영역(110) 및 드리프트 영역(115)에 걸쳐서 연장되지만, 픽업 영역(140)을 따라 연장되지 않을 수 있다.
고전압 웰(155)은 픽업 영역(140) 및 깊은 웰(150) 사이에 연장되지 않으므로, 픽업 영역(140) 및 깊은 웰(150)은 서로 접할 수 있다.
바디 영역(110) 및 드리프트 영역(115)은 각각 고전압 웰(155)의 상부 상에 배치되지만, 픽업 영역(140)은 고전압 웰(155)의 상부 상에 배치되지 않을 수 있다.
고전압 웰(155)은 기판(100) 내에 형성될 수 있다. 고전압 웰(155)은 예를 들어, 제1 도전형(예를 들어, p형)의 웰일 수 있다.
고전압 웰(155)은 픽업 영역(140), 드리프트 영역(115) 및 바디 영역(110)보다 깊게 형성되므로, 고전압 웰(155)은 깊은 웰일 수 있다.
고전압 웰(155)은 깊은 웰(150) 내에 배치될 수 있다. 하지만, 고전압 웰(155)이 깊은 웰(150) 내에 매립되는 것을 아니다. 즉, 고전압 웰(155) 및 바디 영역(110) 사이와, 고전압 웰(155) 및 드리프트 영역(115) 사이에, 깊은 웰(150)이 배치되어 있지 않는다.
고전압 웰(155)은 드리프트 영역(115) 및 바디 영역(110)과 접할 수 있다. 고전압 웰(155)의 상부는 드리프트 영역(115)의 하부 및 바디 영역(110)의 하부와 접할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 드레인 영역(125) 및 픽업 컨택 영역(145)은 제1 전압(V1)(즉, 동일한 전위를 갖는 노드)에 연결될 수 있다. 즉, 드레인 영역(125) 및 픽업 컨택 영역(145)은 동일한 전위를 갖는 노드에 연결될 수 있다.
픽업 컨택 영역(145) 및 픽업 영역(140)을 통해, 깊은 웰(150)은 제1 전압(V1)에 연결될 수 있다. 즉, 깊은 웰(150)은 드레인 영역(125)과 함께 제1 전압(V1)에 연결될 수 있다.
도 1에서, 소오스 영역(120) 및 바디 컨택 영역(122)은 제1 전압(V1)과 다른 제2 전압(V2)에 연결될 수 있다.
소오스 영역(120)과 연결된 전압은 바디 컨택 영역(122)과 연결된 전압과 서로 다를 수 있음은 물론이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소오스 영역(120)과, 드레인 영역(125)과, 바디 컨택 영역(122)과, 바디 영역(110)과, 드리프트 영역(115)과, 고전압 웰(155)과, 깊은 웰(150)과, 픽업 컨택 영역(145)과, 픽업 영역(140)은 기판(100) 내에 불순물을 주입하여 형성된 불순물 영역일 수 있다.
다르게 설명하면, 기판(100)은 소오스 영역(120)과, 드레인 영역(125)과, 바디 컨택 영역(122)과, 바디 영역(110)과, 드리프트 영역(115)과, 고전압 웰(155)과, 깊은 웰(150)과, 픽업 컨택 영역(145)과, 픽업 영역(140)을 포함할 수 있다.
제1 도전형(예를 들어, p형)의 기판(100)은 제2 도전형(예를 들어, n형)의 깊은 웰(150)과, 깊은 웰(150) 상의 고전압 웰(155)을 포함할 수 있다. 다르게 설명하면, 기판(100)과, 깊은 웰(150)과, 고전압 웰(155)은 형식적으로 PNP 트랜지스터의 적층 구조를 가질 수 있다.
또한, PNP 트랜지스터의 적층 구조를 포함하는 기판(100) 상에, 게이트 전극(130)을 포함하는 트랜지스터가 형성될 수 있다. 이에 대한 자세한 설명은 도 2 및 도 3을 이용하여 후술한다.
도 2 및 도 3을 이용하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 효과에 대해서 설명한다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치가 사용될 수 있는 동기 승압회전변류기(synchronous booster converter) 회로도의 일부이다. 도 2의 회로도는 예시적인 설명을 위한 것이므로, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에서, 인덕터(L)는 입력 전압단(Vin)과, 제1 노드(N1) 사이에 배치될 수 있다. 또한, 제1 트랜지스터(M1)의 일단과 제2 트랜지스터(M2)의 일단은 제1 노드(N1)에서 만난다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 예를 들어, 동기 승압회전변류기의 스위칭 소자로 사용될 수 있다.
제2 트랜지스터(M2)의 타단은 출력 전압단(Vout)과 연결된다. 출력 전압단(Vout)의 전압을 일정하게 유지시켜줄 수 있는 커패시터(C)는 제2 트랜지스터(M2)와 출력 전압단(Vout) 사이에 있는 제2 노드(N2)와 만난다.
반도체 기판 상에 제2 트랜지스터(M2)가 형성되는 동안, 기생 바이폴라 트랜지스터(Q1)가 동기 승압회전변류기의 회로도에 포함될 수 있다.
이 때, 기생 바이폴라 트랜지스터(Q1)의 이미터 단자는 제1 노드(N1)와 연결되고, 기생 바이폴라 트랜지스터(Q1)의 베이스 단자는 제2 노드(N2)와 연결될 수 있다.
예를 들어, 제2 트랜지스터(M2)는 오프 상태이고, 제1 트랜지스터(M1)가 온 상태인 경우, 인덕터(L)를 통해 흐르는 인덕터 전류(IL)는 제1 트랜지스터(M1)의 채널 영역을 통해 흐를 수 있다.
이 후, 제1 트랜지스터(M1)가 턴-오프가 된 경우, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 동시에 오프 상태인 데드 타임(dead time) 구간에 진입하게 된다. 또는, 제1 트랜지스터(M1)가 턴-오프가 되고, 제2 트랜지스터(M2)가 턴-온 상태가 된 경우, 제2 트랜지스터(M2)가 포화 영역에 놓이기 전까지 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 데드 타임 구간에 놓인 것과 유사할 수 있다.
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 오프 상태이므로, 인덕터 전류(IL)는 제1 트랜지스터(M1)의 채널 영역 및 제2 트랜지스터(M2)의 채널 영역을 통해 흐르지 못한다.
하지만, 인덕터(L)는 인덕터를 통해 흐르는 인덕터 전류(IL)의 크기를 유지하여는 특성을 가지고 있으므로, 인덕터(L)는 인덕터 전류(IL)를 공급하는 전류원과 같이 동작할 수 있다.
인덕터 전류(IL)는 기생 바이폴라 트랜지스터(Q1)를 통해 출력 전압단(Vout)을 향하는 출력 전류(Iout)과, 반도체 기판으로 빠지는 기판 누설 전류(Ipsub)로 나뉘게 된다.
이 때, 기생 바이폴라 트랜지스터(Q1)의 컬렉터를 통해 반도체 기판으로 흐르는 기판 누설 전류(Ipsub)가 증가할 경우, 동기 승압회전변류기 회로의 효율이 저하된다. 예를 들어, 입력 전압단(Vin)이 배터리와 연결되어 있을 경우, 기판 누설 전류(Ipsub)가 많이 소모되므로, 배터리의 수명은 짧아지게 된다.
즉, 기생 바이폴라 트랜지스터(Q1)가 턴-온이 되어, 기생 바이폴라 트랜지스터(Q1)가 동작할 경우, 동기 승압회전변류기 회로의 효율이 저하된다.
따라서, 기생 바이폴라 트랜지스터(Q1)가 동작하지 못하도록 하여, 기판 누설 전류(Ipsub)를 감소시킬 경우, 기생 바이폴라 트랜지스터(Q1)를 통해 출력 전압단(Vout)을 향하는 출력 전류(Iout)가 증가하게 된다. 즉, 동기 승압회전변류기 회로의 효율이 향상될 수 있다.
도 2 및 도 3에서, 제2 트랜지스터(M2)는 게이트 전극(130), 드레인 영역(125), 소오스 영역(120) 및 바디 컨택 영역(122)을 포함할 수 있다.
제2 트랜지스터(M2)의 드레인 영역(125)은 제1 노드(N1)와 연결될 수 있다. 즉, 드레인 영역(125)이 연결되는 제1 전압(도 1의 V1)은 제1 노드(N1)의 전압일 수 있다.
제2 트랜지스터(M2)의 소오스 영역(120) 및 바디 컨택 영역(122)은 제2 노드(N2)와 연결될 수 있다. 즉, 소오스 영역(120) 및 바디 컨택 영역(122)이 연결되는 제2 전압(도 1의 V2)은 제2 노드(N2)의 전압일 수 있다.
다르게 말하면, 제2 트랜지스터(M2)의 제1 단자(예를 들어, 드레인 영역(125))은 제1 노드(N1)의 전압(즉, 도 1의 제1 전압(V1))에 연결되고, 제2 트랜지스터(M2)의 제2 단자(예를 들어, 소오스 영역(120) 또는 바디 컨택 영역(122))은 제2 노드(N2)의 전압(즉, 도 1의 제2 전압(V2))에 연결된다.
기생 바이폴라 트랜지스터(Q1)는 깊은 웰(150)(n형 불순물 영역)과, 깊은 웰(150) 상의 고전압 웰(155)(p형 불순물 영역) 및 드리프트 영역(115)(p형 불순물 영역)과, 깊은 웰(150) 하부의 기판(100)(p형 기판)을 포함할 수 있다.
기생 바이폴라 트랜지스터(Q1)의 이미터 단자는 고전압 웰(155) 및 드리프트 영역(115)이 위치하는 제3 노드(N3)일 수 있다. 기생 바이폴라 트랜지스터(Q1)의 베이스 단자는 깊은 웰(150)일 수 있다. 또한, 기생 바이폴라 트랜지스터(Q1)의 컬렉터 단자는 기판(100)일 수 있다.
이 때, 기판 누설 전류(Ipsub)는 기생 바이폴라 트랜지스터(Q1)의 컬렉터를 통해 기판(100)으로 흐르게 된다. 출력 전압단(Vout)을 향하는 출력 전류(Iout)는 드리프트 영역(115) 및 바디 영역(110) 사이에 형성된 제1 다이오드(D1)를 통해 흐르는 전류와, 고전압 웰(155) 및 바디 영역(110) 사이에 형성된 제2 다이오드(D2)를 통해 흐르는 전류를 포함한다.
기생 바이폴라 트랜지스터(Q1)의 베이스 단자인 깊은 웰(150)은 픽업 컨택 영역(145) 및 픽업 영역(140)을 통해 제1 노드(N1)에 연결될 수 있다.
픽업 컨택 영역(145) 및 픽업 영역(140)은 각각 제2 도전형의 불순물 영역이므로, 픽업 컨택 영역(145) 및 픽업 영역(140)에 의한 전압 강하의 크기는 매우 작을 수 있다. 즉, 기생 바이폴라 트랜지스터(Q1)의 베이스 단자인 깊은 웰(150)에서의 전압은 제1 노드(N1)의 전압과 유사할 수 있다.
따라서, 기생 바이폴라 트랜지스터(Q1)의 이미터 단자(N3)와, 기생 바이폴라 트랜지스터(Q1)의 베이스 단자(N4) 사이의 전압차이는 실질적으로 0일 수 있다.
기생 바이폴라 트랜지스터(Q1)의 이미터 단자(N3)와 기생 바이폴라 트랜지스터(Q1)의 베이스 단자(N4) 사이의 전압 차이가 없을 경우, 기생 바이폴라 트랜지스터(Q1)는 동작하지 않게 된다.
따라서, 기생 바이폴라 트랜지스터(Q1)의 컬렉터를 통해 기판(100)으로 흐르는 기판 누설 전류(Ipsub)는 실질적으로 0이거나 0에 가까울 수 있다.
이에 따라, 인덕터 전류(IL)는 제1 다이오드(D1) 및 제2 다이오드(D2)를 통해 출력 전압단(Vout)으로 흐를 수 있다. 즉, 인덕터 전류(IL)는 출력 전류(Iout)와 실질적으로 동일할 수 있다.
덧붙여, 드리프트 영역(115) 및 깊은 웰(150) 사이에는 제3 다이오드(D3)가 형성될 수 있다. 이 때, 드리프트 영역(115) 및 깊은 웰(150) 사이의 전압 차이가 실질적으로 0이 될 수 있다. 즉, 제3 다이오드(D3)에 인가되는 전압 차이가 0과 같으므로, 제2 트랜지스터(M2)의 내압 특성이 향상될 수 있다.
게다가, 고전압 웰(155)에 의해 드리프트 영역(115) 및 깊은 웰(150)이 분리되지 않을 경우, 소오스 영역(120) 및 드레인 영역(125)은 픽업 컨택 영역(145), 픽업 영역(140), 깊은 웰(150) 및 바디 영역(110)을 통해 전기적으로 연결된다.
따라서, 제2 트랜지스터(M2)의 게이트 전극(130)에 게이트 전압이 인가되는지에 상관 없이, 제2 트랜지스터(M2)의 소오스 영역(120) 및 드레인 영역(125) 사이에는 전류가 흐르게 된다. 즉, 제2 트랜지스터(M2)는 스위칭 소자로서 역할을 하지 못하게 된다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 고전압 웰(155)은 드리프트 영역(115)의 일부와 수직적으로 중첩될 수 있다.
고전압 웰(155)은 드리프트 영역(115) 및 깊은 웰(150) 사이의 일부에 배치되지만, 드리프트 영역(115) 및 깊은 웰(150) 사이의 나머지에 배치되지 않을 수 있다. 즉, 드리프트 영역(115)의 폭은 드리프트 영역(115)과 고전압 웰(155)이 수직으로 중첩되는 폭보다 크다.
다르게 설명하면, 드리프트 영역(115)의 하면은 제1 부분과 제2 부분을 포함할 수 있다. 이 때, 드리프트 영역(115)의 하면의 제1 부분과 깊은 웰(150) 사이에는 고전압 웰(155)이 개재되지만, 드리프트 영역(115)의 하면의 제2 부분과 깊은 웰(150) 사이에는 고전압 웰(155)이 개재되지 않을 수 있다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 고전압 웰(155)은 바디 영역(110) 및 깊은 웰(150) 사이에 배치되지만, 드리프트 영역(115)과 깊은 웰(150) 사이에는 배치되지 않을 수 있다.
바디 영역(110)은 고전압 웰(155)과 접하지만, 드리프트 영역(115)은 고전압 웰(155)과 접하지 않을 수 있다. 드리프트 영역(115)의 하면은 깊은 웰(150)과 접할 수 있다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 깊은 웰(150) 및 고전압 웰(155)은 기판(100) 내에 형성되지 않고, 기판(100) 상에 형성된 에피택셜층(101) 내에 형성될 수 있다.
즉, 기판(100) 상에 에피택셜층(101)을 형성한 후, 소오스 영역(120)과, 드레인 영역(125)과, 바디 컨택 영역(122)과, 바디 영역(110)과, 드리프트 영역(115)과, 고전압 웰(155)과, 깊은 웰(150)과, 픽업 컨택 영역(145)과, 픽업 영역(140)을 에피택셜층(101) 내에 형성할 수 있다.
에피택셜층(101)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피택셜층(101)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 에피택셜층(101)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피택셜층(101)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 6에서, 에피택셜층(101)은 단일층인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 영역(160)은 드리프트 영역(115) 내에 형성되지 않을 수 있다.
게이트 전극(130)은 드리프트 영역(115)의 일부 및 바디 영역(110)의 일부 상에 형성될 수 있다.
드레인 영역(125)은 게이트 스페이서(132)와 공간적으로 이격되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 8은 반도체 장치의 내부 등가 회로를 표시하고 있다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 픽업(pick-up) 컨택 영역(145)은 게이트 전극(130)의 일측에 배치될 수 있다. 픽업 컨택 영역(145)과 게이트 전극(130) 사이에, 소오스 영역(120)이 배치될 수 있다.
픽업 영역(140)은 게이트 전극(130)의 일측에 배치될 수 있다. 픽업 영역(140)은 바디 영역(110)과 인접하여 형성될 수 있다. 픽업 영역(140)과 드리프트 영역(115) 사이에, 바디 영역(110)이 배치될 수 있다.
도 8에서, 게이트 전극(130)이 게이트로 사용되는 반도체 장치는 예를 들어, 제2 도전형의 트랜지스터, 즉, n형 트랜지스터일 수 있다.
이에 따라, 소오스 영역(120) 및 드레인 영역(125)은 각각 제2 도전형의 고농도 불순물 영역일 수 있다.
또한, 바디 컨택 영역(122)은 제1 도전형의 고농도 불순물 영역일 수 있다.
덧붙여, 바디 영역(110)은 제1 도전형(예를 들어, p형)의 불순물 영역이고, 드리프트 영역(115)은 제2 도전형의 불순물 영역일 수 있다.
소자 분리 영역(160)은 제2 도전형의 드리프트 영역(115) 내에 형성될 수 있다.
고전압 웰(155)은 드리프트 영역(115) 및 깊은 웰(150) 사이에 배치될 수 있다. 고전압 웰(155)에 의해, 드리프트 영역(115) 및 깊은 웰(150)은 서로 분리될 수 있다.
또한, 고전압 웰(155)은 바디 영역(110) 및 깊은 웰(150) 사이에 배치될 수 있다. 즉, 고전압 웰(155)의 일부는 바디 영역(110) 및 깊은 웰(150) 사이로 연장될 수 있다.
도 8에서, 바디 영역(110) 및 깊은 웰(150)이 수직으로 중첩되는 사이에, 고전압 웰(155)은 전체적으로 연장될 수 있다. 즉, 바디 영역(110)의 폭은 바디 영역(110)과 고전압 웰(155)이 수직으로 중첩되는 폭과 실질적으로 동일할 수 있다.
도 8에서, 제1 도전형인 바디 영역(110)의 불순물의 농도는 제1 도전형인 고전압 웰(155)의 불순물의 농도보다 크다.
또한, 도 8에서, 고전압 웰(155)의 상면은 픽업 영역(140)의 하면보다 높은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소오스 영역(120), 바디 컨택 영역(122) 및 픽업 컨택 영역(145)은 제1 전압(V1)(즉, 동일한 전위를 갖는 노드)에 연결될 수 있다. 즉, 소오스 영역(120), 바디 컨택 영역(122) 및 픽업 컨택 영역(145)은 동일한 전위를 갖는 노드에 연결될 수 있다.
도 8에서, 드레인 영역(125)은 제1 전압(V1)과 다른 제2 전압(V2)에 연결될 수 있다.
도 8에서 설명되는 게이트 전극(130)을 포함하는 트랜지스터는 도 2의 제2 트랜지스터(M2)일 수 있다. 도 2는 제2 트랜지스터(M2)가 p형 트랜지스터인 것으로 도시하였다. 하지만, 도 2 및 도 8을 이용하여 이 후에 설명하는 제2 트랜지스터(M2)는 n형 트랜지스터인 것으로 설명한다.
도 2 및 도 8에서, 제2 트랜지스터(M2)의 소오스 영역(120) 및 바디 컨택 영역(122)은 제1 노드(N1)와 연결될 수 있다. 즉, 소오스 영역(120) 및 바디 컨택 영역(122)이 연결되는 제1 전압(V1)은 제1 노드(N1)의 전압일 수 있다.
제2 트랜지스터(M2)의 드레인 영역(125)은 제2 노드(N2)와 연결될 수 있다. 즉, 드레인 영역(125)이 연결되는 제2 전압(V2)은 제2 노드(N2)의 전압일 수 있다.
다르게 말하면, 제2 트랜지스터(M2)의 제1 단자(예를 들어, 바디 컨택 영역(122))은 제1 노드(N1)의 전압(즉, 제1 전압(V1))에 연결되고, 제2 트랜지스터(M2)의 제2 단자(예를 들어, 드레인 영역(125))은 제2 노드(N2)의 전압(즉, 제2 전압(V2))에 연결된다.
기생 바이폴라 트랜지스터(Q1)는 깊은 웰(150)(n형 불순물 영역)과, 깊은 웰(150) 상의 고전압 웰(155)(p형 불순물 영역) 및 바디 영역(110)(p형 불순물 영역)과, 깊은 웰(150) 하부의 기판(100)(p형 기판)을 포함할 수 있다.
기생 바이폴라 트랜지스터(Q1)의 이미터 단자는 고전압 웰(155) 및 바디 영역(110)이 위치하는 제3 노드(N3)일 수 있다. 기생 바이폴라 트랜지스터(Q1)의 베이스 단자는 깊은 웰(150)일 수 있다. 또한, 기생 바이폴라 트랜지스터(Q1)의 컬렉터 단자는 기판(100)일 수 있다.
기판 누설 전류(Ipsub)는 기생 바이폴라 트랜지스터(Q1)의 컬렉터를 통해 기판(100)으로 흐르게 된다. 출력 전압단(Vout)을 향하는 출력 전류(Iout)는 바디 영역(110) 및 드리프트 영역(115) 사이에 형성된 제1 다이오드(D1)를 통해 흐르는 전류와, 고전압 웰(155) 및 드리프트 영역(115) 사이에 형성된 제2 다이오드(D2)를 통해 흐르는 전류를 포함한다.
기생 바이폴라 트랜지스터(Q1)의 베이스 단자인 깊은 웰(150)은 픽업 컨택 영역(145) 및 픽업 영역(140)을 통해 제1 노드(N1)에 연결될 수 있다.
픽업 컨택 영역(145) 및 픽업 영역(140)은 각각 제2 도전형의 불순물 영역이므로, 픽업 컨택 영역(145) 및 픽업 영역(140)에 의한 전압 강하의 크기는 매우 작을 수 있다. 즉, 기생 바이폴라 트랜지스터(Q1)의 베이스 단자인 깊은 웰(150)에서의 전압은 제1 노드(N1)의 전압과 유사할 수 있다.
따라서, 기생 바이폴라 트랜지스터(Q1)의 이미터 단자(N3)와, 기생 바이폴라 트랜지스터(Q1)의 베이스 단자(N4) 사이의 전압차이는 실질적으로 0일 수 있다.
기생 바이폴라 트랜지스터(Q1)의 이미터 단자(N3)와 기생 바이폴라 트랜지스터(Q1)의 베이스 단자(N4) 사이의 전압 차이가 없을 경우, 기생 바이폴라 트랜지스터(Q1)는 동작하지 않게 된다.
따라서, 기생 바이폴라 트랜지스터(Q1)의 컬렉터를 통해 기판(100)으로 흐르는 기판 누설 전류(Ipsub)는 실질적으로 0이거나 0에 가까울 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 바디 컨택 영역(122) 및 픽업 컨택 영역(145)은 제1 전압(V1)에 연결되고, 소오스 영역(120)은 제1 전압(V1) 및 제2 전압(V2)와 다른 제3 전압(V3)에 연결될 수 있다.
즉, 소오스 영역(120)은 도 2의 제1 노드(N1)가 아닌 도시되지 않은 다른 노드를 통해 제3 전압(V3)과 연결될 수 있다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 고전압 웰(155)은 바디 영역(110)의 일부와 수직적으로 중첩될 수 있다.
고전압 웰(155)은 바디 영역(110) 및 깊은 웰(150) 사이의 일부에 배치되지만, 바디 영역(110) 및 깊은 웰(150) 사이의 나머지에 배치되지 않을 수 있다.
즉, 바디 영역(110)의 폭은 바디 영역(110)과 고전압 웰(155)이 수직으로 중첩되는 폭보다 크다.
다르게 설명하면, 바디 영역(110)의 하면은 제1 부분과 제2 부분을 포함할 수 있다. 이 때, 바디 영역(110)의 하면의 제1 부분과 깊은 웰(150) 사이에는 고전압 웰(155)이 개재되지만, 바디 영역(110)의 하면의 제2 부분과 깊은 웰(150) 사이에는 고전압 웰(155)이 개재되지 않을 수 있다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 고전압 웰(155)은 드리프트 영역(115) 및 깊은 웰(150) 사이에 배치되지만, 바디 영역(110)과 깊은 웰(150) 사이에는 배치되지 않을 수 있다.
드리프트 영역(115)은 고전압 웰(155)과 접하지만, 바디 영역(110)은 고전압 웰(155)과 접하지 않을 수 있다. 바디 영역(110)의 하면은 깊은 웰(150)과 접할 수 있다.
도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 소자 분리 영역(160)은 드리프트 영역(115) 내에 형성되지 않을 수 있다.
게이트 전극(130)은 제2 도전형의 드리프트 영역(115)의 일부 및 제1 도전형의 바디 영역(110)의 일부 상에 형성될 수 있다.
제2 도전형의 드레인 영역(125)은 게이트 스페이서(132)와 공간적으로 이격되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 1 내지 도 12에서, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 p형 기판(100)을 사용하는 것으로 설명하였다. 하지만, n형 기판을 사용하여 반도체 장치를 구현하는 것도 가능할 수 있다.
n형 기판을 사용할 경우, 깊은 웰(150)은 p형의 불순물 영역으로 형성하고, 고전압 웰(155)은 n형의 불순물 영역으로 형성하고, 픽업 영역(140) 및 픽업 컨택 영역(145)는 각각 p형의 불순물 영역으로 형성할 수 있다.
또한, n형 기판을 사용할 경우, n형 트랜지스터 및 p형 트랜지스터의 각각의 단자 중 어느 단자가 픽업 컨택 영역과 연결되어야 하여야 여부는 상술한 설명을 통해 통상의 기술자에게 자명할 수 있다.
도 13 내지 도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 13 내지 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 13 내지 도 16을 통해 도 1을 통해 설명한 반도체 장치가 제조될 수 있다.
도 13을 참고하면, p형의 기판(100) 내에 n형의 깊은 웰(150) 형성될 수 있다.
구체적으로, p형의 기판(100) 상에 깊은 웰(150)이 형성될 영역이 정의된 마스크 패턴을 형성한 후, n형 불순물을 기판(100) 내에 주입할 수 있다. n형 불순물을 주입한 후, 마스크 패턴이 제거된다.
이어서, 기판(100) 내에 p형의 고전압 웰(155)이 형성될 수 있다. 고전압 웰(155)은 예를 들어, 깊은 웰(150)이 형성된 영역에 p형의 불순물을 주입하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
p형의 기판(100) 상에 고전압 웰(155)이 형성될 영역이 정의된 마스크 패턴을 형성한 후, p형 불순물을 기판(100) 내에 주입할 수 있다. p형 불순물을 주입한 후, 마스크 패턴이 제거된다.
고전압 웰(155)의 상면과 깊은 웰(150)의 상면은 동일 평면에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
고전압 웰(155)과 깊은 웰(150)은 기판(100) 내부에 형성되므로, 고전압 웰(155)의 상면과 깊은 웰(150) 상에는 여전히 p형의 기판(100)이 남아 있을 수 있다.
도 14를 참고하면, 고전압 웰(155) 상에, p형의 드리프트 영역(115)이 형성될 수 있다.
p형의 드리프트 영역(115)이 형성될 영역이 정의된 마스크 패턴을 형성한 후, p형 불순물을 기판(100) 내에 주입할 수 있다. p형 불순물을 주입한 후, 마스크 패턴이 제거된다.
고전압 웰(155) 상에 n형의 바디 영역(110)이 형성되고, 깊은 웰(150) 상에 n형의 픽업 영역(140)이 형성될 수 있다. 바디 영역(110) 및 픽업 영역(140)은 동일한 불순물 주입 공정을 통해 형성될 수 있다.
바디 영역(110) 및 픽업 영역(140)이 형성될 영역이 정의된 마스크 패턴을 형성한 후, n형 불순물을 기판(100) 내에 주입할 수 있다. n형 불순물을 주입한 후, 마스크 패턴이 제거된다.
드리프트 영역(115) 및 바디 영역(110) 중 어느 것이 먼저 형성되어도 무방하다.
도 15를 참고하면, 드리프트 영역(115) 내에 소자 분리 영역(160)이 형성될 수 있다.
소자 분리 영역(160)은 STI로 형성될 수 있으나, 이에 한정되지 않으며 LOCOS 등으로 형성될 수도 있다.
드리프트 영역(115)의 일부 및 바디 영역(110)의 일부에 걸쳐 게이트 절연막(135) 및 게이트 전극(130)이 형성될 수 있다.
드리프트 영역(115)과 중첩되는 게이트 전극(130)은 소자 분리 영역(160)의 일부와 중첩될 수 있다.
도 16을 참고하면, 드리프트 영역(115) 내에 드레인 영역(125)이 형성되고, 바디 영역(110) 내에 소오스 영역(120)이 형성될 수 있다.
또한, 픽업 영역(140) 내에 픽업 컨택 영역(145)이 형성되고, 바디 영역(110) 내에 바디 컨택 영역(122)이 형성될 수 있다.
도 2에 도시되지 않았지만, 드레인 영역(125) 및 픽업 컨택 영역(145)을 제1 전압(V1)에 연결하는 컨택이 형성되고, 소오스 영역(120) 및 바디 컨택 영역(122)을 제2 전압(V2)에 연결하는 컨택이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 바디 영역
115: 드리프트 영역 120: 소오스 영역
122: 바디 컨택 영역 125: 드레인 영역
130: 게이트 전극 135: 게이트 절연막
140: 픽업 영역 145: 픽업 컨택 영역
150: 깊은 웰 155: 고전압 웰
160: 소자 분리 영역

Claims (20)

  1. 제1 도전형의 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극의 일측에 배치되는 제1 도전형의 제1 고농도 불순물 영역;
    상기 제1 고농도 불순물 영역의 하부에 배치되고, 상기 제1 고농도 불순물 영역을 둘러싸는 제1 도전형의 제1 웰;
    상기 게이트 전극의 일부와 중첩되고, 상기 제1 웰에 인접하는 제2 도전형의 제2 웰;
    상기 제1 웰 및 상기 제2 웰의 하부에 배치되고, 픽업 컨택 영역 및 픽업 영역을 통해 상기 제1 고농도 불순물 영역과 함께 제1 전압에 연결되는 제2 도전형의 제1 깊은 웰; 및
    상기 제1 웰 및 상기 제1 깊은 웰 사이와, 상기 제2 웰 및 상기 제1 깊은 웰 사이에 배치되는 제1 도전형의 제2 깊은 웰을 포함하고,
    상기 제2 깊은 웰은 상기 제1 웰의 제1 부분과 수평적으로 중첩되지 않도록 수직적으로 중첩되고 상기 제1 웰의 제2 부분은 상기 제1 깊은 웰과 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 픽업 컨택 영역은, 상기 게이트 전극의 일측에 배치되는 제2 도전형의 제2 고농도 불순물 영역이고,
    상기 제2 고농도 불순물 영역은 상기 제1 웰 내에 비배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극의 타측에 배치되는 제1 도전형의 제2 고농도 불순물 영역과, 제2 도전형의 제3 고농도 불순물 영역을 더 포함하고,
    상기 제2 고농도 불순물 영역 및 상기 제3 고농도 불순물 영역은 상기 제2 웰 내에 배치되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 고농도 불순물 영역 및 상기 게이트 전극 사이의 상기 제1 웰 내에 배치되는 소자 분리 영역을 더 포함하고,
    상기 게이트 전극은 상기 소자 분리 영역의 상면 일부를 따라 연장되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 고농도 불순물 영역 및 상기 제2 고농도 불순물 영역은 p형의 영역이고,
    상기 제1 고농도 불순물 영역은 드레인 영역이고, 상기 제2 고농도 불순물 영역은 소오스 영역인 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극과 상기 제1 고농도 불순물 영역 사이의 상기 제1 웰 내에 배치되는 제2 도전형의 제2 고농도 불순물 영역과,
    상기 제2 웰 내에서, 상기 게이트 전극의 타측에 배치되는 제2 도전형의 제3 고농도 불순물 영역을 더 포함하는 반도체 장치
  7. 제6 항에 있어서,
    상기 제3 고농도 불순물 영역 및 상기 게이트 전극 사이의 상기 제2 웰 내에 배치되는 소자 분리 영역을 더 포함하고,
    상기 게이트 전극은 상기 소자 분리 영역의 상면 일부를 따라 연장되는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제2 고농도 불순물 영역 및 상기 제3 고농도 불순물 영역은 n형의 영역이고,
    상기 제2 고농도 불순물 영역은 소오스 영역이고, 상기 제3 고농도 불순물 영역은 드레인 영역인 반도체 장치.
  9. 제6 항에 있어서,
    상기 제2 고농도 불순물 영역은 상기 제1 전압에 연결되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제2 웰은 상기 제1 깊은 웰과 비접촉하는 반도체 장치.
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