CN101546785B

CN101546785B - 集成电路结构

Info

Publication number: CN101546785B
Application number: CN2009101288871A
Authority: CN
Inventors: 蒋柏煜; 蔡俊琳; 姚智文; 何大椿
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-03-24
Filing date: 2009-03-23
Publication date: 2011-11-30
Anticipated expiration: 2029-03-23
Also published as: CN101546785A; US7781859B2; US20090236679A1

Abstract

本发明揭示一种集成电路结构，该结构包括：一半导体基底；一阱区，位于半导体基底上方，具有一第一导电型；一含金属层，位于阱区上方，其中含金属层与阱区构成一肖特基势垒(Schottky barrier)；一隔离区，围绕含金属层；以及一深阱区，位于含金属层下方，具有相反于第一导电型的一第二导电型。深阱区至少有一部分与一部分的含金属层呈垂直重叠。深阱区经由阱区而与隔离区及含金属层呈垂直隔开。本发明可以改进击穿电压、降低漏电流，以及可调整击穿电压。

Description

集成电路结构

技术领域

本发明涉及一种半导体装置，尤其涉及一种改善击穿电压(breakdownvoltage)的肖特基二极管(Schottky diode)及其制造方法。

背景技术

肖特基二极管一般是使用于需要快速切换的产品。例如，电源电路(power circuit)。同样地，虽然标准的硅二极管具有0.6伏特(V)的顺向压降，但肖特基二极管在1mA的顺向偏压约0.15V至0.45V，有助于电压箝制(voltage clamping)及防止晶体管饱和的应用。这是由于肖特基二极管具有较高电流密度的缘故。

图1示出一公知肖特基二极管100剖面示意图，其包括形成在一N型阱区102上方的含金属层104。浅沟槽隔离(shallow trench isolation)区106围绕含金属层104。含金属层104与N型阱区102构成一肖特基二极管，含金属层104为其阳极，而N型阱区102为其阴极。

肖特基二极管100的击穿电压小。图2示出肖特基二极管100的I-V曲线关系图，其中X轴表示施加于肖特基二极管100的反向电压VR，而Y轴表示漏电流IR。需注意的是随着反向电流VR的增加，漏电流IR持续增加。再者，在反向电压VR约为20V时，开始发生击穿。

图3示出修改后的肖特基二极管200剖面示意图。除了示出于图1的部件之外，肖特基二极管200还包括P型环122围绕含金属层104的边缘。相较于肖特基二极管100，肖特基二极管200的漏电流有所改善。图4示出肖特基二极管200的I-V曲线关系图，其中X轴表示施加于肖特基二极管200的反向电压VR，而Y轴表示漏电流IR。需注意的是相较于肖特基二极管100的漏电流(请参照图2)，肖特基二极管200的漏电流大幅地降低。然而，其击穿电压还是只有约30V或以下，远小于理想的击穿电压60V。因此，有必要寻求一种具有低漏电流及高击穿电压的肖特基二极管。

发明内容

本发明的目的在于提供一种集成电路结构，以改善公知技术的不足。

根据本发明的一方案，一种集成电路结构，包括：一半导体基底；一阱区，位于半导体基底上方，具有一第一导电型；一含金属层，位于阱区上方，其中含金属层与阱区构成一肖特基势垒；一隔离区，围绕含金属层；以及一深阱区，位于含金属层下方，具有相反于第一导电型的一第二导电型。深阱区至少有一部分与整个的含金属层呈垂直重叠。深阱区经由阱区而与隔离区及含金属层呈垂直隔开，该深阱区与该含金属层电气隔离。

根据本发明的另一方案，一种集成电路结构，包括：一半导体基底，具有一第一导电型；一阱区，位于半导体基底上方，具有相反于第一导电型的一第二导电型；一含金属层，位于阱区上方并与其接触；一隔离区，构成围绕含金属层的一环形物；以及一深阱区，位于阱区下方，具有第一导电型。深阱区包括一第一部与整个含金属层重叠，以及一第二部延伸于隔离区下方，且其中该深阱区与该含金属层电气隔离。

根据本发明的又一方案，一种集成电路结构，包括：一P型半导体基底；一N型阱区，位于P型半导体基底上方；一含金属层，位于N型阱区上方，其中含金属层与N型阱区构成一肖特基势垒；一浅沟槽隔离环，围绕并接触含金属层；一P型环，位于N型阱区内，其中P型环与含金属层的外侧部分以及浅沟槽隔离环的内侧部分重叠；以及一深P型阱区，位于含金属层下方。深P型阱区具有一第一部与被P型环所围绕的N型阱区的一部分呈垂直重叠，以及一第二部延伸超过P型环的内侧边缘而与整个该含金属层呈垂直重叠。深P型阱区经由N型阱区而与P型环呈垂直隔开，且该深阱区与该含金属层电气隔离。

本发明的特点包括改进击穿电压、降低漏电流，以及可调整击穿电压。

附图说明

图1示出公知肖特基二极管剖面示意图。

图2示出图1中肖特基二极管的I-V曲线关系图。

图3示出公知肖特基二极管剖面示意图，其除了图1所示的部件之外，还包括一P型环。

图4示出图2中肖特基二极管的I-V曲线关系图。

图5示出根据本发明一实施例，其中肖特基二极管包括位于N型阱区下方的深P型阱区。

图6示出图5中肖特基二极管的I-V曲线关系图。

图7A及图7B分别示出根据本发明一实施例的肖特基二极管的剖面及平面示意图，其包括P型环及N型阱区。

图8示出图7A及图7B中肖特基二极管的I-V曲线关系图。

图9及图10示出图7A所示的结构中间制作过程剖面示意图。

图11示出根据本发明另一实施例，其中肖特基二极管包括形成在P型阱区上方的含金属层。

图12示出增加STI宽度的影响。

图13A及图13B示出包括分离阱区的深阱区平面示意图。

其中，附图标记说明如下：

公知

100、200～肖特基二极管；102～N型阱区；104～含金属层；106～浅沟槽隔离区；122～P型环。

实施例

20～基底；22～深P型阱区；24～N型阱区；24₁、24₂～N型区；26、60～肖特基二极管；28～含金属层；30～N型(N+)接触区；32～P型区/P型环；34～隔离区/STI区；35～界面；37～P型阱区；39～外延层；40～顺向沟道(箭头)；42、44、52、54、76、78～线；62～P型阱区；66～N型环；68～P型(P+)接触区；70～深N型阱区；72～N型埋入层；D1、D2～距离；W1、W2、W3～宽度。

具体实施方式

以下详细说明本发明实施例的制造与使用。然而，必须了解的是本发明提供许多适当的发明概念，可实施于不同的特定背景。述及的特定实施例仅仅用于说明以特定方法来制造及使用本发明，并非用以限定本发明范围。

以下提供一种新的肖特基二极管，并说明各个优选实施例。所有本发明实施例的附图中，相同的标号表示相同的部件。

图5示出根据本发明一实施例的肖特基二极管剖面示意图。基底20为一由半导体材料所构成的半导体基底，例如，硅或其他三族、四族、及/或五族元素。N型阱区24形成于基底20内，具有相对低的杂质浓度而作为高电压N型阱区(high-voltage N-well，HVNW)。如公知技术般，N型阱区24可通过N型杂质注入基底20而形成，例如磷及/或砷。另外，N型阱区24可通过在基底20上外延成长一半导体层并接着实施N型杂质注入而形成。在一实施例中，N型阱区24的杂质浓度在1E15/cm³至1E18/cm³的范围，然而其他较高或较低杂质浓度也可适用。

肖特基二极管26形成于N型阱区24的表面。肖特基二极管26包含N型阱区24上方的含金属层28。由于N型阱区24内相对低的杂质浓度，在含金属层28与N型阱区24之间形成一肖特基势垒(Schottky barrier)。在肖特基二极管中，含金属层28为阳极，而N型阱区24为阴极。

在一实施例中，含金属层28包括金属硅化物。另外，含金属层28可包括其他适合形成肖特基势垒的材料，例如纯金属或金属化合物等等。在一实施例中，含金属层28包括硅化钛，然而可使用其他金属硅化物，例如硅化钴、硅化钽、及其组合。含金属层28可通过自对准(self-aligned)硅化工艺而形成，其包括在N型阱区24上选择性形成一金属层(未示出)，接着实施退火(annealing)，以使金属与下方的硅发生反应。优选地，在硅化工艺期间，金属层完全耗尽，然而退火之后，也可能留下未反映的金属层。

含金属层28被隔离区34所围绕并与其实际接触。优选地，隔离区34为浅沟槽隔离(STI)区，在以下的说明中，将以STI区34称之。另外，隔离区34可为场氧化(field oxide)区且通过公知的局部硅氧化(local oxidationofsilicon，LOCOS)而形成。俯视的STI区34构成一环形物，如图7B所示。

重掺杂(heavily doped)的N型(N+)接触区30形成于N型阱区24的表面。在所述的实施例中，重掺杂表示杂质浓度高于10²⁰/cm³。然而，本领域普通技术人员可知重掺杂为一种专门用语，其取决于特定的装置类型、技术世代、最小特征尺寸等等。也就是说，该用语可依照不同的技术作不同的解释，而不局限于所述的实施例。俯视的N型(N+)接触区30构成围绕STI区34的一环形物，同样如图7B所示。

肖特基二极管26还包括位于含金属层正下方的一深P型阱(deep P-well， DPW)区22。优选地，DPW区22经由N型阱区24而与含金属层28隔开。优选地，DPW区22具有一高于N型阱区24的杂质浓度，其约在1E16/cm³至1E18/cm³的范围。DPW区22的尺寸最好具有够大，使其至少与含金属层28的宽度以及长度的三分之一重叠。而最好是DPW区22与整个含金属层28重叠。换言之，DPW区22的边缘最好至少延伸至STI区34内侧部分的下方，或甚至超过STI区34至N型(N+)接触区30的下方。DPW区22的边缘最好与N型阱区24及相邻的P型阱区37之间的界面35隔开。然而，DPW区22也可延伸至界面35。

形成DPW区22的好处在于降低肖特基二极管26的漏电流。图6示出肖特基二极管26的I-V曲线关系图。X轴表示施加于肖特基二极管26的反向电压VR，而Y轴表示为漏电流IR。需注意的是肖特基二极管26的漏电流(线42)情形优于公知肖特基二极管(其结构相似于肖特基二极管26，除了没有形成DPW区22之外)的漏电流(线44)情形。

图7A示出本发明另一实施例，其中除了图5所示的部件之外，肖特基二极管26还包括P型区32。由于P型区32构成一环形物(请参照图7B所示的俯视图)，以下说明也以P型环32称之。P型环32最好与含金属层28接触，且部分延伸至含间属层28边缘部分的下方并且其重叠。在本实施例中，DPW区22的尺寸最好够大，使其至少能与P型环32内侧部分呈垂直重叠。换言之，DPW区22的边缘最好至少延伸至P型环32的下方，或是超过P型环32外侧部分，甚至是超过STI区34的外侧边缘。

DPW区22与P型环32之间的距离D2(或是DPW区22与STI区34之间的距离D1，如图5所示)会影响肖特基二极管26的性能。这些距离D1(如图5所示)及D2(如图7A所示)最好是小的，使得施加一反向电压于肖特基二极管26时，耗尽区(depletion region)可轻易形成于DPW区22与P型环32(或STI区34)之间，且向外朝N型(N+)接触区30延伸。然而，若距离D1及D2太小，当施加一顺向电压于肖特基二极管26时，顺向沟道(如图5及图7A的箭头40所示)将会太窄而严重影响肖特基二极管26的性能。最佳的距离D1及D2可由进行实验得知。可预期的是距离D1及D2与DPW区22的杂质浓度有关，而较高的DPW区22杂质浓度(或是较低的N型阱区24杂质浓度)可有较大的距离D1及D2。在一实施例中，距离D1及D2在0.6微米(μm)至3微米的范围。

当施加一反向电压于肖特基二极管26时，DPW区22有助于延伸耗尽区的长度。在没有P型环32及DPW区22的情形之下，耗尽区仅位于含金属层28与N型阱区24之间。形成的P型环32将耗尽区向下延伸至N型阱区24₁内，其被P型环32所围绕。由于形成P型环32，耗尽区可进一步延伸至N型阱区24₂内，其位于P型环32与DPW区22之间。

延长耗尽区将降低电场而增加击穿电压。图8示出肖特基二极管26的I-V曲线关系图。需注意的是肖特基二极管26的击穿电压(线52)约为50伏特，明显大于具有相似结构(除了没有形成DPW区22之外)的公知肖特基二极管的击穿电压(约为30伏特，线52)。

图7B示出图7A中结构的俯视图。其展示出P型环32与STI区34构成围绕矩形含金属层的一环形物。N型(N+)接触区30也可构成一环形物，如图7B所示，或是构成位于STI区34相对侧的二条形物(未示出)。

图5及图7A中的结构可利用不同的方法来制作。以下简单的说明对应的工艺步骤。在一第一实施例中，提供一P型基底。通过P型杂质注入基底20中而形成DPW区22，其中使用高能量以将杂质送入基底20中的一深处区。在此种情形下，DPW区22与基底20及N型阱区24二者相邻或完全形成于N型阱区24内，N型阱区24包含一部分位于DPW区22的上方，以及另一部分位于DPW区22的下方。N型阱区24、P型阱区37、及P型环28以可通过注入(implantation)而形成。接着，形成STI区34，例如通过蚀刻N型阱区24及/或P型阱区37而形成凹陷区，并在凹陷区内填入介电材料，例如氧化物。N+区30以及P+区同样可通过注入而形成。含金属层28可通过自对准硅化工艺而形成。在形成含金属层28的同时，硅化物会形成于N型(N+)接触区30的上表面。

形成图5及图7A中的结构的另一实施例中，DPW区22上方的半导体材料是由外延成长(epitaxial growth)而形成的。在这实施例中，首先提供一P型基底20。实施注入工艺，以将P型杂质传入基底20的表面区域而形成DPW区22。请参照图9，实施外延成长，以在基底20及DPW区22上形成外延层39。接着通过注入，在外延层39内形成N型阱区24及P型阱区37。另外，当进行外延成长时，在外延层39内掺杂N型杂质。接着实施 P型杂质注入，以将部分的外延层39转成P型阱区37，而未转换的部分则形成N型阱区24。P型环32同样是通过注入而形成的。之后的结构如图10所示。外延成长外延层39可伴随着掺杂P型杂质。接着，在外延层39内形成N+区30以及P+区并形成STI区34以及含金属层28，其结构如图7A所示。

图11示出根据本发明另一实施例，其中肖特基二极管60包括与P型阱区62接触的含金属层28。肖特基二极管60还包括N型环66、P型(P+)接触区68、及深N型阱(deep N-type well，DNW)区70。肖特基二极管60可形成于一N型埋入层(N-type buried layer，NBL)72上方，其隔开DNW区70与P型基底20。另外，肖特基二极管60也可形成于位于P型基底20上方的一N型阱区(未示出)内。

本发明实施例的优点特征在于可控制肖特基二极管的击穿电压。请参照图7A，位于DPW区22与P型环32之间的沟道24₂(箭头40的方向)长度会影响击穿电压，且较长的沟道具有较高的击穿电压。因此，通过形成宽度W1较大的STI区34，可增加击穿电压。需注意的是当增加STI区34的宽度W1以改进击穿电压时，P型环32的宽度W2以及DPW区22的宽度W3需跟着增加。图12示出具有不同宽度W1的二实施例的I-V曲线关系图，其中线76是由宽度W1为4微米的肖特基二极管样本所获得的，而线78是由宽度W1为6微米的肖特基二极管样本所获得的。在这些样本装置中，P型环32的外侧边缘延伸至STI区34的中间。结果显示线76的击穿电压由50伏特增加至线78的击穿电压约58伏特。优选的宽度W1大于3微米，且DPW区22与P型环32的重叠区的宽度大于2微米。

在上述的实施例中，DPW区22为一连续区域，在其他实施例中，DPW区22可具有不同的形状且可包括各个分隔(分开)的DPW区。图13A示出一实施例，其中DPW区22由多个DPW条(俯视图)所构成。图13B示出另一实施例，其中DPW区22由一DPW区阵列所构成。在图13A及图13B的实施例中，分开的DPW区22之间的区域为N型，且可为N型阱区24的一部分。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求书所界定的范围为准。

Claims

1.一种集成电路结构，包括：

一半导体基底；

一阱区，位于该半导体基底上方，具有一第一导电型；

一含金属层，位于该阱区上方，其中该含金属层与该阱区构成一肖特基势垒；

一隔离区，围绕该含金属层；以及

一深阱区，位于该含金属层下方，具有相反于该第一导电型的一第二导电型，其中该深阱区至少有一部分与整个该含金属层呈垂直重叠，其中该深阱区经由该阱区而与该隔离区及该含金属层呈垂直隔开，该深阱区与该含金属层电气隔离，且其中该深阱区的上表面位于该阱区内，而该深阱区的下表面与该半导体基底接触，且该深阱区具有高于该半导体基底与该阱区的一杂质浓度。

2.如权利要求1所述的集成电路结构，还包括一环形阱区，位于该阱区内，具有该第二导电型，其中该环形阱区围绕位于该含金属层下方的一部分的该阱区，且其中该环形阱区的内侧部分与该含金属层的外侧部分重叠。

3.如权利要求2所述的集成电路结构，其中该深阱区水平延伸超过该环形阱区的内侧边缘。

4.如权利要求1所述的集成电路结构，其中该深阱区水平延伸超过该隔离区的内侧边缘。

5.如权利要求1所述的集成电路结构，其中该第一导电型为N型，而该第二导电型为P型。

6.一种集成电路结构，包括：

一半导体基底，具有一第一导电型；

一阱区，位于该半导体基底上方，具有相反于该第一导电型的一第二导电型；

一含金属层，位于该阱区上方并与其接触；

一隔离区，构成围绕该含金属层的一环形物；以及

一深阱区，位于该阱区下方，具有该第一导电型，其中该深阱区包括一第一部与整个该含金属层重叠，以及一第二部延伸于该隔离区下方，其中该深阱区与该含金属层电气隔离，且其中该深阱区的上表面位于该阱区内，而该深阱区的下表面与该半导体基底接触，且该深阱区具有高于该半导体基底与该阱区的一杂质浓度。

7.如权利要求6所述的集成电路结构，其中该深阱区与该阱区实际接触。

8.一种集成电路结构，包括：

一P型半导体基底；

一N型阱区，位于该P型半导体基底上方；

一含金属层，位于该N型阱区上方，其中该含金属层与该N型阱区构成一肖特基势垒；

一浅沟槽隔离环，围绕并接触该含金属层；

一P型环，位于该N型阱区内，其中该P型环与该含金属层的外侧部分以及该浅沟槽隔离环的内侧部分重叠；

一深P型阱区，位于该含金属层下方，其中该深P型阱区具有一第一部与被该P型环所围绕的该N型阱区的一部分呈垂直重叠，以及一第二部延伸超过该P型环的内侧边缘而与整个该含金属层呈垂直重叠，且其中该深P型阱区经由该N型阱区而与该P型环呈垂直隔开，且该深P型阱区与该含金属层电气隔离；以及

一P型阱区，位于该P型半导体基底上方，且与该N型阱区相邻，其中该P型阱区与该N型阱区之间的一界面与该深P型阱区呈水平隔开。

9.如权利要求8所述的集成电路结构，其中该深P型阱区具有高于该P型半导体基底、该N型阱区、及该P型环的一杂质浓度。