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KR102461150B1 - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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KR102461150B1
KR102461150B1 KR1020150132515A KR20150132515A KR102461150B1 KR 102461150 B1 KR102461150 B1 KR 102461150B1 KR 1020150132515 A KR1020150132515 A KR 1020150132515A KR 20150132515 A KR20150132515 A KR 20150132515A KR 102461150 B1 KR102461150 B1 KR 102461150B1
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이헌규
강신환
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 전극들과 결합하여 3차원적으로 배열된 복수 개의 메모리 셀들을 구성하는 하나의 채널 구조체로서, 상기 채널 구조체는 상기 적층 구조체를 관통하는 복수 개의 수직 채널들 및 더미 수직 채널들과, 상기 적층 구조체 아래에서 상기 복수 개의 수직 채널들 및 상기 더미 수직 채널들을 수평적으로 연결하는 제 1 수평 채널을 포함하는 것; 및 상기 채널 구조체의 상기 제 1 수평 채널의 측벽과 연결된 제 1 도전형의 제 2 수평 채널; 및 상기 더미 수직 채널들 상단에 제 2 도전형의 도전 플러그들을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 전극들과 결합하여 3차원적으로 배열된 복수 개의 메모리 셀들을 구성하는 하나의 채널 구조체로서, 상기 채널 구조체는 상기 적층 구조체를 관통하는 복수 개의 수직 채널들 및 더미 수직 채널들과, 상기 적층 구조체 아래에서 상기 복수 개의 수직 채널들 및 상기 더미 수직 채널들을 수평적으로 연결하는 제 1 수평 채널을 포함하는 것; 및 상기 채널 구조체의 상기 제 1 수평 채널의 측벽과 연결된 제 1 도전형의 제 2 수평 채널; 및 상기 더미 수직 채널들 상단에 제 2 도전형의 도전 플러그들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 연장되며 제 2 방향에서 서로 이격되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 각각의 상기 적층 구조체들을 관통하는 복수 개의 수직 채널들 및 더미 수직 채널들; 각각의 상기 적층 구조체들 아래에서 상기 제 1 방향으로 연장되며, 상기 복수 개의 수직 채널들과 상기 더미 수직 채널들을 연결하는 제 1 수평 채널; 상기 적층 구조체들 사이에서 상기 제 1 방향으로 연장되며, 상기 제 1 수평 채널의 양측벽들과 접촉하는 제 2 수평 채널들; 각각의 상기 적층 구조체들 상에서 상기 제 1 방향으로 연장되며, 상기 더미 수직 채널들과 연결되는 도전 라인; 및 상기 도전 라인 상에서 상기 제 2 방향으로 연장되며, 상기 수직 채널들과 연결되는 비트 라인을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 제 1 방향으로 연장되는 제 1 수평 채널; 상기 제 1 수평 채널의 양측에서 상기 제 1 방향으로 연장되며, 상기 제 1 수평 채널의 양측벽들과 접촉하는 제 1 도전형의 제 2 수평 채널들; 상기 제 1 방향으로 연장되며, 상기 제 1 수평 채널 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하여 상기 제 1 수평 채널과 연결되는 복수 개의 수직 채널들 및 더미 수직 채널들; 및 상기 더미 수직 채널들 상단에 제 2 도전형의 도전 플러그들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 적층 구조체를 관통하는 수직 채널들 및 더미 채널들이 제 1 수평 채널들과 경계면 없이 하나의 반도체막으로 이루어질 수 있다. 이에 따라, 제 1 수평 채널과 수직 채널들을 연결하기 위한 공정들이 생략될 수 있다. 또한, 더미 채널들 내에 소오스 플러그를 형성함으로써, 수직 채널들이 제 1 수평 채널을 통해 소오스 플러그에 공통으로 연결될 수 있다. 이에 따라, 수직 채널들 및 제 1 수평 채널들을 통해 전류 흐름이 발생하므로, 비트 라인과 소오스 플러그들이 전기적으로 연결될 수 있다. 그리고, 제 1 수평 채널의 측벽 및 웰 불순물층과 접촉하는 제 2 수평 채널을 형성함으로써, 제 1 및 제 2 수평 채널들을 통해 홀들이 수직 채널들로 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 평면도이다.
도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 구조체의 평면도이다.
도 5 및 도 6은 본 발명의 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4a의 I-I' 선 및 II-II'선을 따라 자른 단면들이다.
도 7a 내지 도 7e는 도 5의 A부분을 확대한 도면들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이며, 도 10은 도 9의 A 부분을 확대한 도면이다.
도 11, 도 12, 도 13, 및 도 14는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 15의 I-I' 선을 따라 자른 단면이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 19 내지 도 29은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들로서, 도 4a의 I-I' 선을 따라 자른 단면들이다.
도 30 내지 도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 도면들로서, 도 21 내지 도 26의 A 부분들을 각각 확대한 도면들이다.
도 36 내지 도 40은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도전 패드 및 소오스 플러그의 형성 방법을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 페이지 버퍼(3), 컬럼 디코더(4), 및 제어 회로들(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들(5)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다.
페이지 버퍼(3)는 비트 라인들을 통해 메모리 셀 어레이와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(3)는 제어 로직(3)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
제어 회로들(5)은 3차원 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 회로들(5)은 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로들(5)은 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 제어 회로들(5)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 나아가, 셀 스트링들(CSTR)을 구성하는 트랜지스터들의 채널 영역들은 p형 웰(P-Well)에 전기적으로 공통으로 연결될 수 있다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 평면도이다. 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 구조체의 평면도이다. 도 5 및 도 6은 도 4a에 도시된 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4a의 I-I' 선 및 II-II'선을 따라 자른 단면들이다. 도 7a 내지 도 7e는 도 5의 A부분을 확대한 도면들이다.
도 4a, 도 4b, 도 5, 및 도 6을 참조하면, 복수 개의 제 1 및 제 2 적층 구조체들(ST1, ST2)이 기판(10) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다.
일 예로, 기판(10)은 반도체 물질로 이루어질 수 있으며, 제 1 도전형의 불순물이 도핑된 웰 불순물층(11)을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
다른 예로, 기판(10)은 절연 물질로 이루어질 수 있으며, 기판(10)은 단일막 또는 복수 개의 박막들을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화막, 실리콘 질화막 또는 저유전막 등일 수 있다.
제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 기판(10) 상에 수직적으로(제 3 방향(D3))으로 적층된 전극들(EL) 및 전극들(EL) 사이에 개재된 절연막들(ILD)을 포함한다. 제 1 및 제 2 적층 구조체들(ST1, ST2)에서 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
일 예로, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에서, 최상층의 전극은 수평적으로 서로 이격될 수 있다. 즉, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 최상층에서 제 1 방향(D1)으로 연장되며 제 2 방향(D2)에서 서로 이격되어 배치된 제 1 스트링 선택 전극(SEL1) 및 제 2 스트링 선택 전극(SEL2)을 포함할 수 있으며, 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2) 사이에 분리 절연 패턴(115)이 배치될 수 있다.
제 1 및 제 2 적층 구조체들(ST1, ST2)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로, 절연막들(ILD)은 실질적으로 동일한 두께를 갖거나, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 실시예들에 따르면, 절연막들(ILD)은 실리콘 산화막, 또는 저유전막을 포함할 수 있다. 일 예로, 절연막들(ILD)은 기공들 및 에어 갭을 포함할 수도 있다.
일 예에서, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에서 전극들(EL)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들로 사용될 수 있다.
실시예들에 따르면, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에서, 전극들(EL)은 하나의 채널 구조체(CHS)와 결합하여 메모리 셀 트랜지스터들(도 2의 MCT), 스트링 선택 트랜지스터들(도 2의 SST), 및 접지 선택 트랜지스터들(도 2의 GST)을 구성할 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2)에서, 최상층의 제 1 스트링 선택 전극(SEL1) 및 제 2 스트링 선택 전극(SEL2)은 비트 라인(BL)과 수직 채널들(VS1, VS2) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST)의 게이트 전극으로 사용되고, 최하층의 전극(EL)은 공통 소오스 라인(CSL)과 채널 구조체와 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 2의 GST)의 게이트 전극으로 사용될 수 있다. 최상층의 전극 및 최하층의 전극 사이의 전극들(EL)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들 및 이들을 연결하는 워드 라인들로 사용될 수 있다.
실시예들에 따르면, 하나의 채널 구조체(CHS)는 제 1 및 제 2 적층 구조체들(ST1, ST2)을 관통하는 복수 개의 제 1 및 제 2 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS), 및 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에서 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)을 수평적으로 연결하는 제 1 수평 채널(HS1)을 포함할 수 있다.
제 1 수직 채널들(VS1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 제 2 수직 채널들(VS2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배열되되, 제 1 수직 채널들(VS1)에 대해 사선 방향에 배치될 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2)은 지그재그 형태로 배열될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에서 더미 수직 채널들(DVS)이 제 1 방향(D1)을 따라 서로 이격되어 배열될 수 있으며, 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2) 사이에 배치될 수 있다. 그리고, 더미 수직 채널들(DVS) 각각은 제 2 방향(D2)에서 인접하는 제 1 수직 채널들(VS1) 사이에 배치될 수 있으며, 제 2 수직 채널들(VS2)과 사선 방향에 배치될 수 있다. 일 예에서, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이와 달리, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)은 원 기둥 형태를 가질 수도 있다.
실시예들에 따르면, 제 1 수평 채널(HS1)은 수직 채널 구조체들의 하부 부분들로부터 연장되며, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각의 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 방향(D1)을 따라 연장될 수 있다. 즉, 제 1 수평 채널(HS1)은 제 1 방향(D1) 및 제 2 방향(D2)에 배열된 제 1 및 제 2 수직 채널들(VS1, VS2) 및 제 1 방향(D1)을 따라 배열된 더미 수직 채널들(DVS)과 공통으로 연결될 수 있다. 실시예들에 따르면, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널(DVS)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다.
일 예에서, 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)과 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 실시예들에서, 제 1 및 제 2 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS), 및 제 1 수평 채널(HS1)은 일체형 파이프 형태를 가질 수 있다.
제 1 수평 채널(HS1)은, 도 4b에 도시된 바와 같이, 평면적 관점에서, 제 1 또는 제 2 적층 구조체(ST1 또는 ST2)와 중첩될 수 있다. 또한, 제 1 수평 채널(HS1)은 라운드진 측벽을 가질 수 있으며, 라운드진 측벽은 제 2 수평 채널(HS2)과 접촉할 수 있다. 또한, 제 1 수평 채널(HS1)의 폭은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 폭보다 작을 수 있다.
실시예들에 따르면, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)과 제 1 수평 채널(HS1)은 반도체 물질로 이루어질 수 있으며, 불순물이 언도우프되거나, 웰 불순물층(11)과 동일한 제 1 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)과 제 1 수평 채널(HS1)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
실시예들에서, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)과 제 1 수평 채널(HS1)은 경계면 없이, 하나의 반도체막으로 이루어질 수 있다. 반도체막은 균일한 두께를 가지며, 제 1 및 제 2 수직 채널들(VS1, VS2)의 측벽들 상에서 제 1 또는 제 2 적층 구조체(ST1, ST2의 하부면 상으로 연장될 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2)의 두께는 제 1 수평 채널(HS1)의 두께와 실질적으로 동일할 수 있다.
나아가, 속이 빈 제 1 및 제 2 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS), 및 제 1 수평 채널(HS1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 일 예에서, 매립 절연 패턴(VI)은 제 1 및 제 2 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS)의 내부에서 제 1 수평 채널(HS1)의 내부로 연장될 수 있다.
제 2 수평 채널(HS2)은 채널 구조체(CHS)의 제 1 수평 채널(HS1)의 양측에 배치되어 제 1 수평 채널(HS1)과 웰 불순물층(11)을 연결할 수 있다. 일 예에서, 제 2 수평 채널(HS2)은 반도체 물질로 이루어질 수 있으며, 불순물이 언도우프되거나, 웰 불순물층(11)과 동일한 제 1 도전형을 갖는 불순물로 도핑될 수 있다. 제 2 수평 채널(HS2)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다.
보다 상세하게, 제 2 수평 채널(HS2)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에 배치되며, 제 1 수평 채널(HS1)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 제 2 수평 채널(HS2)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에서 제 1 수평 채널(HS1)의 양측벽과 접촉할 수 있다. 그리고, 반도체 물질로 이루어진 제 1 수평 채널(HS1)과 제 2 수평 채널(HS2) 사이에는 경계면이 존재할 수 있다. 제 2 수평 채널(HS2)은 제 1 수평 채널(HS1)을 통해 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)과 전기적으로 연결될 수 있다.
제 2 수평 채널(HS2)은, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 불순물 영역(13)을 포함할 수 있다. 여기서, 불순물 영역(13)은 제 1 도전형의 불순물들이 도핑된 영역으로서, 불순물 영역(13)에서 불순물 농도는 제 2 수평 채널(HS2)에서 불순물 농도보다 클 수 있다.
실시예들에 따르면, 제 1 및 제 2 수직 채널들(VS1, VS2)의 상단 부분들에 도전 패드들(PAD)이 배치되며, 더미 수직 채널들(DVS)의 상단 부분들에 소오스 플러그들(CPLG)이 배치될 수 있다. 소오스 플러그(CPLG)는 도전 패드들(PAD)보다 긴 수직적 길이를 가질 수 있다. 즉, 도전 패드들(PAD)의 하부면은 최상층 전극의 상부면보다 위에 위치할 수 있으며, 소오스 플러그(CPLG)의 하부면은 최상층 전극(SEL1, SEL2)의 하부면보다 아래에 위치할 수 있다. 예를 들어, 소오스 플러그(CPLG)의 하부면은 제 1 수평 채널(HS1)에 인접하게 제 3 방향(D3)으로 연장될 수 있다.
도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 불순물이 도핑된 불순물 영역(13)이거나, 도전 물질로 이루어질 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 제 1 도전형을 갖는 불순물 영역(13) 및 웰 불순물층(11)과 반대인 제 2 도전형을 가질 수 있다.
실시예들에 따르면, 데이터 저장막(DS)이 제 1 및 제 2 적층 구조체들(ST1, ST2)과 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS) 사이에 배치되며, 제 1 및 제 2 적층 구조체들(ST1, ST2)의 하부면들과 제 1 수평 채널(HS1) 사이로 연장될 수 있다. 나아가, 잔여 데이터 저장 패턴(DSP)이 제 1 수평 채널(HS1)과 웰 불순물층(11) 사이에 배치될 수 있으며, 데이터 저장막(DS)과 이격될 수 있다.
일 예로, 3차원 반도체 메모리 장치가 수직형 낸드 플래시 메모리 장치인 경우, 데이터 저장막(DS) 및 잔여 데이터 저장 패턴(DSP)은, 도 7a 내지 도 7e에 도시된 바와 같이, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 제 1 및 제 2 수직 채널들(VS1, VS2)과 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
수평 절연 패턴(HIL)이 데이터 저장막(DS)과 전극들(EL) 사이에서 각 전극들(EL)의 상부면 및 하부면으로 연장될 수 있다. 또한, 수평 절연 패턴(HIL)은 최상층의 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)과 분리 절연 패턴(115) 사이로 연장될 수 있다. 일 예로, 3차원 반도체 메모리 장치가 수직형 낸드 플래시 메모리 장치인 경우, 수평 절연 패턴(HIL)은 블록킹막으로 사용될 수 있다.
캡핑 절연 패턴(125)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 상에 배치되어 도전 패드들(PAD) 및 소오스 플러그들(CPLG)의 상부면들을 덮을 수 있다.
매립 절연막(130)이 기판(10) 전면에 배치되어 제 1 및 제 2 적층 구조체들(ST1, ST2)을 덮으며, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이를 완전히 채울 수 있다. 일 예에서, 매립 절연막(130)은 제 2 수평 채널(HS2)의 상부면, 즉, 불순물 영역(13)의 상부면과 접촉할 수 있다.
매립 절연막(130) 상에 제 1 방향(D1)으로 연장되는 공통 소오스 라인(CSL)이 배치될 수 있다. 공통 소오스 라인(CSL)은 콘택 플러그들을 통해 소오스 플러그들(CPLG)과 연결될 수 있다. 공통 소오스 라인(CSL)은 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 상에 배치될 수 있으며, 제 1 방향(D1)을 따라 배열된 더미 수직 채널들(DVS)에 공통으로 전기적 연결될 수 있다.
매립 절연막(130) 상에 공통 소오스 라인(CSL)을 덮는 제 1 절연막(140)이 배치되며, 제 1 절연막(140) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치될 수 있다. 제 1 및 제 3 보조 배선들(SBL1, SBL3)은 제 1 적층 구조체(ST1) 상에 배치될 수 있으며, 제 2 및 제 4 보조 배선들(SBL2, SBL4)은 제 2 적층 구조체(ST2) 상에 배치될 수 있다. 제 1 및 제 3 보조 배선들(SBL1, SBL3)은 제 1 적층 구조체(ST1) 상의 공통 소오스 라인(CSL)을 가로질러 배치될 수 있으며, 제 2 및 제 4 보조 배선들(SBL2, SBL4)은 제 2 적층 구조체(ST2) 상의 공통 소오스 라인(CSL)을 가로질러 배치될 수 있다.
제 1 보조 배선들(SBL1) 각각은 하부 콘택들(LCP)을 통해 제 1 적층 구조체(ST1)를 관통하는 제 1 수직 채널들(VS1)과 전기적으로 연결될 수 있다. 제 3 보조 배선들(SBL3)은 하부 콘택들(LCP)을 통해 제 1 적층 구조체(ST1)를 관통하는 제 2 수직 채널들(VS2)과 전기적으로 연결될 수 있다.
제 2 보조 배선들(SBL2)은 하부 콘택들(LCP)을 통해 제 2 적층 구조체(ST2)를 관통하는 제 1 수직 채널들(VS1)과 전기적으로 연결될 수 있다. 제 4 보조 배선들(SBL4)은 하부 콘택들(LCP)을 통해 제 2 적층 구조체(ST2)를 관통하는 제 2 수직 채널들(VS2)과 전기적으로 연결될 수 있다.
제 1 절연막(140) 상에 제 1 내지 제 4 보조 배선들(SBL1-SBL4)을 덮는 제 2 절연막(150)이 배치되며, 제 2 절연막(150) 상에 제 1 및 제 2 비트 라인들(BL1, BL2)이 배치될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
제 1 비트 라인들(BL1)은 상부 콘택(UCP)을 통해 제 1 및 제 3 보조 배선들(SBL1, SBL3)에 각각 연결될 수 있으며, 제 2 비트 라인들(BL2)은 상부 콘택(UCP)을 통해 제 2 및 제 4 보조 배선들(SBL2, SBL4)에 각각 연결될 수 있다.
도 7a 내지 도 7e를 참조하여, 본 발명의 다양한 실시예들에 따른 채널 구조체에 대해 상세히 설명한다.
도 7a 내지 도 7e를 참조하면, 제 1 및 제 2 수직 채널들(VS1, VS2)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연결될 수 있다. 일 예에서, 제 1 수평 채널(HS1)은 매립 절연 패턴(VI)에 의해 서로 이격된 상부 및 하부 수평부들(HP1, HP2)과 상부 및 하부 수평부들(HP1, HP2)의 양 끝단에서 이들을 연결하는 측벽부들(VP)을 포함할 수 있다. 상부 및 하부 수평부들(HP1, HP2)과 측벽부들(VP)은 실질적으로 균일한 두께를 가질 수 있다. 제 2 수평 채널(HS2)은 제 1 수평 채널(HS1)의 양측에서 제 1 수평 채널(HS1)의 측벽부들과 직접 접촉할 수 있다.
도 7a 내지 도 7d를 참조하면, 제 2 수평 채널(HS2)은 웰 불순물층(11)과 직접 접촉할 수 있다. 제 2 수평 채널(HS2)에 제 1 도전형의 불순물이 도핑될 수 있으며, 제 1 도전형의 불순물 농도는 웰 불순물층(11)에서보다 작거나, 실질적으로 동일할 수 있다. 제 2 수평 채널(HS2)에서 제 1 도전형의 불순물 농도가, 웰 불순물층(11)에서보다 작은 경우, 제 2 수평 채널(HS2) 내에 제 1 도전형의 불순물 영역(13)이 배치될 수 있다. 여기서, 제 1 도전형의 불순물 영역(13)은 제 1 방향(D1)으로 연장되며, 웰 불순물층(11)과 접촉할 수 있다. 불순물 영역(13)은 웰 불순물층(11)과 실질적으로 동일한 불순물 농도를 가질 수 있다. 즉, 수직형 낸드 플래시 메모리 장치의 동작시 웰 불순물층(11)에 인가된 소거 전압이 제 1 도전형의 불순물 영역(13)으로 제공될 수 있다.
도 7e를 참조하면, 절연 물질로 이루어진 기판(10) 상에 제 1 및 제 2 적층 구조체들(ST1, ST2), 제 1 및 제 2 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS), 및 제 1 및 제 2 수평 채널들(HS1, HS2)이 배치될 수 있다. 여기서, 제 2 수평 채널(HS2)은 절연 물질로 이루어진 기판(10)과 접촉할 수 있으며, 제 1 도전형의 불순물 영역(13)을 포함한다. 그리고, 수직형 낸드 플래시 메모리 장치의 동작시 소거 전압이 제 1 도전형의 불순물 영역(13)에 인가될 수 있다.
데이터 저장막(DS)이 제 1 및 제 2 수직 채널들(VS1, VS2)과 적층 구조체 사이에서 최하층의 절연막(ILD)과 제 1 수평 채널(HS1) 사이로 연장될 수 있다. 잔여 데이터 저장 패턴(DSP)은 웰 불순물층(11)과 제 1 수평 채널(HS1)의 하부 수평부 사이에 개재될 수 있다. 데이터 저장막(DS) 및 잔여 데이터 저장 패턴(DSP)은 동일한 박막으로 구성될 수 있다. 일 예로, 데이터 저장막(DS) 및 잔여 데이터 저장 패턴(DSP)은 터널 절연막(TL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)을 포함할 수 있다.
데이터 저장막(DS) 및 잔여 데이터 저장 패턴(DSP)에서, 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 블록킹 절연막(BLK)은 터널 절연막(TIL)보다 작고 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다. 블록킹 절연막(BLK)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 블록킹 절연막(BLK)은 제 1 및 제 2 블록킹 절연막들을 포함할 수 있으며, 이러한 경우, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 7a에 도시된 실시예에 따르면, 제 2 수평 채널(HS2)은 제 1 수평 채널(HS1)의 측벽 및 데이터 저장막(DS)의 일부분과 접촉할 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2)에서, 최하층에 배치된 절연막은 제 1 수평 채널(HS1) 상에서 제 1 두께(t1)를 가지며, 제 2 수평 채널(HS2) 상에서 제 1 두께(t1)보다 작은 제 2 두께(t2)를 가질 수 있다.
도 7b에 도시된 실시예에 따르면, 최하층의 절연막(ILD)의 하부면과 데이터 저장막(DS) 사이에 보호 절연 패턴(PP)이 배치될 수 있다. 제 2 수평 채널(HS2)은 제 1 수평 채널(HS1)의 측벽, 데이터 저장막(DS)의 일부분 및 보호 절연 패턴(PP)과 접촉할 수 있다. 보호 절연 패턴(PP)은 최하층의 절연막(ILD)과 다른 절연 물질로 이루어질 수 있다. 여기서, 최하층의 절연막(ILD)은 제 2 수평 채널(HS2)의 일부분과 접촉하며, 실질적으로 균일한 두께를 가질 수 있다.
도 7c에 도시된 실시예에 따르면, 최하층의 절연막(ILD)의 하부면과 데이터 저장막(DS) 사이에 보호 절연 패턴(PP)이 배치될 수 있으며, 보호 절연 패턴(PP)이 제 2 수평 채널(HS2)과 최하층의 절연막(ILD) 사이로 연장될 수 있다. 즉, 제 2 수평 채널(HS2)은 제 1 수평 채널(HS1)의 측벽 및 데이터 저장막(DS)의 일부분과 접촉할 수 있으며, 최하층의 절연막(ILD)과 이격될 수 있다.
도 7d에 도시된 실시예에 따르면, 최하층의 절연막(ILD)의 하부면과 데이터 저장막(DS) 사이에 보호 절연 패턴(PP)이 배치될 수 있으며, 보호 절연 패턴(PP)은 복수 개의 박막들을 포함할 수 있다. 예를 들어, 보호 절연 패턴(PP)은 데이터 저장막(DS)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 보호 절연 패턴(PP)은, 차례로 적층된 실리콘 산화막(L1), 실리콘 질화막(L2), 및 실리콘 산화막(L3)을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다. 도 8a는 3차원 반도체 메모리 장치의 읽기 동작을 설명하기 위한 도면이고, 도 8b는 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 8a 및 도 8b를 참조하면, 제 1 비트 라인(BL1)과 공통 소오스 라인(CSL) 사이에서, 제 1 스트링 선택 라인(SSL0), 워드 라인들(WL0-WL3), 및 접지 선택 라인(GSL)이 제 1 수직 채널(VS1)과 결합하여 제 1 스트링(STR1)을 구성할 수 있다. 제 1 비트 라인(BL1)과 공통 소오스 라인(CSL) 사이에서, 제 2 스트링 선택 라인(SSL1), 워드 라인들(WL0-WL3), 및 접지 선택 라인(GSL)이 제 1 수직 채널(VS1)과 결합하여 제 2 스트링(STR2)을 구성할 수 있다. 워드 라인들(WL0-WL3), 및 접지 선택 라인(GSL)은 더미 수직 채널(DVS)과 결합하여 더미 스트링(DSTR)을 구성할 수 있으며, 더미 수직 채널(DVS)은 소오스 플러그(CPLG)와 연결될 수 있다. 나아가, 제 1 및 제 2 스트링들(STR1, STR2)은 제 1 수평 채널(HS1) 및 더미 수직 채널(DVS)을 통해 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 또한, 제 1 및 제 2 스트링들(STR1, STR2)은 제 1 수평 채널(HS1)을 통해 제 2 수평 채널(HS2) 및 웰 불순물층(P+ well)에 연결될 수 있다.
본 발명의 실시예들에 따르면, 읽기 동작시 전자들이 이동하는 경로와, 소거 동작시 홀들이 이동하는 경로가 다를 수 있다.
상세하게, 도 8a를 참조하면, 3차원 반도체 메모리 장치의 읽기 동작시 선택된 워드 라인(WL2)에 접지 전압(GND)이 인가되고, 비선택된 워드 라인들(WL0, WL1, WL3)에 읽기 전압(VREAD)이 인가될 수 있다. 여기서, 읽기 전압(VREAD)은 제 1 수직 채널들(VS1)에 반전 영역이 형성될 수 있도록 트랜지스터들의 문턱 전압보다 클 수 있다. 선택된 비트 라인(BL1)에 접지 전압(GND)이 인가되고, 비선택된 비트 라인들에 소정의 비트라인 전압(VBL) 이 인가될 수 있다. 선택된 스트링 선택 라인(SSL0 또는 SSL1)에 선택 트랜지스터들을 턴온시키는 턴온 전압(Vcc)이 인가될 수 있으며, 비선택된 스트링 선택 라인(SSL0 또는 SSL1), 공통 소오스 라인(CSL), 및 웰 영역(Well)에는 접지 전압(GND)이 인가될 수 있다.
이러한 전압 조건에 따라, 읽기 동작시 선택된 비트 라인(BL1)과 공통 소오스 라인(CSL) 사이에 읽기 전류 경로가 형성될 수 있다. 제 1 스트링 선택 라인(SSL0)이 선택되는 경우, 선택된 비트 라인(BL1)과 공통 소오스 라인(CSL) 사이에서 제 1 스트링(STR1)을 구성하는 제 1 수직 채널(VS1), 제 1 수평 채널(HS1), 및 더미 수직 채널(DVS)을 통해 전자 흐름이 발생할 수 있다. 그리고, 제 2 스트링 선택 라인(SSL1)이 선택되는 경우, 선택된 비트 라인(BL2)과 공통 소오스 라인(CSL) 사이에 제 2 스트링(STR2)을 구성하는 제 1 수직 채널(VS1), 제 1 수평 채널(HS1), 및 더미 수직 채널(DVS)을 통해 전자 흐름이 발생할 수 있다.
도 8b를 참조하면, 3차원 반도체 메모리 장치의 소거 동작시, 워드 라인들(WL0-WL3))에 접지 전압(Vss)이 인가되고, 비트 라인(BL1), 스트링 선택 라인들(SSL0, SSL1), 및 공통 소오스 라인(CSL)은 플로팅될 수 있다. 그리고, 웰 픽업 영역(도 3의 11p 참조)을 통해 웰 불순물층(p-well)에 소거 전압(VERS)이 인가될 수 있으며, 소거 전압(VERS)은 제 2 수평 채널(HS2)로 전달될 수 있다.
이러한 전압 조건에 따라, 소거 동작시 제 1 및 제 2 수평 채널들(HS1, HS2)을 통해 제 1 및 제 2 수직 채널들(VS1, VS2)로 홀들이 공급될 수 있다. 즉, 소거 동작시 홀들이 공급되는 경로는 제 1 및 제 2 수평 채널들(HS1, HS2)과 제 1 및 제 2 수직 채널들(VS1, VS2) 내에 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이며, 도 10은 도 9의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 3, 도 4a, 도 4b, 도 5, 및 도 6을 참조하여 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9 및 도 10을 참조하면, 기판(10) 상에서 제 1 방향(D1)으로 연장되는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에 하나의 채널 구조체(CHS)가 제공될 수 있다. 하나의 채널 구조체(CHS)는 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS) 및 제 1 수평 채널(HS1)을 포함한다.
제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)로부터 연속적으로 연장되며, 도 4a 및 도 4b를 참조하여 설명한 것처럼, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다. 제 1 수평 채널(HS1)의 양측에 제 2 수평 채널(HS2)들이 배치될 수 있으며, 제 2 수평 채널(HS2)들은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연결될 수 있으며, 제 1 수평 채널(HS1)과 제 2 수평 채널(HS2) 사이에 반도체 결정들에 의한 경계면이 형성될 수 있다.
일 예에서, 제 1 수평 채널(HS1)은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 하부면들과 기판(10) 사이에 매립 절연 패턴(VI) 없이 완전히 채워질 수 있다. 보다 상세하게, 제 1 수평 채널(HS1)은 상부 및 하부 수평부들(HP1, HP2)을 가질 수 있으며, 상부 및 하부 수평부들(HP1, HP2)은 서로 접촉하여 반도체 결정들에 의한 경계면이 형성될 수 있다. 상부 수평부(HP1)는 제 1 및 제 2 적층 구조체들(ST1, ST2)의 하부면들을 덮는 데이터 저장막(DS)을 덮으며, 하부 수평부(HP2)는 기판(10) 상의 잔여 데이터 저장 패턴(DSP)을 덮을 수 있다.
속이 빈 파이프 형태의 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널(DVS)의 내부에 각각 매립 절연 패턴(VI)이 채워질 수 있다. 매립 절연 패턴(VI)들은 제 1 수평 채널(HS1)과 접촉하되, 서로 분리될 수 있다.
데이터 저장막(DS)이 제 1 및 제 2 적층 구조체들(ST1, ST2)과 제 1 및 제 2 수직 채널들(VS1, VS2) 사이 그리고 제 1 및 제 2 적층 구조체들(ST1, ST2)과 더미 수직 채널들(DVS) 사이에 개재될 수 있다. 데이터 저장막(DS)은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 최하층에 위치하는 절연막의 하부면으로 연장될 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2) 상에 도전 패드들(PAD)이 배치될 수 있으며, 더미 수직 채널들(DVS) 상에 소오스 플러그들(CPLG)이 배치될 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 제 1 도전형을 갖는 불순물 영역(13)과 반대인 제 2 도전형을 가질 수 있다.
도 11, 도 12, 및 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다. 설명의 간략함을 위해, 도 3, 도 4a, 도 4b, 도 5, 및 도 6을 참조하여 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11을 참조하면, 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)로부터 연속적으로 연장되며, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다. 제 1 수평 채널(HS1)의 양측에 제 2 수평 채널들(HS2)이 배치될 수 있으며, 제 2 수평 채널들(HS2)은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2) 상에 도전 패드들(PAD)이 배치될 수 있으며, 더미 수직 채널들(DVS) 상에 소오스 플러그들(CPLG)이 배치될 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 제 1 도전형을 갖는 불순물 영역(13)과 반대인 제 2 도전형을 가질 수 있다.
일 예에서, 더미 수직 채널들(DVS)에 연결된 소오스 플러그들(CPLG)의 하부면들은 최상층 전극의 상부면보다 위에 위치할 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2) 상단에 배치된 도전 패드들(PAD)의 하부면들과, 소오스 플러그(CPLG)의 하부면은 동일한 레벨에 위치할 수 있다.
소오스 플러그(CPLG)는 콘택 플러그(CSP)를 통해 공통 소스 라인(CSL)과 연결될 수 있으며, 도전 패드들(PAD)은 하부 및 상부 콘택 플러그들(LCP, UCP) 및 보조 배선들(SBL1, SBL2)을 통해 비트 라인들(BL1, BL2)과 연결될 수 있다.
도 12를 참조하면, 기판(10) 상에서 제 1 방향(D1)으로 연장되는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)로부터 연속적으로 연장되며, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다.
제 1 수평 채널(HS1)의 양측에 제 2 수평 채널들(HS2)이 배치될 수 있으며, 제 2 수평 채널들(HS2)은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다. 일 예에서, 제 2 수평 채널들(HS2)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 서로 분리될 수 있다. 다시 말해, 매립 절연막(130)이 제 2 수평 채널(HS2)을 관통하여 기판(10)과 접촉할 수 있으며, 제 2 수평 채널들(HS2)의 측벽들이 제 1 및 제 2 적층 구조체들(ST1, ST2)의 측벽들에 정렬될 수 있다.
일 예에서, 제 2 수평 채널들(HS2) 내에 제 1 도전형의 불순물이 도핑될 수 있으며, 제 2 수평 채널(HS2)에서 불순물 농도는 제 1 수평 채널(HS1)에서 불순물 농도보다 클 수 있다. 그리고, 제 1 수평 채널(HS1)에서 불순물 농도는 웰 불순물층(11)에서의 불순물 농도와 실질적으로 동일할 수 있다.
도 13을 참조하면, 기판(10) 상에서 제 1 방향(D1)으로 연장되는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)로부터 연속적으로 연장되며, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다. 제 1 수평 채널(HS1)의 양측에 제 2 수평 채널들(HS2)이 배치될 수 있으며, 제 2 수평 채널들(HS2)은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연결될 수 있으며, 제 1 수평 채널(HS1)과 제 2 수평 채널(HS2) 사이에 반도체 결정들에 의한 경계면이 형성될 수 있다.
일 예에서, 제 2 수평 채널들(HS2) 내에 공통 소오스 영역(CSR)이 배치될 수 있으며, 공통 소오스 영역(CSR)은 제 1 도전형의 웰 불순물층(11)과 반대인 제 2 도전형을 가질 수 있다. 공통 소오스 영역(CSR)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 제 1 방향(D1)으로 연장될 수 있으며, 웰 불순물층(11)과 이격될 수 있다.
일 예에서, 제 1 및 제 2 수직 채널들(VS1, VS2)의 상단 부분들에 도전 패드들(PAD)이 배치되며, 더미 수직 채널들(DVS)의 상단 부분들에 픽업 플러그들(PPLG)이 배치될 수 있다. 도전 패드들(PAD) 및 픽업 플러그들(PPLG)은 불순물이 도핑된 불순물 영역(13)이거나, 도전 물질로 이루어질 수 있다. 일 예에서, 픽업 플러그들(PPLG)은 제 1 도전형의 웰 불순물층(11)과 동일한 제 1 도전형을 가질 수 있으며, 도전 패드들(PAD)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다.
일 예로, 픽업 플러그(PPLG)는 도전 패드들(PAD)보다 긴 수직적 길이를 가질 수 있다. 즉, 도전 패드(PAD)의 하부면은 최상층 전극의 상부면보다 위에 위치할 수 있으며, 픽업 플러그의 하부면은 최상층 전극의 하부면보다 아래에 위치할 수 있다. 다른 예로, 픽업 플러그(PPLG)와 도전 패드들(PAD)의 하부면들은 최상층 전극의 상부면보다 위에 위치할 수 있다.
일 예에서, 웰 도전 라인(PCL)이 매립 절연막(130) 상에서 제 1 방향(D1)을 따라 연장될 수 있으며, 콘택 플러그(CSP)를 통해 제 1 방향(D1)을 따라 배열된 픽업 플러그들(PPLG)과 연결될 수 있다. 즉, 3차원 반도체 메모리 장치의 소거 동작시 소거 전압이 웰 도전 라인(PCL) 및 픽업 플러그들(PPLG)에 인가될 수 있다. 도전 패드들(PAD)은 상부 및 하부 콘택 플러그들(LCP, UCP)과 보조 배선들(SBL1, SBL2)을 통해 비트 라인들(BL1, BL2)과 연결될 수 있다.
일 예에서, 공통 소오스 라인(CSL)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 매립 절연막(130)을 관통하여 공통 소오스 영역(CSR)과 연결될 수 있다. 즉, 3차원 반도체 메모리 장치의 프로그램 또는 읽기 동작시 공통 소오스 전압이 공통 소오스 라인(CSL) 및 공통 소오스 영역(CSR)에 인가될 수 있다.
도 14를 참조하면, 제 1 및 제 2 적층 구조체들(ST1, ST2)이 기판(10) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 앞에서 설명한 바와 같이, 하나의 채널 구조체(CHS)가 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 2 수평 채널(HS2)이 제 1 수평 채널(HS1)의 양측에 배치될 수 있다.
일 예에서, 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)의 상단 부분들에 도전 패드들(PAD)이 배치될 수 있다. 도전 패드들(PAD)은 불순물이 도핑된 불순물 영역(13)이거나, 도전 물질로 이루어질 수 있다. 일 예에서, 도전 패드들(PAD)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다.
일 예에서, 제 1 수평 채널(HS1) 일측의 제 2 수평 채널(HS2) 내에 공통 소오스 영역(CSR)이 배치될 수 있으며, 제 1 수평 채널(HS1) 타측의 제 2 수평 채널(HS2) 내에 픽업 불순물 영역(13)이 배치될 수 있다. 여기서, 공통 소오스 영역(CSR)은 제 1 도전형의 웰 불순물층(11)과 반대인 제 2 도전형의 불순물들을 포함할 수 있다. 그리고, 픽업 불순물 영역(13)은 제 1 도전형의 웰 불순물층(11)과 동일한 제 1 도전형의 불순물들을 포함할 수 있다.
일 예에서, 공통 소오스 영역(CSR) 및 픽업 불순물 영역(13)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 제 1 방향(D1)으로 연장될 수 있으며, 웰 불순물층(11)과 이격될 수 있다.
일 예에서, 공통 소오스 라인(CSL)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 매립 절연막(130)을 관통하여 공통 소오스 영역(CSR)과 연결될 수 있다. 즉, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 프로그램 또는 읽기 동작시 공통 소오스 전압이 공통 소오스 라인(CSL) 및 공통 소오스 영역(CSR)에 인가될 수 있다.
또한, 웰 도전 라인(PCL)이 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 매립 절연막(130)을 관통하여 픽업 불순물 영역(13)과 연결될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작시 소거 전압이 웰 도전 라인(PCL) 및 웰 불순물 영역(13)을 통해 제 1 및 제 2 수평 채널들(HS1, HS2) 및 제 1 및 제 2 수직 채널들(VS1, VS2)에 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 16는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 15의 I-I' 선을 따라 자른 단면이다.
도 15 및 도 16를 참조하면, 제 1 방향(D1)으로 연장되는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 기판(10) 상에서 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 수직적으로 적층된 복수 개의 전극들(EL)을 포함하며, 최상층에서 제 1 방향(D1)으로 연장되며 분리 절연 패턴(115)에 의해 제 2 방향(D2)에서 서로 이격되어 배치된 제 1 스트링 선택 전극(SEL1) 및 제 2 스트링 선택 전극(SEL2)을 포함할 수 있다.
제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에 하나의 채널 구조체(CHS)가 제공될 수 있다. 하나의 채널 구조체(CHS)는 복수 개의 제 1 내지 제 4 수직 채널들(VS1, VS2, VS3, VS4)과 더미 수직 채널들(DVS) 및 제 1 수평 채널(HS1)을 포함한다.
복수 개의 제 1 내지 제 4 수직 채널들(VS1, VS2, VS3, VS4)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있다. 더미 수직 채널들(DVS)은 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2) 사이에서 제 1 방향(D1)을 따라 배열될 수 있다. 제 1 수직 채널들(VS1)이 제 1 방향(D1)을 따라 제 1 열에 배치될 수 있으며, 제 2 수직 채널들(VS2)이 제 1 방향(D1)을 따라 제 2 열에 배치되며, 제 3 수직 채널들이 제 1 방향(D1)을 따라 제 3 열에 배치될 수 있으며, 제 4 수직 채널들이 제 1 방향(D1)을 따라 제 4 열에 배치될 수 있다.
제 1 스트링 선택 전극(SEL1)을 관통하는 제 1 내지 제 4 수직 채널들(VS1-VS4)과 제 2 스트링 선택 전극(SEL2)을 관통하는 제 1 내지 제 4 수직 채널들(VS1-VS4)은 더미 수직 채널들(DVS)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배열될 수 있다. 그리고, 제 1 및 제 3 수직 채널들(VS1, VS3)은 제 2 및 제 4 수직 채널들(VS2, VS4)에 대해 사선 방향에 배치될 수 있다.
제 1 내지 제 4 수직 채널들(VS1-VS4) 및 더미 수직 채널들(DVS)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이와 달리, 제 1 내지 제 4 수직 채널들(VS1-VS4) 및 더미 수직 채널들(DVS)은 원 기둥 형태를 가질 수도 있다.
제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있으며, 제 1 수평 채널(HS1)은 제 1 내지 제 4 수직 채널들(VS1, VS2, VS3, VS4)과 더미 수직 채널들(DVS)로부터 연속적으로 연장될 수 있다. 즉, 실시예들에서, 제 1 내지 제 4 수직 채널들(VS1-VS4), 더미 수직 채널들(DVS), 및 제 1 수평 채널(HS1)은 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있으며, 일체형 파이프 형태를 가질 수 있다.
제 1 수평 채널(HS1)은 도 4b를 참조하여 설명한 바와 같이, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있으며, 라운드진 측벽을 가질 수 있다. 또한, 제 1 수평 채널(HS1)의 폭은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 폭보다 작을 수 있다. 제 1 수평 채널(HS1)의 양측에 제 2 수평 채널들(HS2)이 배치될 수 있으며, 제 2 수평 채널들(HS2)은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연결될 수 있으며, 제 1 수평 채널(HS1)과 제 2 수평 채널(HS2) 사이에 반도체 결정들에 의한 경계면이 형성될 수 있다.
제 2 수평 채널(HS2)은 웰 불순물층(11)과 동일한 제 1 도전형을 가질 수 있으며, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 불순물 영역(13)을 포함할 수 있다. 여기서, 불순물 영역(13)은 제 1 도전형의 불순물들이 도핑된 영역으로서, 불순물 영역(13)에서 불순물 농도는 제 2 수평 채널(HS2)에서 불순물 농도보다 클 수 있다.
제 1 내지 제 4 수직 채널들(VS1-VS4)의 상단 부분들에 도전 패드들(PAD)이 배치되며, 더미 수직 채널들(DVS)의 상단 부분들에 소오스 플러그들(CPLG)이 배치될 수 있다. 소오스 플러그(CPLG)는 도전 패드들(PAD)보다 긴 수직적 길이를 가질 수 있다. 즉, 도전 패드(PAD)의 하부면은 최상층 전극의 상부면보다 위에 위치할 수 있으며, 소오스 플러그(CPLG)의 하부면은 최상층 전극의 하부면보다 아래에 위치할 수 있다. 예를 들어, 소오스 플러그(CPLG)의 하부면은 제 1 수평 채널(HS1)에 인접하게 제 3 방향(D3)으로 연장될 수 있다.
도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 불순물이 도핑된 불순물 영역(13)이거나, 도전 물질로 이루어질 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 제 1 도전형을 갖는 불순물 영역(13) 및 웰 불순물층(11)과 반대인 제 2 도전형을 가질 수 있다. 다른 예에서, 도 13을 참조하여 설명한 것처럼, 더미 수직 채널들(DVS)의 상단 부분들에 제 1 도전형의 픽업 플러그(PPLG)가 배치되고, 제 2 수평 채널(HS2) 내에 제 2 도전형의 공통 소오스 영역(CSR)이 배치될 수도 있다.
제 1 및 제 2 적층 구조체들(ST1, ST2)을 덮는 매립 절연막(130) 상에 제 1 방향(D1)으로 연장되는 공통 소오스 라인(CSL)이 배치될 수 있다. 공통 소오스 라인(CSL)은 콘택 플러그들을 통해 소오스 플러그들(CPLG)과 연결될 수 있다. 공통 소오스 라인(CSL)은 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 상에 배치될 수 있으며, 제 1 방향(D1)을 따라 배열된 더미 수직 채널들(DVS)에 공통으로 전기적 연결될 수 있다.
매립 절연막(130) 상에 공통 소오스 라인(CSL)을 덮는 제 1 절연막(140)이 배치되며, 제 1 절연막(140) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치될 수 있다.
일 예에서, 제 1 보조 배선들(SBL1)은 하부 콘택 플러그(LCP)를 통해 제 2 방향(D2)에서 인접하는 제 1 수직 채널들(VS1)과 연결될 수 있다. 제 2 보조 배선들(SBL2)은 하부 콘택 플러그(LCP)를 통해 제 2 방향(D2)에서 인접하는 제 2 수직 채널들(VS2)과 연결될 수 있다. 일 예에서, 제 2 보조 배선들(SBL2)의 길이는 제 1 보조 배선들(SBL1)의 길이보다 짧을 수 있다.
제 3 보조 배선들(SBL3)은 하부 콘택 플러그(LCP)를 통해 제 2 방향(D2)에서 인접하는 제 3 수직 채널들(VS3)을 연결할 수 있다. 제 4 보조 배선들(SBL4)은 하부 콘택 플러그(LCP)를 통해 제 2 방향(D2)에서 인접하는 제 4 수직 채널들(VS4)을 연결할 수 있다. 일 예에서, 제 4 보조 배선들(SBL4)의 길이는 제 3 보조 배선들(SBL3)의 길이보다 짧을 수 있다.
제 1 및 제 2 보조 배선들(SBL1, SBL2)은 제 1 및 제 2 적층 구조체들(ST1, ST2) 상의 공통 소오스 라인(CSL)들을 가로지르며, 제 3 및 제 4 보조 배선들(SBL3, SBL4)은 불순물 영역(13)을 가로지를 수 있다.
제 1 절연막(140) 상에 제 1 내지 제 4 보조 배선들(SBL1-SBL4)을 덮는 제 2 절연막(150)이 배치되며, 제 2 절연막(150) 상에 제 1 및 제 2 비트 라인들(BL1, BL2)이 배치될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
제 1 비트 라인들(BL1) 각각은 상부 콘택(UCP)을 통해 제 1 보조 배선들(SBL1)과 연결되거나, 제 2 보조 배선들(SBL2)과 연결될 수 있다. 제 2 비트 라인들(BL2) 각각은 상부 콘택(UCP)을 통해 제 3 보조 배선들(SBL3)과 연결되거나, 제 4 보조 배선들(SBL4)과 연결될 수 있다.
도 15 및 도 16에 도시된 실시예에서, 읽기 동작시 제 1 내지 제 4 수직 채널들(VS1-VS4)이 제 1 수평 채널(HS1) 및 더미 수직 채널들(DVS)을 통해 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 그리고, 소거 동작시, 제 1 내지 제 4 수직 채널들(VS1-VS4)은 제 1 수평 채널(HS1)을 통해 소거 전압이 인가되는 제 2 수평 채널(HS2)에 연결될 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 17을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 도 2를 참조하여 설명된 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간략함을 위해, 도 3, 도 4a, 도 4b, 도 5, 및 도 6을 참조하여 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 18을 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 로직 구조체(PS)는 평면적 관점에서 셀 어레이 구조체(CS)와 오버랩될 수 있다.
반도체 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
주변 로직 구조체(PS)는, 도 1을 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 1의 2, 4 참조), 페이지 버퍼(도 1의 3 참조) 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 이러한 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(nw)과 p형 불순물이 도핑된 p웰 영역(pw)을 포함할 수 있다. n웰 영역(nw)과 p웰 영역(pw)에는 소자 분리막(20)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변 콘택 플러그들(CP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(100)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변 콘택 플러그들(CP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(100)은 주변 회로들, 주변 콘택 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(100)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(100) 상에서 제 1 방향(D1)으로 연장되는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2)은 하부 매립 절연막(100) 상에 수직적으로 적층된 복수개의 전극들(EL)을 포함한다. 실시예들에 따르면, 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각에 하나의 채널 구조체(CHS)가 제공될 수 있다. 하나의 채널 구조체(CHS)는 제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS) 및 제 1 수평 채널(HS1)을 포함한다.
제 1 및 제 2 수직 채널들(VS1, VS2)과 더미 수직 채널들(DVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각을 관통할 수 있으며, 제 1 수평 채널(HS1)이 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 아래에 배치될 수 있다. 제 1 수평 채널(HS1)은 제 1 및 제 2 수직 채널들(VS1, VS2) 및 더미 수직 채널들(DVS)로부터 연속적으로 연장되며, 도 4a 및 도 4b를 참조하여 설명한 것처럼, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다. 제 1 수평 채널(HS1)은 평면적 관점에서, 제 1 및 제 2 적층 구조체들(ST1, ST2)과 중첩될 수 있으며, 제 1 수평 채널(HS1)의 폭은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 폭보다 작을 수 있다. 또한, 제 1 수평 채널(HS1)은 도 4b에 도시된 바와 같이 라운드진 측벽을 가질 수 있다.
제 1 수평 채널(HS1)의 양측에 제 2 수평 채널들(HS2)이 배치될 수 있으며, 제 2 수평 채널들(HS2)은 제 1 방향(D1)으로 연장되며, 제 1 수평 채널(HS1)의 측벽과 접촉할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)과 제 1 수평 채널(HS1)은 경계면 없이 연속적으로 연결될 수 있으며, 제 1 수평 채널(HS1)과 제 2 수평 채널(HS2) 사이에 반도체 결정들에 의한 경계면이 형성될 수 있다.
일 예에서, 제 2 수평 채널(HS2)은 하부 매립 절연막(130)과 직접 접촉할 수 있으며, 제 2 수평 채널(HS2) 내에 제 1 도전형의 불순물 영역(13)이 제공될 수 있다.
데이터 저장막(DS)이 제 1 및 제 2 적층 구조체들(ST1, ST2)과 제 1 및 제 2 수직 채널들(VS1, VS2) 사이 그리고 제 1 및 제 2 적층 구조체들(ST1, ST2)과 더미 수직 채널들(DVS) 사이에 개재될 수 있다. 데이터 저장막(DS)은 제 1 및 제 2 적층 구조체들(ST1, ST2)의 최하층에 위치하는 절연막의 하부면으로 연장될 수 있다. 일 예에서, 데이터 저장 패턴이 데이터 저장막(DS)과 수직적으로 이격되며, 제 1 수평 채널(HS1)과 하부 매립 절연막(130) 사이에 배치될 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2) 상에 도전 패드들(PAD)이 배치될 수 있으며, 더미 수직 채널들(DVS) 상에 소오스 플러그들(CPLG)이 배치될 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 제 1 도전형을 갖는 불순물 영역(13)과 반대인 제 2 도전형을 가질 수 있다.
캡핑 절연 패턴(125)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 상에 배치되어 도전 패드들(PAD) 및 소오스 플러그들(CPLG)의 상부면들을 덮을 수 있다.
상부 매립 절연막(130)이 하부 매립 절연막(130)의 전면에 배치되어 제 1 및 제 2 적층 구조체들(ST1, ST2)을 덮으며, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이를 완전히 채울 수 있다. 일 예에서, 상부 매립 절연막(130)은 제 2 수평 채널(HS2)의 상부면, 즉, 불순물 영역(13)의 상부면과 접촉할 수 있다.
상부 매립 절연막(130) 상에 제 1 방향(D1)으로 연장되는 공통 소오스 라인(CSL)이 배치될 수 있다. 공통 소오스 라인(CSL)은 콘택 플러그들을 통해 소오스 플러그들(CPLG)과 연결될 수 있다. 공통 소오스 라인(CSL)은 각각의 제 1 및 제 2 적층 구조체들(ST1, ST2) 상에 배치될 수 있으며, 제 1 방향(D1)을 따라 배열된 더미 수직 채널들(DVS)에 공통으로 전기적 연결될 수 있다.
상부 매립 절연막(130) 상에 공통 소오스 라인(CSL)을 덮는 제 1 절연막(140)이 배치되며, 제 1 절연막(140) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들이 배치될 수 있다. 제 1 및 제 2 보조 배선들(SBL1, SBL2)은 제 1 적층 구조체(ST1) 상에 배치될 수 있으며, 제 3 및 제 4 보조 배선들(SBL3, SBL4)은 제 2 적층 구조체(ST2) 상에 배치될 수 있다. 제 1 및 제 3 보조 배선들(SBL1, SBL3)은 제 1 적층 구조체(ST1) 상의 공통 소오스 라인(CSL)을 가로질러 배치될 수 있으며, 제 2 및 제 4 보조 배선들(SBL2, SBL4)은 제 2 적층 구조체(ST2) 상의 공통 소오스 라인(CSL)을 가로질러 배치될 수 있다.
제 1 절연막(140) 상에 제 1 내지 제 4 보조 배선들을 덮는 제 2 절연막(150)이 배치되며, 제 2 절연막(150) 상에 제 1 및 제 2 비트 라인들(BL1, BL2)이 배치될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
제 1 비트 라인들(BL1)은 상부 콘택(UCP)을 통해 제 1 및 제 3 보조 배선들(SBL1, SBL3)에 각각 연결될 수 있으며, 제 2 비트 라인들(BL2)은 상부 콘택(UCP)을 통해 제 2 및 제 4 보조 배선들(SBL2, SBL4)에 각각 연결될 수 있다.
도 19 내지 도 29은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들로서, 도 4a의 I-I' 선을 따라 자른 단면들이다. 도 30 내지 도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 도면들로서, 도 21 내지 도 26의 A 부분들을 각각 확대한 도면들이다.
도 4a 및 도 19을 참조하면, 기판(10) 상에 제 1 희생막(SL1)이 형성되며, 제 1 희생막(SL1) 상에 제 2 희생막들(SL2) 및 절연막들(ILD)이 번갈아 반복적으로 적층된 박막 구조체(110)가 형성될 수 있다.
일 예로, 기판(10)은 반도체 물질로 이루어질 수 있으며, 벌크(bulk) 실리콘 기판(10), 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판(10), 게르마늄 기판(10), 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판(10), 실리콘-게르마늄 기판(10), 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판(10)일 수 있다. 일 예에서, 기판(10)은 제 1 도전형의 불순물이 도핑된 웰 불순물층(11)을 포함할 수 있으며, 제 1 희생막(SL1)이 웰 불순물층(11)의 상부면 상에 형성될 수 있다.
다른 예로, 기판(10)은 절연 물질로 이루어질 수 있으며, 기판(10)은 단일막 또는 복수 개의 박막들을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화막, 실리콘 질화막 또는 저유전막 등일 수 있다. 다른 예에서, 제 1 희생막(SL1)은 기판(10)의 상부면 상에 형성될 수 있다.
제 1 희생막(SL1)은 절연막들(ILD) 및 제 2 희생막들(SL2)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 희생막(SL1)은 폴리실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다.
박막 구조체(110)에서, 제 2 희생막들(SL2)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제 2 희생막들(SL2) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 예로, 제 2 희생막들(SL2) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 제 2 희생막들(SL2)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나이되, 제 1 희생막(SL1)과 다른 물질일 수 있다. 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 제 1 및 제 2 희생막들(SL1, SL2)과 다른 물질일 수 있다.
예를 들어, 제 1 희생막(SL1)은 폴리실리콘막으로 형성되고, 제 2 희생막들(SL2)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 저유전막으로 형성될 수 있다. 이와 달리, 제 2 희생막들(SL2)은 도전 물질로 형성되고, 절연막들(ILD)은 절연 물질로 이루어질 수도 있다.
제 1 및 제 2 희생막들(SL1, SL2) 및 절연막들(ILD)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
실시예들에서, 제 2 희생막들(SL2)은 동일한 두께를 가질 수 있으며, 제 1 희생막(SL1)은 제 2 희생막들(SL2)보다 두꺼울 수 있다. 이와 달리, 제 1 희생막(SL1)은 제 2 희생막들(SL2)보다 얇을 수도 있다. 또한, 제 2 희생막들(SL2) 중 최하층 및 최상층의 제 2 희생막들(SL2)은 그것들 사이에 위치한 제 2 희생막들(SL2)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(ILD)은 동일한 두께를 가지거나, 절연막들(ILD) 중 일부는 두께가 다를 수도 있다.
도 4a 및 도 20를 참조하면, 박막 구조체를 관통하여 제 1 희생막(SL1)의 상부면을 노출시키는 수직 홀들(H, DH)이 형성될 수 있다.
수직 홀들(H, DH)을 형성하는 것은, 박막 구조체(110) 상에 마스크 패턴(MP)을 형성하고, 마스크 패턴(MP)을 식각 마스크로 이용하여 박막 구조체(110)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 제 1 희생막(SL1)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(H, DH)에 노출된 제 1 희생막(SL1)의 상부면은 소정의 깊이로 리세스될 수 있다. 또한, 이방성 식각 공정에 의해 수직 홀들(H, DH)의 하부 폭이 수직 홀들(H, DH)의 상부 폭(W)보다 작을 수 있다. 또한, 수직 홀들(H, DH)은 평면적 관점에서 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
실시예들에 따르면, 수직 홀들(H, DH)은 제 1 및 제 2 수직 홀들(H) 및 더미 수직 홀들(DH)을 포함할 수 있다. 여기서, 제 1 및 제 2 수직 홀들(H)은 도 4a에 도시된 제 1 및 제 2 수직 채널들(VS1, VS2)에 대응하며, 더미 수직 홀들(DH)은 더미 수직 채널(DVS)에 대응될 수 있다.
도 4a, 도 21, 및 도 30를 참조하면, 수직 홀들(H, DH)에 노출된 제 1 희생막(SL1)의 일부분을 수평적으로(laterally) 식각하여 제 1 리세스 영역들(HR1)이 형성될 수 있다.
제 1 리세스 영역들(HR1)은 제 2 희생막들(SL2), 절연막들(ILD), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 1 희생막(SL1)을 등방적으로 식각하여 형성될 수 있다. 이에 따라, 제 1 리세스 영역들(HR1)은 제 1 방향(D1) 및 제 2 방향(D2)에 배열된 수직 홀들(H, DH)과 연결될 수 있으며, 도 4b에 도시된 바와 같이, 라운드진 측벽을 가질 수 있다.
제 1 리세스 영역(HR1)을 형성시, 수직 홀들(H, DH)의 간격이 넓은 영역 아래에서 제 1 희생막(SL1)의 일부분이 잔류하여 제 1 희생 패턴(SLP)이 형성될 수 있다. 제 1 희생 패턴(SLP)은 제 2 방향(D2)에서 인접하는 제 1 리세스 영역들(HR1) 사이에서 제 1 방향(D1)으로 연장될 수 있다. 박막 구조체(110) 아래에 잔류하는 제 1 희생 패턴(SLP)은 박막 구조체(110)를 지지하는 지지체(supporter) 역할을 할 수 있다.
나아가, 도 30를 참조하면, 박막 구조체(110)와 제 1 희생막(SL1) 사이에 보호 절연막(PL)이 개재될 수 있으며, 보호 절연막(PL)은 제 1 리세스 영역(HR1)을 형성시, 박막 구조체(110)의 최하층에 위치하는 절연막(ILD)이 식각되는 것을 방지할 수 있다.
도 4a, 도 22, 및 도 31을 참조하면, 제 1 리세스 영역들(HR1) 및 수직 홀들(H, DH) 내벽에 데이터 저장층(DSL) 및 반도체막(SCL)이 차례로 형성될 수 있다.
데이터 저장층(DSL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장층(DSL)은 차례로 적층된 터널링 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 데이터 저장층(DSL)은 수직 홀들(H, DH)의 내벽 및 제 1 리세스 영역들(HR1)의 내벽에 균일한 두께로 형성될 수 있다. 즉, 데이터 저장층(DSL)은 수직 홀들(H, DH)의 내벽에서 제 1 및 제 2 적층 구조체들(ST1, ST2)의 하부면들 및 기판(10) 상으로 연장될 수 있다.
반도체막(SCL)은 데이터 저장층(DSL) 상에서 균일한 두께로 형성될 수 있으며, 수직 홀들(H, DH)의 내벽에서 제 1 및 제 2 적층 구조체들(ST1, ST2)의 하부면들 및 기판(10) 상으로 연장될 수 있다.
반도체막(SCL) 및 데이터 저장층(DSL)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 반도체막(SCL)은 수직 홀들(H, DH) 및 제 1 리세스 영역(HR1)을 연결하는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped) 가질 수 있다. 반도체막(SCL)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체막(SCL)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
일 예에서, 데이터 저장층(DSL) 및 반도체막(SCL)의 두께는 제 1 희생 패턴(SLP) 두께의 약 1/2보다 작을 수 있다. 즉, 데이터 저장층(DSL) 및 반도체막(SCL)에 의해 제 1 리세스 영역(HR1) 내에 갭 영역이 정의될 수 있다. 다른 예에서, 데이터 저장층(DSL)의 두께는 제 1 희생 패턴(SLP)의 두께의 약 1/2 두께보다 작을 수 있으며, 반도체막(SCL)은 수직 홀들(H, DH) 내에서 속이 빈 파이프 형태를 갖되 제 1 리세스 영역(HR1)을 완전히 채울 수도 있다.
도 4a, 도 23, 및 도 32을 참조하면, 반도체막(SCL)을 형성한 후, 반도체막(SCL)의 내부를 채우는 매립 절연 패턴(VI)이 형성될 수 있으며, 최상층의 절연막(ILD)을 노출시키는 평탄화 공정에 의해 박막 구조체(110) 상의 데이터 저장층(DSL) 및 반도체막(SCL)이 제거될 수 있다. 이에 따라, 수직 홀들(H, DH) 내에 각각 형성된 수직 채널들(VS1, VS2)과 박막 구조체(110) 아래에 형성된 제 1 수평 채널(HS1)을 포함하는 채널 구조체가 형성될 수 있다.
이어서, 수직 채널들(VS1, VS2) 상에 도전 패드들(PAD)이 형성될 수 있으며, 더미 수직 채널들(DVS) 상에 소오스 플러그들(CPLG)이 형성될 수 있다. 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 일 예에서, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)은 최상층의 제 2 희생막(SL2)의 상부면보다 위에 위치할 수 있다. 다른 예로, 도 5에 도시된 바와 같이, 소오스 플러그(CPLG)는 도전 패드들(PAD)보다 긴 수직적 길이를 가질 수 있다. 즉, 소오스 플러그(CPLG)의 하부면이 최상층에 위치하는 제 2 희생막(SL2)의 하부면보다 아래에 위치할 수 있다. 이러한 도전 패드들(PAD) 및 소오스 플러그들(CPLG)을 형성하는 방법에 대해서는 도 36 내지 도 40를 참조하여 후술하기로 한다.
나아가, 본 발명의 실시예들에 따르면, 도전 패드들(PAD) 및 소오스 플러그들(CPLG)을 형성하기 전 또는 후에, 최상층에 위치하는 절연막(ILD) 및 제 2 희생막(SL2)이 패터닝될 수 있다. 이에 따라, 박막 구조체(110)의 최상층에 수평적으로 서로 이격된 제 2 희생 패턴들이 형성될 수 있으며, 제 2 희생 패턴들 사이에 분리 절연 패턴(도 6의 115 참조)이 형성될 수 있다. 분리 절연 패턴(도 6의 115)은 제 1 방향(D1)에서 더미 수직 채널(DVS)을 둘러싸는 데이터 저장막(DS)과 연결될 수 있다.
계속해서, 도전 패드들(PAD) 및 소오스 플러그(CPLG)를 형성한 후, 박막 구조체(110) 상에 도전 패드들(PAD) 및 소오스 플러그(CPLG)의 상부면을 덮는 캡핑 절연막이 형성될 수 있다. 이어서, 캡핑 절연막 및 박막 구조체(110)를 패터닝하여 수직 채널들(VS1, VS2) 사이에서 제 1 희생 패턴(SLP)을 노출시키는 트렌치들(T)이 형성될 수 있다.
구체적으로, 트렌치들(T)을 형성하는 것은, 캡핑 절연막 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴(미도시)을 식각 마스크로 사용하여 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다.
트렌치들(T)은 수직 채널들로부터 이격되어, 제 2 희생막들(SL2) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 트렌치들(T)은 제 1 방향(D1)으로 연장되는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(T)은 제 1 희생 패턴(SLP)의 상부면을 노출시키도록 형성될 수 있다. 트렌치들(T)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치들(T)에 노출되는 제 1 희생 패턴(SLP)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(T)은 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다.
이와 같이, 트렌치들(T)을 형성함에 따라, 박막 구조체(110)는 복수 개의 몰드 구조체들(110m)로 나누어질 수 있다. 즉, 복수 개의 몰드 구조체들(110m)과 캡핑 절연 패턴(125)이 형성될 수 있다. 몰드 구조체들(110m)은 제 1 방향(D1)으로 연장된 라인 형태를 가지며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 그리고, 몰드 구조체들(110m) 사이에서 제 1 희생 패턴(SLP)의 일부가 트렌치(T)에 노출될 수 있다. 이에 더하여, 트렌치들(T)을 형성함에 따라, 최하층에 위치하는 절연막(ILD)의 하부면에 보호 절연 패턴(PP)이 형성될 수 있다.
도 4a, 도 24, 및 도 33를 참조하면, 트렌치(T)에 노출된 제 1 희생 패턴(SLP)을 제거하여 데이터 저장층(DSL)의 일부분을 노출시키는 제 2 리세스 영역(HR2)이 형성될 수 있다.
제 2 리세스 영역(HR2)은 제 2 희생막들(SL2), 절연막들(ILD), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 1 희생 패턴(SLP)을 등방적으로 식각하여 형성될 수 있다. 제 2 리세스 영역(HR2)을 형성함에 따라 기판(10)의 일부분이 노출될 수 있다. 또한, 도 33를 참조하면, 제 2 리세스 영역(HR2)을 형성시 보호 절연 패턴(PP)이 등방성 식각 공정에 의해 최하층의 절연막(ILD)이 식각되는 것을 방지할 수 있다. 이에 따라, 제 2 리세스 영역(HR2)를 형성하는 동안, 최하층 절연막(ILD)의 두께가 변동되는 것을 줄일 수 있다.
도 4a, 도 25, 및 도 34을 참조하면, 제 2 리세스 영역(HR2)에 노출된 데이터 저장층(DSL)의 일부분을 제거하여, 제 1 수평 채널(HS1)의 일 부분을 노출시키는 제 3 리세스 영역(HR3)이 형성될 수 있다.
제 3 리세스 영역(HR3)은 제 2 희생막들(SL2), 절연막들(ILD), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 데이터 저장막(DSL)을 등방적으로 식각하여 형성될 수 있다. 예를 들어, 제 3 리세스 영역(HR3)을 형성하는 것은, 블록킹 절연막(BLK)을 등방적으로 식각하는 공정, 전하 저장막(CIL)을 등방적으로 식각하는 공정, 및 터널 절연막(TIL)을 등방적으로 식각하는 공정을 차례로 수행하는 것을 포함할 수 있다.
제 3 리세스 영역(HR3)을 형성함에 따라, 제 1 수평 채널(HS1)과 기판(10) 사이에 잔여 데이터 저장 패턴(DSP)이 형성될 수 있으며, 제 3 리세스 영역(HR3)에 제 1 수평 채널(HS1)의 일부분 및 데이터 저장막(DS)의 일부분이 노출될 수 있다. 일 예에 따르면, 몰드 구조체들(110m)의 아래에서 데이터 저장막(DS)의 측벽은 제 1 수평 채널(HS1)의 측벽보다 수평적으로 리세스될 있다.
일 예에서, 데이터 저장층(DSL)의 일부를 식각하는 공정시, 제 2 리세스 영역(HR2)에 노출된 보호 절연 패턴(PP)의 일부분이 함께 식각될 수도 있다. 이에 따라, 제 3 리세스 영역(HR3)은 최하층에 위치하는 절연막(ILD)의 하부면 일부를 노출시킬 수도 있다. 다른 예에서, 제 3 리세스 영역(HR3)을 형성하는 동안 보호 절연 패턴(PP)이 식각 정지막으로 이용될 수 있으며, 이러한 경우, 최하층의 절연막(ILD)이 노출되는 것이 방지될 수 있다.
도 4a, 도 26, 및 도 35를 참조하면, 제 3 리세스 영역(HR3) 내에 제 1 수평 채널(HS1)과 접촉하는 제 2 수평 채널(HS2)이 형성될 수 있다.
제 2 수평 채널(HS2)을 형성하는 것은, 트렌치(T) 및 제 3 리세스 영역(HR3) 내에 반도체막을 증착하는 것 및 트렌치(T) 내의 반도체막을 제거하여 몰드 구조체의 측벽들을 노출시키는 것을 포함할 수 있다. 여기서, 반도체막은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 반도체막은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 일 예로, 반도체막은 제 1 도전형의 불순물이 도핑될 수 있다. 또한, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 이와 같이 형성된 제 2 수평 채널(HS2)은 몰드 구조체들(110m) 아래에서 제 1 수평 채널(HS1)의 측벽 및 데이터 저장막(DS) 및 잔여 데이터 저장 패턴(DSP)과 접촉할 수 있다. 또한, 제 1 수평 채널(HS1)은 기판(10) 내에 형성된 웰 불순물층(11)과 직접 접촉할 수 있다.
도 4a 및 도 27을 참조하면, 트렌치들(T)에 노출된 제 2 희생막들(SL2)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다.
게이트 영역들(GR)은 절연막들(ILD), 수직 채널들(VS1, VS2), 더미 수직 채널들(DVS), 데이터 저장막(DS), 및 제 2 수평 채널(HS2)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 2 희생막들(SL2)을 등방적으로 식각하여 형성될 수 있다. 여기서, 제 2 희생막들(SL2)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 제 2 희생막들(SL2)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다. 이에 더하여, 게이트 영역들(GR)을 형성하기 위한 등방성 식각 공정시 데이터 저장막(DS)은 식각 정지막으로 이용될 수 있다. 이와 같이 형성된 게이트 영역들(GR)은 트렌치(T)로부터 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 데이터 저장막(DS)의 측벽 일부분들 또는 수직 채널들(VS1, VS2)의 측벽 일부분들을 노출시킬 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연막들(ILD)과 데이터 저장막(DS)의 일측벽에 의해 정의될 수 있다.
도 4a 및 도 28을 참조하면, 게이트 영역들(GR)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HIL)이 형성될 수 있다. 수평 절연 패턴(HIL)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 수평 절연 패턴(HIL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 예에서, 수평 절연 패턴(HIL)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막(DS)의 일부일 수 있다.
이어서, 수평 절연 패턴(HIL)이 형성된 게이트 영역들(GR)을 채우는 전극들(EL)이 형성될 수 있다. 전극들(EL)은 게이트 영역들(GR)을 부분적으로 채우거나, 게이트 영역들(GR)을 완전히 채울 수 있다. 일 예에서, 전극들(EL)을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 계속해서, 트렌치(T) 내에 형성된 금속막의 일부를 제거하여, 게이트 영역들(GR)에 전극들(EL)이 각각 국소적으로 형성될 수 있다.
이와 같이, 게이트 영역들에 전극들(EL)을 형성함에 따라, 기판(10) 상에 번갈아 반복적으로 적층된 절연막들(ILD) 및 전극들(EL)을 포함하는 제 1 및 제 2 적층 구조체들(ST1, ST2)이 형성될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2)은 제 1 방향(D1)으로 연장되며, 제 1 및 제 2 적층 구조체들(ST1, ST2)의 측벽들이 트렌치(T)에 노출될 수 있다. 또한, 서로 인접하는 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이에서 제 2 수평 채널(HS2)이 노출될 수 있다.
계속해서, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이의 제 2 수평 채널(HS2) 내에 제 1 도전형의 불순물이 도핑된 불순물 영역(13)이 형성될 수 있다. 불순물 영역(13)은 웰 불순물층(11)과 동일한 타입의 불순물을 제 2 수평 채널(HS2) 내에 도핑하여 형성될 수 있다. 다른 예에서, 제 2 수평 채널(HS2)을 형성하는 동안, 제 2 수평 채널(HS2) 내에 불순물이 도핑될 수도 있으며, 이러한 경우, 불순물 영역(13)을 형성하는 공정은 생략될 수도 있다.
계속해서, 도 4a 및 도 29을 참조하면, 제 1 및 제 2 적층 구조체들(ST1, ST2) 사이를 채우며, 제 2 수평 채널(HS2) 패턴과 접촉하는 상부 매립 절연막(130)이 형성될 수 있다.
상부 매립 절연막(130) 상에 제 1 방향(D1)으로 연장되며 제 1 방향(D1)을 따라 배열된 더미 수직 채널들(DVS)과 전기적으로 연결되는 공통 소오스 라인(CSL)이 형성될 수 있다. 공통 소오스 라인(CSL)은 콘택 플러그(CSP)를 통해 더미 수직 채널들(DVS) 상단의 소오스 플러그들(CPLG)과 접속될 수 있다.
이어서, 도 4a, 도 5 및 도 6을 참조하여 설명한 것처럼, 상부 매립 절연막(130) 상에 제 1 절연막(140)이 형성되고, 제 1 절연막(140) 및 상부 매립 절연막(130)을 관통하여 수직 채널들(VS1, VS2)과 연결되는 하부 콘택 플러그들(LCP)이 형성될 수 있다. 이어서, 제 1 내지 제 4 보조 배선들(SBL1-SBL4)이 제 1 절연막(140) 상에 형성 될 수 있다. 또한, 제 1 절연막(140) 상에 제 2 절연막(150)이 형성되며, 제 2 절연막(150)을 관통하여 제 1 내지 제 4 보조 배선들(SBL1-SBL4)과 연결되는 상부 콘택 플러그들(UCP)이 형성될 수 있다. 제 2 절연막(150) 상에 제 1 및 제 2 비트 라인들(BL1, BL2)이 형성될 수 있다.
도 36 내지 도 40는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도전 패드들 및 소오스 플러그들의 형성 방법을 나타내는 도면들이다. 설명의 간략함을 위해, 도 19 내지 도 29을 참조하여 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다. 이에 따라, 도전 패드들 및 소오스 플러그들을 형성하는 것은, 도 22에 이어서 설명된다.
도 36를 참조하면, 데이터 저장층(DSL) 및 반도체막(SCL)이 균일한 두께를 가지며, 수직 홀들(H) 및 더미 수직 홀들(DH)과, 제 1 리세스 영역(HR1)의 내벽을 연속적으로 덮을 수 있다. 여기서, 수직 홀들(H)은 도 4a에 도시된 제 1 및 제 2 수직 채널들(VS1, VS2)에 대응하며, 더미 수직 홀들(DH)은 더미 수직 채널(DVS)에 대응될 수 있다. 반도체막(SCL)은 속이 빈 파이프 형태를 가질 수 있으며, 반도체막(SCL)을 형성 후, 반도체막(SCL)의 내부를 채우는 절연막(VIL)이 기판(10) 전면에 형성될 수 있다.
도 37을 참조하면, 제 1 방향(D1)을 따라 배열된 더미 수직 홀들(DH, 도 4a 및 도 4b의 DVS 참조) 상에서 라인 형태의 오프닝(OP)을 갖는 하드 마스크 패턴(HMP)이 형성될 수 있다. 이어서, 하드 마스크 패턴(HMP)을 식각 마스크로 이용하여 오프닝(OP)에 노출된 절연막(VIL)이 식각될 수 있다. 즉, 더미 수직 홀들(DH) 내에 채워진 절연막(VIL)의 일부분이 제거되어, 더미 수직 홀들(DH) 내에 형성된 반도체막(SCL)의 일부분을 노출시키는 예비 홀들(R)이 형성될 수 있다. 이에 따라, 예비 홀들(R)에 노출되는 절연막(VIL)의 상부면은 최상층에 위치하는 제 2 희생막(SL2)의 하부면보다 아래에 위치할 수 있다. 예비 홀들(R)을 형성한 후, 하드 마스크 패턴(HMP)이 제거되어 절연막(VIL)의 상부면이 노출될 수 있다.
도 38을 참조하면, 절연막(VIL)에 대해 전면 이방성 식각 공정을 수행하여 수직 홀들 내에 형성된 반도체막(SCL)의 일부를 노출시키는 미세 홀들(R1)과 더미 수직 홀들 내에 형성된 반도체막(SCL)의 일부를 노출시키는 더미 미세 홀(R2)이 형성될 수 있다. 이와 같이, 미세 홀들(R1, R2)을 형성함에 따라, 빈 공간을 갖는 반도체막(SCL) 내에 매립 절연 패턴(VI)이 형성될 수 있다.
매립 절연 패턴(VI)을 형성하기 전에, 예비 홀들이 형성되므로, 더미 미세 홀(R2)에 노출되는 매립 절연 패턴(VI)의 상부면은 미세 홀들(R1)에 노출되는 매립 절연 패턴(VI)의 상부면보다 아래에 위치할 수 있다. 즉, 더미 미세 홀들(R2)의 수직적 깊이가 미세 홀들(R1)의 수직적 깊이보다 클 수 있다. 그리고, 미세 홀들(R1)에 노출되는 매립 절연 패턴(VI)의 상부면은 최상층의 제 2 희생막(SL2)의 상부면보다 위에 위치할 수 있다.
도 39을 참조하면, 미세 홀들(R1) 및 더미 미세 홀들(R2)을 채우는 도전막(CL)이 기판(10) 전면에 형성될 수 있다. 일 예에서, 도전막(CL)은 웰 불순물층(11)과 반대의 제 2 도전형을 가질 수 있으며, 불순물이 도핑된 폴리실리콘막, 또는 금속막일 수 있다
이어서, 도 4a 및 도 40를 참조하면, 박막 구조체(110)의 상부면이 노출되도록 도전막(CL), 반도체막(SCL), 및 데이터 저장막(DSL)이 차례로 식각될 수 있다. 이에 따라, 수직 홀들 내에 수직 채널들(VS1, VS2)이 형성될 수 있으며, 더미 수직 홀들 내에 더미 수직 채널들(DVS)이 형성될 수 있다. 이와 동시에, 수직 채널들(VS1, VS2)의 상단에 도전 패드가 형성되고, 더미 수직 채널들(DVS)의 상단에 소오스 플러그(CPLG)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체;
    상기 전극들과 결합하여 3차원적으로 배열된 복수 개의 메모리 셀들을 구성하는 하나의 채널 구조체로서, 상기 채널 구조체는 상기 적층 구조체를 관통하는 복수 개의 수직 채널들 및 더미 수직 채널들과, 상기 적층 구조체 아래에서 상기 복수 개의 수직 채널들 및 상기 더미 수직 채널들을 수평적으로 연결하는 제 1 수평 채널을 포함하는 것;
    상기 채널 구조체의 상기 제 1 수평 채널의 측벽과 연결된 제 1 도전형의 제 2 수평 채널; 및
    상기 더미 수직 채널들 상단에 제 2 도전형의 도전 플러그들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적층 구조체, 상기 제 1 수평 채널, 상기 제 2 수평 채널은 나란히 일 방향으로 연장되는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 수직 채널들은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되며,
    상기 제 1 수평 채널은 상기 제 1 방향을 따라 배열된 상기 수직 채널들 및 상기 제 2 방향을 따라 배열된 상기 수직 채널들과 연결되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 수평 채널은 상기 적층 구조체와 중첩되는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 수평 채널은 상기 제 2 수평 채널과 접촉하는 라운드진 측벽을 갖는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 수직 채널들 및 상기 더미 수직 채널들과 상기 제 1 수평 채널은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어지는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 수평 채널 및 상기 제 2 수평 채널은 반도체 물질로 이루어지되, 상기 제 1 수평 채널과 상기 제 2 수평 채널 사이에서 경계면을 갖는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판은 상기 제 1 도전형의 불순물들이 도핑된 웰 불순물층을 포함하되,
    상기 제 2 수평 채널은 상기 웰 불순물층과 직접 접촉하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 기판은 절연 물질로 이루어지되, 상기 제 2 수평 채널은 상기 기판과 직접 접촉하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 적층 구조체와 상기 수직 채널들 사이 및 상기 적층 구조체와 상기 더미 수직 채널들 사이에 배치되는 데이터 저장막; 및
    상기 제 1 수평 채널과 상기 기판 사이에 개재된 잔여 데이터 저장 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 적층 구조체는 상기 전극들 사이에 개재된 절연막들을 포함하되,
    상기 데이터 저장막은 상기 적층 구조체의 최하층에 위치하는 절연막의 하부면과 상기 제 1 수평 채널 사이로 연장되는 3차원 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 수평 채널은 상기 데이터 저장막 및 상기 잔여 데이터 저장 패턴과 접촉하는 3차원 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 더미 수직 채널들의 상단에 배치되며, 상기 제 2 도전형을 갖는 소오스 플러그를 더 포함하되, 상기 소오스 플러그의 하부면은 상기 전극들 중 최상층에 배치된 전극의 하부면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 수직 채널들 각각의 상단에 배치되며 상기 제 2 도전형을 갖는 도전 패드를 더 포함하되, 상기 도전 패드의 하부면은 상기 전극들 중 최상층에 배치된 전극의 하부면보다 위에 위치하는 3차원 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 적층 구조체 상에서 제 1 방향으로 연장되며, 상기 더미 수직 채널들과 연결되는 도전 라인을 더 포함하는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 도전 라인 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며, 상기 수직 채널들과 연결되는 비트 라인을 더 포함하는 3차원 반도체 메모리 장치.
  17. 제 1 항에 있어서,
    상기 전극들 중 최상층에 배치된 전극은 수평적으로 서로 이격된 제 1 및 제 2 스트링 선택 전극들을 포함하되,
    상기 더미 수직 채널들은 상기 제 1 스트링 선택 전극과 상기 제 2 스트링 선택 전극 사이에 배치되는 3차원 반도체 메모리 장치.
  18. 제 1 방향으로 연장되며 제 2 방향에서 서로 이격되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
    각각의 상기 적층 구조체들을 관통하는 복수 개의 수직 채널들 및 더미 수직 채널들;
    각각의 상기 적층 구조체들 아래에서 상기 제 1 방향으로 연장되며, 상기 복수 개의 수직 채널들과 상기 더미 수직 채널들을 연결하는 제 1 수평 채널;
    상기 적층 구조체들 사이에서 상기 제 1 방향으로 연장되며, 상기 제 1 수평 채널의 양측벽들과 접촉하는 제 2 수평 채널들;
    각각의 상기 적층 구조체들 상에서 상기 제 1 방향으로 연장되며, 상기 더미 수직 채널들과 연결되는 도전 라인; 및
    상기 도전 라인 상에서 상기 제 2 방향으로 연장되며, 상기 수직 채널들과 연결되는 비트 라인을 포함하는 3차원 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 수평 채널들은 제 1 도전형의 불순물들이 도핑되고, 상기 더미 수직 채널들은 제 2 도전형의 불순물들이 도핑된 3차원 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 더미 수직 채널들의 상단들에 배치되며, 제 2 도전형을 갖는 소오스 플러그들를 더 포함하되, 상기 소오스 플러그들의 하부면들은 상기 전극들 중 최상층에 배치된 전극의 하부면보다 아래에 위치하는 3차원 반도체 메모리 장치.
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