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KR102450150B1 - 반도체 발광소자 - Google Patents

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KR102450150B1
KR102450150B1 KR1020180025090A KR20180025090A KR102450150B1 KR 102450150 B1 KR102450150 B1 KR 102450150B1 KR 1020180025090 A KR1020180025090 A KR 1020180025090A KR 20180025090 A KR20180025090 A KR 20180025090A KR 102450150 B1 KR102450150 B1 KR 102450150B1
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electrode layer
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송화룡
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Abstract

본 발명의 일 실시예는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 상기 제2 도전형 반도체층 상에 배치되며 상기 제2 도전형 반도체층의 모서리로부터 이격되는 투명 전극층과, 상기 투명 전극층을 덮도록 상기 발광 구조물 상에 배치되며, 상기 투명 전극층에 연결되는 복수의 홀을 가지는 제1 절연층과, 상기 제1 절연층 상에 배치되고, 상기 복수의 홀을 통하여 상기 투명 전극층에 접속되는 반사 전극층을 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광소자{Semiconductor light emitting device}
본 발명의 기술적 사상은 반도체 발광소자에 관한 것이다.
반도체 발광소자는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 중요한 광원으로 주목받고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 광속이 개선되고 신뢰성이 향상된 반도체 발광소자를 제공하는 데 있다.
본 발명의 일 실시예는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 상기 제2 도전형 반도체층 상에 배치되며 상기 제2 도전형 반도체층의 모서리로부터 이격되는 투명 전극층과, 상기 투명 전극층을 덮도록 상기 발광 구조물 상에 배치되며, 상기 투명 전극층에 연결되는 복수의 홀을 가지는 제1 절연층과, 상기 제1 절연층 상에 배치되고, 상기 복수의 홀을 통하여 상기 투명 전극층에 접속되는 반사 전극층을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 상기 제2 도전형 반도체층 상에 배치되는 투명 전극층과, 상기 투명 전극층을 덮도록 상기 발광 구조물 상에 배치되며, 상기 투명 전극층에 연결되는 복수의 홀을 가지는 제1 절연층과, 상기 제1 절연층 상에 배치되고, 상기 복수의 홀을 통하여 상기 투명 전극층에 접속되는 반사 전극층과, 상기 반사 전극층을 덮도록 상기 제1 절연층 상에 배치되며, 적어도 하나의 개구를 갖는 제2 절연층과, 상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 개구를 통하여 상기 반사 전극층에 접속되는 연결 전극을 포함하며, 상기 연결 전극은, 모서리 영역과 상기 모서리 영역에 둘러싸인 내부 영역을 가지는 제1 전극층과, 상기 제1 전극층의 내부 영역에 배치되는 제2 전극층을 포함하며, 상기 모서리 영역은 상기 내부 영역의 두께보다 얇은 두께를 가지는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 상기 제2 도전형 반도체층 상면에 배치된 전극 구조를 포함하며, 상기 전극 구조는, 모서리 영역과 상기 모서리 영역에 둘러싸인 내부 영역을 가지는 제1 전극층과, 상기 제1 전극층의 내부 영역에 배치되는 제2 전극층을 포함하며, 상기 모서리 영역은 상기 내부 영역의 두께보다 얇은 두께를 가지는 반도체 발광소자를 제공한다.
본 발명의 기술적 사상의 실시예들에 따르면, 광속이 개선되고 신뢰성이 향상된 반도체 발광소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 측단면도이다.
도 2a 내지 도2c는 도1의 전극 형성 과정을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 I-I'선을 따라 절개하여 본 측단면도이다.
도 5는 도 4의 'A2'로 표시된 부분을 확대한 부분 단면도이다.
도 6a 및 도 6b는 연결 전극의 구조에 의한 광추출효과를 설명하기 위한 모식도이다.
도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 평면도들이다.
도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 및 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 단면도들이다..
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 일 예를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예들을 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 측단면도이다.
도 1을 참조하면, 본 실시예에 채용된 반도체 발광소자(20)는, 기판(21)과, 상기 기판(21) 상에 순차적으로 배치된 제1 도전형 반도체층(24), 활성층(25) 및 제2 도전형 반도체층(26)을 포함한다. 상기 기판(21)과 상기 제1 도전형 반도체층(24) 사이에 버퍼층(22)이 배치될 수 있다.
상기 기판(21)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 상기 기판(21)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 기판(21)의 상면에는 요철(C)이 형성될 수 있다. 상기 요철(C)은 광추출효율을 개선하면서 성장되는 단결정의 품질을 향상시킬 수 있다.
상기 버퍼층(22)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(22)는 GaN, AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 제1 도전형 반도체층(24)은 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(24)은 n형 GaN을 포함할 수 있다. 상기 제2 도전형 반도체층(26)은 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(26)은 단층 구조로 구현될 수도 있으나, 본 예와 같이, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 상기 활성층(25)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 상기 활성층(25)은 다중양자우물구조에 한정되지 않고, 단일양자우물 구조일 수 있다.
상기 제1 및 제2 전극(29a,29b)은, 동일한 면에 위치하도록, 상기 제1 도전형 반도체층(24)의 메사 에칭된 영역과 상기 제2 도전형 반도체층(26)에 각각 배치될 수 있다.
상기 제2 전극(29b)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다.
도5에 도시된 바와 같이, 본 실시예에 채용된 반도체 발광다이오드 칩(20)은, 기판(21)과, 상기 기판(21) 상에 순차적으로 배치된 제1 도전형 반도체층(24), 활성층(25) 및 제2 도전형 반도체층(26)을 포함한다. 상기 기판(21)과 상기 제1 도전형 반도체층(24) 사이에 버퍼층(22)을 배치시킬 수 있다.
상기 기판(21)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 상기 기판(21)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 기판(21)의 상면에는 요철(C)이 형성될 수 있다. 상기 요철(C)은 광추출효율을 개선하면서 성장되는 단결정의 품질을 향상시킬 수 있다.
상기 버퍼층(22)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(22)는 GaN, AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 제1 도전형 반도체층(24)은 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(24)은 n형 GaN을 포함할 수 있다. 상기 제2 도전형 반도체층(26)은 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(26)은 단층 구조로 구현될 수도 있으나, 본 예와 같이, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 상기 활성층(25)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 양자우물층과 양자장벽층의 두께는 각각 1㎚∼50㎚ 범위일 수 있다. 상기 활성층(25)은 다중양자우물구조에 한정되지 않고, 단일양자우물 구조일 수 있다.
상기 제1 및 제2 전극구조(28,29)은, 동일한 면(제1 면)에 위치하도록 상기 제1 도전형 반도체층(24)의 메사 에칭된 영역과 상기 제2 도전형 반도체층(26)에 각각 배치될 수 있다.
상기 제1 전극 구조(28)는 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 형성될 수 있다.
본 실시예에 채용된 제2 전극 구조(29)는 적어도 제1 전극층(29a)과 제2 전극층(29b)을 포함할 수 있다. 상기 제2 전극층(29b)은, 상기 제1 전극층(29a)의 두께보다 큰 두께를 가질 수 있다.
상기 제1 전극층(29a)은 모서리 영역(E1)과 상기 모서리 영역(E1)에 둘러싸인 내부 영역(E2)을 가지며, 상기 제2 전극층(29b)은 상기 제1 전극층(29a)의 내부 영역(E1)에 배치될 수 있다. 또한, 상기 제1 전극층(29a)의 모서리 영역(E2)은 상기 내부 영역(E1)의 두께보다 얇은 두께를 가질 수 있다. 본 실시예에서, 상기 제1 전극층(29a)의 모서리 영역(E1)은 외부로 갈수록 점차 얇아지는 두께를 가질 수 있다.
상기 제1 전극층(29a)은 반사 전극으로, 상기 제2 전극층(29b)은 전류 분산을 위한 전극으로 사용될 수 있다. 예를 들어, 상기 제1 전극층(29a)은 Ag, Cr, Ni, Ti, Al, Rh, Ru, Pd, Au, Cu 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 상기 제2 전극층(29b)은 Au 및 Cu 중 적어도 하나를 포함할 수 있다. 상기 제1 전극층(29a) 및 상기 제2 전극층(29b)은 다른 물질의 층으로 구성될 수 있다.
본 실시예에 채용된 제2 전극 구조(29)는 하나의 포토레지스트 패턴을 이용하되 제1 전극층과 제2 전극층을 서로 다른 공정으로 증착함으로써 얻어질 수 있다.
도 2a 내지 도2c는 도1의 전극 형성 과정을 설명하기 위한 공정 단면도이며, 도1의 "A1" 부분을 확대하여 나타낸 단면도로 이해될 수 있다.
도 2a를 참조하면, 포토리소그래피(photolithography) 공정을 이용하여 제2 도전형 반도체층(26) 상에 포토레지스트 패턴(PR)을 형성한다.
본 실시예에 채용된 포토레지스트 패턴(PR)은 언더컷(UC) 구조를 가지는 네가티브 패턴일 수 있다. 언더컷(UC)의 하부영역에는 메탈 증착이 잘 이루어지지 않을 수 있다. 예를 들어, 전자빔 증발법(e-beam evaporation)을 이용하는 경우에 가상선(도 2b의 VM)을 따라 증착되는 반면에, 스퍼터링과 같은 방사성 증착 공정을 이용하여 제1 전극층(29a)을 형성함으로써, 도 2b에 도시된 바와 같이 언더컷(UC)의 하부 영역까지 연장되어 형성될 수 있다. 제1 전극층(29a)은 반사 금속으로 형성될 수 있으며, 언더컷(UC)의 하부 영역까지 연장되므로, 상대적으로 넓은 반사면적을 확보할 수 있으며, 하지층(예, 제2 도전형 반도체층)과의 충분한 접촉면적을 얻을 수 있다.
이어, 도2c에 도시된 바와 같이, 포토레지스트 패턴(PR)을 이용하여 제1 전극층(29a) 상에 제2 전극층(29b)을 형성한다. 제2 전극층은 다른 증착공정(예, 전자빔 증발법)으로 형성될 수 있으며, 앞서 언급한 가상선(도 2b의 VM)을 따라 증착될 수 있다.
결과적으로, 반사 전극인 제1 전극층(29a)은 제2 전극층(29b)의 면적보다 상대적으로 넓은 면적을 가질 수 있으며, 특히 제1 전극층(29a)의 모서리 영역(E1)은 단면에서 볼 때에 외부로 갈수록 점차 얇아지는 테일(tail) 형상을 가질 수 있다.
도 2c에 도시된 바와 같이, 제1 전극층(29a)의 경사각(θ1)은 제2 전극층(29b)의 경사각(θ2)보다 완만할 수 있다. 구체적으로 상기 제1 전극층(29a)의 모서리 영역(E1)은 단면에서 볼 때에 30°이하의 경사각(θ1)을 가질 수 있다. 본 실시예에 따른 전극 구조에 따른 광추출효율 및 광속 개선 효과는 도 6a 및 도 6b에서 더욱 상세히 설명하기로 한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자(10)의 일 예를 개략적으로 나타낸 평면도이고, 도 4는 도 1의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
우선, 도 3 및 도 4를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자(10)의 일 예를 설명하기로 한다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자(10)는, 기판(105), 발광 구조물(110), 투명 전극층(140), 제1 절연층(130)('절연층'이라고도 함) 및 반사 전극층(144)을 포함할 수 있다.
또한, 본 실시예에 따른 반도체 발광소자(10)는, 제2 절연층(150), 제3 절연층(160), 제1 연결 전극(155n), 제2 연결 전극(155p)(이하, '연결 전극'이라고도 함), 제1 전극 패드(165n), 제2 전극 패드(165p), 제1 솔더 기둥(170n) 및 제2 솔더 기둥(170p)을 더 포함할 수 있다.
상기 기판(105)은 전면(105s1) 및 상기 전면(105s1)에 대향하는 후면(105s2)을 가질 수 있다. 상기 기판(105)은 반도체 성장용 기판일 수 있으며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 상기 사파이어는 전기적으로 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체일 수 있으며, 질화물 반도체 성장용 기판으로 이용될 수 있다.
명세서 전체에 걸쳐서, "전면" 및 "후면" 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것이 아니다. 따라서, 이들 "전면" 및 "후면" 등과 같은 용어는 다른 용어, 예를 들어 "제1면" 및 "제2면" 등과 같은 용어, 또는 "상면" 및 "하면" 등과 같은 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. 따라서, 상기 기판(105)의 상기 전면(105s1) 및 상기 후면(105s2)은 상기 기판(105)의 상면(105s1) 및 하면(105s2)로 대체되거나, 또는 상기 기판(105)의 제1면(105s1) 및 제2면(105s2)로 대체되어 사용될 수 있다.
상기 발광 구조물(110)은 상기 기판(105)의 상기 전면(105s1) 상에 배치될 수 있다.
일 예에서, 상기 기판(105)의 상기 전면(105s1)은 요철 구조로 형성될 수 있으며, 이러한 요철 구조는 상기 발광 구조물(110)을 구성하는 반도체 층들의 결정성과 광 방출 효율을 향상시킬 수 있다. 본 실시예에서는 상기 기판(105)의 상기 전면(105s1)의 요철 구조는 돔 형상의 볼록한 형태를 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 기판(105)의 상기 전면(105s1)의 요철 구조는 사각형, 삼각형 등의 다양한 형태로 형성될 수 있다. 또한, 상기 기판(105)의 상기 전면(105s1)의 요철 구조는 선택적으로 형성될 수 있으며, 생략될 수도 있다.
일 예에서, 상기 기판(105)은 실시 형태에 따라서 추후 제거될 수도 있다. 예를 들어, 상기 발광 구조물(110)을 성장시키기 위한 성장용 기판으로 제공된 후 분리 공정을 거쳐 제거될 수 있다. 상기 기판(105)의 분리는 레이저 리프트 오프(LLO), 케미컬 리프트 오프(CLO) 등의 방식을 통해 상기 발광 구조물(110)과 분리될 수 있다.
도면에는 도시되지 않았으나, 상기 기판(105)의 전면(105s1)에는 버퍼층이 더 구비될 수 있다. 상기 버퍼층은 기판(105) 상에 성장되는 반도체층의 격자 결함 완화를 위한 것으로, 질화물 등으로 이루어진 언도프 반도체층으로 이루어질 수 있다. 상기 버퍼층은 언도프 GaN, AlN, InGaN 등이 적용될 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다. 여기서, 언도프라 함은 반도체층에 불순물 도핑 공정을 따로 거치지 않은 것을 의미한다. 다만, 이러한 버퍼층은 필수적인 요소는 아니며 실시 형태에 따라 생략될 수도 있다.
상기 발광 구조물(110)은 제1 도전형 반도체층(115), 활성층(120) 및 제2 도전형 반도체층(125)을 포함할 수 있다.
상기 제1 도전형 반도체층(115)은 상기 기판(105)의 상기 전면(105s1)으로부터 성장되어 형성될 수 있다. 상기 제1 도전형 반도체층(115)은 n형 불순물이 도핑된 반도체로 이루어질 수 있으며, n형 질화물 반도체층일 수 있다.
도 3에 도시된 바와 같이, 상기 제1 도전형 반도체층(115)은 제1 모서리(S1), 제2 모서리(S2), 제3 모서리(S3), 및 제4 모서리(S4)를 가질 수 있다. 따라서, 상기 제1 및 제3 모서리들(S1, S3)은 서로 대향할 수 있고, 상기 제2 및 제4 모서리들(S2, S4)은 서로 대향할 수 있다.
상기 제2 도전형 반도체층(125)은 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, p형 질화물 반도체층일 수 있다.
다른 실시예에서는, 상기 제1 및 제2 도전형 반도체층들(115, 125)은 위치가 바뀌어 적층될 수도 있다. 이러한 제1 및 제2 도전형 반도체층들(115, 125)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1임)을 가지며, 예컨대, GaN, AlGaN, InGaN, AlInGaN 등의 물질이 이에 해당될 수 있다.
상기 활성층(120)은 상기 제1 및 제2 도전형 반도체층들(115, 125) 사이에 개재될 수 있다. 상기 활성층(120)은 상기 반도체 발광소자(10)의 동작 시에 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 상기 활성층(120)은 상기 제1 및 제2 도전형 반도체층들(115, 125)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층들(115, 125)이 GaN계 화합물 반도체인 경우, 상기 활성층(120)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 또한, 상기 활성층(120)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multiple QuantumWells, MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수 있다. 다만, 이에 제한되는 것은 아니므로 상기 활성층(120)은 단일 양자우물 구조(Single QuantumWell, SQW)가 사용될 수도 있다.
상기 발광 구조물(110)은, 상기 제2 도전형 반도체층(125), 상기 활성층(120) 및 상기 제1 도전형 반도체층(115)의 일부가 식각된 리세스 영역(E)과, 상기 리세스 영역(E) 주위의 메사 영역(M)을 포함할 수 있다. 도면들에서, 도면 부호 "B"는 상기 리세스 영역(E)과 상기 메사 영역(M) 사이의 경계(B)를 나타낼 수 있다. 상기 메사 영역(M)의 상면은 상기 리세스 영역(E)의 상면보다 높을 수 있다. 일 예에서, 상기 메사 영역(M)은 하부에서 상부로 갈수록 점점 좁아지는 모양일 수 있다. 따라서, 상기 메사 영역(M)은 경사진 측면을 가질 수 있다.
일 예에서, 상기 리세스 영역(E)의 상면의 일부는 제1 콘택 영역(CT1)으로 정의할 수 있다. 일 예에서, 상기 메사 영역(M)의 상면의 적어도 일부는 제2 콘택 영역(CT2)으로 정의할 수 있다.
상기 메사 영역(M)은 상기 제1 내지 제4 모서리들(S1∼S4)과 이격될 수 있고, 상기 메사 영역(M)과 상기 제1 내지 제4 모서리들(S1∼S4) 사이에 상기 리세스 영역(E)이 배치될 수 있다. 그리고, 상기 발광 구조물(110)의 중앙부에도 원형을 가지고 서로 이격된 리세스 영역들(E)이 더 배치될 수 있다.
상기 투명 전극층(140)이 상기 발광 구조물(110)의 상기 제2 도전형 반도체층(125) 상에 배치될 수 있다. 상기 투명 전극층(140)은 상기 제2 도전형 반도체층(125)의 상기 제2 콘택 영역(CT2)에 배치되어 상기 제2 도전형 반도체층(125)과 전기적으로 접속될 수 있다.
본 실시예에서, 투명 전극층(140)은 상기 제2 도전형 반도체층의 모서리로부터 일정한 간격으로 이격되도록 배치될 수 있다. 상기 투명 전극층(140)은 메사영역, 즉 제2 도전형 반도체층(125)의 모서리 영역으로부터 이격시킴으로써 메사영역의 모서리 영역에서 투명 전극층의 광흡수로 인한 문제를 해결하고, 해당 모서리 영역에서 DBR 구조인 제1 절연층 또는 제1 절연층(130)/반사 전극층(144)의 ODR 구조에 의해 광속을 향상시킬 수 있다. 충분한 효과를 위해서, 투명 전극층(140)의 이격 간격(d)은 2㎛ 이상을 갖도록 설정할 수 있다.
상기 제1 절연층(130)은 상기 투명 전극층(140) 상에 배치될 수 있다. 상기 제1 절연층(130)은 상기 제1 도전형 반도체층(115)의 일부 및 상기 제2 도전형 반도체층(125)의 일부를 덮을 수 있다. 상기 제1 절연층(130)은 상기 메사 영역(M)에 위치하는 복수의 홀들(PD)을 포함할 수 있다. 상기 제1 절연층(130)은 상기 메사 영역(M)에서 상기 투명 전극층(140)을 부분적으로 덮을 수 있다. 본 실시예에서 복수의 홀들(PD)은 육방 조밀 격자 형태로 배치되는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 복수의 홀들(PD)은 사각 격자 형태 등의 다양한 형태로 배치될 수 있다. 복수의 홀들(PD)은 원형의 단면을 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 복수의 홀들(PD)은 다각형 또는 링 형상의 단면을 가질 수 있다.
예를 들어, 상기 투명 전극층(140)은 ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나를 포함할 수 있다. 상기 투명 전극층(140)의 두께는 이에 한정되지 않으나, 1∼5㎚ 범위일 수 있다.
예를 들어, 상기 제1 절연층(130)은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN, HfO, TaO2 및 MgF2로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 절연층(130)은 서로 다른 굴절률을 갖는 절연막들이 교대로 적층된 다층막 구조로서, 분산 브래그 반사체(Distributed Bragg Reflector, DBR)로 제공될 수 있다. 이러한 다층막 구조는 서로 다른 굴절률인 제1 및 제2 굴절률을 갖는 제1 절연막과 제2 절연막이 교대로 적층된 구조일 수 있다.
다른 실시예에서는, 상기 제1 절연층(130)은 상기 제2 도전형 반도체층(125)보다 낮은 굴절률을 가지는 물질로 이루어질 수 있다. 상기 제1 절연층(130)은 상부에 접하여 배치된 반사 전극층(144)과 전향성 반사기(Omni Directional Reflector, ODR)를 이룰 수 있다.
이와 같이, 제1 절연층(130)은 단독 또는 반사 전극층(144)과 함께, 활성층(120)으로부터 방출되는 광에 대한 반사율을 증가시키는 반사 구조체로서 사용될 수 있으며, 광추출 효율이 크게 향상될 수 있다.
상기 반사 전극층(144)은 상기 복수의 홀들(PD)을 통하여 상기 투명 전극층(140)에 전기적으로 연결되도록 상기 제1 절연층(130) 상에 배치될 수 있다. 예를 들어, 상기 반사 전극층(144)은 Ag, Cr, Ni, Ti, Al, Rh, Ru 또는 이들의 조합을 포함할 수 있다.
추가적으로, 상기 제1 절연층(130)과 상기 반사 전극층(144) 사이에 접합용 전극층(142)이 배치될 수 있다. 상기 접합용 전극층(142)은 상기 복수의 홀들(PD)을 통하여 상기 투명 전극층(140)과 접촉될 수 있다. 상기 접합용 전극층(142)은 상기 반사 전극층(144)과 상기 제1 절연층(130) 사이의 접착 특성을 개선할 수 있다.
상기 접합용 전극층(142)은 투명 전극층(140)과 유사한 물질로 이루어질 수 있다.예를 들어, 상기 접합용 전극층(142)은, ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO(0≤x≤1)로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 투명 보호층(138)은 상기 반사 전극층(144)의 상면 및 측면을 덮으면서 상기 반사 전극층(144)을 보호할 수 있다. 상기 투명 보호층(138)은 상기 접합용 전극층(142)의 측면을 덮을 수 있다. 상기 투명 보호층(138)은 상기 반사 전극층(144)의 상면을 덮으며 볼록한 표면을 가지는 상면부(R1)및 상기 반사 전극층(144)의 측면 및 상기 접합용 전극층(142)의 측면을 덮으며 경사진 표면을 가지는 측면부(R2)를 포함할 수 있다. 상기 투명 보호층(138)을 형성함으로써, 상기 반사 전극층(144)의 접착 특성이 향상되고, 상기 반사 전극층(144)을 이루는 금속 원소의 마이그레이션(migration)이 억제될 수 있다.
상기 투명 보호층(138)은 투명한 도전성 물질로 형성되거나, 투명한 절연성 물질로 형성될 수 있다. 상기 투명한 도전성 물질은 ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, In4Sn3O12 및 Zn(1-x)MgxO(0≤x≤1)로 구성된 그룹으로부터 선택된 적어도 하나를 포함하거나, 전도성 고분자를 포함할 수 있다. 상기 투명한 절연성 물질은 SiO2, SiN, TiO2, HfO, TaO2 및 MgF2로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제2 절연층(150)은 상기 투명 보호층(138) 및 상기 제1 절연층(130) 상에 배치될 수 있다.
도 5를 함께 참조하면, 상기 투명 보호층(138)이 투명한 절연성 물질로 이루어진 경우, 상기 제1 절연층(130) 및 상기 제2 절연층(150)을 관통하여 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1)을 노출시키는 제1 개구부(OPa) 및 상기 반사 전극층(144)의 제3 콘택 영역(CT3)을 노출시키는 제2 개구부(OPb)가 형성될 수 있다. 상기 제1 개구부(OPa)는 상기 리세스 영역(E)에 위치하고, 상기 제2 개구부(OPb)는 상기 메사 영역(M)에 위치할 수 있다.
상기 제1 연결 전극(155n)은 상기 제2 절연층(150) 상에 배치되며 상기 제1 개구부(OPa)를 통해 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1) 상으로 연장되어 상기 제1 도전형 반도체층(115)과 전기적으로 연결될 수 있다. 상기 제1 연결 전극(155n)은 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1)과 접촉할 수 있다. 일 예에서, 상기 제1 연결 전극(155n)과 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1) 사이의 접촉 저항 특성을 개선하기 위하여, 상기 제1 연결 전극(155n)과 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1) 사이에 도전성 버퍼층이 배치될 수 있다.
상기 제2 연결 전극(155p)은 상기 제2 절연층(150) 상에 배치되며 상기 제2 개구부(OPb)를 통해 상기 반사 전극층(144)의 상기 제3 콘택 영역(CT3) 상으로 연장되어 상기 반사 전극층(144)과 전기적으로 연결될 수 있다. 따라서, 상기 제2 연결 전극(155p)은 상기 반사 전극층(144)을 통하여 상기 제2 도전형 반도체층(125)과 전기적으로 연결될 수 있다.
이와 달리, 상기 투명 보호층(138)이 투명한 도전성 물질로 이루어진 경우, 상기 제2 절연층(150)을 관통하는 제2 개구부(OPb)를 상기 투명 보호층(138)의 콘택 영역이 노출되도록 형성할 수 있다. 상기 제2 연결 전극(155p)은 상기 제2 절연층(150) 상에 배치되며 상기 제2 개구부(OPb)를 통해 상기 투명 보호층(138)에 접속되어 상기 반사 전극층(144)과 상기 제2 도전형 반도체층(125)에 전기적으로 연결될 수 있다.
상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 상기 제2 절연층(150) 상에 배치되며 서로 동일한 물질로 형성되고 서로 분리되도록 구성될 수 있다.
평면으로 보았을 때, 상기 제1 연결 전극(155n)은 상기 제1 모서리(S1)에 인접할 수 있고, 상기 제2 연결 전극(155p)('연결 전극'이라고도 함)은 상기 제3 모서리(S3)에 인접할 수 있다.
상기 제3 절연층(160)은 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p) 상에 배치되면서 상기 제1 연결 전극(155n)의 제4 콘택 영역(CT4)를 노출시키는 제3 개구부(160a) 및 상기 제2 연결 전극(155p)의 제5 콘택 영역(CT5)을 노출시키는 제4 개구부(160b)를 가질 수 있다.
예를 들어, 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 Al, Au,W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질로 형성될 수 있다.
도5에 도시된 바와 같이, 본 실시예에 채용된 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 각각 모서리 영역(E1)과 상기 모서리 영역(E1)에 둘러싸인 내부 영역(E2)을 가지는 제1 전극층(155a)과, 상기 제1 전극층(155a)의 내부 영역(E2)에 배치되는 제2 전극층(155b)을 포함하며, 상기 모서리 영역(E2)은 상기 내부 영역(E1)의 두께보다 얇은 두께를 갖는다. 상기 제1 전극층(155a)의 모서리 영역(E1)은 외부로 갈수록 점차 얇아지는 두께를 가질 수 있다. 이와 같이, 제1 전극층(155a)은 제2 전극층(155b)보다 넓게 형성되면서 제2 전극층(155b)의 바깥쪽으로 돌출되어 테일 형상을 가질 수 있다. 두께 방향의 단면에서의 테일 부분의 경사각은 30°이하일 수 있다.
본 실시예에서, 제1 전극층(155a)과 제2 전극층(155b)은 기능적으로 구분되는 층으로서, 예를 들어, 제1 전극층(155a)은 반사층으로 구성되며 제2 전극층(155b)은 전류 분산층으로서 제공될 수 있다. 예를 들어, 상기 제1 전극층(155a)은 Ag, Cr, Ni, Ti, Al, Rh, Ru, Pd, Au, Cu 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 특히, Ag 및 Al 중 적어도 하나를 포함할 수 있다. 또한, 상기 제2 전극층(155b)은 Au 및 Cu 중 적어도 하나를 포함할 수 있다. 상기 제2 전극층(155b)은 전체적으로 충분한 전류 분산 기능을 위해서 상기 제1 전극층(155ba)의 두께보다 큰 두께를 가질 수 있다.
도 6a 및 도 6b는 연결 전극 구조에 의한 광추출효과를 설명하기 위한 모식도이다. 도 6a은 종래의 연결 전극 구조이며, 도 6b는 본 실시예에 채용된 연결 전극 구조로 이해할 수 있다.
도 6a 및 도 6b을 참조하면, 본 실시예에 따른 연결 전극(155)에서는 종래의 연결 전극(155')에 비해, 반사층으로 사용되는 제1 전극층(155a)의 면적이 증가하므로 다층양자우물(MQW)로부터 방출되는 빛(① 참조)이 보다 효율적으로 기판 방향으로 반사될 수 있으며, 패키지로부터 재반사되어 소자의 금속영역에서 흡수되는 빛(② 참조)의 양을 감소시킬 수 있어 소자의 광속특성을 크게 개선할 수 있다.
추가적으로, 본 실시예에 따른 연결 전극(155)에서, 제1 전극층(155a)의 면적이 증가되므로, 하지막인 제2 절연층(150)과 접착특성(adhesion property)을 향상시켜 제품의 신뢰성을 향상시킬 수 있다.
본 실시예에 채용된 연결 전극 구조는 앞서 설명한 바와 같이, 도 2a 내지 도 2c에 도시된 공정에 의해 형성될 수 있다. 구체적으로, 언더컷을 가지는 네가티브 포토레지스트 패턴을 이용하여 제1 및 제2 전극층(155a,155b)에 대한 증착공정을 달리함으로써 구현될 수 있다. 예를 들어, 제1 전극층(155a)은 방사성이 큰 스퍼터링 공정에 의해 형성되며, 제2 전극층(155b)은 전자빔 증발법을 이용하여 형성될 수 있다.
본 실시예에서, 제1 및 제2 연결 전극층(155n,155p)은 상기 제1 전극층(155a)과 상기 제2 절연층(150) 사이에 배치되는 도전성 접합층, 또는 상기 제1 전극층(155a)과 상기 제2 전극층(155b) 사이에 배치되는 도전성 배리어층을 더 포함할 수 있다. 상기 도전성 접합층 및 도전성 배리어층은 Cr, Ti 및 Ni 중 적어도 하나 또는 ITO와 같은 투명 전극 물질을 포함할 수 있다. 상기 도전성 접합층 및 도전성 배리어층은 제1 전극층(155a)과 동일한 증착공정(예, 스퍼터링)으로 그와 연속적으로 수행될 수 있다. 따라서, 상기 도전성 접합층 및 도전성 배리어층은 제1 전극층(155a)의 면적과 유사한 면적으로 형성될 수 있다. 상기 제1 전극층(155a)은 도전성 배리어층(예, Cr)과 함께 복수의 쌍으로 형성될 수도 있다.
상기 제1 연결 전극(155n)의 상기 제4 콘택 영역(CT4) 상에 제1 전극 패드(165n)가 배치될 수 있고, 상기 제2 연결 전극(155p)의 상기 제5 콘택 영역(CT5) 상에 제2 전극 패드(165p)가 배치될 수 있다. 상기 제1 전극 패드(165n) 상에 제1 솔더 기둥(170n)이 배치되고, 상기 제2 전극 패드(165p) 상에 제2 솔더 기둥(170p)이 배치될 수 있다. 상기 제1 및 제2 솔더 기둥들(170n, 170p)은 Sn, AuSn 등과 같은 도전성 물질로 형성될 수 있다.
상기 제1 및 제2 솔더 기둥들(170n, 170p)의 측면을 덮는 몰딩부(172)가 형성될 수 있다. 상기 몰딩부(172)는 TiO2, Al2O3 등의 광반사성 분말들을 포함할 수 있다. 상기 몰딩부(172)의 상면은 상기 제1 및 제2 솔더 기둥들(170n, 170p)의 상면보다 낮을 수 있다.
도 5에 도시된 예와 달리, 도 4에 도시된 반도체 발광소자(10)는 접합용 전극층(142) 없이 제1 절연층(130) 상에 직접 반사 전극층(144)이 배치될 수 있다. 추가적으로, 투명 보호층(138)도 필요에 따라 생략될 수 있다. 또 다른 예에서는, 반사 전극층(144) 상에 배치된 캡핑 전극층을 더 포함할 수 있다. 상기 캡핑 전극층은 Ti 및 Ni이 교대로 적층된 다층 구조를 가질 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 발광소자(10)의 제조방법의 일 예에 대하여 도 7 내지 도 20을 참조하여 설명하기로 한다. 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자(10)의 제조방법을 설명하기 위한 개략적인 평면도들이고, 도 8 도 10, 도 12, 도 14, 도 16, 도 18 및 도 20은 각각 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도들이다.
도 7 및 도 8을 참조하면, 기판(105) 상에 발광 구조물(110)을 형성할 수 있다. 상기 기판(105)은 전면(105s1) 및 상기 전면(105s1)에 대향하는 후면(105s2)을 가질 수 있다.
일 예에서, 상기 기판(105)의 상기 전면(105s1) 상에 요철 구조를 형성할 수 있다. 실시 형태에 따라, 상기 기판(105)의 상기 전면(105s1)의 요철 구조를 형성하는 것은 생략될 수 있다.
상기 기판(105)의 상기 전면(105s1) 상에 발광 구조물(110)을 형성할 수 있다. 상기 발광 구조물(110)은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여 형성되는 복수의 층들로 형성될 수 있다. 예를 들어, 상기 발광 구조물(110)은 상기 기판(105)의 상기 전면(105s1) 상에 차례로 형성된 제1 도전형 반도체층(115), 활성층(120) 및 제2 도전형 반도체층(125)을 포함할 수 있다. 상기 제1 도전형 반도체층(115)과 상기 제2 도전형 반도체층(125)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 도전형 반도체층(115)은 n형의 도전형을 가질 수 있고, 상기 제2 도전형 반도체층(125)은 p형의 도전형을 가질 수 있다. 추가적으로, 상기 발광 구조물(110) 상에 투명 전극층(140)을 형성할 수 있다.
도 9 및 도 10을 참조하면, 사진 및 식각 공정을 이용하여 상기 투명 전극층(140)과 함께, 상기 제2 도전형 반도체층(125), 상기 활성층(120) 및 상기 제1 도전형 반도체층(115)의 일부를 식각할 수 있다. 본 공정에서는, 투명 전극층(140)의 에칭(예, 습식 에칭)과 발광 구조물(110)의 에칭(예, 드라이 에칭)이 순차적으로 수행될 수 있다.
상기 발광 구조물(110)은 제2 도전형 반도체층(125), 상기 활성층(120) 및 상기 제1 도전형 반도체층(115)의 일부가 제거된 리세스 영역(E) 및 그 주위의 메사 영역(M)을 포함할 수 있다. 메사 영역(M)은 제2 도전형 반도체층(125), 상기 활성층(120) 및 상기 제1 도전형 반도체층(115)이 식각되지 않은 영역으로 정의할 수 있다. 상기 메사 영역(M)은 상기 리세스 영역(E)과 비교하여 상대적으로 돌출된 모양일 수 있다. 상기 리세스 영역(E)은 식각 영역으로 지칭될 수도 있다.
특히, 상기 제2 도전형 반도체층(125)의 모서리로부터 일정한 간격으로 이격되도록 배치될 수 있다. 투명 전극층(140)의 이격 간격(최단거리 기준: 도9의 d')은 2㎛ 이상을 갖도록 설정할 수 있다. 이러한 이격은 투명 전극층(140)의 오버 에칭(에칭타임)함으로써 얻어질 수 있다.
앞서 설명한 바와 같이, 상기 투명 전극층(140)은 제2 도전형 반도체층(125)의 모서리 영역으로부터 이격시킴으로써 모서리 영역에서 투명 전극층(140)의 광흡수로 인한 문제를 해결하고 광속 향상을 도모할 수 있다.
도 11 및 도 12를 참조하면, 상기 발광 구조물(110) 상에 복수의 홀(PD)를 가지는 제1 절연층(130)을 형성할 수 있다.
제1 투명 보호층(135) 및 제1 절연층(130)은 투명 전극층(140) 상에 순차적으로 형성되며, 상기 복수의 홀들(PD)은 제1 절연층(130)을 관통하여 상기 투명 전극층(140)의 일부를 노출시킬 수 있다. 상기 복수의 홀들(PD)은 상기 메사 영역(M)에 위치할 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 절연층(130) 상에 접합용 전극층(142) 및 반사 전극층(144)을 형성할 수 있다. 접합용 전극층(142) 및 반사 전극층(144)은 상기 메사 영역(M) 상에 형성되며, 상기 제1 절연층(130)의 일 영역 상에 형성될 수 있다.
도 15 및 도 16을 참조하면, 상기 반사 전극층(144) 상에 투명 보호층(138)을 형성할 수 있다. 상기 투명 보호층(138)은 상기 반사 전극층(144)의 상면 및 측면, 그리고, 상기 접합용 전극층(142)의 측면을 덮을 수 있다. 상기 투명 보호층(138)은 상기 반사 전극층(144)에 인접한 상기 제1 절연층(130)의 일부를 덮을 수 있다. 예를 들어, 상기 투명 보호층(138)을 형성할 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 투명 보호층(138)을 스퍼터링 등의 물리적 증착 공정에 의해 형성될 수 있다.
도 17 및 도 18을 참조하면, 제1 절연층(130) 및 투명 보호층(138) 상에 제2 절연층(150)을 형성할 수 있다.
상기 제1 절연층(130) 및 상기 제2 절연층(150)을 관통하고, 상기 리세스 영역(E)의 상기 제1 도전형 반도체층(115)의 일부를 노출시키는 제1 개구부(OPa) 및 상기 투명 보호층(138) 및 상기 제2 절연층(150)을 관통하고, 상기 메사 영역(M)의 상기 반사 전극층(144)의 일부를 노출시키는 제2 개구부(OPb)가 형성될 수 있다.
상기 제1 개구부(OPa)에 의해 노출된 상기 제1 도전형 반도체층(115)의 표면은 제1 콘택 영역(CT1)으로 지칭될 수 있고, 상기 제2 개구부(OPb)에 의해 노출되는 상기 반사 전극층(144)의 표면은 제3 콘택 영역(CT3)으로 지칭될 수 있다.
도 19 및 도 20을 참조하면, 상기 제2 절연층(150)을 갖는 기판(105) 상에 제1 연결 전극(155n) 및 제2 연결 전극(155p)이 형성될 수 있다.
상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 사진 및 식각 공정을 이용하여 네가티브 포토레지스트 패턴 형성한 후에 도전성 물질층을 증착하고 리프트 오프시킴으로써 형성될 수 있다. 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 서로 동일한 공정에 의해 형성되므로, 서로 동일한 물질로 형성될 수 있다. 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 서로 동일한 두께로 형성될 수 있다.
본 실시예에서, 언더컷을 가지는 네가티브 포토레지스트 패턴을 이용하여 제1 및 제2 전극층(155a,155b)에 대한 증착공정을 달리함으로써 구현될 수 있다(도2a 내지 도2c 참조). 예를 들어, 제1 전극층(155a)은 방사성이 큰 스퍼터링 공정에 의해 형성되며, 제2 전극층(155b)은 전자빔 증발법을 이용하여 형성될 수 있다.
상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)은 각각 모서리 영역(E1)과 상기 모서리 영역(E1)에 둘러싸인 내부 영역(E2)을 가지는 제1 전극층(155a)과, 상기 제1 전극층(155a)의 내부 영역(E2)에 배치되는 제2 전극층(155b)을 포함할 수 있다. 제1 전극층(155a)은 제2 전극층(155b)보다 넓게 형성되면서 제2 전극층(155b)의 바깥쪽으로 돌출되어 테일 형상을 가질 수 있다. 두께 방향의 단면에서의 테일 부분의 경사각은 30°이하일 수 있다.
본 실시예에 채용된 제1 전극층(155a)과 제2 전극층(155b)은 기능적으로 각각 반사층 및 전류 분산층으로 구분될 수 있다. 예를 들어, 상기 제1 전극층(155a)은 Ag, Cr, Ni, Ti, Al, Rh, Ru, Pd, Au, Cu 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 특히, Ag 및 Al 중 적어도 하나를 포함할 수 있다. 또한, 상기 제2 전극층(155b)은 Au 및 Cu 중 적어도 하나를 포함할 수 있다.
반사층으로 사용되는 제1 전극층(155a)의 면적이 증가하므로 광추출효율을 향상시키고, 패키지로부터 재반사되어 소자로 재흡수되는 빛의 양을 감소시킬 수 있어 소자의 광속특성을 크게 개선할 수 있다. 추가적으로, 제1 전극층(155a)과 하지막인 제2 절연층(150)의 접착특성을 향상시킬 수 있다.
상기 제1 연결 전극(155n)은 상기 제1 도전형 반도체층(115)의 상기 제1 콘택 영역(CT1)과 전기적으로 연결될 수 있다. 상기 제2 연결 전극(155p)은 상기 반사 전극층(144)의 상기 제3 콘택 영역(CT3)과 전기적으로 연결될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 제1 연결 전극(155n) 및 상기 제2 연결 전극(155p)을 갖는 기판(105) 상에 제3 개구부(160a) 및 제4 개구부(160b)를 갖는 제3 절연층(160)이 형성될 수 있다.
상기 제3 절연층(160)의 상기 제3 개구부(160a)는 상기 제1 연결 전극(155n)의 일부 영역을 노출시킬 수 있고, 상기 제3 절연층(160)의 상기 제4 개구부(160b)는 상기 제2 연결 전극(155p)의 일부 영역을 노출시킬 수 있다.
상기 제3 절연층(160)의 상기 제1 개구부(160a)에 의해 노출되는 상기 제3 연결 전극(155n)의 일부 영역은 제4 콘택 영역(CT4)으로 지칭될 수 있고, 상기 제3 절연층(160)의 상기 제4 개구부(160b)에 의해 노출되는 상기 제2 연결 전극(155p)의 일부 영역은 제5 콘택 영역(CT5)으로 지칭될 수 있다.
상기 제3 절연층(160)을 갖는 기판(105) 상에 제1 및 제2 전극 패드들(165n, 165p)이 형성될 수 있다. 상기 제1 전극 패드(165n)는 상기 제1 연결 전극(155n)의 상기 제4 콘택 영역(CT4) 상에 형성될 수 있고, 상기 제2 전극 패드(165p)는 상기 제2 연결 전극(155p)의 상기 제5 콘택 영역(CT5) 상에 형성될 수 있다. 상기 제1 및 제2 전극 패드들(165n, 165p)은 UBM(under bumpmetallurgy)일 수 있다. 일 예에서, 상기 제1 및 제2 전극 패드들(165n, 165p)의 개수와 배치 구조는 다양하게 변형될 수 있다.
상기 제1 및 제2 전극 패드들(165n, 165p)을 갖는 기판(105) 상에 제1 및 제2 솔더 기둥들(170n, 170p)을 형성할 수 있다. 상기 제1 솔더 기둥(170n)은 상기 제1 전극 패드(165n) 상에 형성될 수 있고, 상기 제2 솔더 기둥(170p)은 상기 제2 전극 패드(165p) 상에 형성될 수 있다.
상기 제1 및 제2 솔더 기둥들(170n, 170p)의 측면을 덮는 몰딩부(172)가 형성될 수 있다.
상술한 바와 같은 상기 반도체 발광소자(10)는 패키지 형태로 제품화될 수 있다. 이하에서, 상술한 바와 같은 상기 반도체 발광소자(10)를 패키지에 적용한 일 예를 도 21을 참조하여 설명하기로 한다. 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 발광소자를 패지지에 적용한 일 예를 개략적으로 나타낸 단면도이다.
도 21을 참조하면, 반도체 발광소자 패키지(1000)는 광원인 반도체 발광소자(1001), 패키지 본체(1002), 한 쌍의 리드 프레임(1010) 및 봉지부(1005)를 포함할 수 있다. 여기서 반도체 발광소자(1001)는 도 1 및 도 2의 반도체 발광소자(10)일 수 있으며, 이에 대한 설명은 생략한다.
상기 반도체 발광소자(1001)는 상기 리드 프레임(1010)에 실장되고, 상기 리드 프레임(1010)과 전기적으로 연결될 수 있다.
한 쌍의 리드 프레임(1010)은 제1 리드 프레임(1012)과 제2 리드 프레임(1014)을 포함할 수 있다. 반도체 발광소자(1001)는 제1 및 제2 솔더 기둥들(도2의 170n, 170p)에 의해 상기 제1 리드 프레임(1012) 및 제2 리드 프레임(1014)과 연결될 수 있다.
패키지 본체(1002)에는 빛의 반사 효율 및 광 추출 효율이 향상되도록 반사컵을 구비할 수 있으며, 이러한 반사컵에는 반도체 발광소자(1001)를 봉지하도록 투광성 물질로 이루어진 봉지부(1005)가 형성될 수 있다. 상기 봉지부(1005)는 형광체나 양자점 등의 파장 변환 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제2 도전형 반도체층의 상면과 접촉하도록 상기 제2 도전형 반도체층 상에 배치되며 상기 제2 도전형 반도체층의 모서리로부터 이격되는 투명 전극층;
    상기 투명 전극층을 덮도록 상기 발광 구조물 상에 배치되며, 상기 투명 전극층에 연결되는 복수의 홀을 가지는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고, 상기 복수의 홀을 통하여 상기 투명 전극층에 접속되는 반사 전극층;을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 반사 전극층을 덮도록 상기 제1 절연층 상에 배치되며, 상기 반사 전극층에 연결되는 적어도 하나의 개구를 갖는 제2 절연층과,
    상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 개구를 통하여 상기 반사 전극층에 접속되는 연결 전극을 더 포함하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 연결 전극은, 모서리 영역과 상기 모서리 영역에 둘러싸인 내부 영역을 가지는 제1 전극층과, 상기 제1 전극층의 내부 영역에 배치되는 제2 전극층을 포함하며, 상기 모서리 영역은 상기 내부 영역의 두께보다 얇은 두께를 가지는 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제1 전극층의 모서리 영역은 외부로 갈수록 점차 얇아지는 두께를 가지는 반도체 발광소자.
  5. 제3항에 있어서,
    상기 제2 전극층은, 상기 제1 전극층의 두께보다 큰 두께를 가지는 반도체 발광소자.
  6. 제3항에 있어서,
    상기 제1 전극층은 Ag, Cr, Ni, Ti, Al, Rh, Ru, Pd, Au, Cu 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 상기 제2 전극층은 Au 및 Cu 중 적어도 하나를 포함하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 투명 전극층이 상기 제2 도전형 반도체층의 모서리로부터 이격된 간격은 2㎛ 이상인 반도체 발광소자.
  8. 제1항에 있어서,
    상기 투명 전극층은 ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 절연층 중 적어도 하나는 SiO2, SiN, TiO2, HfO, TaO2 및 MgF2로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 발광소자.
  10. 제1항에 있어서,
    상기 반사 전극층은 Ag, Cr, Ni, Ti, Al, Rh, Ru 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 발광소자.
  11. 제1항에 있어서,
    상기 제1 절연층은 서로 다른 굴절률을 갖는 절연막들이 교대로 적층된 분산 브래그 반사기(Distributed Bragg Reflector) 구조를 가지는 반도체 발광소자.
  12. 제1항에 있어서,
    상기 제1 절연층과 상기 반사 전극층은 전향성 반사기(Omni Directional Reflector) 구조로 제공되는 반도체 발광소자.
  13. 제1항에 있어서,
    상기 제1 절연층과 상기 반사 전극층 사이에 배치된 접합용 전극층을 더 포함하는 반도체 발광소자.
  14. 제2항에 있어서,
    상기 반사 전극층을 덮도록 상기 제1 절연층 상에 배치되는 투명 보호층을 더 포함하는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 투명 보호층은 투명한 절연성 물질을 포함하며,
    상기 적어도 하나의 개구는 상기 투명 보호층을 관통하도록 연장되어 상기 반사 전극층의 일부 영역을 노출하는 반도체 발광소자.
  16. 제14항에 있어서,
    상기 투명 보호층은 투명한 도전성 물질을 포함하며,
    상기 연결 전극은 상기 투명 보호층을 통해 상기 반사 전극층에 전기적으로 연결되는 반도체 발광소자.
  17. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제2 도전형 반도체층 상에 배치되는 투명 전극층;
    상기 투명 전극층을 덮도록 상기 발광 구조물 상에 배치되며, 상기 투명 전극층에 연결되는 복수의 홀을 가지는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고, 상기 복수의 홀을 통하여 상기 투명 전극층에 접속되는 반사 전극층;
    상기 반사 전극층을 덮도록 상기 제1 절연층 상에 배치되며, 적어도 하나의 개구를 갖는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 적어도 하나의 개구를 통하여 상기 반사 전극층에 접속되는 연결 전극을 포함하며,
    상기 연결 전극은, 모서리 영역과 상기 모서리 영역에 둘러싸인 내부 영역을 가지는 제1 전극층과, 상기 제1 전극층의 내부 영역에 배치되는 제2 전극층을 포함하며, 상기 모서리 영역은 상기 내부 영역의 두께보다 얇은 두께를 가지고, 상기 제1 전극층은 반사층이며, 상기 제2 전극층은 상기 제1 전극층과 다른 물질로 이루어진 전류 분산층인 반도체 발광소자.
  18. 제17항에 있어서,
    상기 제1 전극층의 모서리 영역은 두께 방향의 단면에서 볼 때에 30°이하의 경사각을 가지는 반도체 발광소자.
  19. 제17항에 있어서,
    상기 제2 절연층 상에 배치되며, 상기 연결 전극의 일부 영역을 오픈하는 개구를 포함하는 제3 절연층과,
    상기 연결 전극의 일부 영역 상에 배치되는 전극 패드를 더 포함하는 반도체 발광소자.


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