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KR102448033B1 - 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치 - Google Patents

박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치 Download PDF

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KR102448033B1
KR102448033B1 KR1020150182791A KR20150182791A KR102448033B1 KR 102448033 B1 KR102448033 B1 KR 102448033B1 KR 1020150182791 A KR1020150182791 A KR 1020150182791A KR 20150182791 A KR20150182791 A KR 20150182791A KR 102448033 B1 KR102448033 B1 KR 102448033B1
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KR
South Korea
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oxide semiconductor
region
insulating
pattern
forming
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최신일
조현민
김상갑
양성훈
정유광
안병두
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삼성디스플레이 주식회사
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Abstract

본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치가 제공된다. 기판 상에 산화물 반도체 패턴이 형성된다. 상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층이 순차적으로 적층된다. 상기 금속 물질층 상에 감광 패턴이 형성된다. 상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극이 형성된다. 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막이 형성된다. 상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물이 플라즈마 처리된다.

Description

박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치{Method for forming thin film transistor, thin film transistor substrate, and flat panel display apparatus}
본 발명은 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치에 관한 것으로서, 더욱 상세하게는 산화물 반도체를 이용한 박막 트랜지스터의 제조 방법, 및 상기 방법에 의해 제조되는 박막 트랜지스터를 포함하는 박막 트랜지스터 기판과 평판 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막 트랜지스터(Thin Film Transistor: TFT) 및 커패시터와 이들을 연결하는 배선을 포함한다. 여기서, 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같은 박막 트랜지스터의 활성층은 일반적으로 비정질 실리콘(amorphous silicon)이나 폴리실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성될 경우 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리실리콘으로 형성될 경우 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다. 또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터를 제조하기 위해서는 레이저 열처리 등과 같은 고가의 공정이 수행되어야 하기 때문에, 설비에 투자하고 이를 관리하는 비용이 높고 대면적의 기판에는 적용하기 어렵다는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
본 발명의 실시예들은 산화물 반도체로 형성되는 활성층을 포함하는 탑 게이트 방식(top-gate type)의 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 실시예들은 산화물 반도체로 형성되는 활성층을 포함하는 탑 게이트 방식(top-gate type)의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공한다.
본 발명의 실시예들은 산화물 반도체로 형성되는 활성층을 포함하는 탑 게이트 방식(top-gate type)의 박막 트랜지스터를 포함하는 평판 표시 장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 박막 트랜지스터의 제조 방법에 따르면, 기판 상에 산화물 반도체 패턴이 형성된다. 상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층이 순차적으로 적층된다. 상기 금속 물질층 상에 감광 패턴이 형성된다. 상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극이 형성된다. 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막이 형성된다. 상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물이 플라즈마 처리된다.
상기 플라즈마 처리하는 단계는 수소를 포함하는 기체를 사용하여 상기 구조물을 플라즈마 처리하는 단계를 포함할 수 있다.
상기 제2 두께는 500Å 내지 1000Å 사이일 수 있다.
상기 박막 트랜지스터의 제조 방법에 따르면, 상기 감광 패턴이 제거될 수 있다. 상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막이 형성될 수 있다. 상기 게이트 절연막 및 상기 층간 절연막을 식각하여, 상기 제2 산화물 반도체 영역의 일부를 노출하는 콘택홀이 형성될 수 있다. 상기 콘택홀을 통해 상기 제2 산화물 반도체 영역의 일부에 전기적으로 연결되는 전극이 형성될 수 있다.
상기 게이트 전극을 형성하는 단계는 상기 게이트 전극의 측면이 상기 감광 패턴의 측면보다 안쪽에 위치하도록 상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 습식 식각하는 단계를 포함할 수 있다.
상기 게이트 절연막을 형성하는 단계는 상기 감광 패턴의 테두리가 상기 제1 및 제2 절연 영역들의 경계에 대응하도록 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 건식 식각하는 단계를 포함할 수 있다.
상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 가질 수 있다.
상기 플라즈마 처리하는 단계는, 상기 감광 패턴을 제거하는 단계, 및 상기 제1 절연 영역의 상기 중앙 부분 아래에 상기 제1 산화물 반도체 영역, 상기 제1 절연 영역의 테두리 부분 아래에 제3 산화물 반도체 영역, 및 상기 제2 절연 영역 아래에 도전화된 상기 제2 산화물 반도체 영역을 갖는 상기 산화물 반도체 패턴을 형성하도록, 상기 게이트 전극을 마스크로 사용하여 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함할 수 있다. 상기 제3 산화물 반도체 영역은 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높을 수 있다.
본 발명의 일 측면에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 위치하고, 반도체 특성을 갖는 제1 산화물 반도체 영역과 도전성을 갖는 제2 산화물 반도체 영역을 갖는 산화물 반도체 패턴, 상기 기판 상에서 상기 산화물 반도체 패턴을 덮고, 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막, 상기 제1 절연 영역 상에 위치하고, 상기 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극, 상기 게이트 절연막 상에서 상기 게이트 전극을 덮는 층간 절연막, 및 상기 층간 절연막 상에 위치하고, 상기 층간 절연막 및 상기 게이트 절연막을 관통하는 콘택 플러그를 통해 상기 제2 산화물 반도체 영역에 전기적으로 연결되는 전극을 포함한다.
상기 제2 산화물 반도체 영역은 수소를 포함하는 기체를 사용하는 플라즈마 처리에 의해 도전성을 갖게 될 수 있다.
상기 제2 두께는 500Å 내지 1000Å 사이일 수 있다.
상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 가질 수 있다.
상기 산화물 반도체 패턴은 상기 제1 및 제2 산화물 반도체 영역들 사이에 위치하고 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 제3 산화물 반도체 영역을 가질 수 있다.
본 발명의 일 측면에 따른 평판 표시 장치는 기판, 상기 기판 상에 위치하고, 반도체 특성을 갖는 제1 산화물 반도체 영역과 도전성을 갖는 제2 산화물 반도체 영역을 갖는 산화물 반도체 패턴, 상기 기판 상에서 상기 산화물 반도체 패턴을 덮고, 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막, 상기 제1 절연 영역 상에 위치하고, 상기 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극, 상기 게이트 절연막 상에서 상기 게이트 전극을 덮는 층간 절연막, 및 상기 층간 절연막 상에 위치하고, 상기 층간 절연막 및 상기 게이트 절연막을 관통하는 콘택 플러그를 통해 상기 제2 산화물 반도체 영역에 전기적으로 연결되는 전극을 포함한다.
상기 제2 산화물 반도체 영역은 수소를 포함하는 기체를 사용하는 플라즈마 처리에 의해 도전성을 갖게 될 수 있다.
상기 제2 두께는 500Å 내지 1000Å 사이일 수 있다.
상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 가질 수 있다.
상기 산화물 반도체 패턴은 상기 제1 및 제2 산화물 반도체 영역들 사이에 위치하고 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 제3 산화물 반도체 영역을 가질 수 있다.
상기 평판 표시 장치는 상기 전극에 전기적으로 연결되는 화소 전극, 상기 화소 전극에 대향하는 대향 전극, 및 상기 화소 전극과 상기 대향 전극 사이의 유기 발광층을 포함할 수 있다.
상기 평판 표시 장치는 상기 전극에 전기적으로 연결되는 화소 전극, 상기 화소 전극에 대향하는 대향 전극, 및 상기 화소 전극과 상기 대향 전극 사이의 액정층을 포함할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법에 따르면, 영역에 따라 상이한 두께를 갖는 게이트 절연막이 산화물 반도체 패턴을 전면적으로 덮고 있으므로, 게이트-드레인 간의 누설 전류가 차단될 수 있으며, 박막 트랜지스터가 브레이크다운될 위험이 감소된다. 게다가, 본 제조 방법에서 마스크가 추가되지 않기 때문에, 제조 비용이 증가되지 않는다. 따라서, 박막 트랜지스터는 신뢰성 있는 동작을 수행할 수 있으며, 긴 수명을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 도 3에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1를 참조하면, 박막 트랜지스터 기판(100)은 기판(110), 산화물 반도체 패턴(115), 게이트 절연막(120), 게이트 전극(125), 층간 절연막(130), 및 전극(135)을 포함한다. 산화물 반도체 패턴(115)은 기판(110) 상에 위치하고, 반도체 특성을 갖는 제1 산화물 반도체 영역(115a)과 도전성을 갖는 제2 산화물 반도체 영역(115b)을 갖는다. 게이트 절연막(120)은 기판(110) 상에서 산화물 반도체 패턴(115)을 덮고, 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함한다. 게이트 전극(125)은 제1 절연 영역(120a) 상에 위치하고, 제1 산화물 반도체 영역(115a)과 적어도 일부가 중첩한다. 층간 절연막(130)은 게이트 절연막(120) 상에서 게이트 전극(125)을 덮는다. 전극(135)은 층간 절연막(130) 상에 위치하고, 층간 절연막(130)을 관통하는 콘택 플러그(CP)를 통해 제2 산화물 반도체 영역(115b)에 전기적으로 연결된다. 산화물 반도체 패턴(115)과 게이트 전극(125)은 탑 게이트(top gate) 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
박막 트랜지스터 기판(100)은 기판(110) 상에 형성된 적어도 하나의 박막 트랜지스터(TFT)를 포함하는 장치이다. 박막 트랜지스터 기판(100)은 박막 트랜지스터들(TFT)을 포함하는 화소들이 매트릭스 형태로 배열되는 평판 표시 장치일 수 있다. 예컨대, 박막 트랜지스터 기판(100)은 유기 발광 표시 장치 또는 액정 표시 장치일 수 있다.
기판(110)은 박막 트랜지스터 기판(100) 전체를 지지하고 강성을 유지시키는 역할을 한다. 기판(110)은 상면이 평탄하며 투명한 절연 물질로 이루어질 수 있다. 예를 들어 기판(110)은 유리(glass)로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되지 않고 기판(110)은 예컨대, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(PI, Polyimide), 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate) 등과 같은 플라스틱 재질로 이루어질 수도 있다. 한편, 기판(110)은 예컨대 금속, 탄소 섬유와 같은 불투명한 재질로 이루어 질 수도 있으며, 플렉서블 표시 장치를 구현하기 위해 기판(110)은 예컨대 폴리이미드(PI) 필름과 같은 가요성 재질의 플라스틱으로 이루어질 수도 있다.
도시되지는 않았지만, 기판(110) 상에는 예컨대 배리어막, 블록킹막 및/또는 버퍼막과 같은 보조막(미 도시)이 배치될 수 있다. 보조막은 상면을 평활하게 하며 불순물의 침투를 차단한다. 보조막은 무기 절연 물질로 이루어질 수 있으며, 단층 구조 또는 복층 구조로 형성될 수 있다. 보조막은 후속 공정에서 적층될 산화물 반도체 패턴(115)이 기판(110)으로부터 유입되는 불순물에 의해 오염되는 것을 방지하여 산화물 반도체 패턴(115)을 보호함과 동시에 계면 특성을 향상시킬 수 있다.
산화물 반도체 패턴(115)은 기판(110) 상에 위치하고, 제1 산화물 반도체 영역(115a)과 제2 산화물 반도체 영역(115b)을 갖는다.
제1 산화물 반도체 영역(115a)은 반도체 특성을 가지며, 박막 트랜지스터(TFT)의 채널 영역에 대응한다. 제1 산화물 반도체 영역(115a)은 게이트 전극(125)과 중첩한다.
제2 산화물 반도체 영역(115b)은 도전성을 가지며, 제1 산화물 반도체 영역(115a)의 양쪽에 위치한다. 양쪽에 위치하는 제2 산화물 반도체 영역(115b)은 각각 박막 트랜지스터(TFT)의 소스 영역 및 드레인 영역에 대응한다. 제2 산화물 반도체 영역(115b)은 박막 트랜지스터(TFT)를 다른 박막 트랜지스터(TFT) 또는 다른 구성 요소에 전기적으로 연결하기 위한 배선으로 기능할 수 있다. 제2 산화물 반도체 영역(115b)은 수소를 포함하는 기체를 사용하는 플라즈마 처리를 이용하여 도전성을 갖게 될 수 있다.
산화물 반도체 패턴(115)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 그룹에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 아연 산화물(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 또는 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
산화물 반도체 물질을 활성층으로 하는 박막 트랜지스터(TFT)는 실리콘(Si) 물질을 활성층으로 하는 박막 트랜지스터(TFT)에 비하여 높은 이동도(mobility)를 가지는 특징이 있기 때문에, 이동도 증대를 위한 별도의 이온 주입(ion doping)이 요구되지 않는다. 또한, 산화물 반도체 물질을 포함하는 박막 트랜지스터(TFT)는 상온에서도 다결정 및 비결정(amorphous)구조를 가지고 있어 별도의 열처리(annealing) 공정이 불필요하여 저온 공정으로도 형성될 수 있다. 또한, 스퍼터링 등의 방법으로 활성층을 형성할 수 있으므로, 산화물 반도체를 포함하는 박막 트랜지스터(TFT)는 대면적 기판에도 적용이 가능하며, 재료 자체의 가격이 저렴하다는 장점이 있다.
게이트 절연막(120)은 기판(110) 상에서 산화물 반도체 패턴(115)을 덮는다. 게이트 절연막(120)은 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함한다.
제1 절연 영역(120a)은 제1 산화물 반도체 영역(115a)에 대응할 수 있으며, 상부에 게이트 전극(125)이 배치된다. 제1 절연 영역(120a)의 일부, 예컨대 중앙 부분은 게이트 전극(125)에 의해 덮이며, 나머지 일부, 예컨대 테두리 부분은 게이트 전극(125)에 의해 덮이지 않을 수 있다.
제2 절연 영역(120b)은 제1 절연 영역(120a)의 제1 두께(da)보다 얇은 제2 두께(db)를 가지며, 제2 산화물 반도체 영역(115b) 및 산화물 반도체 패턴(115)에 의해 덮이지 않은 기판(110)의 일부분을 덮을 수 있다.
게이트 절연막(120)은 실리콘 산화물(SiO2)로 형성될 수 있다. 이 때, 게이트 절연막(120)의 제2 절연 영역(120b)의 제2 두께(db)는 500Å 내지 1000Å 사이일 수 있다. 그러나, 이에 한정되지 않으며, 게이트 절연막(120)은 실리콘 산화물(SiO2) 외의 다른 무기 절연 물질로 형성될 수 있으며, 단층 구조 또는 복층 구조를 가질 수 있다.
게이트 절연막(120)은 산화물 반도체 패턴(115)의 계면 특성을 향상시키고 산화물 반도체 패턴(115)에 불순물이 침투하는 것을 차단할 수 있다.
게이트 전극(125)은 게이트 절연막(120)의 제1 절연 영역(120a) 상에 위치하고, 제1 산화물 반도체 영역(115a)과 적어도 일부가 중첩한다. 게이트 전극(125)은 금속 물질로 형성될 수 있으며, 단층 구조 또는 복층 구조를 가질 수 있다. 게이트 전극(125)은 예컨대, 구리(Cu)로 이루어진 막과 티타늄(Ti)으로 이루어진 막이 적층되어 형성될 수 있다.
층간 절연막(130)은 무기 절연 물질로 단층 또는 복층으로 형성될 수 있다. 다른 예에 따르면, 층간 절연막(130)은 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 또한, 층간 절연막(130)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
층간 절연막(130)과 게이트 절연막(120)은 산화물 반도체 패턴(115)의 제2 산화물 반도체 영역(115b)의 일부를 노출하는 콘택홀(CH)을 가질 수 있다.
전극(135)은 전극(135)은 층간 절연막(130) 상에 위치하고, 층간 절연막(130)과 게이트 절연막(120)에 형성된 콘택홀(CH)을 매립하는 콘택 플러그(CP)를 통해 제2 산화물 반도체 영역(115b)에 전기적으로 연결된다. 전극(135)은 소스 전극(135a) 및 드레인 전극(135b)을 포함할 수 있다.
전극(135)은 예컨대 금속으로 형성될 수 있으며, 단일 구조 또는 복층 구조를 가질 수 있다.
본 실시예에 따르면, 게이트 절연막(120)은 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함한다. 게이트 전극(125)과 제2 산화물 반도체 영역(115b) 사이에 게이트 절연막(120)이 전면적으로 개재된다.
종래에는 산화물 반도체 패턴(115)의 제2 산화물 반도체 영역(115b)을 도전화하기 위해, 제2 산화물 반도체 영역(115b)을 노출하기 위해 게이트 절연막의 일부를 제거하였다. 이 경우, 게이트 절연막은 게이트 전극(125)과 제1 산화물 반도체 영역(115a) 사이에만 개재되고, 층간 절연막이 제2 산화물 반도체 영역(115b)을 덮게 된다. 이 경우, 제1 및 제2 산화물 반도체 영역들(115a, 115b) 사이의 경계와 일치하는 게이트 절연막과 층간 절연막의 계면이 형성된다. 이와 같은 구조에서, 게이트 전극(125)과 제2 산화물 반도체 영역(115b) 사이에 높은 전압이 인가될 경우, 게이트 전극(125)과 제2 산화물 반도체 영역(115b) 사이에 게이트 절연막과 층간 절연막의 계면을 따라 전류가 누설된다. 또한, 게이트 절연막과 층간 절연막의 계면은 연속적인 절연막에 비해 구조적으로 취약하기 때문에, 게이트 전극(125)에 높은 전압이 인가될 경우, 게이트 절연막과 층간 절연막의 계면이 파괴되어, 박막 트랜지스터(TFT)는 브레이크다운될 수 있다.
본 발명의 실시예들에 따르면, 게이트 절연막(120)이 산화물 반도체 패턴(115)을 전면적으로 덮고 있기 때문에, 게이트 전극(125)과 제2 산화물 반도체 영역(115b) 사이에 누설되는 전류가 차단될 수 있다. 또한, 연속적으로 형성되는 게이트 절연막(120)은 게이트 절연막과 층간 절연막의 계면에 비해 구조적으로 강건하므로, 게이트 절연막(120)은 쉽게 파괴되지 않으며, 박막 트랜지스터(TFT)가 브레이크다운될 가능성은 감소될 수 있다.
게다가, 수소를 포함하는 기체를 사용하는 플라즈마 처리를 통해 제2 산화물 반도체 영역(115b)을 도전화함으로써, 제2 산화물 반도체 영역(115b)을 노출하지 않아도 된다. 다만, 플라즈마 처리를 통해 수소가 제2 산화물 반도체 영역(115b)에 침투할 수 있도록, 제2 산화물 반도체 영역(115b) 상에 위치하는 게이트 절연막(120)의 제2 절연 영역(120b)의 두께(db)는 제1 절연 영역(120a)의 두께(da)에 비해 얇다. 이와 같은 구조는 추가적인 마스크 없이 형성될 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 기판(110) 상에 제1 산화물 반도체 패턴(115')이 형성된다.
기판(110)은 상면이 평탄하며 투명한 절연 물질로 이루어질 수 있으며, 예컨대, 유리(glass)로 이루어질 수 있다. 다른 예에 따르면, 기판(110)은 플렉서블 표시 장치를 구현하기 위해 기판(110)은 예컨대 폴리이미드(PI) 필름과 같은 가요성 재질의 플라스틱으로 이루어질 수도 있다. 또 다른 예에 따르면, 기판(110)은 예컨대 금속, 탄소 섬유와 같은 불투명한 재질로 이루어 질 수도 있다.
기판(110) 상에는 후속 공정에서 적층될 제1 산화물 반도체 패턴(115')에 기판(110)으로부터 불순물이 침투하는 것을 방지하여 제1 산화물 반도체 패턴(115')을 보호함과 동시에 계면 특성을 향상시키기 위해, 예컨대 배리어막, 블록킹막 및/또는 버퍼막과 같은 보조막(미 도시)이 배치될 수 있다. 보조막은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO3), 이트륨 산화물(Y2O3) 등과 같은 절연성 산화물로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 보조막은 예컨대, PECVD(plasma enhanced chemical vapor deposition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등의 다양한 증착 방법을 통해 형성할 수 있다.
기판(110) 상에는 제1 산화물 반도체 패턴(115')이 형성될 수 있다. 기판(110) 상에 산화물 반도체 물질로 이루어진 층이 형성된 후, 포토리소그래픽 공정 및 식각 공정을 통해 도 2a에 도시된 바와 같은 제1 산화물 반도체 패턴(115')이 형성될 수 있다.
산화물 반도체 물질은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 그룹에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 아연 산화물(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 및 아연(Zn)을 2:2:1의 원자퍼센트(atom%)의 비율로 포함할 수 있다.
그러나 이에 한정되지 않고, 산화물 반도체 물질은 예컨대 In-Sn-Ga-Zn-O계와 같은 4원계 금속 산화물, 예컨대 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, Cd-Sn-O계와 같은 3원계 금속 산화물, 예컨대 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계와 같은 2원계 금속 산화물, 또는 In-O계, Sn-O계, Zn-O계, Ti-O계, Cd-O계와 같은 1원계 금속 산화물을 포함할 수 있다. 여기에서, In-Ga-Zn-O계 산화물 반도체 물질이란, 적어도 In과 Ga과 Zn을 포함하는 산화물이고, 그 조성비에 특별히 제한은 없으며, In, Ga, 및 Zn 이외의 다른 원소를 포함할 수도 있다.
도 2b를 참조하면, 기판(110) 상에 제1 산화물 반도체 패턴(115')을 덮도록 제1 절연 물질층(120') 및 제1 금속 물질층(125')이 순차적으로 적층될 수 있다.
제1 절연 물질층(120')은 제1 산화물 반도체 패턴(115')이 형성된 기판(110) 상에 증착된다. 제1 절연 물질층(120')은 실리콘 산화물(SiO2)로 형성될 수 있다. 그러나, 이에 한정되지 않으며, 제1 절연 물질층(120')은 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 구리 산화물(CuOx), 테르븀 산화물(Tb4O7), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 프라세오디뮴 산화물(Pr2O3) 등과 같은 무기 절연 물질로 단층 또는 복층으로 형성될 수 있다. 제1 절연 물질층(120')은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
제1 금속 물질층(125')은 제1 절연 물질층(120') 상에 증착된다. 제1 금속 물질층(125')은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 중 선택된 하나 이상의 금속 물질로 형성될 수 있다. 제1 금속 물질층(125')은 예컨대, 구리(Cu)로 이루어진 막과 티타늄(Ti)으로 이루어진 막이 적층되어 형성될 수 있다.
도 2c를 참조하면, 제1 금속 물질층(125') 상에 감광 패턴(PR)이 형성될 수 있다.
제1 금속 물질층(125') 상에 감광성 유기 물질층이 적층된 후, 포토 마스크를 이용한 노광 공정 및 현상 공정을 통해 도 2c에 도시된 바와 같은 감광 패턴(PR)이 형성될 수 있다.
감광성 유기 물질은 예컨대 올레핀 계열의 유기 물질, 아크릴 계열의 유기 물질, 또는 이미드 계열의 유기 물질을 포함할 수 있다. 예컨대, 감광성 유기 물질은 폴리이미드(PI; polyimide)를 포함할 수 있다. 감광성 유기 물질은 광에 노출된 부분이 제거되는 포지티브 감광성 물질, 또는 광에 노출되면 경화되는 네거티브 감광성 물질일 수 있다.
도 2d를 참조하면, 감광 패턴(PR)을 마스크로 이용하여 제1 금속 물질층(125')이 식각될 수 있다. 제1 금속 물질층(125')은 식각액을 이용하여 등방성으로 습식 식각될 수 있다. 그 결과, 도 2d에 도시된 바와 같이 감광 패턴(PR)에 대응하는 게이트 전극(125)이 형성될 수 있다. 게이트 전극(125)은 도 1에 도시되는 산화물 반도체 패턴(도 1의 115)의 제1 산화물 반도체 영역(도 1의 125a)과 적어도 일부가 중첩할 수 있다.
습식 식각에 의해 제1 금속 물질층(125')은 마스크에 비해 과도 식각될 수 있다. 그 결과, 게이트 전극(125)의 측면은 감광 패턴(PR)의 측면보다 안쪽에 위치할 수 있다.
도 2e를 참조하면, 감광 패턴(PR)을 마스크로 이용하여 제1 절연 물질층(120')이 부분적으로 식각될 수 있다. 제1 절연 물질층(120') 중 감광 패턴(PR)의 아래에 위치한 부분은 식각되지 않고, 감광 패턴(PR)에 의해 덮이지 않은 부분은 과소 식각될 수 있다. 그 결과, 감광 패턴(PR) 아래에 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함하는 게이트 절연막(120)이 형성된다.
게이트 절연막(120)이 실리콘 산화물(SiO2)로 이루어진 경우, 제2 절연 영역(120b)의 제2 두께(db)는 500Å 내지 1000Å 사이일 수 있다. 제2 두께(db)가 500Å이하일 경우, 후속하는 수소를 포함하는 기체를 사용하는 플라즈마 처리 공정에서 산화물 반도체 패턴(115)의 제1 산화물 반도체 영역(115a)까지 도전화될 수 있다. 또한, 제2 두께(db)가 1000Å이상일 경우, 후속하는 수소를 포함하는 기체를 사용하는 플라즈마 처리 공정이 수행되더라도, 산화물 반도체 패턴(115)의 제2 산화물 반도체 영역(115b)가 도전화되지 않을 수 있다.
제1 절연 물질층(120')에 대하여 감광 패턴(PR)을 마스크로 이용하는 이방성 건식 식각이 수행될 수 있다. 이방성 건식 식각에 의하여, 제1 절연 영역(120a)과 제2 절연 영역(120b)의 경계는 감광 패턴(PR)의 테두리에 대응할 수 있다. 따라서, 게이트 전극(125)은 제1 절연 영역(120a)의 일부, 즉, 중앙 부분 상에 배치되고, 제1 절연 영역(120a)의 나머지 일부, 즉, 테두리 부분은 노출될 수 있다.
도 2f를 참조하면, 도 2e에 도시된 바와 같은, 기판(110) 상에 형성된 구조물에 대하여 플라즈마 처리 공정이 수행될 수 있다. 플라즈마 처리 공정은 수소를 포함하는 기체를 사용하여 수행될 수 있다.
그 결과, 반도체 특성을 갖는 제1 산화물 반도체 영역(115a)과 도전성을 갖는 제2 산화물 반도체 영역(115b)을 포함하는 산화물 반도체 패턴(115)이 형성된다.
수소 분위기의 플라즈마에 의해 산화물 반도체 패턴(115)의 제2 산화물 반도체 영역(115b)은 도전화될 수 있다. 제1 산화물 반도체 패턴(115')의 제2 산화물 반도체 영역(115b)에 배치되는 산화물 반도체 물질은 수소 분위기의 플라즈마에 의해 환원되게 되며, 도전성을 갖게 된다. 이때, 감광 패턴(PR)이 마스크로 작용하여, 제1 절연 영역(120a) 아래의 제1 산화물 반도체 영역(115a)은 플라즈마에 의해 도전화되지 않을 수 있다.
제2 산화물 반도체 영역(115b) 상에는 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)의 게이트 절연막(120)이 배치된다. 따라서, 플라즈마 처리에 의해 수소는 얇은 제2 두께(db)를 통과하여 제1 산화물 반도체 패턴(115')의 제2 산화물 반도체 영역(115b)에 유입될 수 있으며, 제2 산화물 반도체 영역(115b)의 산화물 반도체 물질은 수소와 반응하여 환원될 수 있다. 이러한 플라즈마 처리에 의한 산화물 반도체 물질의 도전화가 달성되기 위해서는 제2 두께(db)는 1000Å이하일 수 있다.
만약 제2 두께(db)가 500Å보다도 얇을 경우, 수소 분위기 하에서의 플라즈마 처리에 의해 산화물 반도체 패턴(115)의 제1 산화물 반도체 영역(115a)까지 도전화될 수 있다. 그 결과, 산화물 반도체 패턴(115)은 전체적으로 도전화되어 박막 트랜지스터(TFT)의 기능을 수행하지 못할 수 있다.
플라즈마 처리는 플라즈마 상태에 놓인 높은 에너지를 가진 입자가 재료의 표면에 충돌함으로써, 재료의 표면을 화학적이나 물질적으로 개질하는 것이다. 본 발명에 의하면, 플라즈마 처리시 수소를 포함하는 기체가 사용될 수 있다. 상기 기체에는 수소 외에, 아르곤, 헬륨, 크세논, 질소, 산화질소, 산소 중 적어도 하나가 더 포함될 수도 있다.
한편, 산화물 반도체 물질에 플라즈마 처리 공정이 수행됨으로써, 산화물 반도체 물질이 환원되므로 산화물 반도체 물질에 포함된 산소 결함이 유도되며 산소 베이컨시가 상승한다. 산화 베이컨시가 상승된 산화물 반도체 물질의 캐리어 농도는 증가하게 된다. 결국, 산화물 반도체 물질이 도체화되어 전기를 잘 통할 수 있게 된다.
도 2g를 참조하면, 게이트 전극(125) 상의 감광 패턴(PR)이 제거될 수 있다. 감광 패턴(PR)은 애싱(ashing) 공정을 통해 제거될 수 있다.
이후, 게이트 절연막(120) 및 게이트 전극(125) 상에 제2 절연 물질층이 적층될 수 있다. 제2 절연 물질층은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 구리 산화물(CuOx), 테르븀 산화물(Tb4O7), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 프라세오디뮴 산화물(Pr2O3) 등과 같은 무기 절연 물질을 포함할 수 있다. 제2 절연 물질층은 단층 또는 복층으로 형성될 수 있다. 제2 절연 물질층은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
다른 예에 따르면, 제2 절연 물질층은 폴리이미드(polyimide), 폴리아마이드(polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 또한, 제2 절연 물질층은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
이후, 게이트 절연막(120) 및 제2 절연 물질층에 대하여 포토리소그래픽 공정 및 식각 공정이 수행되어, 제2 산화물 반도체 영역(115b)의 일부를 노출하는 콘택홀(CH)을 갖는 층간 절연막(130)이 형성될 수 있다.
도 2f를 참조하면, 게이트 절연막(120) 및 층간 절연막(130)에 형성된 콘택홀(CH)을 매립하는 콘택 플러그(CP)를 포함하는 제2 금속 물질층(135')이 층간 절연막(130) 상에 적층된다. 콘택 플러그(CP)는 제2 산화물 반도체 영역(115b)에 전기적으로 연결된다.
제2 금속 물질층(135')은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 중 선택된 하나 이상의 물질로 형성될 수 있다. 제2 금속 물질층(135')은 단일 구조 또는 복층 구조를 가질 수 있다.
도 1을 참조하면, 제2 금속 물질층(135')에 대하여 포토리소그래픽 공정 및 식각 공정이 수행됨으로써, 콘택홀(CH)을 매립하는 콘택 플러그(CP)를 통해 제2 산화물 반도체 영역(115b)에 전기적으로 연결되는 전극(135)이 형성된다. 전극(135)은 소스 전극(135a) 및 드레인 전극(135b)을 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3을 참조하면, 박막 트랜지스터 기판(100a)은 기판(110), 산화물 반도체 패턴(116), 게이트 절연막(120), 게이트 전극(125), 층간 절연막(130), 및 전극(135)을 포함한다.
박막 트랜지스터 기판(100a)은 산화물 반도체 패턴(116)을 제외하고는 도 1의 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 실질적으로 동일한 구성요소들에 대해서는 반복하여 설명하지 않는다.
산화물 반도체 패턴(116)은 제1 산화물 반도체 영역(116a), 제2 산화물 반도체 영역(116c), 및 제3 산화물 반도체 영역(116b)을 포함한다. 제1 산화물 반도체 영역(116a)은 제2 산화물 반도체 영역(116c) 사이에 배치된다. 제3 산화물 반도체 영역(116b)은 제1 산화물 반도체 영역(116a)과 제2 산화물 반도체 영역(116c) 사이에 배치된다.
제3 산화물 반도체 영역(116b)의 저항은 제1 산화물 반도체 영역(116a)의 저항보다 낮고 제2 산화물 반도체 영역(116c)의 저항보다 높을 수 있다. 제2 산화물 반도체 영역(116c)은 도전화되므로, 매우 낮은 저항을 갖는다. 제1 산화물 반도체 영역(116a)은 반도체 특성을 가지므로, 도전체와 절연체 사이의 저항을 갖는다. 제3 산화물 반도체 영역(116c)이 제1 산화물 반도체 영역(116a)의 저항보다 낮고 제2 산화물 반도체 영역(116c)의 저항보다 높은 저항을 가짐으로써, 제1 산화물 반도체 영역(116a)과 제2 산화물 반도체 영역(116c) 사이에 강한 전기장이 발생하는 것을 방지할 수 있다. 따라서, 강한 전기장에 의해 박막 트랜지스터(TFT)의 특성, 예컨대, 박막 트랜지스터(TFT)의 문턱 전압이 변하는 문제가 감소될 수 있으며, 신뢰성이 향상될 수 있다.
전술한 바와 같이, 게이트 절연막(120)은 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함한다. 게이트 전극(125)은 제1 절연 영역(120a)의 일부 상에 배치된다. 제1 절연 영역(120a)은 게이트 전극(125)에 의해 덮이는 중앙 부분과 게이트 전극(125)에 의해 덮이지 않는 테두리 부분을 갖는다.
제1 산화물 반도체 영역(116a)은 게이트 전극(125)에 의해 덮이는 제1 절연 영역(120a)의 중앙 부분 아래에 배치된다. 즉, 제1 산화물 반도체 영역(116a)과 제3 산화물 반도체 영역(116b)의 경계는 게이트 전극(125)에 의해 한정될 수 있다.
제3 산화물 반도체 영역(116b)은 게이트 전극(125)에 의해 덮이지 않는 제1 절연 영역(120a)의 테두리 부분 아래에 배치된다. 즉, 제3 산화물 반도체 영역(116b)과 제2 산화물 반도체 영역(116c)의 경계는 게이트 절연막(120)의 단차가 있는 위치, 즉, 제1 절연 영역(120a)과 제2 절연 영역(120b)의 경계에 의해 한정될 수 있다.
제2 산화물 반도체 영역(116c)은 제2 절연 영역(120b)의 아래에 배치된다.
도 4는 도 3에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
박막 트랜지스터 기판(100a)의 박막 트랜지스터(TFT)는 도 2a 내지 도 2e를 참조로 앞에서 설명된 공정 단계들을 포함하는 제조 방법에 의해 형성될 수 있다. 이후, 도 4에서 설명되는 공정 단계가 수행될 수 있다. 이후, 도 2g 내지 도 2h를 참조로 앞에서 설명된 공정 단계들이 수행될 수 있다.
우선, 도 2e를 참조하면, 감광 패턴(PR)을 마스크로 이용하여 제1 절연 물질층(120')이 부분적으로 식각됨으로써, 감광 패턴(PR) 아래에 제1 두께(da)를 갖는 제1 절연 영역(120a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)을 포함하는 게이트 절연막(120)이 형성된다.
도 4를 참조하면, 게이트 전극(125) 상의 감광 패턴(PR)이 제거될 수 있다. 감광 패턴(PR)은 애싱(ashing) 공정을 통해 제거될 수 있다.
기판(110) 상에 형성된 구조물에 대하여 플라즈마 처리 공정이 수행될 수 있다. 플라즈마 처리 공정은 수소를 포함하는 기체를 사용하여 수행될 수 있다. 그 결과, 게이트 전극(125)에 의해 덮이는 제1 절연 영역(120a)의 중앙 부분 아래에 위치하는 제1 산화물 반도체 영역(116a), 게이트 전극(125)에 의해 덮이지 않는 제1 절연 영역(120a)의 테두리 부분 아래에 위치하는 제3 산화물 반도체 영역(116b), 및 제2 절연 영역(120b) 아래에 도전화된 제2 산화물 반도체 영역(116c)을 갖는 산화물 반도체 패턴(116)이 형성된다.
제3 산화물 반도체 영역(116b)은 제1 절연 영역(120a)의 테두리 부분에 대응하여 제1 산화물 반도체 영역(116a)과 제2 산화물 반도체 영역(116c) 사이에 배치된다.
수소 분위기의 플라즈마에 의해 산화물 반도체 패턴(116)의 제2 산화물 반도체 영역(116c) 및 제3 산화물 반도체 영역(116b)은 도전화될 수 있다. 제2 산화물 반도체 영역(116c) 및 제3 산화물 반도체 영역(116b)의 산화물 반도체 물질은 수소 분위기의 플라즈마에 의해 환원되어, 도전성을 갖게 된다. 이때, 게이트 전극(125)이 마스크로 기능하여 제1 절연 영역(120a)의 중앙 부분 아래의 제1 산화물 반도체 영역(116a)은 플라즈마에 의해 도전화되지 않을 수 있다.
제2 산화물 반도체 영역(116c) 상에는 얇은 제2 두께(db)를 갖는 제2 절연 영역(120b)의 게이트 절연막(120)이 배치된다. 따라서, 플라즈마 처리에 의해 수소는 얇은 제2 두께(db)를 통과하여 제2 산화물 반도체 영역(116c)에 유입될 수 있으며, 제2 산화물 반도체 영역(116c)의 산화물 반도체 물질은 수소와 반응하여 환원될 수 있다.
제3 산화물 반도체 영역(116b) 상에는 제2 두께(db)보다 두꺼운 제1 두께(da)를 갖는 제1 절연 영역(120a)의 게이트 절연막(120)이 배치된다. 따라서, 플라즈마 처리에 의해 제2 두께(db)의 제2 절연 영역(120b)에 비해 적은 양의 수소가 제1 두께(da)의 제1 절연 영역(120a)을 통과하게 된다. 제3 산화물 반도체 영역(116b)에는 제2 산화물 반도체 영역(116c)에 비해 더 적은 양의 수소가 유입될 수 있다. 따라서, 제3 산화물 반도체 영역(116b)도 역시 도전화되기는 하지만, 제2 산화물 반도체 영역(116c)에 비해 덜 도전화되므로, 제2 산화물 반도체 영역(116c)의 저항보다는 높은 저항을 갖게 된다.
다시, 도 2g를 참조하면, 게이트 절연막(120) 및 게이트 전극(125) 상에 제2 산화물 반도체 영역(116b)의 일부를 노출하는 콘택홀(CH)을 갖는 층간 절연막(130)이 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 5를 참조하면, 유기 발광 표시 장치(200)는 기판(210), 산화물 반도체 패턴(215), 게이트 절연막(220), 게이트 전극(225), 층간 절연막(230), 전극(235), 화소 전극(245), 유기 발광층(255), 및 대향 전극(260)을 포함한다.
산화물 반도체 패턴(215)은 기판(210) 상에 위치하고, 반도체 특성을 갖는 제1 산화물 반도체 영역(215a)과 도전성을 갖는 제2 산화물 반도체 영역(215b)을 가지며, 도 1의 산화물 반도체 패턴(115)에 대응한다. 산화물 반도체 패턴(215)은 도 3의 산화물 반도체 패턴(116)으로 대체될 수 있다. 게이트 절연막(220)은 기판(210) 상에서 산화물 반도체 패턴(215)을 덮고, 제1 두께(da)를 갖는 제1 절연 영역(220a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(220b)을 포함하며, 도 1의 게이트 절연막(120)에 대응한다.
게이트 전극(225)은 제1 절연 영역(220a) 상에 위치하고, 제1 산화물 반도체 영역(215a)과 적어도 일부가 중첩하며, 도 1의 게이트 전극(125)에 대응한다. 층간 절연막(230)은 게이트 절연막(220) 상에서 게이트 전극(225)을 덮으며, 도 1의 층간 절연막(230)에 대응한다. 전극(235)은 층간 절연막(230) 상에 위치하고, 층간 절연막(230) 및 게이트 절연막(220)을 관통하는 콘택 플러그(CP)를 통해 제2 산화물 반도체 영역(220b)에 전기적으로 연결되며, 도 1의 전극(135)에 대응한다.
기판(210), 산화물 반도체 패턴(215), 게이트 절연막(220), 게이트 전극(225), 층간 절연막(230), 및 전극(235)은 도 1 및 도 3을 참조로 앞에서 설명되었으므로, 반복하여 설명하지 않는다.
유기 발광 표시 장치(200)는 층간 절연막(230)과 소스 전극(235a) 및 드레인 전극(235b)을 포함하는 전극(235)을 덮는 보호층(240)을 포함할 수 있다. 보호층(240)은 전극(235)의 일부를 노출하는 비아홀을 가질 수 있다. 비아홀은 포토리소그래픽 공정 및 식각 공정을 통해 형성될 수 있다.
보호층(240)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 그룹에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 보호층(240)은 평탄한 상면을 가지며, 후속 공정에서 형성될 유기 발광 소자(OLED)의 불량을 방지한다.
유기 발광 표시 장치(200)는 보호층(240) 상에 형성되는 화소 전극(245), 대향 전극(260) 및 유기 발광층(255)으로 구성되는 유기 발광 소자(OLED)를 포함한다. 여기서, 화소 전극(245)은 애노드로 사용되고, 대향 전극(260)은 캐소드로 사용될 수 있다. 그러나 이에 한정되지 않으며, 화소 전극(245)과 대향 전극(260)은 각각 캐소드 및 애노드일 수도 있다.
유기 발광 소자(OLED)는 박막 트랜지스터(TFT)로부터 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다.
화소 전극(245)은 전극(235), 예컨대, 소스 전극(235a)에 전기적으로 연결된다. 화소 전극(245)은 보호층(240) 상에 형성되며, 보호층(240)에 형성된 비아홀을 통해 박막 트랜지스터(TFT), 예컨대, 소스 전극(234a)에 전기적으로 연결된다. 화소 전극(245)은 유기 발광 표시 장치(200)의 발광 타입에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 기판(210)의 방향으로 화상이 표시되는 배면발광(bottom-emission) 또는 양방향으로 화상이 표시되는 양면발광(dual-emission)의 경우, 화소 전극(245)은 투명한 금속 산화물로 이루어진다. 이러한 화소 전극(245)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 도전성 물질(TCO) 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 한편, 기판(210)의 역방향으로 화상이 표시되는 전면발광(top-emission)의 경우 화소 전극(245)은 광을 반사하는 물질로 이루어진 반사 전극을 더 포함할 수 있다. 도 5에서는 화소 전극(245)과 전극(235)이 별도의 구성으로 표시되고 있지만, 화소 전극(245)과 전극(235)은 일체로 형성될 수도 있다.
유기 발광 표시 장치(200)는 보호층(240) 상에 화소 전극(245)의 일부를 노출하여 발광부를 정의하는 화소 정의막(109)을 포함할 수 있다.
화소 정의막(109)에 의해 노출된 화소 전극(245)의 일부 상에 유기 발광층(255)이 배치된다. 유기 발광층(255)은 화소 전극(245)과 대향 전극(260) 사이에 개재된다. 유기 발광층(255, emissive layer: EML) 외에, 화소 전극(245) 상에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단층 혹은 복층의 구조로 배치될 수 있다.
대향 전극(260)은 화소 전극(245)에 대향한다. 대향 전극(260)은 기판(210) 상에 전면적으로 증착되어 공통 전극으로 형성될 수 있다. 대향 전극(260)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 플루오르화리튬(LiF), 및 이들의 화합물을 얇게 증착하여 형성할 수 있다. 발광 방향에 따라 대향 전극(260)은 반사 전극 및/또는 반투명 전극을 포함할 수 있다.
유기 발광 표시 장치(200)는 대향 전극(260) 상에는 대향 전극(260)을 보호하기 위해 무기물을 포함하는 캡핑층을 더 포함할 수도 있다.
유기 발광 표시 장치(200)는 기판(210)에 대향하며 봉지 수단(미 도시)을 이용하여 기판(210)을 봉지하는 봉지 기판(270)에 의해 외부로부터 산소 및 수분이 유입되는 것이 차단될 수 있다. 다른 예에 따르면, 유기 발광 표시 장치(200)는 봉지 기판(270) 대신에, 적어도 하나의 유기막과 적어도 하나의 무기막이 교대로 적층되어 형성되는 박막 봉지막(미 도시)을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 단면도이다.
도 6을 참조하면, 액정 표시 장치(300)는 기판(310), 산화물 반도체 패턴(315), 게이트 절연막(320), 게이트 전극(325), 층간 절연막(330), 전극(335), 화소 전극(345), 액정층(350), 및 대향 전극(355)을 포함한다.
산화물 반도체 패턴(315)은 기판(310) 상에 위치하고, 반도체 특성을 갖는 제1 산화물 반도체 영역(315a)과 도전성을 갖는 제2 산화물 반도체 영역(315b)을 가지며, 도 1의 산화물 반도체 패턴(115)에 대응한다. 산화물 반도체 패턴(315)은 도 3의 산화물 반도체 패턴(116)으로 대체될 수 있다. 게이트 절연막(320)은 기판(310) 상에서 산화물 반도체 패턴(315)을 덮고, 제1 두께(da)를 갖는 제1 절연 영역(320a)과 제1 두께(da)보다 얇은 제2 두께(db)를 갖는 제2 절연 영역(320b)을 포함하며, 도 1의 게이트 절연막(120)에 대응한다.
게이트 전극(325)은 제1 절연 영역(320a) 상에 위치하고, 제1 산화물 반도체 영역(315a)과 적어도 일부가 중첩하며, 도 1의 게이트 전극(125)에 대응한다. 층간 절연막(330)은 게이트 절연막(320) 상에서 게이트 전극(325)을 덮으며, 도 1의 층간 절연막(330)에 대응한다. 전극(335)은 층간 절연막(330) 상에 위치하고, 층간 절연막(330) 및 게이트 절연막(320)을 관통하는 콘택 플러그(CP)를 통해 제2 산화물 반도체 영역(320b)에 전기적으로 연결되며, 도 1의 전극(135)에 대응한다.
기판(310), 산화물 반도체 패턴(315), 게이트 절연막(320), 게이트 전극(325), 층간 절연막(330), 및 전극(335)은 도 1 및 도 3을 참조로 앞에서 설명되었으므로, 반복하여 설명하지 않는다.
액정 표시 장치(300)는 보호막(340), 화소 전극(345), 액정층(350), 대향 전극(355), 평탄화층(360), 컬러 필터(365), 블랙 매트릭스(370) 및 대향 기판(380)을 더 포함할 수 있다.
보호막(340)은 층간 절연막(330)과 전극(335)을 덮으며, 전극(335)의 일부를 노출하는 비아홀을 갖는다. 보호층(240)은 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있으며, 평탄한 상면을 갖는다.
액정층(350)은 박막 트랜지스터(TFT)가 형성된 기판(310)과 대향 전극(355)과 컬러 필터(365)가 형성된 대향 기판(380) 사이에 배치된다.
대향 기판(380) 상에 블랙 매트릭스(370), 컬러 필터(365), 평탄화층(360) 및 대향 전극(355)이 순차적으로 형성된다.
블랙 매트릭스(370)는 영상을 구현함에 있어 불필요한 광을 차단한다. 블랙 매트릭스(370)는 화소의 가장 자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛 샘이나, 컬러 필터(365)의 가장자리에서 나타날 수 있는 혼색을 차단할 수 있다.
컬러 필터(365)는 화소를 통과하여 방출되는 광에 색상을 제공한다. 컬러 필터(365)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있다.
평탄화층(360)은 블랙 매트릭스(370)와 컬러 필터(365)를 덮는다. 평탄화층(360)은 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있으며, 평탄한 상면을 갖는다.
대향 전극(355)은 투명 도전성 물질로 형성될 수 있으며, 공통 전극으로 지칭될 수 있다. 예를 들어, 대향 전극(355)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
화소 전극(345)은 박막 트랜지스터(TFT)의 소스 전극(345a)으로부터 공급된 화소 신호를 충전하여 대향 전극(355)과 전위차를 발생시킨다. 이러한 전위차에 의해 액정층(350)이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 입사되는 광량을 조절하여 컬러필터(365)를 투과시킴으로써, 휘도와 색상을 갖는 광이 방출된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 박막 트랜지스터 기판
110: 기판
115: 산화물 반도체 패턴
120: 게이트 절연막
125: 게이트 전극
130: 층간 절연막
135: 전극
200: 유기 발광 표시 장치
300: 액정 표시 장치

Claims (20)

  1. 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층을 순차적으로 적층하는 단계;
    상기 금속 물질층 상에 감광 패턴을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막을 형성하는 단계; 및
    상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 게이트 전극을 형성하는 단계는 상기 게이트 전극의 측면이 상기 감광 패턴의 측면보다 안쪽에 위치하도록 상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 습식 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    상기 플라즈마 처리하는 단계는 수소를 포함하는 기체를 사용하여 상기 구조물을 플라즈마 처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 두께는 500Å 내지 1000Å 사이인 박막 트랜지스터의 제조 방법.
  4. 제1 항에 있어서,
    상기 감광 패턴을 제거하는 단계;
    상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여, 상기 제2 산화물 반도체 영역의 일부를 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 제2 산화물 반도체 영역의 일부에 전기적으로 연결되는 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  5. 제1 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 상기 감광 패턴의 테두리가 상기 제1 및 제2 절연 영역들의 경계에 대응하도록 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 건식 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 갖는 박막 트랜지스터의 제조 방법.
  7. 제6 항에 있어서,
    상기 플라즈마 처리하는 단계는
    상기 감광 패턴을 제거하는 단계; 및
    상기 제1 절연 영역의 상기 중앙 부분 아래에 상기 제1 산화물 반도체 영역, 상기 제1 절연 영역의 테두리 부분 아래에 제3 산화물 반도체 영역, 및 상기 제2 절연 영역 아래에 도전화된 상기 제2 산화물 반도체 영역을 갖는 상기 산화물 반도체 패턴을 형성하도록, 상기 게이트 전극을 마스크로 사용하여 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 제3 산화물 반도체 영역은 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 박막 트랜지스터의 제조 방법.
  8. 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층을 순차적으로 적층하는 단계;
    상기 금속 물질층 상에 감광 패턴을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막을 형성하는 단계; 및
    상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 갖고,
    상기 플라즈마 처리하는 단계는
    상기 감광 패턴을 제거하는 단계; 및
    상기 제1 절연 영역의 상기 중앙 부분 아래에 상기 제1 산화물 반도체 영역, 상기 제1 절연 영역의 테두리 부분 아래에 제3 산화물 반도체 영역, 및 상기 제2 절연 영역 아래에 도전화된 상기 제2 산화물 반도체 영역을 갖는 상기 산화물 반도체 패턴을 형성하도록, 상기 게이트 전극을 마스크로 사용하여 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 제3 산화물 반도체 영역은 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 박막 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 플라즈마 처리하는 단계는 수소를 포함하는 기체를 사용하여 상기 구조물을 플라즈마 처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  10. 제8 항에 있어서,
    상기 제2 두께는 500Å 내지 1000Å 사이인 박막 트랜지스터의 제조 방법.
  11. 제8 항에 있어서,
    상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여, 상기 제2 산화물 반도체 영역의 일부를 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 제2 산화물 반도체 영역의 일부에 전기적으로 연결되는 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  12. 제8 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 상기 감광 패턴의 테두리가 상기 제1 및 제2 절연 영역들의 경계에 대응하도록 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 건식 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  13. 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층을 순차적으로 적층하는 단계;
    상기 금속 물질층 상에 감광 패턴을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막을 형성하는 단계;
    상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물을 플라즈마 처리하는 단계;
    상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여, 상기 제2 산화물 반도체 영역의 일부를 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 제2 산화물 반도체 영역의 일부에 전기적으로 연결되는 전극을 형성하는 단계를 포함하고,
    상기 게이트 전극을 형성하는 단계는 상기 게이트 전극의 측면이 상기 감광 패턴의 측면보다 안쪽에 위치하도록 상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 습식 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 기판 상에 상기 산화물 반도체 패턴을 덮도록 절연 물질층 및 금속 물질층을 순차적으로 적층하는 단계;
    상기 금속 물질층 상에 감광 패턴을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 금속 물질층을 식각하여, 상기 산화물 반도체 패턴의 제1 산화물 반도체 영역과 적어도 일부가 중첩하는 게이트 전극을 형성하는 단계;
    상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 식각하여, 상기 감광 패턴 아래에 제1 두께를 갖는 제1 절연 영역과 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 영역을 포함하는 게이트 절연막을 형성하는 단계;
    상기 제2 절연 영역 아래의 상기 산화물 반도체 패턴의 제2 산화물 반도체 영역을 도전화하도록 상기 기판 상의 구조물을 플라즈마 처리하는 단계;
    상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여, 상기 제2 산화물 반도체 영역의 일부를 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 제2 산화물 반도체 영역의 일부에 전기적으로 연결되는 전극을 형성하는 단계를 포함하고,
    상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 갖고,
    상기 플라즈마 처리하는 단계는
    상기 감광 패턴을 제거하는 단계; 및
    상기 제1 절연 영역의 상기 중앙 부분 아래에 상기 제1 산화물 반도체 영역, 상기 제1 절연 영역의 테두리 부분 아래에 제3 산화물 반도체 영역, 및 상기 제2 절연 영역 아래에 도전화된 상기 제2 산화물 반도체 영역을 갖는 상기 산화물 반도체 패턴을 형성하도록, 상기 게이트 전극을 마스크로 사용하여 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 제3 산화물 반도체 영역은 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 표시 장치의 제조 방법.
  15. 제13 항 또는 제14 항에 있어서,
    상기 제2 두께는 500Å 내지 1000Å 사이인 표시 장치의 제조 방법.
  16. 제13 항 또는 제14 항에 있어서,
    상기 플라즈마 처리하는 단계는 수소를 포함하는 기체를 사용하여 상기 구조물을 플라즈마 처리하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제13 항 또는 제14 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 상기 감광 패턴의 테두리가 상기 제1 및 제2 절연 영역들의 경계에 대응하도록 상기 감광 패턴을 마스크로 이용하여 상기 절연 물질층을 부분적으로 건식 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제13 항 또는 제14 항에 있어서,
    상기 전극에 전기적으로 연결되는 화소 전극을 형성하는 단계;
    상기 화소 전극에 대향하는 대향 전극을 형성하는 단계; 및
    상기 화소 전극과 상기 대향 전극 사이에 유기 발광층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제13 항 또는 제14 항에 있어서,
    상기 전극에 전기적으로 연결되는 화소 전극을 형성하는 단계;
    상기 화소 전극에 대향하는 대향 전극을 형성하는 단계; 및
    상기 화소 전극과 상기 대향 전극 사이에 액정층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 제1 절연 영역은 상기 게이트 전극에 의해 덮이는 중앙 부분 및 상기 게이트 전극에 의해 덮이지 않는 테두리 부분을 갖고,
    상기 플라즈마 처리하는 단계는
    상기 감광 패턴을 제거하는 단계; 및
    상기 제1 절연 영역의 상기 중앙 부분 아래에 상기 제1 산화물 반도체 영역, 상기 제1 절연 영역의 테두리 부분 아래에 제3 산화물 반도체 영역, 및 상기 제2 절연 영역 아래에 도전화된 상기 제2 산화물 반도체 영역을 갖는 상기 산화물 반도체 패턴을 형성하도록, 상기 게이트 전극을 마스크로 사용하여 상기 기판 상의 구조물을 플라즈마 처리하는 단계를 포함하고,
    상기 제3 산화물 반도체 영역은 상기 제1 산화물 반도체 영역의 저항보다 낮고 상기 제2 산화물 반도체 영역의 저항보다 높은 표시 장치의 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017111296A (ja) * 2015-12-16 2017-06-22 株式会社ジャパンディスプレイ 表示装置
CN106981520B (zh) * 2017-04-12 2020-07-07 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN107248516B (zh) * 2017-07-21 2020-04-03 上海天马微电子有限公司 阵列基板、阵列基板的制造方法、显示面板和显示装置
JP6960807B2 (ja) * 2017-08-31 2021-11-05 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102341854B1 (ko) * 2017-12-27 2021-12-23 삼성디스플레이 주식회사 표시장치의 제조방법
CN108288586A (zh) * 2018-01-08 2018-07-17 深圳市华星光电半导体显示技术有限公司 一种p型薄膜晶体管及其制备方法
WO2020039588A1 (ja) * 2018-08-24 2020-02-27 シャープ株式会社 表示デバイスの製造方法および表示デバイス
CN109256397B (zh) * 2018-09-20 2021-09-21 合肥鑫晟光电科技有限公司 显示基板及其制备方法、显示装置
CN111522164A (zh) * 2019-02-01 2020-08-11 群创光电股份有限公司 电子装置
CN109920856B (zh) * 2019-02-27 2021-03-19 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
CN110061064B (zh) * 2019-05-05 2022-06-28 广州新视界光电科技有限公司 一种薄膜晶体管及其制作方法、显示基板、面板、装置
KR102666776B1 (ko) 2019-05-10 2024-05-21 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판
KR20210004795A (ko) 2019-07-04 2021-01-13 엘지디스플레이 주식회사 디스플레이 장치
CN112186004A (zh) * 2019-07-04 2021-01-05 乐金显示有限公司 显示设备
US20220320340A1 (en) * 2019-08-09 2022-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2021134423A1 (zh) * 2019-12-31 2021-07-08 广州新视界光电科技有限公司 一种薄膜晶体管的制备方法
KR20220086418A (ko) 2020-12-16 2022-06-23 엘지디스플레이 주식회사 표시패널과 그 제조 방법
CN113793857A (zh) * 2021-10-08 2021-12-14 福建华佳彩有限公司 高性能双栅ltpo面板结构及制备工艺
CN114141865B (zh) * 2021-11-18 2024-01-09 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法、移动终端
CN114334664A (zh) * 2021-12-23 2022-04-12 深圳市华星光电半导体显示技术有限公司 显示面板及制备方法
US20250194158A1 (en) * 2022-03-14 2025-06-12 Jusung Engineering Co., Ltd. Thin film transistor and manufacturing method therefor
CN115360141B (zh) * 2022-08-23 2024-05-03 昆山龙腾光电股份有限公司 金属氧化物薄膜晶体管阵列基板及其制作方法
KR20250035655A (ko) * 2023-09-05 2025-03-13 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008797A1 (en) * 2000-01-26 2002-01-24 Shunpei Yamazaki Liquid-crystal display device and method of fabricating the same
US20120218495A1 (en) 2011-02-28 2012-08-30 Sony Corporation Display device and electronic apparatus including the same
JP2015188079A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100635067B1 (ko) * 2004-06-09 2006-10-16 삼성에스디아이 주식회사 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
KR102207063B1 (ko) 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102044667B1 (ko) 2013-05-28 2019-11-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법
KR102174962B1 (ko) 2013-09-24 2020-11-06 엘지디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR102188690B1 (ko) 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
TWI685116B (zh) 2014-02-07 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008797A1 (en) * 2000-01-26 2002-01-24 Shunpei Yamazaki Liquid-crystal display device and method of fabricating the same
US20120218495A1 (en) 2011-02-28 2012-08-30 Sony Corporation Display device and electronic apparatus including the same
JP2012182165A (ja) * 2011-02-28 2012-09-20 Sony Corp 表示装置および電子機器
JP2015188079A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法

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Publication number Publication date
CN106898551A (zh) 2017-06-27
US10283529B2 (en) 2019-05-07
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CN106898551B (zh) 2021-12-24
CN114256328A (zh) 2022-03-29

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