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KR102430939B1 - 반도체 디바이스 제조시 고품질 실리콘 옥사이드 막들의 저온 형성 - Google Patents

반도체 디바이스 제조시 고품질 실리콘 옥사이드 막들의 저온 형성 Download PDF

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KR102430939B1
KR102430939B1 KR1020197011945A KR20197011945A KR102430939B1 KR 102430939 B1 KR102430939 B1 KR 102430939B1 KR 1020197011945 A KR1020197011945 A KR 1020197011945A KR 20197011945 A KR20197011945 A KR 20197011945A KR 102430939 B1 KR102430939 B1 KR 102430939B1
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silicon oxide
plasma
oxide layer
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process chamber
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케빈 엠. 맥라우글린
아밋 파르캬
카푸 시리쉬 레디
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램 리써치 코포레이션
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Abstract

실리콘 옥사이드 층이 약 200 ℃보다 낮은 온도에서 PECVD에 의해 반도체 기판 상에 증착되고 약 80 MPa보다 낮은 절대 값으로 증착된 층의 응력을 감소시키기 위해 헬륨 플라즈마로 처리된다. 플라즈마 처리는 실리콘 옥사이드 층 내 수소 함량을 감소시키고, 또한 고 밀도 및 저 거칠기를 가질 수 있는 저 응력 막들을 야기한다. 일부 실시예들에서, 이 막은 250 ℃보다 높은 온도를 견딜 수 없는 유기 재료 또는 스핀-온 유전체의 층들과 같은 하나 이상의 온도-민감 층들을 포함하는 반도체 기판 상에 증착된다. 일부 실시예들에서, 상기 실리콘 옥사이드 막은 약 100 내지 200 Å의 두께로 증착되고, 반도체 기판 상의 다른 층들의 에칭 동안 하드마스크 층으로서 사용된다.

Description

반도체 디바이스 제조시 고품질 실리콘 옥사이드 막들의 저온 형성
관련 출원들에 대한 교차-참조
본 출원은, McLaughlin 등이 발명자들로서 명명된 2016년 9월 29일 출원된 미국 특허 출원 번호 제 15/280,049 호의 이점 및 우선권을 주장하고, 이는 전체가 참조로서 본 명세서에 인용된다.
본 발명은 반도체 기판 상에 재료의 층들을 형성하는 방법들에 관한 것이다. 구체적으로, 본 발명은 PECVD (plasma-enhanced chemical vapor deposition) 에 의해 실리콘 옥사이드 층들을 형성하는 방법들에 관한 것이다.
반도체 디바이스들의 제조는 통상적으로 상이한 재료들의 몇몇 층들의 증착 및 패터닝을 수반한다. 몇몇 층들이 스택으로 증착될 때, 증착된 층들의 응력 특성들은, 매우 응집된 재료들은 스택 내 층들의 정렬의 붕괴 (disruption), 버클링 (buckling), 디라미네이션 (delamination), 및 궁극적으로 패터닝 부정확성, 및 반도체 디바이스 고장 (failure) 을 야기할 수 있기 때문에 특히 중요해진다.
대부분의 막 증착은 외인성 인자들 (예를 들어, 열 팽창 계수 미스매칭) 및/또는 내인성 인자들 (예를 들어, 격자 내 디펙트들 및/또는 변위들 (dislocations) 모두로 인해, 증착된 막 내 잔류 응력의 도입과 연관된다. 응력은 예를 들어, 기판의 특성들, 증착될 막의 타입, 막의 속성들, 막의 증착 방식, 등에 따라, 압축성이거나 인장성일 수 있다. 증착된 막 내 압축성 응력은 막의 블리스터링 (blistering) 또는 버클링을 야기할 수 있는 한편, 인장성 응력은 막 크랙킹 (cracking) 을 야기할 수도 있다. 부가적으로, 이들 응력들에 의해 유도된 웨이퍼 만곡 (distortion) 은 다른 디바이스 층들에서 신뢰성 이슈를 유발할 수 있고, 일반적으로, 전기적 퍼포먼스 및 광학적 퍼포먼스, 뿐만 아니라 반도체 디바이스의 기계적 무결성에 부정적인 영향을 준다. 따라서, 반도체 디바이스 제조시, 막 응력은 디바이스 층 집적 전략의 주요 관심사이다.
실리콘 옥사이드가 유전체 층 재료로서 반도체 디바이스 제조시 광범위하게 사용되고, 종종 PECVD (plasma-enhanced chemical vapor deposition processes) 에 의해 증착된다. 많은 집적 스킴들이 고온 PECVD를 견딜 수 없는 온도-민감 재료들 (예를 들어, 유기 유전체들) 의 층들을 갖는 기판들을 수반하기 때문에, 현재 저온에서 PECVD에 의해 실리콘 옥사이드를 증착하기 위한 수요가 있다. 그러나, 종래의 저온 PECVD는 수용할 수 없게 높은 응력 값들을 갖는 실리콘 옥사이드 막들을 제공한다. 이에 더하여, 저온에서 증착된 실리콘 옥사이드 PECVD 막들은 고 수소 함량 및 상대적으로 저 밀도를 갖고, 이는 이들을 하드마스크들로서 사용하기 보다 덜 매력적이게 한다는 것을 알게 되었다.
플라즈마 처리, 보다 구체적으로, 저온 PECVD에 의해 획득된 실리콘 옥사이드 막들의 헬륨 플라즈마 처리가 막들을 개질하고 (modify), 막 응력을 절대 값으로 약 80 MPa보다 낮게 감소시킬 수 있다는 것이 예기치 않게 발견되었다. 또한, 플라즈마 처리는 적어도 2.05 g/㎤, 그리고 적어도 2.1 g/㎤의 밀도들을 갖는 저 응력 막들이 획득될 수 있도록 형성된 막들의 밀도를 상승시킨다.
일 양태에서, 반도체 기판을 프로세싱하기 위한 방법이 제공되고, 이 방법은, (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계; (b) 약 200 ℃보다 낮은 온도에서 (예를 들어, 약 180 ℃보다 낮은 온도에서) PECVD에 의해 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계로서, 증착하는 단계는 실리콘-함유 전구체, 산소-함유 반응물질 및 선택가능하게, 불활성 가스, 예컨대 헬륨을 PECVD 프로세스 챔버 내로 흘리는 단계 및 플라즈마를 형성하는 단계를 포함하는, 증착하는 단계; (c) 증착 후에 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및 (d) 증착된 층을 개질하고 약 80 MPa보다 낮은 절대 값으로 증착된 층의 응력을 감소시키기 위해 약 200 ℃보다 낮은 온도에서 실리콘 옥사이드의 증착된 층을 플라즈마로 처리하는 단계를 포함한다. 절대 값으로 약 50 MPa보다 작고 약 10 MPa보다 훨씬 작은 응력을 갖는 실리콘 옥사이드 막들이 획득될 수 있다. 일 예에서, 실리콘 옥사이드 층의 증착은 약 1.5 내지 5 torr의 압력에서 SiH4 (실리콘-함유 전구체), CO2 (산소-함유 반응물질), 및 헬륨 (불활성 가스) 의 혼합물로 플라즈마를 형성함으로써 수행된다. 일부 실시예들에서, 방법은 플라즈마 생성에 사용된 전력을 실리콘 옥사이드 층의 증착에 사용된 제 1 전력 레벨로부터 증착된 층의 플라즈마 처리에 사용된 제 2, 보다 높은 전력 레벨로 상승시키는 단계를 수반한다. 일부 실시예들에서, 플라즈마 처리 단계는 본질적으로 헬륨으로 구성된 프로세스 가스에서 수행된다. 플라즈마 처리 단계는 증착 단계와 동일한 압력에서 또는 상이한 압력에서 수행될 수 있다. 일 예에서, 플라즈마 처리 단계는 증착 단계와 동일한 프로세스 챔버 내에서 그리고 실질적으로 동일한 압력 및 온도에서 수행된다. 일부 실시예들에서, 플라즈마는 실리콘 옥사이드 층의 증착 후 그리고 프로세스 챔버 내로 실리콘-함유 전구체의 플로우를 중단시키기 전에 소화되지 않는다. 또한, 프로세스는 실리콘 옥사이드 증착 후 그리고 플라즈마 처리 전에 프로세스 챔버로부터 실리콘-함유 전구체를 제거하기 위해 프로세스 챔버를 퍼지하는 단계를 포함할 수도 있다.
유리하게, 프로세스는 온도-민감 재료들의 하나 이상의 층들을 포함하는 기판 상에서 수행될 수 있다. 예를 들어, 일부 실시예들에서, 저-응력 실리콘 옥사이드의 증착 및 플라즈마 처리는 250 ℃ 이상의 온도들에 민감한 온도-민감 재료의 하나 이상의 층들을 갖는 반도체 기판 상에서 수행된다. 온도-민감 재료들의 예들은 유기 재료들 및 스핀-온 유전체들을 포함한다.
실리콘 옥사이드 층의 플라즈마 처리는 실리콘 옥사이드 층의 수소 함량을 감소시킨다. 일부 실시예들에서, 플라즈마 처리 후에 획득된 실리콘 옥사이드는 IR 스펙트럼 상에서 2200 내지 2300 cm-1 에서 Si-H 피크를 갖지 않는다.
기술된 프로세스는 단일-스테이션 또는 멀티-스테이션 장치에서 구현될 수 있다. 일 실시예에서, 방법은 멀티-스테이션 PECVD 장치의 제 1 스테이션에서 실리콘 옥사이드의 일부를 증착하고 플라즈마 처리하는 단계, 기판을 멀티-스테이션 PECVD 장치의 제 2 스테이션으로 이송하는 단계, 및 멀티-스테이션 PECVD 장치의 제 2 스테이션에서 실리콘 옥사이드의 또 다른 부분을 증착 및 플라즈마 처리하는 단계를 반복하는 단계를 포함한다.
본 명세서에 제공된 방법들은 패터닝 방법들과 통합될 수 있다. 일부 실시예들에서, 본 명세서에 기술된 프로세스들은 반도체 기판에 포토레지스트를 도포하는 단계; 상기 포토레지스트를 광에 노출하는 단계; 포토레지스트를 패터닝하고 패턴을 반도체 기판에 전사하는 단계; 및 반도체 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함한다.
다른 양태에서, UV 처리를 수반하는 반도체 기판을 프로세싱하는 방법이 제공된다. 방법은: (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계; (b) 약 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계; (c) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및 (d) 상기 증착된 층을 개질하고 약 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 상기 응력을 감소시키기 위해 약 200 ℃보다 낮은 온도에서 상기 실리콘 옥사이드의 증착된 층을 180 ㎚ 이하의 파장을 갖는 UV 광으로 처리하는 단계를 포함한다.
또 다른 양태에 따라, 실리콘 옥사이드 막들의 증착 및 플라즈마 처리를 위한 장치가 제공된다. 장치는 PECVD 프로세스 챔버, PECVD 프로세스 챔버 내에서 플라즈마를 형성하기 위해 구성된 생성기, 및 제어기를 포함한다. PECVD 프로세스 챔버는 증착 동안 기판을 제자리에 홀딩하기 위한 기판 지지부, 및 프로세스 챔버 내로 반응물질들을 도입하기 위한 하나 이상의 유입구들을 포함한다. 제어기는 본 명세서에 제공된 임의의 증착 및 플라즈마 처리 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함한다.
또 다른 양태에 따라, 반도체 기판 상의 실리콘 옥사이드 막들의 증착 및 UV 처리를 위한 장치가 제공된다. 장치는 PECVD 프로세스 챔버, PECVD 프로세스 챔버 또는 UV 처리를 위해 전용되는 상이한 프로세스 챔버에서 180 ㎚ 이하의 파장을 갖는 UV 복사선을 생성하기 위해 구성된 생성기 및 제어기를 포함한다. PECVD 프로세스 챔버는 증착 동안 기판을 제자리에 홀딩하기 위한 기판 지지부, 및 프로세스 챔버 내로 반응물질들을 도입하기 위한 하나 이상의 유입구들을 포함한다. 제어기는 본 명세서에 제공된 임의의 증착 및 UV 처리 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함한다.
또 다른 양태에 따라, 본 명세서에 제공된 시스템은 본 명세서에 기술된 임의의 장치들 및 스텝퍼를 포함한다.
또 다른 양태에 따라, 본 명세서에 제공된 임의의 장치들을 제어하기 위한 프로그램 인스트럭션들을 포함하는 비일시적인 컴퓨터 머신-판독가능 매체가 제공된다. 인스트럭션들은 본 명세서에 제공된 임의의 증착 및 처리 방법들을 위한 코드를 포함한다.
본 발명의 이들 및 다른 특징들 및 장점들은 연관된 도면들을 참조하여 이하에 보다 상세히 기술될 것이다.
도 1a 및 도 1b는 본 명세서에 제공된 방법들을 사용한 프로세싱을 겪는 예시적인 반도체 디바이스의 개략적인 단면 묘사들을 도시한다.
도 2는 후-처리 없이 저온 PECVD를 사용하여 증착된 막들에 대한 응력 대 밀도의 실험적인 플롯이다.
도 3a 및 도 3b는 본 명세서에 제공된 실시예들에 따른 실리콘 옥사이드 형성 프로세스들을 위한 프로세스 흐름도들을 제공한다.
도 4는 본 명세서에 제공된 일부 실시예들에 따른, 실리콘 옥사이드 형성 프로세스를 위한 개략적인 타이밍도를 도시한다.
도 5는 본 명세서에 제공된 일부 실시예들에 따라 실리콘 옥사이드 막들을 형성하기 적합한 PECVD 장치의 개략적인 대표도이다.
도 6은 본 명세서에 제공된 일부 실시예들에 따라 실리콘 옥사이드 막들을 형성하기 적합한 멀티-스테이션 장치의 일 예의 개략적인 대표도이다.
도 7은 본 명세서에 제공된 실시예들에 따른, 후-처리와 함께 저온 PECVD를 사용하여 증착된 막들에 대한 응력 대 밀도의 실험적인 플롯이다.
도 8은 본 명세서에 개시된 실시예들에 의해 제공될 때 획득된 저-응력 실리콘 옥사이드 막의 FT IR 스펙트럼이다.
도 9a는 본 명세서에 제공된 실리콘 옥사이드 막들의 플라즈마 처리 동안 사용되는 압력에 대한 막 응력의 종속성을 예시하는 실험적 플롯이다.
도 9b는 본 명세서에 제공된 실리콘 옥사이드 막들에 대한 플라즈마 처리의 지속기간에 대한 막 응력의 종속성을 예시하는 실험적 플롯이다.
도 9c는 본 명세서에 제공된 상이한 두께들의 실리콘 옥사이드 막들에 대한 플라즈마 처리의 지속기간에 대한 막 응력의 종속성을 예시하는 실험적 플롯이다.
도입 및 개요
저온에서 고품질 실리콘 옥사이드의 형성은 저온에서 반도체 기판 상에 PECVD에 의해 실리콘 옥사이드 층을 증착하고 이어서, 증착된 층의 응력을 약 80 MPa보다 낮은 절대 값으로 감소시키기 위해 플라즈마 및/또는 약 180 ㎚보다 작은 파장을 갖는 UV 복사선으로 증착된 층을 처리 함으로써 달성된다.
용어들 "반도체 기판" 및 "반도체 웨이퍼"는 기판 상의 아무데나 반도체 재료를 포함하고, 도전체들 및 유전체들과 같은, 다른 재료들의 층들을 포함할 수도 있는 기판들을 지칭한다.
용어 "실리콘 옥사이드"는 실리콘, 산소, 그리고 선택가능하게, 수소로 구성된 재료를 지칭한다. 다른 원소들, 예컨대 탄소, 질소, 붕소 및 불소가 또한 도펀트들로서 낮은 농도 (예를 들어, 수소를 제외하고 최대 약 10 ％ atomic) 로 존재할 수도 있다. "고품질 실리콘 옥사이드"는 다음의 특성들: 절대 값으로약 80 MPa 보다 작은 응력; 약 2.05 g/㎤보다 큰 밀도; 및 약 1.47보다 작은 굴절률 (RI) 중 하나 또는 임의의 조합을 갖는 실리콘 옥사이드를 지칭한다. 일부 실시예들에서, 본 명세서에 제공된 고품질 실리콘 옥사이드 막들은 상기 열거된 모든 특성들을 갖는다.
용어 "저온 형성" 또는 "저온 증착"은 약 200 ℃보다 낮은 온도에서 막들의 형성을 지칭한다. 일부 실시예들에서, 저온 막들은 약 100 내지 180 ℃의 온도, 예컨대 약 150 내지 180 ℃에서 형성된다.
용어 "PECVD"는 본 명세서에 사용될 때, 주로 대량으로 하나 이상의 분자들이 플라즈마 보조로 반응하는 단계를 포함하는 증착 방법을 지칭한다. 이 방법은, 반응이 기판의 표면 상에서 주로 발생하고 프로세스 챔버의 대부분에서 반응이 억제되는, ALD (atomic layer deposition) 와 구별된다. 용어 "PECVD 프로세스 챔버" 또는 "PECVD 장치"는 본 명세서에서 사용될 때, PECVD 모드에서 반응들을 수행할 수 있는 임의의 프로세스 챔버 또는 장치를 지칭한다.
일반적으로, 본 명세서에 제공된 고품질 실리콘 옥사이드 막들을 형성하는 저온 방법들은 로직 디바이스 제조시, 메모리 디바이스들의 제조시, CMOS (complementary metal-oxide-semiconductor) 이미지 센서 디바이스들, 등과 같은 다양한 애플리케이션들에 사용될 수 있다. 이들 방법들은 (본 명세서에 제공된 고품질 실리콘 옥사이드의 하나 이상의 층들을 포함하는) 재료의 몇몇 층들이 기판 상에 스택으로 증착되고, 이어서 스택의 하나 이상의 층들을 패터닝하는 애플리케이션들에 특히 유용하다. 일부 실시예들에서, 고품질 실리콘 옥사이드는 적어도 3 개 층들의 평판형 스택, 적어도 5 개 층들의 평판형 스택, 또는 적어도 10 개 층들의 평판형 스택의 일부로서 증착된다. 스택 만곡 효과들이 최소화되고, 패터닝이 고 정밀도로 수행될 수 있기 때문에, (절대 값으로 약 80 MP보다 낮은, 바람직하게 약 50 MPa보다 낮은) 저 응력과 저 거칠기 (약 1.47보다 낮은 RI) 의 조합이 특히 유리하다.
일부 실시예들에서, 본 명세서에 제공된 고품질 실리콘 옥사이드는 하드마스크 또는 에칭 정지 층으로서 사용된다. 이들 실시예들에서, 고품질 실리콘 옥사이드는 저 응력에 더하여 고 밀도 (적어도 약 2.05 g/㎤, 예컨대 적어도 약 2.1 g/㎤, 또는 예컨대 적어도 약 2.15 g/㎤) 를 또한 특성으로 한다. 밀도는 에칭 선택도와 상관되고, 보다 조밀한 재료들이 보다 낮은 밀도의 재료들보다 에칭에 보다 내성이 있어서, 고 밀도는 하드마스크 및 에칭 정지 애플리케이션들을 위해 특히 바람직한 특성이다. 하드마스크 층들은 하드마스크 바로 밑에 놓인 층들이 에칭되는 것으로부터 보호하지만, 보호되지 않은 재료는 리세스된 피처들을 형성하도록 에칭된다. 일부 실시예들에서, 본 명세서에 제공된 고품질 실리콘 옥사이드는 에칭 정지 층으로서 사용된다. 예를 들어, 고품질 실리콘 옥사이드는 바로 위에 놓인 SiOC 재료의 에칭 동안 에칭 정지 층으로서 기능할 수 있다.
일부 실시예들에서, 고품질 실리콘 옥사이드 하드마스크는 제 1 층 (예를 들어, ULK 유전체 층) 위에 증착되고, 하드마스크 재료가 선택된 위치들에서 제거되도록, 하드마스크는 패터닝되어, 제 1 층을 노출하고, 노출된 제 1 층이 노출된 하드마스크의 존재시 에칭된다. 예를 들어, 저 밀도 SiOC는 불소계 화학물질을 사용하여 (예를 들어, CH2F2를 사용하여) 노출된 하드마스크의 존재시 에칭될 수 있다.
저온에서 실리콘 옥사이드 막들의 형성은 고온에서 구조적으로 또는 기능적으로 저하될 (deteriorate) 수 있는 온도-민감 재료들을 포함하는 기판들에 특히 바람직하다. 일부 실시예들에서, 고품질 실리콘 옥사이드의 증착을 위해 제공된 기판은 온도-민감 재료들의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 이 재료 또는 재료들은 200 ℃ 이상, 또는 250 ℃ 이상, 또는 275 ℃ 이상에서 저하되기 시작한다. 따라서, 이들 기판들의 모든 조작들은 이들 온도-민감 층들의 원치 않은 저하를 방지하기 위해 보다 저온에서 수행되어야 한다. 온도-민감 재료들의 예들은 (통상적으로 스핀-온 방법들에 의해 증착되는) 유기 유전체들, 예컨대 폴리이미드, 폴리노르보르넨류 (polynorbornenes), 및 벤조사이클로부텐계 (benzocyclobutene-based) 폴리머들을 포함한다.
도 1a는 고품질 실리콘 옥사이드 층의 형성 전에 반도체 기판 (100) 의 예의 단면 개략도를 예시한다. 기판은 ULK (ultra low-k) 유전체 층 (101) 을 포함하고, ULK 유전체는 약 2.2 이하의 유전 상수를 갖는다. ULK 유전체는 아래에 놓인 (underlying) 층 (미도시) 상에 CVD, PECVD, 또는 스핀-온 방법에 의해 증착될 수 있다. 일부 실시예들에서, ULK 유전체는 실리콘 및 산소를 포함하는 다공성 유전체이다. ULK 층은 임베딩된 금속 라인들을 갖는 또 다른 ULK 유전체 층을 포함할 수도 있는 아래에 놓인 금속화 층 위에 놓일 수도 있다. 층 (103) 은 ULK 유전체 층 (101) 위에 그리고 콘택트하여 놓이고, 예시된 실시예에서 종래의 PECVD에서 사용되는 온도에서 (예를 들어, 250 ℃ 이상 또는 300 ℃ 이상에서) 열화하기 쉬운 (susceptible) 유기 스핀-온 유전체를 포함하는 온도-민감 층이다.
도 1b는 고품질 실리콘 옥사이드 하드마스크 (105) 의 증착 후 반도체 기판 (100) 의 단면 개략도를 예시한다. 하드마스크 (105) 는 본 명세서에 제공된 저온 방법들을 사용하여 스핀-온 유전체 층 (103) 위에 그리고 콘택트하여 형성된다. 일부 실시예들에서, 형성된 하드마스크의 두께는 약 100 내지 200 Å이다. 하드마스크 층 (105) 의 형성 후 하나 이상의 층들이 하드마스크 층 (105) 층에 증착될 수도 있고, 적어도 3, 또는 적어도 5 개 층들의 스택을 형성한다. 일부 실시예들에서, 이들 위에 놓인 (overlying) 층들 중 하나는 나중에 패터닝되는 포토레지스트 층이고, 패턴은 포토리소그래피 기법들을 사용하여 하드마스크 층 (105) 으로 전사된다. 패터닝은 선택된 위치들에서 고품질 실리콘 옥사이드 재료의 부분들을 제거할 수 있고, 아래에 놓인 층 (103) 을 노출한다. 이어서, 노출된 층 (103) (및 후속하여 노출된 ULK 유전체 층 (101)) 은 노출된 하드마스크 (105) 의 존재시 에칭될 수 있다. 일부 실시예들에서, 반도체 프로세싱 방법들은 노출된 실리콘 옥사이드의 존재시, 고품질 실리콘 옥사이드 층 아래에 놓이거나 위에 놓인 재료의 층을 에칭하는 단계를 포함하고, 여기서 실리콘 옥사이드는 하드마스크 또는 에칭 정지 층으로서 기능한다.
본 명세서에 제공된 방법들의 개발에 앞서, PECVD를 사용하여 저온에서 저-응력 실리콘 옥사이드의 형성은, 압력, 프로세스 가스 조성, 및 플라즈마 생성에 사용된 전력과 같은 PECVD 파라미터들의 변동을 사용하여 PECVD 막들의 응력을 절대 값으로 120 MPa보다 낮게 하강시키는 것이 가능하지 않기 때문에, 해결되지 않은 문제를 나타내었다. 100 MPa를 초과하는 응력들을 갖는 막들은, 특히 패터닝을 수반하는 애플리케이션들에서 제한된 실용성 (utility) 을 갖고, 따라서 저온에서 고품질 실리콘 옥사이드를 생성하기 위한 새로운 PECVD-기반 방법들이 필요했다.
도 2는 180 ℃에서 종래의 PECVD에 의해 증착된 실리콘 옥사이드 막들에 대한 응력 및 밀도를 예시하는 실험적 플롯을 도시한다. 막들은 프로세스 가스로서 SiH4, CO2 및 He의 혼합물을 사용하여 300 ㎜ 웨이퍼 상에 증착된다. 플라즈마는 13.56 ㎒에서 HF (high frequency) 플라즈마 생성을 사용하여 형성되고, 플라즈마 생성에 사용된 전력은 상이한 막들에 대해 100 W 내지 400 W에서 가변한다. 증착 압력은 상이한 막들에 대해 2.5 Torr 내지 5 Torr 사이에서 가변하고, 프로세스 가스의 조성은 상이한 막들에 대해 100 내지 200 사이의 CO2/SiH4 비로 가변한다. 증착된 모든 막들이 절대 값으로 120 MPa를 초과하는 압축성 응력 및 약 2.01 내지 약 2.14 g/㎤의 범위의 밀도를 갖는다는 것을 플롯으로부터 알 수 있다. 밀도 및 막 응력은 본 연구에서 독립적인 파라미터들로서 거동한다.
실리콘 옥사이드 막들의 응력을 약 80 MPa 미만, 예컨대 약 50 MPa 미만, 또는 심지어 약 30 MPa 미만으로 극적으로 감소시키는 방법이 예기치 않게 발견되었다. 일 양태에 따른, 이 방법은 실리콘 옥사이드 층을 개질하고 형성된 층의 응력을 절대 값으로 약 80 MPa 미만으로 감소시키도록 저온 PECVD에 의해 증착되는 실리콘 옥사이드를 플라즈마를 사용하여 (예컨대 헬륨 플라즈마를 사용하여) 처리하는 단계를 수반한다. 또 다른 양태에서, 이 방법은 실리콘 옥사이드 층을 개질하고 형성된 층의 응력을 절대 값으로 약 80 MPa 미만으로 감소시키도록 저온 PECVD에 의해 증착된 실리콘 옥사이드를 약 180 ㎚ 미만의 파장을 갖는 UV 복사선으로 처리하는 단계를 수반한다.
저 응력 실리콘 옥사이드 막들을 형성하는 방법들
저온에서 저 응력 실리콘 옥사이드 막들을 형성하는 방법들이 도 3a 및 도 3b에 도시된 프로세스 흐름도에 예시된다. 도 3a를 참조하면, 프로세스는 기판을 PECVD 프로세스 챔버에 제공함으로써 301에서 시작된다. 기판은 통상적으로 반도체 기판이다. 일부 실시예들에서, 기판은 도 1a에 예시된 바와 같이 온도-민감 재료들의 하나 이상의 층들을 포함하는 평판형 기판이다. PECVD 프로세스 챔버는 PECVD 모드에서 반응들을 수행하기 위해 구성되고, 통상적으로 증착 동안 기판을 제자리에 홀딩하기 위한 지지부, 반응물질들 (예컨대 실리콘-함유 전구체, 및 산소-함유 반응물질) 을 도입하기 위한 하나 이상의 유입구들 및 프로세스 챔버로부터 하나 이상의 가스들을 제거하기 위한 유출부를 포함한다. 일부 실시예들에서, 프로세스 챔버는 증착 동안 기판을 가열하도록 구성된 히터를 구비한다. 프로세스 챔버를 포함하는 장치는 프로세스 챔버 내에서 플라즈마를 생성하고 PECVD 모드에서 반응들을 수행하기 위해 구성된다. PECVD 프로세스 챔버는 또한 상이한 모드들에서 반응들을 수행하는 능력을 가질 수도 있지만, PECVD 반응들을 수행하도록 사용될 때 "PECVD 프로세스 챔버"로 지칭된다. 예를 들어, PECVD 모드에서 반응들을 수행하도록 사용되는 경우, PEALD (plasma enhanced atomic layer deposition) 프로세스 챔버는 본 명세서에 사용된 바와 같은 "PECVD 프로세스 챔버"이다.
기판이 PECVD 프로세스 챔버에 제공된 후, 303에서, 실리콘 옥사이드 층이 약 200 ℃보다 낮은 온도에서 PECVD에 의해 증착된다. 증착 프로세스는 실리콘-함유 전구체 및 산소-함유 반응물질을 프로세스 챔버에 제공하는 단계 및 프로세스 챔버 내에서 플라즈마를 형성하는 단계를 수반한다. 적합한 실리콘-함유 전구체들의 예들은 탄소-프리 전구체들, 예를 들어, 실란 (SiH4), 디실란 (Si2H6), 트리실란 (Si3H8), 및 디클로로실란 (SiH2Cl2); 및 알콕시 실란류, 알킬 실란류, 사이클릭 실록산류, 알키닐 실란류, 및 오소실리케이트류 (예를 들어, 테트라에틸오소실리케이트 (tetraethylorthosilicate)) 와 같은 탄소-함유 전구체들을 포함한다. 적합한 산소-함유 반응물질들의 예들은 O2, CO2, 및 N2O를 포함한다. 실리콘-함유 전구체가 실리콘 및 산소 모두를 포함할 때 (예를 들어, 테트라에틸오소실리케이트), 이러한 단일 전구체는 실리콘 소스로서 그리고 산소-함유 반응물질 소스로서 모두 사용될 수도 있다. 실리콘-함유 전구체 및 산소-함유 반응물질을 함유하는 증착 프로세스 가스는, 일부 실시예들에서, PECVD 반응에 참여하지 않는 불활성 가스인 희석 가스와 함께 (일부 경우들에서 액체 반응물질들의 기화 전에) 프로세스 챔버 내로 통상적으로 흐른다. 희석 가스들의 예들은 N2 및 헬륨, 아르곤, 네온, 및 크립톤과 같은 희가스들 (noble gases) 을 포함한다.
온도는 증착 프로세스 동안 약 200 ℃보다 낮게 유지된다. 일부 실시예들에서, 증착 온도는 180 ℃ 이하이다. 예를 들어, 막들은 약 100 내지 180 ℃의 온도에서 증착될 수 있다. 압력은 증착 동안 가변할 수 있고 일부 실시예들에서, 약 1 내지 10 torr, 보다 바람직하게 약 1.5 내지 5 torr, 예컨대 약 3.5 torr이다. 프로세스 가스의 개별 컴포넌트들 (components) 의 플로우 레이트들 (flow rates) 은 프로세스 챔버의 사이즈에 종속되고 일부 실시예들에서, 약 10 내지 10,000 sccm의 범위에 있을 수 있다. 일부 실시예들에서, 실리콘-함유 전구체의 플로우 레이트에 대한 산소-함유 반응물질의 플로우 레이트의 비는 약 300보다 작고, 예컨대 약 200보다 작다. 일 예에서, SiH4의 플로우 레이트에 대한 CO2의 플로우 레이트의 비는 약 300보다 작다.
일부 실시예들에서, 증착은 HF RF (high frequency radio frequency) 플라즈마 생성만을 사용하여 수행된다 (단일 주파수 증착). 다른 실시예들에서, 고 주파수 및 LF RF (low frequency radio frequency) 플라즈마 생성 모두가 사용된다 (듀얼 주파수 증착). HF 플라즈마는 약 1.8 ㎒ 내지 2.45 ㎓, 예컨대 13.56 ㎒의 주파수들을 사용하여 생성된다. 저 주파수 플라즈마는 약 50 ㎑ 내지 900 ㎑, 예컨대 400 ㎑의 주파수들을 사용하여 생성된다. 일부 실시예들에서, 실리콘 옥사이드의 증착은 단일 주파수 HF 증착시 상대적으로 저 전력을 사용하여 수행된다. 예를 들어, 플라즈마의 생성을 위해 사용된 전력은 약 0.14 W/㎠ 내지 약 0.71 W/㎠의 전력 밀도에 대응하는, 단일 300 ㎜ 웨이퍼 상의 증착을 위해, 약 100 내지 500 W의 범위일 수 있다.
목표된 양의 실리콘 옥사이드가 기판 상에 형성될 때까지 증착이 수행된다. 일부 실시예들에서, 약 100 내지 200 Å의 두께를 갖는 실리콘 옥사이드 층이 단일 단계에서 증착된다. 다른 실시예들에서, 목표된 두께의 실리콘 옥사이드가 달성될 때까지 실리콘 옥사이드의 일부가 증착되고, 처리되고, 프로세스가 반복된다.
증착 직후 실리콘 옥사이드 막들은 통상적으로 저 품질을 갖고, 상대적으로 고 수소 함량 및 고 응력을 특징으로 한다. 이러한 막들의 IR 스펙트럼은 약 2250 cm-1에서 두드러진 Si-H 피크를 나타내고, 응력 값들은 통상적으로 절대 값으로 100 MPa 을 초과한다 (막들이 압축성임).
이들 저품질 막들이 저온 PECVD에 의해 증착된 후, 동작 305에서 증착된 막들은 증착된 막들의 응력을 절대 값으로 약 80 MPa 미만으로 감소시키기 위해 실리콘-함유 전구체 없이 (in absence of) 플라즈마로 처리된다. 일부 실시예들에서, 실리콘 옥사이드 막이 증착된 후 실리콘-함유 전구체의 흐름 및 산소-함유 반응물질의 흐름은 중단되고, 잔류 실리콘 함유 전구체는 프로세스 챔버로부터 퍼지 및/또는 배기에 의해 제거된다. 다음에, 플라즈마 처리 프로세스 가스, 예컨대 헬륨이 프로세스 챔버 내로 제공되고, 기판은 플라즈마로 처리된다. 일부 실시예들에서, 플라즈마 처리는 본질적으로 헬륨으로 구성된 플라즈마 처리 프로세스 가스로 수행된다.
증착 동작 303 및 처리 동작 305는 동일한 PECVD 프로세스 챔버 내에서 유리하게 수행될 수 있다. 일부 실시예들에서, 증착이 완료된 후 플라즈마가 소화되지 (extinguish) 않고, 증착, 퍼지 단계 및 플라즈마 처리 단계 내내 유지된다. 다른 실시예들에서, 증착이 완료된 후 플라즈마가 소화될 수도 있고, 나중에 플라즈마 처리 동안 재점화될 수도 있다. 또 다른 실시예들에서, 플라즈마 처리 동작 305 및 실리콘 옥사이드 증착 동작 303은 상이한 프로세스 챔버들에서, 또는 심지어 상이한 장치들에서 수행된다. 바람직한 실시예들 중 일 실시예에서, 플라즈마 처리는 증착이 완료된 직후, 예컨대 증착이 완료된 후 약 5 분 이내 또는 1 분 이내에 수행된다.
일부 실시예들에서, (구체적으로 증착 동작 303 및 처리 동작 305 는 진공 브레이크 (break) 없이 단일 챔버에서 수행될 때), 플라즈마 처리 프로세스 가스 (예를 들어, 헬륨) 증착 동작 303 동안, 그리고 동작 303 후에 프로세스 챔버의 퍼지 동안 사용된 희석 가스와 동일한 가스이다. 일부 실시예들에서, 플라즈마 처리 동안 플라즈마 처리 가스 (예를 들어, 헬륨) 의 플로우 레이트는 증착 동안 희석 가스의 플로우 레이트보다 적어도 1.5 배, 예컨대 적어도 2 배 크다. 예를 들어, 일부 실시예들에서, 증착 동작 303 동안 (희석 가스로서) 헬륨 플로우 레이트는 약 1000 sccm이고, 이 플로우 레이트는 플라즈마 처리 단계 305에서 약 2500으로 상승되고, 헬륨이 플라즈마 처리 프로세스 가스로서 사용된다. 또한, 플라즈마 생성에 사용된 전력은 플라즈마 처리 단계 305 동안 증착 단계 303 동안보다 높다. 일부 실시예들에서, 플라즈마 처리 단계 동안 사용된 전력은 증착 단계 동안 사용된 전력보다 적어도 2 배, 예컨대 적어도 3 배보다 크다.
플라즈마 처리 단계 동안 온도는 바람직하게 약 200 ℃ 미만, 예컨대 100 내지 180 ℃로 유지된다. 플라즈마 처리 동안 압력은 일부 실시예들에서, 약 1 내지 10 torr, 예컨대 약 1 내지 5 torr의 범위이다. 일부 실시예들에서, 증착 단계 303 동안 온도 및 압력은 플라즈마 처리 305 동안 온도 및 압력과 동일하다. 다른 실시예들에서, 이들 파라미터들 중 하나의 파라미터만이 일정하게 유지된다. 증착 동작 303 및 플라즈마 처리 305 동안 동일한 압력 및/또는 온도는 프로세스의 전체 안정성을 상승시킨다.
플라즈마 처리의 지속기간은 통상적으로 약 6 내지 20 초의 범위 내이고, 파라미터들 중 일 파라미터는 형성된 실리콘 옥사이드 층들의 응력을 튜닝하도록 변경될 수 있다.
본 발명의 또 다른 양태는 실리콘 옥사이드의 응력을 목표된 레벨로 튜닝하는 방법이다. 이 방법은 플라즈마 처리 동안 플라즈마 처리 압력, 플라즈마 처리 지속기간, 및 플라즈마 생성시 사용된 전력 레벨로 구성된 그룹으로부터 선택된 하나 이상의 파라미터들을 조절하는 (modulating) 단계를 수반한다.
동작의 특정한 이론으로 제한하지 않고, 헬륨 플라즈마 처리 후 획득된 응력의 개선이 적어도 부분적으로, 헬륨 플라즈마에서 형성된 UV 복사선과 증착된 실리콘 옥사이드 층 간의 상호작용 결과로서, 관찰되었다는 것이 제안된다. 헬륨 플라즈마에서 형성된 UV 복사선은 180 ㎚ 미만의 파장을 갖는다. 본 발명의 또 다른 양태에서, 약 180 ㎚ 미만의 파장을 갖는 UV 복사선을 사용하여 저온에서 고품질 실리콘 옥사이드를 형성하는 방법이 제공된다. 이 방법의 프로세스 흐름도는 도 3b에 제공된다. 단계 307 및 단계 309는 도 3a에 도시된 단계 301 및 단계 303과 동일하다. 실리콘 옥사이드 층이 저온 PECVD에 의해 증착된 후, 단계 311에서 실리콘 옥사이드 층은 실리콘 옥사이드 층의 응력을 절대 값으로 80 MPa 미만으로 감소시키기 위해 약 180 ㎚ 미만의 파장을 갖는 UV 복사선으로 처리된다. UV 처리는 바람직하게 200 ℃ 미만의 온도에서 수행된다. UV 복사선의 적합한 소스는 H, He, Ar, O2, 등의 여기 (플라즈마에서와 같이) 를 활용하는 소스들을 포함한다.
PECVD 실리콘 옥사이드의 응력을 감소시키기 위해 헬륨 플라즈마 처리를 사용하는 프로세스의 특정한 예가 도 4에서 예시된다. 도 4는 증착 단계 401, 퍼지 단계 403, 및 플라즈마 처리 단계 405 동안 프로세스 가스들의 컴포넌트들의 플로우 레이트들, 및 플라즈마 전력 레벨들을 개략적으로 예시하는 타이밍도를 제공한다. 이 도면은 스케일대로 도시되지 않고 프로세스의 일반적 개요를 제공한다는 것이 이해된다. 단계 401에서, 본질적으로 SiH4, CO2 및 He로 구성된 프로세스 가스가 프로세스 챔버로 제공되고 실리콘 옥사이드는 13.56 ㎒ 주파수 및 제 1 전력 레벨을 사용하여 프로세스 가스로 형성된 HF RF 플라즈마를 사용하여 증착된다.
증착 단계 401 동안 특정한 프로세스는 표 1에 제공된다. 파라미터들이 단일 300 ㎜ 웨이퍼 기판 상에서 증착을 위해 제공되고 플라즈마 전력 레벨들 및 플로우 레이트들은 임의의 목표된 기판 또는 복수의 기판들로 스케일될 수 있다는 것이 이해된다. 예를 들어, 4 개의 웨이퍼들이 4 개의 프로세싱 스테이션들을 갖는 장치에서 동시에 프로세싱될 때, 플라즈마 전력 및 가스들의 플로우 레이트들은 표 1 내지 표 3에 열거된 것보다 4배 클 수 있다.
Figure 112019042554914-pct00001
다음에, 퍼지 단계 403에서, 헬륨만이 프로세스 챔버 내로 흐르고 프로세스 챔버로부터 실란 및 이산화탄소를 퍼지한다. 플라즈마는 이 단계 동안 소화되지 않고, 플라즈마 전력이 변화되지 않는다. 표 2는 퍼지 단계 403 동안 사용된 프로세스 파라미터들을 열거한다.
Figure 112019042554914-pct00002
퍼지가 완료된 후, 증착된 실리콘 옥사이드 막이 단계 405에서 헬륨 플라즈마로 처리된다. 이 단계 동안, 플라즈마 전력 및 헬륨 플로우 레이트가 상승된다. 표 3은 플라즈마 처리 단계를 위한 프로세스 파라미터들을 열거한다.
Figure 112019042554914-pct00003
장치
본 발명은 PECVD 모드에서 실리콘 옥사이드의 증착을 허용하는 많은 상이한 타입들의 장치에서 구현될 수 있다. 일반적으로, 장치는 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 (때때로 복수의 스테이션들을 포함하는) 하나 이상의 챔버들 또는 "반응기들"을 포함할 것이다. 챔버 각각은 프로세싱을 위한 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들이 규정된 위치 또는 위치들에 (이 위치에서 예를 들어, 회전, 진동, 또는 다른 교반과 함께 또는 운동 없이) 웨이퍼를 유지한다. 일 실시예에서, 증착 및 플라즈마 처리를 겪는 웨이퍼는 프로세스 동안 반응기 내에서 일 스테이션으로부터 또 다른 스테이션으로 이송된다. 예를 들어, 일부 구현예들에서, 실리콘 옥사이드의 일부가 PECVD에 의해 웨이퍼 상에 증착되고 PECVD 장치의 제 1 스테이션에서 플라즈마 처리되고; 이어서 웨이퍼는 실리콘 옥사이드의 부가적인 부분이 PECVD에 의해 증착되고 처리되는, PECVD 장치의 제 2 스테이션으로 이송된다. 일 실시예에서, 목표된 두께의 고품질 실리콘 옥사이드 층의 형성이 4 개의 스테이션들에서 증착되고, 스테이션 각각은 층 두께의 1/4을 증착하고 처리한다. 예를 들어, 100 Å은 층의 타깃 두께이고, 스테이션 각각은 25 Å 두께 실리콘 옥사이드 막을 증착하고 처리한다.
프로세스 동안, 웨이퍼 각각은 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 제자리에 홀딩된다. 웨이퍼가 가열되는 특정한 동작들 동안, 장치는 가열 플레이트와 같은 히터를 포함할 수도 있다. 본 발명의 일 실시예에서, PECVD 시스템은 층의 증착 및 처리 모두를 위해 사용된다. 처리가 UV 처리일 때, 180 ㎚ 미만의 파장의 UV 복사선의 소스는 PECVD 장치 내레 통합될 수 있다. 다른 실시예들에서, 분리된 프로세스 챔버들 또는 심지어 별도의 장치들이 증착 단계 및 처리 단계를 위해 사용될 수도 있다.
도 5는 본 발명을 구현하기 위해 구성된 다양한 PECVD 반응기 컴포넌트를 도시하는 단순한 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 반응기의 다른 컴포넌트들을 둘러싸고 접지된 히터 블록 (520) 과 협력하는 샤워헤드 (514) 를 포함하는 커패시터 타입 시스템에 의해 생성된 플라즈마를 담도록 기능하는, 프로세스 챔버 (524) 를 포함한다. 고주파수 RF 생성기 (502) 및 선택가능한 저주파수 RF 생성기 (504) 는 매칭 네트워크 (506) 에 연결되고, 결국 샤워헤드 (514) 에 연결된다.
반응기 내에서, 웨이퍼 페데스탈 (518) 이 기판 (516) 을 지지한다. 페데스탈은 통상적으로 증착 반응들 동안 그리고 반응들 사이에 기판을 홀딩하고 이송하기 위한 척, 포크 (fork) 또는 리프트 핀들을 포함한다. 척은 정전 척, 기계적 척 또는 산업계 및/또는 연구에 사용하기에 적합하다면, 다양한 다른 타입들의 척일 수도 있다.
프로세스 가스들은 유입구 (512) 를 통해 도입된다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합될 수도 있고 되지 않을 수도 있다. 프로세스의 페이즈들, 증착, 퍼지 및 플라즈마 처리 동안 올바른 가스들이 전달된다는 것을 보장하도록 적절한 밸브 및 질량 유량 제어 (mass flow control) 메커니즘들이 채용된다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 유량 제어 메커니즘들이 채용된다. 이어서 증착 챔버에 도달하기 전에 기화점 이상으로 가열된 매니폴드 내에서 이송 동안 액체가 기화되고 다른 프로세스 가스들과 혼합된다.
프로세스 가스들은 유출구 (522) 를 통해 챔버 (524) 를 나간다. 진공 펌프 (526) (예를 들어, 1 또는 2 단계 기계적 건식 펌프 및/또는 터보분자 펌프) 가 통상적으로 쓰로틀 밸브 또는 펜둘럼 밸브와 같은, 폐루프 제어된 플로우 제한 디바이스에 의해 프로세스 가스들을 인출하고 반응기 내에서 적합하게 저 압력을 유지한다.
제어기 (530) 는 PECVD 반응기 (500) 와 연관되고 본 명세서에 기술된 임의의 프로세스들을 수행하기 위한 프로그램 인스트럭션들을 포함할 수 있다. 예를 들어, 제어기 (530) 는 저온에서 PECVD 실리콘 옥사이드의 증착을 수행하고, 실리콘-함유 전구체를 제거하기 위해 프로세스 챔버를 퍼지하고, 실리콘 옥사이드 층의 응력을 감소시키기 위해 증착된 실리콘 옥사이드 층을 플라즈마 처리하기 위해 필요한 파라미터들을 특정할 수 있다.
일 실시예에서, 멀티-스테이션 장치는 PECVD 증착 및 처리를 위해 사용될 수도 있다. 멀티-스테이션 반응기는 일 반응기로 하여금 일 챔버 환경에서 동시에 상이한 프로세스들을 실행하게 하여, 웨이퍼 프로세싱의 효율을 상승시킨다. 이러한 장치의 일 예는 도 6에 도시된다. 평면도의 개략적인 표현이 도시된다. 장치 챔버 (601) 는 4 개의 스테이션들 (603 내지 609) 을 포함한다. 일반적으로, 임의의 수의 스테이션들이 멀티-스테이션 장치의 단일 챔버 내에서 가능하다. 스테이션 (603) 은 기판 웨이퍼들의 로딩 및 언로딩을 위해 사용된다. 인덱싱 플레이트 (611) 가 웨이퍼들을 스테이션으로부터 스테이션으로 인덱싱하도록 사용된다. 제어기 (613) 는 본 명세서에 기술된 프로세스들을 위한 인스트럭션들을 포함할 수 있다. 스테이션들 (603 내지 609) 은 동일하거나 상이한 기능들을 가질 수도 있다. 예를 들어, 스테이션들 중 일부는 PECVD 증착을 맡을 수도 있고, 다른 스테이션들은 증착된 막들의 플라즈마 처리만을 위해 사용될 수도 있다. 일 실시예에서, 개별 스테이션들은 구별된 프로세스 조건들 하에서 동작할 수 있고 서로로부터 실질적으로 구별될 수도 있다. 또 다른 구현예에서, 스테이션 각각은 PECVD 증착 및 증착된 층의 처리를 수행하도록 구성된다.
상기 기술된 실시예들 중 일 실시예에 따라, 모든 스테이션들 (603 내지 609) 은 동일한 기능을 수행하도록 구성되고, 스테이션 각각은 실리콘 옥사이드의 PECVD 증착 및 증착된 층의 처리 모두를 위해 구성된다. 인덱싱 플레이트 (611) 가 페데스탈들로부터 기판들을 리프팅하고 기판들을 다음 프로세싱 스테이션에서 정확하게 포지셔닝하기 위해 사용된다. 웨이퍼 기판이 스테이션 (603) 에 로딩된 후, 웨이퍼는 (PECVD 증착 및 처리를 포함하는) 고품질 실리콘 옥사이드 막의 형성이 수행되는, 스테이션 (605) 으로 인덱싱된다. 이어서 웨이퍼는 실리콘 옥사이드의 부가적인 부분이 증착되고 처리되는 스테이션 (607) 으로 이동된다. 기판은 실리콘 옥사이드의 추가 증착 및 처리가 수행되는 스테이션 (609) 으로 또한 인덱싱되고, 이어서 확산 실리콘 옥사이드 층의 추가 증착 및 처리를 위해 스테이션 (603) 으로 인덱싱된다. 예를 들어, 스테이션 각각은 100 Å 두께의 실리콘 옥사이드 층을 형성하기 위해 25 Å의 실리콘 옥사이드를 증착 및 처리할 수도 있고, 또는 스테이션 각각은 200 Å 두께의 실리콘 옥사이드 층을 형성하기 위해 50 Å의 실리콘 옥사이드를 증착 및 처리할 수도 있다. 프로세싱된 웨이퍼는 스테이션 (603) 에서 언로딩되고, 모듈이 새로운 웨이퍼로 채워진다 (charge). 정상 동작 동안, 별도의 기판이 스테이션 각각을 점유하고 매번 시간 프로세스가 반복되고, 기판들은 새로운 스테이션들로 이동된다. 따라서, 4 개의 스테이션들 (603, 605, 607, 및 609) 을 갖는 장치는 4 개의 웨이퍼들의 동시 프로세싱을 허용한다. 수반하는 이 타입의 프로세싱은 막 형성을 실질적으로 동일한 페이즈들로 세분하는 (breaking down) 것을 수반하고, 페이즈 각각은 막의 일부의 증착 및 처리를 포함하고, 증착의 웨이퍼-웨이퍼 재생력을 상승시키기 때문에 특히 유리하다.
프로세스 조건들 및 프로세스 플로우 자체는 RF 플라즈마 전력, 가스 플로우 레이트들 및 시간들, 온도, 압력, 등과 같은 특정한 프로세스 변수들을 모니터링, 유지 및/또는 조정하기 위한 프로그램 인스트럭션들을 포함하는 제어기 유닛 (613) 에 의해 제어될 수 있다. 예를 들어, 실리콘 옥사이드 증착을 위한 실란 및 CO2의 플로우 레이트들을 특정하는 인스트럭션들이 포함될 수도 있다. 인스트럭션들은 상기 기술된 방법들에 따른, 동작들을 수행하기 위한 모든 파라미터들을 특정할 수도 있다. 예를 들어, 인스트럭션들은 PECVD 증착, 퍼지 및 플라즈마 처리 파라미터들을 포함할 수도 있다. 제어기는 상이한 장치 스테이션들에 대한 상이하거나 동일한 인스트럭션들을 포함할 수도 있어서, 장치 스테이션들로 하여금 독립적으로 또는 동기하여 동작하게 한다.
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부일 수 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
본 명세서에 상기 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들이 일반의 제조 설비에서 함께 사용되거나 실행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 다음 단계들: (1) 스핀-온 또는 스프레이-온 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트의 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광 또는 UV 광 또는 x-레이 광에 포토레지스트를 노출하는 단계; (4) 레지스트를 선택적으로 제거하여 습식 벤치와 같은 툴을 사용하여 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 놓인 막 또는 워크피스로 레지스트 패턴을 전사하는 단계;　및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
기술된 방법들 및 디바이스들의 몇몇 실시예들이 이제 특정한 예들로 예시된다.
실험적 예들
예 1. 저 응력 및 고 밀도를 갖는 실리콘 옥사이드 막들의 형성.
다수의 실리콘 옥사이드 막들이 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 Vector PECVD 반응기에서 180 ℃의 온도, 2.5 Torr 내지 3.5 Torr의 압력들에서 평면형 300 ㎜ 웨이퍼들 상에 PECVD에 의해 증착된다. 증착 동안 SiH4 (30 sccm로 제공됨), CO2 (4200 sccm로 제공됨) 및 He로 구성된 프로세스 가스가 사용된다. 플라즈마는 100 내지 400 W의 전력 레벨에서13.56 ㎒의 HF RF 생성을 사용하여 프로세스 가스에서 생성된다. 증착은 5 초 동안 수행되고; 이어서 플라즈마 및 헬륨 플로우는 프로세스 챔버로부터 SiH4 및 CO2를 퍼지하기 위해 5 초 동안 유지되는 동안, 프로세스 챔버로의 SiH4 및 CO2 의 플로우가 중단된다. 다음에, 플라즈마 전력은 500 내지 1000 W로 상승되고 헬륨 플로우는 1000 내지 4000 sccm으로 상승되고 증착된 실리콘 옥사이드 막들은 6 내지 20 초 동안 이들 조건들 하에서 플라즈마 처리된다. 온도 및 압력은 프로세스 내내 막 각각에 대해 일정하게 유지된다. 플로우 레이트들 및 플라즈마 전력 레벨들은 단일 웨이퍼에 대한 프로세싱을 위해 제공된다. 막들은 응력의 정확한 측정을 용이하게 하기 위해 400 Å의 두께로 증착된다. 증착 후에, 형성된 막들의 응력 및 밀도가 측정된다. 응력은 Si 웨이퍼 기판 및 막 두께 타원 편광 반사법 (ellipsometry) 의 보우 (bow) 변화의 측정값을 사용하여 계산된다. 밀도는 Si 기판 및 막 두께 타원 편광 반사법에서 질량의 변화에 의해 계산된다. 형성된 막들의 밀도 및 응력 값들은 도 7에 도시된 플롯으로 예시된다. 80 MPa보다 낮은, 50 MPa보다 훨씬 낮은 절대 응력 값들을 갖는 막들이 획득된다는 것을 알 수 있다. 일부 막들은 30 MPa 미만의 응력 값들을 나타낸다. 형성된 막들은 2.05 g/㎤보다 큰 밀도들을 갖는다. 일부 막들은 2.1 g/㎤보다 큰 밀도들을 갖는다. 보다 낮은 응력 (절대 값으로) 이 보다 낮은 밀도와 연관된다는, 밀도와 응력 경향들 간 상관관계가 있다는 것을 도 7로부터 알 수 있다. 그럼에도 불구하고, 제공된 방법들은 하드마스크 애플리케이션들에 적합한 용인가능한 응력 및 밀도 값들을 갖는 막들을 생성한다. 반대로, 플라즈마 처리의 부재시, 저온에서 형성된 PECVD 실리콘 옥사이드 막들은 100 MPa 초과하는 절대 응력 값들을 갖는다.
예 2. 형성된 저-응력 막들의 구조체.
저-응력 실리콘 옥사이드 재료의 FT IR 스펙트럼이 획득된다. 예 1에 기술된 바와 같이, 다음의 프로세스 파라미터들: 180 ℃의 온도, 3.5 Torr의 압력, (13.56 ㎒로 생성된) 100 W의 플라즈마 전력, 30 sccm의 SiH4 플로우 레이트, 4200 sccm의 CO2 플로우 레이트 및 1250 sccm의 He 플로우 레이트를 사용하여 막이 형성되었다. 형성된 막은 -40 MPa 미만의 응력을 갖는다. FT IR 스펙트럼은 약 2250 cm-1에서 Si-H 피크를 갖지 않는다는 것을 알 수 있고, 이는 통상적으로 플라즈마 후-처리 없이 저온 PECVD에 의해 증착된 실리콘 옥사이드 막들에서 나타난다. 이는 플라즈마 후-처리가 형성된 막들에서 수소의 농도를 감소시킨다는 것을 나타낸다.
예 3. 플라즈마 후-처리에 의한 응력, 밀도 및 RI의 개선.
비교예인 실리콘 옥사이드 막이 저온 PECVD에 의해 411 Å의 두께로 증착되고 응력, 밀도 및 RI가 측정된다. 증착은 180 ℃의 온도, 및 3.5 Torr의 압력, 100 W (13.56 ㎒) 의 플라즈마 전력, 30 sccm의 SiH4 플로우 레이트, 4200 sccm의 CO2 플로우 레이트 및 1250 sccm의 He 플로우 레이트에서 수행되었다.
또 다른 실리콘 옥사이드 막이 상기 비교예의 막의 증착 시 사용된 것과 동일한 프로세스 조건들을 사용하여 저온 PECVD에 의해 증착되고, 이어서 180 ℃의 온도, 3.5 Torr의 압력, 500 W (13.56 ㎒) 의 플라즈마 전력, 및 1000 sccm의 He 플로우 레이트에서 플라즈마 처리된다. 처리된 막의 응력, 밀도 및 RI이 측정된다.
비교예의 막 및 처리된 막에 대한 파라미터들이 표 4에 제공된다.
Figure 112019042554914-pct00004
1.47보다 큰 RI는 박막들에 대한 계측 오프셋으로 인해 획득된다는 것을 주의한다. RI는 타원 편광 반사법을 사용하여 측정되었다.
예 4. 처리 단계에서 압력을 사용한 응력의 조정
예 1에 기술된 바와 같이 4 개의 막들이 증착되고 헬륨 플라즈마를 사용하여 처리된다. 다음의 조건들: 180 ℃의 온도, 100 W (13.56 ㎒) 의 플라즈마 전력, 30 sccm의 SiH4 플로우 레이트, 4200 sccm의 CO2 플로우 레이트 및 1250 sccm의 He 플로우 레이트이 사용된다. 증착 동안 압력은 모든 4 개의 막들에 대해 일정하고 3.5 Torr였다. 플라즈마 처리 단계 동안 압력은 1.5 torr, 2.5 torr, 3.5 torr과 4.5 torr 사이에서 가변한다. 처리 압력은 막 형성 동안 가변하는 유일한 프로세스 파라미터이다. 도 9a는 처리 압력의 함수로서 4 개의 막들에 대한 응력 값들의 플롯이다. 응력의 절대 값이 약 50 Mpa로부터 약 35 MPa로 압력을 상승시키는 것에 의해 감소된다는 것을 알 수 있다.
예 5. 플라즈마 처리 시간을 사용한 응력의 조정.
본 명세서에 기술된 바와 같이, 상이한 두께들을 갖는 몇몇의 막들이 증착되고 헬륨을 사용하여 플라즈마 처리된다. 막 응력에 대한 플라즈마 처리 단계의 지속기간의 효과가 연구되고 도 9b에 도시된다. 50 Å 막들 (곡선 a) 은 처리의 지속기간이 3 초로부터 12 초로 상승될 때 절대 값으로 약 50 MPa 으로부터 약 10 MPa로 응력의 감소를 나타낸다. 33 Å 막들 (곡선 b) 및 25 Å 막들 (곡선 c) 은 처리 지속기간 시간의 변화들에 응답하여 다소 작다.
예 6. 상이한 두께들의 막들에 대해 플라즈마 처리 시간을 사용한 응력의 조정.
본 명세서에 기술된 바와 같이 상이한 두께들을 갖는 몇몇 막들이 증착되고 헬륨을 사용하여 플라즈마 처리된다. 막 응력에 대한 플라즈마 처리 단계의 지속기간의 효과는 연구되고 도 9c에 도시된다. 500 W 플라즈마 전력을 사용하여 처리된 50 Å 막들 (곡선 a) 은 처리의 지속기간이 6 초로부터 12 초로 상승될 때 절대 응력의 감소를 나타낸다. 500 W 플라즈마 전력을 사용하여 처리된 100 Å 두께를 갖는 막들 (곡선 b) 은 또한 처리의 지속기간이 12 초로부터 20 초로 상승할 때 응력의 감소를 나타낸다.
다양한 상세들이 명확성을 위해 생략되었지만, 다양한 설계 대안들이 구현될 수도 있다. 따라서, 제시된 예들은 예시적이고 비제한적인 것으로 간주되고, 본 발명은 본 명세서에 제공된 상세들로 제한되지 않고, 첨부된 청구항들의 범위 내에서 수정될 수도 있다.

Claims (28)

  1. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계;
    (b) 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계로서, 상기 증착하는 단계는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리는 단계 및 플라즈마를 형성하는 단계를 포함하는, 상기 증착하는 단계;
    (c) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및
    (d) 상기 증착된 층을 개질하고 (modify) 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하는 단계를 포함하고,
    상기 단계 (d) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 반도체 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    플라즈마 생성을 위해 사용되는 전력을 상기 단계 (b) 에서 사용된 제 1 전력 레벨로부터 상기 단계 (d) 에서 사용된 제 2, 보다 높은 전력 레벨로 상승시키는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  3. 제 1 항에 있어서,
    상기 단계 (d) 는 본질적으로 헬륨으로 구성된 프로세스 가스에서 형성된 플라즈마로 상기 증착된 실리콘 옥사이드 층을 처리하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 단계 (a) 에서 제공된 상기 반도체 기판은 250 ℃ 이상의 온도들에 민감한 하나 이상의 온도-민감 재료 층들을 포함하는, 반도체 기판을 프로세싱하는 방법.
  5. 제 4 항에 있어서,
    상기 온도-민감 재료는 유기 재료인, 반도체 기판을 프로세싱하는 방법.
  6. 제 4 항에 있어서,
    상기 온도-민감 재료는 스핀-온 유전체인, 반도체 기판을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    상기 실리콘 옥사이드 층의 상기 증착은 180 ℃보다 낮은 온도에서 수행되는, 반도체 기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 단계 (d) 후에 획득된 상기 실리콘 옥사이드 층의 상기 응력의 절대 값은 50 MPa보다 낮은, 반도체 기판을 프로세싱하는 방법.
  9. 제 1 항에 있어서,
    상기 단계 (d) 후에 획득된 상기 실리콘 옥사이드 층의 상기 응력의 절대 값은 10 MPa보다 낮은, 반도체 기판을 프로세싱하는 방법.
  10. 삭제
  11. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계;
    (b) 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계로서, 상기 증착하는 단계는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리는 단계 및 플라즈마를 형성하는 단계를 포함하는, 상기 증착하는 단계;
    (c) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및
    (d) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하는 단계를 포함하고,
    상기 단계 (d) 에서 플라즈마 처리 후에 획득된 상기 실리콘 옥사이드는 IR 스펙트럼 상에서 2200 내지 2300 cm-1에서 Si-H 피크를 갖지 않는, 반도체 기판을 프로세싱하는 방법.
  12. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계;
    (b) 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계로서, 상기 증착하는 단계는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리는 단계 및 플라즈마를 형성하는 단계를 포함하는, 상기 증착하는 단계;
    (c) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및
    (d) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하는 단계를 포함하고,
    상기 단계 (b) 후 그리고 상기 단계 (c) 전에 상기 플라즈마를 유지하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  13. 제 1 항에 있어서,
    상기 단계 (b) 후 그리고 상기 단계 (d) 전에 상기 프로세스 챔버로부터 상기 실리콘-함유 전구체를 제거하기 위해 상기 PECVD 프로세스 챔버를 퍼지하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  14. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 PECVD 프로세스 챔버 내로 불활성 가스를 흘리는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  15. 제 14 항에 있어서,
    상기 실리콘-함유 전구체는 SiH4이고, 상기 산소-함유 반응물질은 CO2이고, 상기 불활성 가스는 He인, 반도체 기판을 프로세싱하는 방법.
  16. 제 1 항에 있어서,
    상기 단계 (b) 는 1.5 내지 5 Torr의 압력에서 수행되는, 반도체 기판을 프로세싱하는 방법.
  17. 제 1 항에 있어서,
    상기 단계 (b) 및 상기 단계 (d) 는 실질적으로 동일한 압력 및 온도에서 동일한 PECVD 프로세스 챔버에서 수행되는, 반도체 기판을 프로세싱하는 방법.
  18. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계;
    (b) 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계로서, 상기 증착하는 단계는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리는 단계 및 플라즈마를 형성하는 단계를 포함하는, 상기 증착하는 단계;
    (c) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및
    (d) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하는 단계를 포함하고,
    상기 단계 (b) 내지 상기 단계 (d) 는 멀티-스테이션 PECVD 장치의 제 1 스테이션에서 수행되고, 상기 방법은 상기 단계 (d) 후에 멀티-스테이션 PECVD 장치의 제 2 스테이션으로 상기 반도체 기판을 이동시키는 단계, 및 상기 멀티-스테이션 PECVD 장치의 상기 제 2 스테이션에서 상기 단계 (b) 내지 상기 단계 (d) 를 반복하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  19. 제 1 항에 있어서,
    상기 반도체 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노출하는 단계;
    상기 포토레지스트를 패터닝하고 상기 패턴을 상기 반도체 기판에 전사하는 단계; 및
    상기 반도체 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  20. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) PECVD 프로세스 챔버에 반도체 기판을 제공하는 단계;
    (b) 200 ℃보다 낮은 온도에서 PECVD에 의해 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하는 단계;
    (c) 증착 후에 실리콘-함유 전구체의 플로우를 중단시키는 단계; 및
    (d) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 180 ㎚ 이하의 파장을 갖는 UV 광 및 플라즈마로 처리하는 단계를 포함하고,
    상기 UV 광은 상기 플라즈마에서 형성되고,
    상기 단계 (d) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 반도체 기판을 프로세싱하는 방법.
  21. 반도체 기판 상의 실리콘 옥사이드 막들의 증착 및 플라즈마 처리를 위한 장치에 있어서,
    (a) 증착 동안 반도체 기판을 제자리에 홀딩하기 위한 기판 지지부를 포함하는 PECVD 프로세스 챔버;
    (b) 상기 PECVD 프로세스 챔버를 위한 플라즈마를 생성하기 위한 플라즈마 생성기; 및
    (c) 제어기로서,
    (i) 상기 PECVD 프로세스 챔버 내에서 200 ℃보다 낮은 온도에서 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하기 위한 프로그램 인스트럭션으로서, 상기 증착하기 위한 프로그램 인스트럭션은 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리기 위한 인스트럭션 및 플라즈마를 형성하기 위한 인스트럭션을 포함하는, 상기 증착하기 위한 프로그램 인스트럭션;
    (ii) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키기 위한 프로그램 인스트럭션; 및
    (iii) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하기 위한 프로그램 인스트럭션을 포함하는, 상기 제어기를 포함하고,
    상기 프로그램 인스트럭션 (iii) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 장치.
  22. 제 21 항에 있어서,
    상기 프로그램 인스트럭션들은 플라즈마 생성을 위해 사용된 전력을 상기 인스트럭션 (i) 에서 사용된 제 1 전력 레벨로부터 상기 인스트럭션 (iii) 에서 사용된 제 2, 보다 높은 전력 레벨로 상승시키기 위한 인스트럭션들을 포함하는, 장치.
  23. 반도체 기판 상의 실리콘 옥사이드 막들의 증착 및 UV 처리를 위한 장치에 있어서,
    (a) 증착 동안 반도체 기판을 제자리에 홀딩하기 위한 기판 지지부를 포함하는 PECVD 프로세스 챔버;
    (b) 상기 PECVD 프로세스 챔버를 위한 플라즈마를 생성하기 위한 플라즈마 생성기;
    (c) 180 ㎚ 이하의 파장을 갖는 UV 복사선을 생성하게 구성된 생성기; 및
    (d) 제어기로서,
    (i) 상기 PECVD 프로세스 챔버 내에서 200 ℃보다 낮은 온도에서 상기 반도체 기판 상에 실리콘 옥사이드 층을 증착하기 위한 프로그램 인스트럭션으로서, 상기 증착하기 위한 프로그램 인스트럭션은 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리기 위한 인스트럭션 및 플라즈마를 형성하기 위한 인스트럭션을 포함하는, 상기 증착하기 위한 프로그램 인스트럭션;
    (ii) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키기 위한 프로그램 인스트럭션; 및
    (iii) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 180 ㎚ 이하의 파장을 갖는 UV 광 및 플라즈마로 처리하기 위한 프로그램 인스트럭션을 포함하고,
    상기 UV 광은 상기 플라즈마에서 형성되고,
    상기 프로그램 인스트럭션 (iii) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 상기 제어기를 포함하는, 장치.
  24. 제 23 항에 있어서,
    상기 UV 복사선을 생성하게 구성된 생성기는 상기 PECVD 프로세스 챔버 내에 있는, 장치.
  25. 제 23 항에 있어서,
    상기 UV 복사선을 생성하게 구성된 생성기는 상기 PECVD 프로세스 챔버와 상이한 프로세스 챔버 내에 있는, 장치.
  26. 제 21 항 또는 제 23 항에 기재된 장치 및 스텝퍼를 포함하는, 시스템.
  27. (i) PECVD 프로세스 챔버 내에서 200 ℃보다 낮은 온도에서 반도체 기판 상에 실리콘 옥사이드 층을 증착하기 위한 코드로서, 상기 증착하기 위한 코드는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리기 위한 프로그램 인스트럭션 및 플라즈마를 형성하기 위한 프로그램 인스트럭션을 포함하는, 상기 증착하기 위한 코드;
    (ii) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키기 위한 코드; 및
    (iii) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 180 ㎚ 이하의 파장을 갖는 UV 광 및 플라즈마로 처리하기 위한 코드를 포함하고,
    상기 UV 광은 상기 플라즈마에서 형성되고,
    상기 코드 (iii) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 비일시적인 컴퓨터 머신-판독가능 매체.
  28. (i) PECVD 프로세스 챔버 내에서 200 ℃보다 낮은 온도에서 반도체 기판 상에 실리콘 옥사이드 층을 증착하기 위한 코드로서, 상기 증착하기 위한 코드는 실리콘-함유 전구체 및 산소-함유 반응물질을 상기 PECVD 프로세스 챔버 내로 흘리기 위한 프로그램 인스트럭션 및 플라즈마를 형성하기 위한 프로그램 인스트럭션을 포함하는, 상기 증착하기 위한 코드;
    (ii) 증착 후에 상기 실리콘-함유 전구체의 플로우를 중단시키기 위한 코드; 및
    (iii) 상기 증착된 층을 개질하고 80 MPa보다 낮은 절대 값으로 상기 증착된 층의 응력을 감소시키기 위해 200 ℃보다 낮은 온도에서 상기 증착된 실리콘 옥사이드 층을 플라즈마로 처리하기 위한 코드를 포함하고,
    상기 코드 (iii) 에서 상기 실리콘 옥사이드 층의 상기 플라즈마 처리는 상기 실리콘 옥사이드 층에서 수소의 함량을 감소시키는, 비일시적인 컴퓨터 머신-판독가능 매체.
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