[go: up one dir, main page]

JPH01296611A - 半導体薄膜堆積法 - Google Patents

半導体薄膜堆積法

Info

Publication number
JPH01296611A
JPH01296611A JP88125793A JP12579388A JPH01296611A JP H01296611 A JPH01296611 A JP H01296611A JP 88125793 A JP88125793 A JP 88125793A JP 12579388 A JP12579388 A JP 12579388A JP H01296611 A JPH01296611 A JP H01296611A
Authority
JP
Japan
Prior art keywords
film
thin film
substrate
semiconductor thin
raw material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP88125793A
Other languages
English (en)
Inventor
Akiyuki Nishida
彰志 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP88125793A priority Critical patent/JPH01296611A/ja
Priority to US07/425,350 priority patent/US4927786A/en
Publication of JPH01296611A publication Critical patent/JPH01296611A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G5/00—Recording members for original recording by exposure, e.g. to light, to heat, to electrons; Manufacture thereof; Selection of materials therefor
    • G03G5/02—Charge-receiving layers
    • G03G5/04—Photoconductive layers; Charge-generation layers or charge-transporting layers; Additives therefor; Binders therefor
    • G03G5/08—Photoconductive layers; Charge-generation layers or charge-transporting layers; Additives therefor; Binders therefor characterised by the photoconductive material being inorganic
    • G03G5/082—Photoconductive layers; Charge-generation layers or charge-transporting layers; Additives therefor; Binders therefor characterised by the photoconductive material being inorganic and not being incorporated in a bonding material, e.g. vacuum deposited
    • G03G5/08214—Silicon-based
    • G03G5/08278—Depositing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/10—Manufacture or treatment of devices covered by this subclass the devices comprising amorphous semiconductor material
    • H10F71/103—Manufacture or treatment of devices covered by this subclass the devices comprising amorphous semiconductor material including only Group IV materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はＳｉを含有する半導体薄膜の形成方法に関し、
特に半導体デバイス、電子写真用の感光体デバイス、画
像入力用のラインセンサー、撮像デバイス等に使用する
Ｓｉ含有半導体薄膜の形成方法に関する。
〔従来技術の説明〕
近年、ＶＬＳ　Ｉデバイスの集積度の高密度化に伴い、
Ｓｉウェハ基板の加工技術も大幅に向上し、トレンチ構
造や多層配線構造が必要不可欠なものとなってきている
。また次世代ＶＬＳ　Ｉデバイスとして、半導体層上に
絶縁層を形成し、その絶縁層の一部に穴を開け、絶縁層
上に新たな半導体層を形成して絶縁層下の半導体層と電
気的に連結した部分を含む多層構造体からなる集積回路
、いわゆる三次元集積回路の開発も急務となっている。
従来これらの半導集積回路の製造工程における半導体薄
膜の形成は、主に気相成長（ＣＶ　Ｄ）法で行われてき
た。
しかしながら、従来のＣＶＤ法（例えばＬＰＣＶＤ法、
プラズマＣＶＤ法）を用いて上記の様な表面に凹凸のあ
る基板上に半導体薄膜を堆積させた場合、原料がガス状
であるので基板表面でのマイグレーシラン効果が低いた
め良好なステップ・カバレージが得られにくい。そのた
め膜を積層していく際に、基板表面の段差がある部分で
の堆積膜の寸断、素子の配置ずれなどが起こり、集積回
路の高密度化の妨げや歩留りを悪くするといった問題が
あった。またプラズマＣＶＤ法ではプラズマ中に存在す
るイオンの衝撃などで材料が傷つくといった欠点もあっ
た。
〔発明の目的〕
本発明の目的は、上述の従来法による半導体薄膜堆積方
法における問題点を排除し、良好なステップ・カバレー
ジを得るとともに集積回路面の凹凸を緩和して基板表面
の平坦化を図り、集積回路の高密度化を促進し、歩留り
を向上させると共に良好な膜質を有する半導体薄膜の堆
積方法を提供することにある。
また本発明の他の目的はプラズマＣＶＤ法などで問題と
なるイオン衝撃などによる基板や絶縁層、或いは半導体
薄膜自体への損傷および基板や絶縁層と半導体薄膜との
界面への損傷を排除し、良好なデバイス特性を得るとと
もに高信頼化を達成するに好適な半導体薄膜の堆積方法
を提供することにある。
〔発明の構成〕
本発明は、上述の従来の半導体薄膜堆積における諸問題
を解決し、上記の目的を達成すべく本発明者が鋭意研究
を重ねた結果完成せしめた半導体薄膜の堆積方法である
。
即ち、本発明による半導体薄膜の堆積方法は、分子中に
Ｓｉを含むような成膜用原料ガスを冷却した基体表面上
に液状化して吸着させ、化学的に活性な水素原子と前記
液化成膜用原料ガスとを反応させることによりＳｉを含
んだ材料を基体表面上で固体薄膜化させることを特徴と
する半導体薄膜の堆積方法である。
上記構成の本発明によれば、Ｓｉを含む成膜用原料ガス
を一坦冷却した基板上に液状化して吸着させて膜を得る
ため、基板表面での濡れ性が良く、基板表面上に形成さ
れた凹凸を緩和して平坦性を向上させることができる。
すなわち、第１図（Ａ）に示すように、従来のＣＶＤ法
では、膜堆積は活性なガス状分子に依るために、このガ
ス状分子と基板表面との接触角が本質的に大きく、基板
上の段差がある所では表面自由エネルギーが太き（なる
ためにステップ・カバレージが悪くなる。これに対して
、本発明の方法による膜堆積は第１図（Ｂ）に示すよう
に液状の分子を用いるため、基板表面との接触角は小さ
く、基板上の段差がある所でもちょうど水が流れ込むよ
うに安定して表面を覆うため良好なステップ・カバレー
ジが得られると同時に基板表面の平坦性も改善される。
本発明に使用されるＳｉを含む成膜用原料ガスとしては
常温常圧でガス状または液体であっても適宜の気化装置
で容易にガス化し得る物質であって、化学的に活性な水
素原子と化学的相互作用を起こして分解し、堆積膜を形
成せしめるものであり、かつ沸点が比較的高く、冷却時
に液状化するものであればいずれのものであっても使用
できる。
具体的には例えばドライアイスまたは液体窒素を用いて
十分液状化可能なものであって、そうした半導体堆積膜
生成用の原料物質としては、例えば鎖状または環状シラ
ン化合物およびこれらの化合物において水素原子の一部
乃至全部をハロゲン原子で置換した化合物が用いられ、
具体的には、例えば５＝ｕＨｚｕ＊ｚ＋　　５ｔｖＨｚ
ｖ　（ｕは２以上の整数、■は３以上の整数。）で示さ
れる鎖状シラン、環状シラン、５ｔｕＨ１ｌＹｙ（Ｙは
Ｆ、Ｃ１，Ｂｒ及び■より選択される少なくとも一種の
元素、ｘ＋ｙ＝２ｕ又は２ｕ＋２、Ｕは前述の意味を有
する。）で示される鎖状又は環状化合物、Ｓ　ｔｕＹｚ
ｕ＋ｔ　（ｕ　＋Ｙは前述の意味を有する。）で示され
る鎖状ハロゲン化ケイ素、５ｉｖＹｔｖ　（ｖ、　Ｙは
前述の意味を有する。）で示される環状ハロゲン化ケイ
素などが挙げられる。
具体的には、例えば５ｉｚＨｉ、５ｉｔＦｉ、（ＳｉＦ
ｚ）ｓ。
５ｉｚＨｓＦｓ　、５ｉｌＣｊｌｈ、（ＳｉＢｒｚ）ｓ
、５ｉｌＨａＢｒｔ。
ＳｉｇＢｒａ　、５ｉｔＣ１３Ｆｘ　、５ｉｔｌａなど
のガス状態の又は容易にガス化し得るものが挙げられる
。
上記に挙げた物質以外にも、例えば３ｉＨ＜ｔＳｉＦ４
＋　５ｔＨ３Ｆ　、５ｔＨＣｊ！ｓなどといった低次の
シラン或いはハロゲン化ケイ素などを本発明の原料物質
として用いることも可能であるが、これらは分子量が比
較的小さいために沸点が低く、減圧下で使用する場合に
液化させる温度がかなり低温になるため、実用上前記に
挙げた物質を使用するのが好ましい。
また、上記半導体堆積膜生成用の原料物質に加えて、例
えばＨｅ、Ａｒ、Ｎｅ等の不活性ガスを同時に用いて、
半導体堆積膜生成用の原料物質の分圧を制御することが
できる。
本発明に利用され、上記半導体堆積膜生成用の原料物質
と化学的相互作用を起こす化学的に活性な水素原子の生
成は次のようにして行うことができる。即ち、例えば、
水素ガス（Ｈｚガス）のグロー放電やマイクロ波放電に
より活性な水素原子を得るようにするか、或いは、水素
ガス（Ｈ！ガス）に紫外線を照射することにより活性な
水素原子を得るようにするか、或いは水素ガス（ＨＸガ
ス）と金属表面との相互作用により活性な水素原子を得
るようにする等の手法が挙げられる。
また、効率良く水素原子を供給する目的をも兼ねて、Ｓ
　ｉ　Ｈ４１Ｓ　ｉ　ｔ　Ｈｈ等のシラン化合物を積極
的に使用してグロー放電やマイクロ波放電による分解に
付すこ・とができる、その場合、水素原子は次に示され
るような分解過程において生成される。
すなわち、５ｉＨｎを使用する場合： ５ｉＨａ＋ｅ−＝ＳｉＨ＋Ｈ１＋Ｈ＋ｅまたは５ｉＨａ
＋ｅ−＊５ｉＨｚ＋２Ｈ１＋ｅまたはＳｉＨ４＋ｅ−３
ｉＨｚ＋Ｈ＋ｅＳ　ｉ　Ｚ　Ｈｂを使用する場合： ５ｉｌＨｓ＋ｅ−＝ＳｉＨ＋５ｉＨｓ＋２Ｈ＋ｅまたは
５ｉｚＨ，＋ｅ→５ｉＨ１＋５ｉＨｚ＋Ｈ＋ｅまたは５
１ｇＨ６＋ｅ−４ＳｉｚＨｓ＋Ｈ＋ｅなお、上記式中の
ｅは、グロー放電或いはマイクロ波放電のプラズマ中に
存在し、Ｓ　ｉ　Ｈａまたは５ｉｚＨ＆を励起・分解す
るのに必要十分なエネルギーを有する高速電子を衷す。
本発明において半導体薄膜を得る際に半導体堆積膜生成
用の原料物質、すなわち成膜用原料ガスと、これと化学
的相互作用を起こす化学的に活性な水素原子とを会合さ
せて反応を起こさせる方法としては次の２通りがある。
一つは成膜用原料ガスを冷却した基体上に吸着させて液
状化となって基体表面を覆った後に、化学的に活性な水
素原子を基体表面に導入・作用させて反応・分解させる
ことにより固体半導体薄膜を得るもので、他の一つは基
体が配設された空間、即ち成膜空間の雰囲気中にあらか
じめ成膜用原料ガスと化学的に活性な水素原子とを導入
・作用させである程度両者を反応させて中間物質を形成
し、これを基体上に吸着させて液状化し、さらにその後
に活性な水素原子を作用させて固体半導体薄膜を得るも
のである。
また、本発明の半導体薄膜堆積法では、必要に応じて成
膜中に不純物元素でドーピングすることが可能である０
本発明に使用される不純物元素を含む物質（不純物導入
用物ｇ）としては、常温常圧でガス状または液体であっ
ても適宜の気化装置で容易にガス化し得る物質であって
、化学的に活性な水素原子と化学的相互作用を起こして
分解し、不純物元素を析出せしめるものであり、かつ沸
点が比較的高（、冷却時に液状化するものであればいず
れのものであっても使用できる。このようなドーピング
用の物質としては、ｐ形不純物元素を含ε゛ものとして
例えば、Ｂ　Ｃｌ　２　ｒ　Ｂ　Ｂ　ｒｌ＋ＢｚＨａ　
、ＢＦｓ等が好適なものとして挙げられ、ｎ形不純物元
素を含むものとして例えば、ｐｃｐｓ。
ＰＨ３、ＰＦ３　、ＰＦ５．５ｂＨｓ　、５ｂＣＮｓ　
ｌＡｓＨ，、ＡｓＣｊ！：＋　＋　ＡｓＦｘ　＋　Ａｓ
Ｆ５等が好適なものとして挙げられる。これらの不純物
元素を含む化合物は、１種用いてもまた２種以上併用し
てもよい。
形成される半導体薄膜をドーピングするについて導入さ
れる不純物導入用物質の量は、膜堆積条件、使用する成
膜用原料ガスまたは／及び不純物導入用物質の種類、形
成する堆積膜の種類に応じて適宜所望に従って決められ
る。
しかし一般的には、不純物導入用物質として、半導体堆
積膜生成用の原料物質に対して、好ましくは１／１０’
〜１／１０、より好ましくは１／１０’〜１／２０、最
適には１／１０’〜１）５０である。
本発明の半導体薄膜堆積法では、基体上に薄膜層を一層
のみ形成、或いは基体上に形成した薄膜層の上にさらに
別の薄膜層を積層することも可能で、この場合、積層の
前後で基体上の薄膜層に対してアニールなどの適当な処
理を施すことが出来る。
本発明において使用される基体は、導電性であっても或
いは電気絶縁性であっても良く、少なくとも一り９６℃
〜室温の温度範囲で使用に耐え得るもので、導電性基体
としては、例えばＮ１ｃｅｒ　。
ステンレス、Ａ／、Ｃｒ＋　Ｍｏ＋Ａｕ＋Ｉｎ＋Ｎｂ＋
Ｔａ、Ｖ、Ｔｉ、Ｐｔ、Ｐｄ等の金属又はこれ等の合金
が挙げられる。
電気絶縁性基体としては、ポリエステル、ポリエチレン
、ポリカーボネート、セルローズアセテート、ポリプロ
ピレン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリス
チレン、ポリアミド等の合成樹脂のフィルム又はシート
、ガラス、セラミックス等が使用される。またＳｉを始
めとする半導体なども基体として用いられる。
また、成膜空間内の圧力、即ち、成膜用基体が配設され
ている空間内の圧力については、成膜用原料ガス、不活
性ガス、水素原子ガス、更には不純物導入用物質の導入
圧及び流量との関連において所望の値に排気装置により
調整されるが、一般的には、好ましくはｌＸｌ０−コ〜
１ｏ２Ｔｏｒｒ１より好ましくはｌＸｌ０−”〜３０　
Ｔｏｒｒ　ｓ最適には５　Ｘ　１０−”〜１０　Ｔｏｒ
ｒである。
成膜時の基体温度（Ｔｓ）については、使用する成膜用
原料ガスの種類とその分圧、使用する基体の種類との関
連において適宜決定される。
以上説明の本発明の方法は、適宜の装置を介して実施す
ることができるが、好ましい装置例として第２図、第３
図、第４図に示されるものを挙げることができる。
第２図に示す装置について、２０１は水素導入管であり
、水素原子生成空間２０２に連結している。２０３は水
素原子生成空間２０２の周壁外部に設置されたマイクロ
波発生装置であり、空間２０２に導入される水素ガスに
電磁波エネルギーを付与して放電を起こし、活性な水素
原子を生成せしめる。生成された水素原子は成膜空間に
向けて移送される。２１０はＳｉを含む成膜用原料ガス
の導入管であり、成膜空間に連結している。
２０４は成膜空間を存する成膜室であり、該室内には、
導線２０６により電源に電気接続されたヒーター２０８
を内蔵する基板２０９を保持するだめの基板ホルダー２
０５が設置されている。基板ホルダー２０５はまた基板
２０９を冷却するための冷却管２０６も内蔵しており、
この冷却管２０６内を冷媒、例えば液体窒素中を通した
窒素ガスを循環させることにより基板２０９を冷却する
。必要に応じて冷却管２０６とヒーター２０８を併用す
ることにより所望の基体温度を得ることができる。成膜
室２０４は排気パルプ（図示せず）を備えた排気管２１
）を有してＣ１て、該排気管は、排気袋Ｗ２１０に連結
している。
第３図に示す装置は、第２図に示す装置の変形であり、
第２図に示す装置における電磁波付与手段の代わりに紫
外光のエネルギーを利用した光化学反応により活性な水
素原子を得るものである。
３０１は水素導入管であり、ストップバルブ３０５を介
して水銀留３０３に連結している。水素導入管３０１を
通って水銀留３０３に流入した水素は３０３にある水銀
３０６から発生するｍｌの水銀蒸気と共にストップバル
ブ３０５′を介して水素原子生成空間３０６へと送られ
る。水銀留３０３中の水銀蒸気は水銀留３０３の外側に
配設される恒温槽３Ｑ７により制御される。３０２はバ
イパス管であり、水素ガスは３０２、バイパスバルブ３
０４を介して直接水素原子生成空間３０６へ導入するこ
ともできる。水素原子生成空間３０６へ導入された水素
ガスは、紫外線ランプ３１０から放射され、０リング３
０８でシールされた合成石英板３０９を介して、水素原
子生成空間３０６へ入射する紫外光のエネルギーを吸収
することにより励起、分解して活性な水素原子となる。
得られた水素原子は、水素原子導入管３１）を経て成膜
室３１２へ導入される。微量の水銀蒸気を介在させる理
由は、水素自体の紫外光に対する吸収係数が小さいため
、−度水銀原子を紫外光のエネルギーで励起させ、その
励起した水銀原子が水素分子にエネルギーを与えること
により水素を励起させて活性な水素原子を得るためであ
る。この手法は水銀増感法と呼ばれ、広く光化学の分野
で用いられている。
第４図に示す装置は、第２図に示す装置の変形であり、
第２図に示す装置における電磁波付与手段の代わりに金
属細線と水素ガスとを接触させて金属表面と水素分子と
の相互作用（金属の触媒作用）により活性な水素原子を
得るものである。即ち、タングステンなどの金属コイル
４０３と水素分子を相互作用させて水素原子を生成する
。生じた水素原子は金属表面に吸着するので水素原子生
成空間４０２の外部からスイッチ４０５を介して電源４
０４により金属コイル４０３に電流を流して金属コイル
４０３を加熱させることにより、水素原子を熱脱離させ
る。熱脱離した水素原子は成膜空間４０６に導入される
。
〔実施例〕
以下、図示の装置を使用して本発明の方法を実施して所
望の半導体薄膜を形成するところをより詳細に説明する
が、本発明はこれらの実施例により何ら限定されるもの
ではない。
去立医上 第２図に示す装置を使用してＳｉ、膜を堆積させ、第５
図に示す構成のギャップ・セルを作製して電気特性の評
価を行った。
基板２０９としてコーニング社製７０５９ガラス基板を
用い、液体窒素中を通した窒素ガスで冷却した基板ホル
ダー２０５上に置いた。基板温度は一１２０℃に保たれ
るようにヒーター２０８を併用して温度コントローラに
より制御した。成膜を始める前に成膜室は１０−’Ｔｏ
ｒｒ以下に真空引きを行った。Ｓｉを含む成膜用原料ガ
スには５ｉｓＨｓ（）リシラン）を用い、適当な気化装
置により一坦気化させたＳｉ、ＨｓをＡｒをキャリアガ
スとして導入管２１０より成膜室２０４へ導入した。成
膜室内の全圧は１０　Ｔｏｒｒであり、５ｉ２Ｈｅの分
圧はＩ　Ｔｏｒｒであった。２０分間ガスを流した後ガ
スを止め、３分間程成膜室２０４を真空引きした後に水
素導入管２０１より水素ガスを導入し、マイクロ波発生
装置２０３により放電を起こして４０分間装いた。流し
た水素ガスの流量は２５０ｓｅｃｍであり、放電パワー
は１６０Ｗ（パルス発振）、成膜室内の圧力はＱ、　２
Ｔｏｒｒであった。
放電を止めた後に再び成膜室２０４内を真空に引き、冷
却管２０６内を循環する窒素ガスを止めてヒーター２０
８により基板２０９を２５０℃で１時間アニールした。
このようにして得られたＳｉ膜の膜厚は約０．８μｍで
あった。得られたＳｉ膜の表面に第５図に示すように、
通常の真空蒸着法により／ｌ電極を０．１μｍ蒸着し、
ギャップ幅５０μｍのギャップ・セルを作製した。
かくして得られたＳｉ膜の電気的特性について調べたと
ころ、暗導電率（σｄ）２ｘ１０−ｑ〜４×１０−”Ｓ
／ｅｍ、ＡＭ−１照射下で光導電率（ｒｐ）４Ｘ１０−
’〜５Ｘ１０−’となり、良好な機能性薄膜が形成され
ていることが判った。得られたＳｉ膜の表面を反射電子
線回折により観察したところ、回折像はハローなパター
ンを示し、得られたＳｉ膜は非晶質であった。さらに、
上述の手法において、水素ガスの代わりにＳ　ｉ　Ｈａ
を用いて水素原子の生成を行った。水素導入管２０１よ
りＳ　ｉ　Ｈ４を５０ｓｅｃｍ流し、他は同じ条件で成
膜を行ったところ、膜厚約０．７μｍのＳｉ膜が得られ
、これの電気持性としてσｄ＝４Ｘ１０−’〜１０−’
Ｓ／ａｍ、ＡＭ−１照射下でσｐ＝ｓｘ１ｏ−’〜１０
−’Ｓ／うにＳｉウェハの表面に深さ５μｍ１幅１μｍ
の溝を周期的に形成したものを基板として上述した手法
によりＳｉ膜を形成したところ、膜堆積後、基板表面に
垂直な面でへき関した断面は第１図（Ｂ）に示すように
溝を埋めており、基板表面の平坦性も従来のプラズマＣ
ＶＤ法などに比べて格段に向上しているのが確認された
。
このように本発明の方法により、得られたＳｉ膜は良好
な電気特性を示し、また基板表面の凹凸を充分緩和して
平坦性が改善されることが明らかとなった。
去ｍ 第３図に示す装置を使用して、ガラス基板上にＳｉ膜を
堆積させた。成膜用原料ガスには５ｉｔＨｂを用い、水
素原子と同時に成膜室に導入した。基板温度は一１００
℃に保ち、実施例１と同様に成膜前に成膜室３１）を１
０−’Ｔｏｒｒ以下に真空引きを行った。まずストップ
パルプ３０５，３０５’を開け、水素導入管３０１より
水素ガスを２００ｓｅｃ＋ｍ流し、水素原子生成空間３
０６で紫外線ランプ３１０により紫外線を照射した。こ
の時の恒温槽３０７の温度は５０℃に保った０次に成膜
用原料ガス導入管３１８より５ｉｚＨｈとＡ「をそれぞ
れ５ＳＣＣ１）％　８０ｓｃｃｍ成膜室３１２に導入し
、成膜室の全圧が２Ｔｏｒｒになるように排気管３１９
及び排気装置３２０で調節した。４０分開成膜を行った
後にＳｉ、Ｈ＊及びＡｒの成膜室への導入を止め、成膜
室を水素原子を含む水素雰囲気にし、全圧を０．５　Ｔ
ｏｒｒになるように再度調節し、３０分分間−た。その
後、ストップバルブ３０５．３０５’を閉じて水素の導
入を止め、成膜室３１２を真空に引きながら、基板３１
６を２５０℃で１時間アニールを行った。このようにし
て得られたＳｉ膜の膜厚は０．６μｍであった。
実施例１と同様にして、得られたＳｉ膜を用いてギャッ
プ・セルを作製し、電気的特性を評価したところ、σｄ
　〜１０−”〜１０−’Ｓ／ａｍ、　ａ　ｐ　＝２Ｘ１
０−’〜１０−’Ｓ／ｃｍという値が得られ、実施例１
同様、良好な機能性薄膜が形成されていることが判った
０反射電子線回折により、得られたＳｉ膜は非晶質であ
った。
大旌斑主 第３図に示す装置を使用して、実施例２と同様にしてド
ーピングを施したＳｉ膜を堆積させた。
ドーピングガスにはｐ形用にはＢ　ｔ　Ｈｂを、ｎ形用
にはＰＨ３をそれぞれ５ｉｔＨａに対して１／１０”。
３／１０”混入させて成膜を行った。この他、ドーピン
グガスの導入方法として水素導入管３０１側より水素に
混入させても良い、膜堆積後、実施例１．２と同様に得
られた膜を用いてギャップ・セルを作製し、電気的特性
を評価したところ、Ｂ　ｔ　Ｈｈをドーピングした膜に
対してσｄ−１０−’〜３　Ｘ　１０−’Ｓ　／ａｉ、
σｐ−６Ｘ　１０−’Ｓ／Ｃｌ１）、またＰＨｓをドー
ピングしたＪＩＱに対してσｄ＝４ｘ　ｌ　Ｑ−３〜１
０−”３７ｃｍ、’ｆ’−１０−”Ｓ／ｅ１）という値
が得られ、ドーピングによりＳｉ膜の価電子制御が可能
であることが示された。
また熱起電力の測定から、Ｂ　ｚ　Ｈａをドーピングし
た膜はｐ形、ＰＨ３をドーピングした膜はｎ形になって
いることが確認された。
去施±↓ 第４図に示す装置を使用して、ｐｉｎ構造のダイオード
を作製した。基板には透明導電膜ＩＴＯを０．１５μｍ
スパッタにより蒸着したガラス基板を用い、実施例２，
３と同様な膜形成条件により、下から順にｐＦｔ、　　
ｉＪｉ　（ノンドープＮ）、ｎ層の順に積層した。Ｓｉ
　ｚ　Ｈｂは導入管４１２から、タングステンコイル４
０３より熱脱離した水素原子は水素原子生成空間４０２
から、それぞれ同時に成膜室４０６に導入した。各層の
形成条件を第１表に示す。真空中でのアニールは各膜堆
積後に２５０℃２０分間行い、その後さらに２５０℃４
０分間行った。最後にｎ層表面上に通常の手法による真
空蒸着法によりＡ１を０．３μｍ蒸着して電極を形成し
た。
作製したｐｉｎダイオードにＡＭ７１の光源をｐＮ側（
ガラス基板側）より照射して光起電力特性について調べ
たところ、開放電圧Ｖｏｃ０．７２　Ｖ。
短絡電流１ｓｃ６．５ｍＡ／ｃＪ、曲線因子Ｆ　Ｆ　Ｏ
，４３、効率η２．０％なる特性が得られ、光起電力効
果が確認された。
このように本発明の方法により、機能性デバイスの作製
が可能となる半導体薄膜が形成されることが明らかとな
った。
第　　１　　表 スｍ 第４図に示す装置を使用して、第６図に示す構成の下ゲ
ート型薄膜トランジスタを作製した。基板６００には石
英板を用い、通常の真空蒸着法によりＡｌを真空蒸着し
て５０００人厚のデート電極１）６０１を形成し、パタ
ーニングした後、プラズマＣＶＤ装置により、第２表に
示す層形成条件でＮＨ，ガスとＳ　ｉ　Ｈ４ガスを原料
ガスに使用して内圧０．２　Ｔｏｒｒ　、基体温度２０
０℃の条件で前記電極層６０１上に、絶縁層６０またる
３０００人の膜厚のＡ−５ｉ：Ｈ：Ｎ層を形成した。
ついで、絶縁層６０２を形成した石英基板を第４図に示
す装置の基板ホルダー４０７に配置し、実施例４の第２
表に示した条件で最初に活性層（ｉＪＷ）６０３、つぎ
にオーミック・コンタクト層（ｎ層）６０４を実施例４
と同様な手法により形成した。真空中でのアニールは実
施例４と同じく各層堆積後に２５０℃２０分間行い、そ
の後さらに２５０℃４０分間行った。
以上のようにして活性層及びオーミック・コンタクト層
を形成した石英基板のオーミック・コンタクト層上に、
通常の真空蒸着法により、Ａｊ！を１０００人厚に蒸着
してフォトリソグラフィによりソース電極６０５及びド
レイン電極６０６を形成した。形成されたトランジスタ
のゲート幅（Ｗ）とゲート長（Ｌ）は、それぞれ６００
μｍ、２０μｍであった。
ゲート電圧■。を変化させてドレイン電流■。
を測定したところ、ドレイン電圧Ｖｏ＝１０Ｖでの■、
の最大値と最小値の比は５Ｘ１０’〜２×１０”？’あ
った。また（　Ｉ　ｏ　）　””　　ＶＧ　特性力ら算
出される電界効果移動度は１〜２ｃｉ／Ｖ−ｓｅｃであ
った。これらの値はプラズマＣＶＤ法で得られるＡ−３
ｉ膜を用いた薄膜トランジスタと同等のものである。ま
た、第６図に示す様に、下ゲート電極６０１の縁の部分
ではその上に形成された通常のプラズマＣＶＤ法による
Ａ−３ｔ：Ｈ：Ｎ層６０２のステップ・カバレージは悪
くかなりの段差が生じたが、さらにその上に堆積された
本発明の方法による１層６０２や１層６０４のＳｉ膜で
は段差が大幅に緩和され、最上部に設けたソース電極６
０５及びドレイン電極６０６の表面の平坦性はプラズマ
ＣＶＤ法により堆積したＳｉ膜上の場合よりも大幅に改
善され、電極６０５．６０６の段差部分における寸断な
どの問題も解消されるに至った。
第　　　２　　　表 第４図に示す装置、電子写真感光体を作成した。
基板には５龍厚のＡ７！板を用い、実施例２．３と同様
゛の膜作成条件により、下からｐ層、１層（ノンドープ
Ｎ）の順に積層した。Ｓ　ｉｔ　Ｈ６’は導入管４１２
から、タングステンコイル４０３より熱脱離した水素原
子は水素原子生成空間４０２から、それぞれ同時に成膜
室４０６に導入した。各層の形成条件を第３表に示す。
真空中でのアニールは、各層堆積後に２５０℃２０分間
行い、その後さらに２５０℃４０分間行った。
作製した電子写真感光体をカールソンプロセスによりそ
の特性を調べた。プラスのコロナ帯電、６　ｋＶに上記
感光体をさらした後０．２秒後に０．８Ｌｕｘ−ｓｅｃ
の白色光を照射して、Ｄａｒｋ電位、Ｌｉｇｈｔ電位を
測定したところそれぞれ３５０Ｖ、１０ｖとなり良好な
電子写真特性をもつ感光体になっていることが判明した
。
［発明の効果の概要〕 以上説明したように、本発明の方法によれば、分子中に
Ｓｉを含むような成膜用原料ガスを冷却した基体上に吸
着させて液状化し、これに化学的に活性な水素原子を作
用させて前記成膜用原料ガスを分解してＳｉ薄膜を堆積
させることにより、良好なステップ・カバレージが得ら
れるとともに基体表面の平坦化も向上することができ、
メモリデバイス、感光デバイス、画像入力用デバイスあ
るいは撮像デバイスなどの機能性デバイスの高密度集積
化が可能となり、またさらには三次元集積回路の実現を
図ることも可能となった。
【図面の簡単な説明】
第１図は本発明の特徴を示すための模式図である。第２
図、第３図、第４図はそれぞれ本発明の半導体薄膜堆積
法を具現化するための装置の例を示す模式的説明図であ
る。第５図は、本発明の方法により作製されるギャップ
・セルの層構造を示した模式図である。第６図は、本発
明の方法により作製されるゲー′ト型薄膜トランジスタ
の模式図である。 第１乃至４図において、１０２，１０４・・・基板、１
０１・・・Ａ−３ｉ、１０３・・・Ｓｉを含む液状化成
膜用原料ガス、２０１，３０１，４０１・・・水素導入
管、２０２，３０６，４０２・・・水素原子生成空間、
２０３・・・マイクロ波発生装置、３０２・・・バイパ
ス？、３０４・・・バイパスバルブ、３０３・・・水銀
留、３０６・・・水銀、３０７・・・恒温槽、３０８・
・・０リング、３０９・・・合成石英板、３１０・・・
紫外線ランプ、３１）・・・水素原子導入管、４０３・
・・タングステン・コイル、４０４・・・電源、４０５
・・・スイッチ、２０４．３１２，４０６・・・成膜室
、２０５゜３１８．４０７・・・基板ホルダー、２０６
，３１４゜４０８・・・冷却管、２０７，３１５，４０
９・・・ヒーター、２０９，３１６，４１）・・・基板
、２１０゜３１８．４１２・・・成膜用原料ガス導入管
、２１）゜３１９．４１３・・・排気管、２１２，３２
０，４１４・・・排気装置。 第５図において、５０１・・・ガラス基板、５０２・・
・Ｓｉ薄膜、５０３・・・ＡＲＴＦ１極。 第６図において、６００・・・石英基板、６０１・・・
Ａｆｆｉゲート電極層、６０２・・・絶縁層、６０３・
・・活性層（ｉ層）、６０４・・・オーミック・コンタ
クト［（ｎ層）、６０５・・・ソース電極、６０６・・
・ドレイン電極。

Claims (5)

    【特許請求の範囲】
  1. （１）分子中にＳｉを含むような成膜用原料ガスを冷却
    した基体表面上に液状化して吸着させ、化学的に活性な
    水素原子と前記液化成膜用原料ガスとを反応させること
    によりＳｉを含んだ材料を基体表面上で固体薄膜化させ
    ることを特徴とする半導体薄膜の堆積法。
  2. （２）前記成膜用原料ガスがＳｉ＿ｕＨ＿２＿ｕ＿＋＿
    ２あるいはＳｉ＿ｖＨ＿２＿ｖ（ｕ、ｖはｕ≧２、ｖ≧
    ３であるような整数）である請求項（１）に記載の半導
    体薄膜の堆積法。
  3. （３）前記成膜用原料ガスがＳｉ＿ｕＨ＿ｘＹ＿ｙ（Ｙ
    はＦ、Ｃｌ、Ｂｒ及びＩより選択される少なくとも一種
    の元素、ｘ＋ｙ＝２ｕ又は２ｕ＋２、ｕは前述の意味を
    有する）である請求項（１）に記載の半導体薄膜の堆積
    法。
  4. （４）前記成膜用原料ガスがＳｉ＿ｕＹ＿２＿ｕ＿＋＿
    ２あるいはＳｉ＿ｖＹ＿２＿ｖ（Ｙ、ｕ、ｖは前述の意
    味を有する）である請求項（１）に記載の半導体薄膜の
    堆積法。
  5. （５）前記化学的に活性な水素原子の生成が、水素のグ
    ロー放電やマイクロ波放電により、或いは水素の紫外線
    照射により、または水素と金属表面との相互作用により
    行われる請求項（１）に記載の半導体薄膜の堆積法。
JP88125793A 1988-05-25 1988-05-25 半導体薄膜堆積法 Pending JPH01296611A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP88125793A JPH01296611A (ja) 1988-05-25 1988-05-25 半導体薄膜堆積法
US07/425,350 US4927786A (en) 1988-05-25 1989-10-20 Process for the formation of a silicon-containing semiconductor thin film by chemically reacting active hydrogen atoms with liquefied film-forming raw material gas on the surface of a substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP88125793A JPH01296611A (ja) 1988-05-25 1988-05-25 半導体薄膜堆積法

Publications (1)

Publication Number Publication Date
JPH01296611A true JPH01296611A (ja) 1989-11-30

Family

ID=14919011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP88125793A Pending JPH01296611A (ja) 1988-05-25 1988-05-25 半導体薄膜堆積法

Country Status (2)

Country Link
US (1) US4927786A (ja)
JP (1) JPH01296611A (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2752235B2 (ja) * 1990-06-26 1998-05-18 株式会社東芝 半導体基板の製造方法
JP2721271B2 (ja) * 1990-11-20 1998-03-04 キヤノン株式会社 太陽電池の製造方法
JPH04299578A (ja) * 1991-03-27 1992-10-22 Canon Inc 光電変換素子及び薄膜半導体装置
US5504040A (en) * 1992-06-30 1996-04-02 Texas Instruments Incorporated Planarized material layer deposition using condensed-phase processing
US5628829A (en) * 1994-06-03 1997-05-13 Materials Research Corporation Method and apparatus for low temperature deposition of CVD and PECVD films
US5975912A (en) * 1994-06-03 1999-11-02 Materials Research Corporation Low temperature plasma-enhanced formation of integrated circuits
WO1995034092A1 (en) * 1994-06-03 1995-12-14 Materials Research Corporation A method of nitridization of titanium thin films
US5665640A (en) 1994-06-03 1997-09-09 Sony Corporation Method for producing titanium-containing thin films by low temperature plasma-enhanced chemical vapor deposition using a rotating susceptor reactor
US5599735A (en) * 1994-08-01 1997-02-04 Texas Instruments Incorporated Method for doped shallow junction formation using direct gas-phase doping
US5972790A (en) * 1995-06-09 1999-10-26 Tokyo Electron Limited Method for forming salicides
US7071563B2 (en) * 2001-09-28 2006-07-04 Agere Systems, Inc. Barrier layer for interconnect structures of a semiconductor wafer and method for depositing the barrier layer
US6677233B2 (en) 2002-01-02 2004-01-13 Intel Corporation Material deposition from a liquefied gas solution
EP1369931A1 (en) * 2002-06-03 2003-12-10 Hitachi, Ltd. Solar cell and its manufacturing method, metal plate for the same
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8454750B1 (en) * 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8398816B1 (en) 2006-03-28 2013-03-19 Novellus Systems, Inc. Method and apparatuses for reducing porogen accumulation from a UV-cure chamber
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
JP4518284B2 (ja) * 2008-04-21 2010-08-04 ソニー株式会社 ポリシラン修飾シリコン細線の製造方法およびシリコン膜の形成方法
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
DE102011006307A1 (de) * 2011-03-29 2012-10-04 Evonik Degussa Gmbh Verfahren zum Herstellen von amorphen Halbleiterschichten
CN103778855A (zh) * 2014-01-29 2014-05-07 京东方科技集团股份有限公司 保护板及其制备方法、显示面板及显示装置
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US10347547B2 (en) 2016-08-09 2019-07-09 Lam Research Corporation Suppressing interfacial reactions by varying the wafer temperature throughout deposition
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4058418A (en) * 1974-04-01 1977-11-15 Solarex Corporation Fabrication of thin film solar cells utilizing epitaxial deposition onto a liquid surface to obtain lateral growth
US4119744A (en) * 1975-02-07 1978-10-10 U.S. Philips Corporation Method of manufacturing semiconductor devices in which a layer of semiconductor material is provided on a substrate
US3993533A (en) * 1975-04-09 1976-11-23 Carnegie-Mellon University Method for making semiconductors for solar cells
DE2652218A1 (de) * 1976-11-16 1978-05-24 Wacker Chemitronic Verfahren zur herstellung von substratgebundenem, grossflaechigem silicium
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates

Also Published As

Publication number Publication date
US4927786A (en) 1990-05-22

Similar Documents

Publication Publication Date Title
JPH01296611A (ja) 半導体薄膜堆積法
US4652463A (en) Process for depositing a conductive oxide layer
JP3517934B2 (ja) シリコン膜の形成方法
JPH084071B2 (ja) 堆積膜形成法
JPS62156811A (ja) 薄膜半導体素子及びその形成法
US4446168A (en) Method of forming amorphous silicon
JPS60117712A (ja) 薄膜形成方法
JPH1081968A (ja) 非晶質シリコン膜の作製法
JP2758247B2 (ja) 有機金属ガス利用薄膜形成装置
JPH07221026A (ja) 高品質半導体薄膜の形成方法
JPH0651908B2 (ja) 薄膜多層構造の形成方法
JPS62240768A (ja) 堆積膜形成法
JPS6360830B2 (ja)
JPS5957419A (ja) 半導体薄膜の製造方法
JPH04105314A (ja) 非晶質シリコンの製造方法
JPS6210275A (ja) 堆積膜形成法
Kruzelecky et al. DC saddle-field plasma-enhanced vapour deposition
JPS6189624A (ja) 堆積膜形成法
JPS6188514A (ja) 堆積膜形成法
Srinivasan Plasma-enhanced chemical vapor deposition of amorphous and microcrystalline silicon for thin film transistor applications
JPS6188521A (ja) 堆積膜形成法
JPS6188520A (ja) 堆積膜形成法
JPH0590157A (ja) ｎ型半導体薄膜
JPS61179870A (ja) 堆積膜形成法
JPH1154443A (ja) Ｎ型ダイアモンド半導体の製造方法