KR102398177B1 - 자기 메모리 장치 - Google Patents
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Abstract
본 발명은 자기 메모리 장치에 관한 것으로, 서로 교차하는 워드 라인들과 제1 비트 라인들 사이에 연결되는 복수의 제1 메모리 셀들, 상기 제1 메모리 셀들의 각각은 제1 메모리 소자 및 이에 연결되는 제1 선택 소자를 포함하고 및 서로 교차하는 상기 워드 라인들과 제2 비트 라인들 사이에 연결되는 복수의 제2 메모리 셀들, 상기 제2 메모리 셀들의 각각은 제2 메모리 소자 및 이에 연결되는 제2 선택 소자를 포함하되, 상기 제1 및 제2 메모리 소자들의 각각은, 고정층, 자유층 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함하고, 상기 제2 메모리 소자들 중 일부의 상기 자기터널접합은 상기 터널 배리어층이 절연 파괴되어 비가역적인 저항 상태를 갖는 자기 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기기억 소자가 제안된 바 있다. 자기기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 배리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화된 자기 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 자기 메모리 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치 복수의 워드 라인들; 상기 워드 라인들과 교차하는 복수의 비트 라인들, 상기 복수의 비트 라인들은 제1 비트 라인들, 및 상기 제1 비트 라인들로부터 상기 워드 라인들의 연장 방향으로 이격되는 제2 비트 라인들을 포함하고; 서로 교차하는 상기 워드 라인들과 상기 제1 비트 라인들 사이에 연결되는 복수의 제1 메모리 셀들, 상기 제1 메모리 셀들의 각각은 제1 메모리 소자 및 이에 연결되는 제1 선택 소자를 포함하고; 및 서로 교차하는 상기 워드 라인들과 상기 제2 비트 라인들 사이에 연결되는 복수의 제2 메모리 셀들, 상기 제2 메모리 셀들의 각각은 제2 메모리 소자 및 이에 연결되는 제2 선택 소자를 포함하되, 상기 제1 및 제2 메모리 소자들의 각각은, 고정층, 자유층 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함하고, 상기 제2 메모리 소자들 중 일부의 상기 자기터널접합은 상기 터널 배리어층이 절연 파괴되어 비가역적인 저항 상태를 가질 수 있다.
일 실시예에 따르면, 상기 제1 메모리 셀들은 복수 회의 프로그래밍이 가능한 노말 메모리 셀 어레이를 구성하고, 상기 제2 메모리 셀들은 일 회의 프로그래밍만이 가능한 OTP 메모리 셀 어레이를 구성할 수 있다.
일 실시예에 따르면, 상기 제1 메모리 소자들의 상기 자기터널접합은 제1 자기터널접합이고, 상기 제2 메모리 소자들 중 상기 일부의 상기 자기터널접합은 제2 자기터널접합이고, 상기 제2 메모리 소자들 중 나머지의 상기 자기터널접합은 제3 자기터널접합이되, 상기 제1 자기터널접합은 복수의 프로그래밍을 통해 제1 데이터에 상응하는 제1 저항값 또는 제2 데이터에 상응하는 제2 저항값을 갖고, 상기 제2 자기터널접합은 일 회의 프로그래밍을 통해 상기 제1 데이터에 상응하는 제3 저항값을 갖고, 상기 제3 자기터널접합은 일 회의 프로그래밍을 통해 상기 제2 데이터에 상응하는 제4 저항값을 갖되, 상기 제1 내지 제4 저항값들은 서로 다를 수 있다.
일 실시예에 따르면, 상기 제1 저항값은 상기 제2 저항 값보다 작고, 상기 제3 저항값은 상기 제1 저항값보다 작고, 상기 제4 저항값은 상기 제1 및 제2 저항값들 사이일 수 있다.
일 실시예에 따르면, 상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고, 상기 제2 메모리 셀들 중 일부는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀로 이용될 수 있다.
일 실시예에 따르면, 상기 제1 기준 셀은 상기 제1 메모리 셀들 중 한 쌍의 제1 메모리 셀들이 하나의 제1 비트 라인을 통해 병렬 연결되도록 구성될 수 있다.
일 실시예에 따르면, 상기 한 쌍의 제1 메모리 셀들 중 어느 하나의 상기 제1 자기터널접합은 상기 제1 저항값을 갖도록 프로그래밍되고, 다른 하나의 상기 제1 자기터널접합은 상기 제2 저항값을 갖도록 프로그래밍 될 수 있다.
일 실시예에 따르면, 상기 제2 기준 셀은 상기 제2 메모리 셀들 중 상기 제2 자기터널접합을 포함하는 어느 하나로 구성될 수 있다.
일 실시예에 따르면, 상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 더 포함하되, 상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제2 기준 셀을 구성하는 상기 제2 자기터널접합의 상기 제3 저항값과 상기 제어 저항의 제5 저항값의 합산 값을 이용할 수 있다.
일 실시예에 따르면, 상기 합산 값은 상기 제3 저항값과 상기 제4 저항값 사이일 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인들을 통해 상기 제1 메모리 셀들과 전기적으로 연결되는 제1 주변 회로; 및 상기 제2 비트 라인들을 통해 상기 제2 메모리 셀들과 전기적으로 연결되는 제2 주변 회로를 더 포함하되, 상기 제2 주변 회로는 상기 제1 주변 회로의 제1 주변 트랜지스터보다 높은 전압 하에 구동되는 적어도 하나의 제2 주변 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 주변 트랜지스터는 제1 주변 게이트 유전막 및 제1 주변 게이트 전극을 포함하고, 상기 제2 주변 트랜지스터는 제2 주변 게이트 유전막 및 제2 주변 게이트 전극을 포함하되, 상기 제2 주변 게이트 유전막의 두께는 상기 제1 게이트 유전막의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 제2 주변 게이트 전극은 상기 제1 주변 게이트 전극의 제1 폭보다 큰 제2 폭을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치, 노말 셀 어레이 및 OTP 셀 어레이를 포함하는 메모리 셀 어레이; 제1 비트 라인들을 통해 상기 노말 셀 어레이와 전기적으로 연결되는 제1 주변 회로; 및 제2 비트 라인들을 통해 상기 OTP 셀 어레이와 전기적으로 연결되는 제2 주변 회로를 포함하고, 상기 노말 셀 어레이는, 제1 자기터널접합 및 이에 연결된 제1 선택 트랜지스터를 포함하는 복수의 제1 메모리 셀들을 포함하고, 상기 OTP 셀 어레이는, 제2 자기터널접합 및 이에 연결된 제2 선택 트랜지스터를 포함하는 복수의 제2 메모리 셀들을 포함하되, 상기 제2 자기터널접합들 중 일부는 비가역적인 저항 상태를 가질 수 있다.
일 실시예에 따르면, 상기 제2 자기터널접합들 중 상기 일부는 제1 서브 자기터널접합이고, 상기 제2 자기터널접합들 중 다른 일부는 제2 서브 자기터널접합이되, 상기 제1 자기터널접합은 복수의 프로그래밍을 통해 제1 데이터에 상응하는 제1 저항값 또는 제2 데이터에 상응하는 제2 저항값을 갖고, 상기 제1 서브 자기터널접합은 일 회의 프로그래밍을 통해 상기 제1 데이터에 상응하는 제3 저항값을 갖고, 상기 제2 서브 자기터널접합은 일 회의 프로그래밍을 통해 상기 제2 데이터에 상응하는 제4 저항값을 갖고, 상기 제1 저항값은 상기 제2 저항 값보다 작고, 상기 제3 저항값은 상기 제1 저항값보다 작고, 상기 제4 저항값은 상기 제1 및 제2 저항값들 사이일 수 있다.
일 실시예에 따르면, 상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고, 상기 제1 서브 자기터널접합을 포함하는 상기 제2 메모리 셀들 중 선택된 어느 하나는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀로 이용될 수 있다.
일 실시예에 따르면, 상기 제2 주변 회로는 상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 포함하되, 상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제2 기준 셀을 구성하는 상기 제2 자기터널접합의 상기 제3 저항값과 상기 제어 저항의 제5 저항값의 합산 값을 이용할 수 있다.
일 실시예에 따르면, 상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고, 상기 OTP 셀 어레이는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀을 더 포함하되, 상기 제2 기준 셀은 가변 저항 소자를 통하지 않고 상기 제2 비트 라인들 중 하나와 연결되는 제3 선택 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 주변 회로는 상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 포함하되, 상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제어 저항의 제5 저항값을 이용할 수 있다.
일 실시예에 따르면, 상기 제1 주변 회로는 적어도 하나의 제1 주변 트랜지스터를 포함하고, 상기 제2 주변 회로는 적어도 하나의 제2 주변 트랜지스터를 포함하되, 상기 제2 주변 트랜지스터는 상기 제1 주변 트랜지스터보다 높은 전압 하에서 구동될 수 있다.
본 발명의 실시예들에 따르면, OTP 메모리 장치를 별도의 영역에 형성하지 않고 메모리 셀 어레이의 일부를 OTP 셀 어레이로 구현함에 따라, 고집적화에 최적화된 자기 메모리 장치를 제공할 수 있다. 아울러, 메모리 셀들의 메모리 소자인 자기터널접합을 단락시킴으로써, 용이하게 OTP 메모리 셀들을 구현할 수 있다. 더하여, OTP 메모리 셀들을 위한 기준 셀 및 주변 회로를 별도로 형성함으로써, OTP 메모리 셀들의 쓰기 및 읽기 동작이 최적화될 수 있다. 결과적으로, 신뢰성이 향상된 자기 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 구성을 설명하기 위한 예시적인 회로도이다.
도 3은 본 발명의 실시예들에 따른 제1 메모리 셀을 나타내는 예시적인 도면이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 제1 서브 셀 및 제2 서브 셀을 나타내는 예시적인 도면들이다.
도 6은 본 발명의 실시예들에 따른 제1 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제2 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도들이다.
도 8a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 8b는 도 8a의 A-A' 및 B-B'선에 따른 단면도이고, 도 8c는 도 8a의 C-C', D-D', 및 E-E'선에 따른 단면도이다.
도 9a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 9b는 도 9a의 A-A' 및 B-B'선에 따른 단면도이고, 도 9c는 도 9a의 C-C', D-D', 및 E-E'선에 따른 단면도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 구성을 설명하기 위한 예시적인 회로도이다.
도 3은 본 발명의 실시예들에 따른 제1 메모리 셀을 나타내는 예시적인 도면이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 제1 서브 셀 및 제2 서브 셀을 나타내는 예시적인 도면들이다.
도 6은 본 발명의 실시예들에 따른 제1 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제2 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도들이다.
도 8a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 8b는 도 8a의 A-A' 및 B-B'선에 따른 단면도이고, 도 8c는 도 8a의 C-C', D-D', 및 E-E'선에 따른 단면도이다.
도 9a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 9b는 도 9a의 A-A' 및 B-B'선에 따른 단면도이고, 도 9c는 도 9a의 C-C', D-D', 및 E-E'선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 외부에서 입력된 데이터를 저장하기 위한 메모리 셀 어레이(10), 및 메모리 셀 어레이(10)를 제어하기 위한 주변 회로를 포함할 수 있다. 메모리 셀 어레이(10)는 노말 셀 어레이(10a)와 OTP 셀 어레이(10b, One Time Programmable Cell Array)를 포함할 수 있다. 즉, 메모리 셀 어레이(10)의 일부는 노말 셀 어레이(10a)로 구현될 수 있고, 메모리 셀 어레이(10)의 다른 일부는 OTP 셀 어레이(10b)로 구현될 수 있다. 주변 회로는 행 디코더(20), 열 선택 회로(30), 읽기/쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
노말 셀 어레이(10a) 및 OTP 셀 어레이(10b)의 각각은, 적어도 하나의 메모리 소자와 적어도 하나의 선택 소자를 포함하는 복수의 메모리 셀들로 구성될 수 있다. 노말 셀 어레이(10a)의 메모리 셀들은 복수 회의 프로그램이 가능한 반면, OTP 셀 어레이(10b)의 메모리 셀들은 단 한번의 프로그래밍만이 가능할 수 있다. 노말 셀 어레이(10a) 및 OTP 셀 어레이(10b)의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결될 수 있다. 이하 설명의 편의상, 노말 셀 어레이(10a)의 메모리 셀들은 노말 메모리 셀들로 지칭되고, OTP 셀 어레이(10b)의 메모리 셀들은 OTP 메모리 셀들로 지칭될 수 있다. 더하여, 노말 셀 어레이(10a)의 메모리 셀들과 연결되는 비트 라인들은 제1 비트 라인들로 지칭되고, OTP 셀 어레이(10b)의 메모리 셀들과 연결되는 비트 라인들은 제2 비트 라인들로 지칭될 수 있다.
행 디코더(20)는 워드 라인들을 통해 노말 셀 어레이(10a) 및 OTP 셀 어레이(10b)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30) 및 읽기/쓰기 회로(40)의 각각은 노말 셀 어레이(10a) 및 OTP 셀 어레이(10b)에 상응하여 두 개의 영역으로 분리될 수 있다. 즉, 열 선택 회로(30)는 노말 메모리 셀들과 전기적으로 연결되는 제1 열 선택 회로(30a), 및 OTP 메모리 셀들과 전기적으로 연결되는 제2 열 선택 회로(30b)를 포함할 수 있다. 유사하게, 읽기/쓰기 회로(40)는 노말 메모리 셀들과 전기적으로 연결되는 제1 읽기/쓰기 회로(40a), 및 OTP 메모리 셀들과 전기적으로 연결되는 제2 읽기/쓰기 회로(40b)를 포함할 수 있다.
상세하게, 제1 열 선택 회로(30a)는 제1 비트 라인들을 통해 노말 셀 어레이(10a)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 제1 비트 라인들 중 하나를 선택할 수 있다. 제1 열 선택 회로(30a)에서 선택된 제1 비트 라인은 제1 읽기/쓰기 회로(40a)에 연결될 수 있다. 제2 열 선택 회로(30b)는 제2 비트 라인들을 통해 OTP 셀 어레이(10b)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 제2 비트 라인들 중 하나를 선택할 수 있다. 제2 열 선택 회로(30b)에서 선택된 제2 비트 라인은 제2 읽기/쓰기 회로(40b)에 연결될 수 있다.
제1 읽기/쓰기 회로(40a)는 제어 로직(50)의 제어에 따라 선택된 노말 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 제1 읽기/쓰기 회로(40a)는 입력되는 데이터를 노말 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다. 제1 읽기/쓰기 회로(40a)는 제1 쓰기 드라이버 및 제1 센스 앰프를 포함할 수 있다. 제2 읽기/쓰기 회로(40b)는 제어 로직(50)의 제어에 따라 선택된 OTP 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 제2 읽기/쓰기 회로(40b)는 입력되는 데이터를 OTP 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다. 제2 읽기/쓰기 회로(40b)는 제2 쓰기 드라이버 및 제2 센스 앰프를 포함할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 자기 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 제어 신호들은 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 구성을 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 자기 메모리 장치는 복수의 워드 라인들(WL), 비트 라인들, 메모리 셀 어레이(10), 제1 주변 회로(PC1) 및 제2 주변 회로(PC2)를 포함할 수 있다. 메모리 셀 어레이(10)는 제1 방향(D1)을 따라 순차적으로 배열된 제1 메모리 셀 어레이(10a)와 제2 메모리 셀 어레이(10b)를 포함할 수 있다. 제1 메모리 셀 어레이(10a)는 도 1의 노말 셀 어레이(10a)에 대응될 수 있고, 제2 메모리 셀 어레이(10b)는 도 1의 OTP 셀 어레이(10b)에 대응될 수 있다. 여기서, 제1 방향(D1)은 워드 라인들(WL)이 연장되는 방향으로 정의될 수 있다. 그리고, 제1 방향(D1)과 교차하는 제2 방향(D2)은 비트 라인들이 연장되는 방향으로 정의될 수 있다. 워드 라인들(WL)은 제1 방향(D1)으로 연장되어 제1 메모리 셀 어레이(10a)와 제2 메모리 셀 어레이(10b)를 가로질 수 있다. 비트 라인들은 워드 라인들(WL)과 교차할 수 있다. 비트 라인들은 제1 메모리 셀 어레이(10a)와 연결되는 제1 비트 라인들(BL1) 및, 제2 메모리 셀 어레이(10b)와 연결되는 제2 비트 라인들(BL2)을 포함할 수 있다.
제1 메모리 셀 어레이(10a)는 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 제1 메모리 셀들(MC1)은 서로 교차하는 워드 라인들(WL)과 제1 비트 라인들(BL1) 사이에 연결될 수 있다. 제1 메모리 셀들(MC1)은 도 1을 참조하여 설명한 노말 메모리 셀들에 해당할 수 있다. 제2 메모리 셀 어레이(10b)는 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC2)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 제2 메모리 셀들(MC2)은 서로 교차하는 워드 라인들(WL)과 제2 비트 라인들(BL2) 사이에 연결될 수 있다. 제2 메모리 셀들(MC2)은 도 1을 참조하여 설명한 OTP 메모리 셀들에 해당할 수 있다. 하나의 워드 라인(WL)에 복수 개의 제1 메모리 셀들(MC1)과 복수 개의 제2 메모리 셀들(MC2)이 연결될 수 있다. 그리고, 하나의 열을 이루는 복수 개의 제1 메모리 셀들(MC1)은 서로 다른 워드 라인들(WL)과 연결되고, 하나의 제1 비트 라인(BL1)을 공유할 수 있다. 마찬가지로, 하나의 열을 이루는 복수 개의 제2 메모리 셀들(MC2)은 서로 다른 워드 라인들(WL)과 연결되고, 하나의 제2 비트 라인(BL2)을 공유할 수 있다.
제1 메모리 셀들(MC1)의 각각은 제1 메모리 소자(ME1) 및 제1 선택 소자(SE1)를 포함할 수 있다. 제1 메모리 소자(ME1)는 제1 비트 라인(BL1)과 제1 선택 소자(SE1) 사이에 연결될 수 있고, 제1 선택 소자(SE1)는 제1 메모리 소자(ME1)와 워드 라인(WL) 사이에 연결될 수 있다. 제1 메모리 소자(ME1)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에 따르면, 제1 메모리 소자(ME1)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 제1 메모리 소자(ME1)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 구체적으로, 제1 메모리 소자(ME1)는 자기터널접합(magnetic tunnel junction)을 포함하는 자기기억 소자일 수 있다.
제1 선택 소자(SE1)는 제1 메모리 소자(ME1)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 제1 선택 소자(SE1)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 제1 선택 소자(SE1)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 추가적인 배선(예컨대, 소스 라인, 미도시)이 제1 선택 소자(SE1)에 연결될 수 있다. 제1 메모리 셀(MC1)에 대해서는 도 3, 도 4a 및 도 4b를 참조하여 상세히 설명한다.
제2 메모리 셀들(MC2)은 제1 메모리 셀들(MC1)과 실질적으로 동일/유사한 형태로 구현될 수 있다. 예컨대, 제2 메모리 셀들(MC2)의 각각은 자기터널접합 형태로 구현되는 제2 메모리 소자(ME2), 및 제1 선택 소자(SE1)와 동일한 형태로 구현되는 제2 선택 소자(SE2)를 포함할 수 있다. 이 때, 제2 메모리 셀들(MC2) 중 일부의 제2 메모리 소자들(ME2)은 블로잉된(blown) 상태일 수 있고, 다른 일부의 제2 메모리 소자들(ME2)은 블로잉되지 않은(un-blown) 상태일 수 있다. 여기서, 블로잉된 상태는 자기터널접합을 구성하는 두 개의 자성층들이 서로 단락된 상태를 의미한다. 이는 일 회의 프로그래밍 동작을 통해, 두 자성층들의 양단에 항복 전압(break down voltage)을 인가하여 자성층들 사이의 터널 배리어층을 절연 파괴함으로써 달성될 수 있다. 블로잉된 자기터널접합의 저항은 비가역적이며, 블로잉되지 않은 자기터널접합의 저항보다 작은 값을 가질 수 있다. 결론적으로, 제2 메모리 셀들(MC2) 중 일부가 비가역적인 저항 상태의 제2 메모리 소자들(ME2)을 가짐에 따라, 제2 메모리 셀 어레이(10b)는 OTP 메모리 장치로 구현될 수 있다. 이하 설명의 편의를 위해, 블로잉되지 않은 제2 메모리 소자(ME2)를 포함하는 제2 메모리 셀(MC2)은 제1 서브 셀(MC2_1, 도 5a)로 지칭하고, 블로잉된 제2 메모리 소자(ME2)를 포함하는 제2 메모리 셀(MC2)은 제2 서브 셀(MC2_2, 도 5b)로 지칭한다. 제1 및 제2 서브 셀들((MC2_1, MC2_2)에 대해서는 도 5a 및 도 5b를 참조하여 상세히 설명한다.
제1 메모리 셀들(MC1)의 각각은 제1 비트 라인들(BL1)의 각각에 의해 제1 주변 회로(PC1)에 연결될 수 있고, 제2 메모리 셀들(MC2)의 각각은 제2 비트 라인들(BL2)의 각각에 의해 제2 주변 회로(PC2)에 연결될 수 있다. 제1 주변 회로(PC1)는 도 1의 제1 열 선택 회로(30a) 및/또는 제1 읽기/쓰기 회로(40a)를 포함할 수 있다. 제2 주변 회로(PC2)는 도 1의 제2 열 선택 회로(30b) 및/또는 제2 읽기/쓰기 회로(40b)를 포함할 수 있다. 본 발명의 실시예들에 따르면, 제1 주변 회로(PC1)를 구성하는 제1 주변 트랜지스터들은 저전압 트랜지스터로 구현될 수 있다. 그리고, 제2 주변 회로(PC2)를 구성하는 제2 주변 트랜지스터들의 적어도 일부는 제1 주변 트랜지스터들보다 높은 전압 하에 구동되는 고전압 트랜지스터로 구현될 수 있다. 이는 제2 서브 셀(MC2_2)로 구현되는 제2 메모리 셀들(MC2)의 일부에 안정적인 고전압을 인가하기 위함일 수 있다.
한편, 제1 메모리 셀 어레이(10a)의 읽기 동작을 위해 제1 메모리 셀들(MC1) 중 일부는 기준 셀로 이용될 수 있다. 마찬가지로, 제2 메모리 셀 어레이(10b)의 읽기 동작을 위해, 제2 메모리 셀들(MC2) 중 일부는 기준 셀로 이용될 수 있다. 설명의 편의를 위해, 제1 메모리 셀 어레이(10a)의 기준 셀은 제1 기준 셀(RC1, 도 6 참조)로 지칭하고, 제2 메모리 셀 어레이(10b)의 기준 셀은 제2 기준 셀(RC2, 도 7a 참조)로 지칭한다.
일 실시예에 따르면, 제1 기준 셀(RC1)은 서로 인접한 두 개의 워드 라인들(WL)과 이들과 교차하는 하나의 제1 비트 라인(BL1) 사이에 연결될 수 있다. 즉, 제1 기준 셀(RC1)은 병렬 연결된 한 쌍의 제1 메모리 소자들과 한 쌍의 제1 메모리 소자들 각각에 직렬 연결된 제1 선택 소자들(SE1)을 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 기준 셀(RC1)은 복수 개로 제공될 수 있다. 예컨대, 복수 개의 제1 기준 셀들(RC1)은 서로 인접한 두 개의 워드 라인들(WL)과 이들과 교차하는 제1 비트 라인들(BL1) 사이에 각각 연결될 수 있다. 제1 기준 셀(RC1)에 대해서는 도 6을 참조하여 다시 설명한다.
제2 기준 셀(RC2)은 제2 서브 셀(MC2_2)로 구현될 수 있다. 즉, 제2 기준 셀(RC2)은 블로잉된 제2 메모리 소자(ME2)를 포함할 수 있다. 제2 기준 셀(RC2)은 복수 개로 제공될 수 있으며, 복수 개의 제2 기준 셀들(RC2)은 제2 방향(D2)으로 배열되어 하나의 열을 이룰 수 있다. 하나의 열을 이루는 복수 개의 제2 기준 셀들(RC2)은 서로 다른 워드 라인들(WL)과 연결되고, 하나의 제2 비트 라인(BL2)을 공유할 수 있다. 제2 기준 셀(RC2)에 대해서는 도 7a를 참조하여 다시 설명한다.
도 3은 본 발명의 실시예들에 따른 제1 메모리 셀을 나타내는 예시적인 도면이다.
도 3을 참조하면, 제1 메모리 셀(MC1)은 메모리 소자로서 제1 자기터널접합(MTJ1) 및 선택 소자로서 제1 선택 트랜지스터(SE1)를 포함할 수 있다. 제1 선택 트랜지스터(SE1)의 게이트 전극은 상응하는 워드 라인(WL)에 연결되며, 제1 선택 트랜지스터(SE1)의 소스(source)는 상응하는 소스 라인(SL)에 연결되고, 제1 선택 트랜지스터(SE1)의 드레인(drain)은 제1 자기터널접합(MTJ1)을 통해 상응하는 제1 비트라인(BL1)에 연결될 수 있다.
제1 자기터널접합(MTJ1)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층(PL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다. 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL)과 자유층(FL)의 자화방향들에 따라 달라질 수 있다. 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행한 경우, 제1 자기터널접합(MTJ1)은 낮은 저항 상태(예를 들어, 제1 저항값=R1)를 가지며, 제1 데이터에 상응하는 '0'이 기입될 수 있다. 이와 달리, 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 제1 자기터널접합(MTJ1)은 높은 저항 상태(예를 들어, 제2 저항값=R2)를 가지며, 제2 데이터에 상응하는 '1'이 기입될 수 있다. 예컨대, 제1 저항값(R1)은 약 10킬로옴(kΩ) 일 수 있고, 제2 저항값(R2)은 약 40킬로옴(kΩ) 일 수 있다.
제1 메모리 셀(MC1)의 쓰기 동작을 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 제1 자기터널접합(MTJ1)의 양단에 제1 쓰기 전압이 인가될 수 있다. 제1 자기터널접합(MTJ1)에 인가되는 제1 쓰기 전압의 방향에 따라, 제1 자기터널접합(MTJ1)에 제1 쓰기 전류(Iw1) 또는 제2 쓰기 전류(Iw2)가 흐를 수 있다. 제1 쓰기 전류(Iw1)는 제1 비트 라인(BL1)에서 소스 라인(SL)으로 흐르는 방향으로 제1 자기터널접합(MTJ1)에 제공되고, 제2 쓰기 전류(Iw2)는 소스 라인(SL)에서 제1 비트 라인(BL1)으로 흐르는 방향으로 제1 자기터널접합(MTJ1)에 제공될 수 있다. 자유층(FL)의 자화방향은 상술한 쓰기 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다. 결론적으로, 제1 메모리 셀(MC1)은 제1 자기터널접합(MTJ1)을 흐르는 쓰기 전류의 방향에 따라 제1 저항값(R1) 또는 제2 저항값(R2)을 저장할 수 있고, 이로써 복수의 프로그래밍이 가능한 노말 메모리 셀로 구현될 수 있다.
본 실시예에서, 자유층(FL)이 제1 비트 라인(BL1)에 연결되고, 고정층(PL)이 제1 선택 트랜지스터(SE1)에 연결되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도시된 바와 달리, 고정층(PL)이 제1 비트 라인(BL1)에 연결되고, 자유층(FL)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이하, 제1 자기터널접합(MTJ1)에 대해 도 4a 및 도 4b를 참조하여 상세히 설명한다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 제1 자기터널접합(MTJ1)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 4a를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이 경우, 고정층(PL)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 일 실시예에 따르면, 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 다른 실시예에 따르면, 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 한편, 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)은 강자성 물질을 포함할 수 있다. 일 예로, 자유층(FL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
자유층(FL)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 강자성 물질을 포함하는 층들과 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어층(TBL)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어층(TBL)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어층(TBL)은 복수의 층들을 포함할 수 있다. 터널 배리어층(TBL)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 4b를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이 경우, 고정층(PL) 및 자유층(FL)의 각각은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL) 및 자유층(FL)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 내재적 수평 자화 특성은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성층의 자화 방향은 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 고정층(PL) 및 자유층(FL)의 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 고정층(PL) 및 자유층(FL)의 각각은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 고정층(PL) 및 자유층(FL)의 포화 자화량을 낮추기 위해, 고정층(PL) 및 자유층(FL)의 각각은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 제1 서브 셀 및 제2 서브 셀을 나타내는 예시적인 도면들이다.
도 5a를 참조하면, 제1 서브 셀(MC2-1)은 메모리 소자로서 제2 자기터널접합(MTJ2) 및 선택 소자로서 제2 선택 트랜지스터(SE2)를 포함할 수 있다. 제2 선택 트랜지스터(SE2)의 게이트 전극은 상응하는 워드 라인(WL)에 연결되며, 제2 선택 트랜지스터(SE2)의 소스(source)는 상응하는 소스 라인(SL)에 연결되고, 제2 선택 트랜지스터(SE2)의 드레인(drain)은 제2 자기터널접합(MTJ2)을 통해 상응하는 제2 비트라인(BL2)에 연결될 수 있다. 제2 자기터널접합(MTJ2)은 고정층(PLa), 자유층(FLa) 및 이들 사이에 개재된 터널 배리어층(TBLa)을 포함할 수 있다. 제2 자기터널접합(MTJ2)의 고정층(PLa), 자유층(FLa) 및 터널 배리어층(TBLa)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL)과 동일한 물질로 형성될 수 있다. 즉, 제2 자기터널접합(MTJ2)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자 형태로 구현될 수 있다.
도 5b를 참조하면, 제2 서브 셀(MC2-2)은 메모리 소자로서 제3 자기터널접합(MTJ3)을 포함하는 것을 제외하고 제1 서브 셀(MC2-1)과 실질적으로 동일할 수 있다. 제3 자기터널접합(MTJ3)은 고정층(PLa), 자유층(FLa) 및 이들 사이에 개재된 터널 배리어층(TBLa1)을 포함할 수 있다. 제3 자기터널접합(MTJ3)의 고정층(PLa), 자유층(FLa) 및 터널 배리어층(TBLa1)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL) (또는 제2 자기터널접합(MTJ2)의 고정층(PLa), 자유층(FLa) 및 터널 배리어층(TBLa))과 동일한 물질로 형성될 수 있다. 이 때, 터널 배리어층(TBLa1)은 절연 파괴된 상태일 수 있다. 이에 따라, 제3 자기터널접합(MTJ3)은 비가역적인 저항 상태를 가질 수 있다.
OTP 메모리 셀의 구현을 위한 일 회의 프로그래밍을 통해, 제1 서브 셀(MC2-1)로 구현되는 제2 메모리 셀들(MC2)의 일부에는 제2 쓰기 전압이 인가되고, 제2 서브 셀(MC2-2)로 구현되는 제2 메모리 셀들(MC2)의 다른 일부에는 제3 쓰기 전압이 인가될 수 있다. 즉, 제2 자기터널접합(MTJ2)의 양단에 제2 쓰기 전압이 인가될 수 있고, 제3 자기터널접합(MTJ3)의 양단에 제3 쓰기 전압이 인가될 수 있다. 여기서, 제2 쓰기 전압은 제1 자기터널접합(MTJ1)의 양단에 인가되는 제1 쓰기 전압과 실질적으로 동일한 크기를 갖는 반면, 제3 쓰기 전압은 제1 쓰기 전압보다 훨씬 더 클 수 있다. 즉, 제3 쓰기 전압은 제3 자기터널접합(MTJ3)의 항복 전압(break down voltage) 이상일 수 있다. 이에 따라, 제3 자기접합터널(MTJ3)의 터널 배리어층(TBLa1)은 파괴될 수 있다. 한편, 제2 메모리 셀들(MC2)의 프로그래밍은 자기 메모리 장치의 패키징 이전에 수행될 수 있다. 이 때, 제2 자기터널접합(MTJ2)은, 제2 쓰기 전압의 방향(달리 얘기하면, 제2 자기터널접합(MTJ2)에 흐르는 쓰기 전류의 방향)에 따라, 제1 저항값(R1) 또는 제2 저항값(R2)을 가지도록 프로그래밍 될 수 있다. 그러나, 자기 메모리 장치의 패키징 공정 및/또는 후속의 고온 공정을 거치면서 제2 자기터널접합(MTJ2)의 저항값은 변동될 수 있다. 이에 따라, 제2 자기터널접합(MTJ2)의 최종적인 저항값은 제1 및 제2 저항값들(R1, R2) 사이의 제3 저항값(R3)을 가질 수 있다.
결과적으로, 상술한 일 회의 프로그래밍을 통해, 제2 자기터널접합(MTJ2)은 제3 저항값(R3)을 가지며, 제2 데이터에 상응하는 '1'이 기입될 수 있다. 여기서, 제3 저항값(R3)은 제1 저항값(R1)과 제2 저항값(R2) 사이일 수 있다. 한편, 블로잉된 제3 자기터널접합(MTJ3)은 제1 저항값(R1)보다 훨씬 작은 제4 저항값(R4)을 가지며, 제1 데이터에 상응하는 '0'이 기입될 수 있다. 예컨대, 제4 저항값(R4)은 1킬로옴(kΩ) 이하일 수 있다.
도 6은 본 발명의 실시예들에 따른 제1 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도이다.
선택된 제1 메모리 셀(MC1)의 데이터 값은 선택된 제1 메모리 셀(MC1)의 저항과 제1 기준 셀(RC1)의 저항의 차이를 판별하여 독출될 수 있다. 도 6을 참조하면, 제1 기준 셀(RC1)은 일 예로, 병렬로 연결된 한 쌍의 제1 자기터널접합들(MTJ1)과 한 쌍의 제1 자기터널접합들(MTJ1) 각각에 직렬 연결된 제1 선택 트랜지스터들(SE1)을 포함할 수 있다. 도시하지는 안았지만, 제1 기준 셀(RC1)의 제1 선택 트랜지스터들(SE1) 각각에 연결된 소스 라인들(SL)은 서로 전기적으로 연결될 수 있다. 다른 실시예에 따르면, 제1 기준 셀(RC1)의 제1 선택 트랜지스터들(SE1) 각각의 소스(source)는 하나의 소스 라인(SL)을 공유할 수 있다.
읽기 동작의 수행 전에, 제1 기준 셀(RC1)의 제1 자기터널접합들(MTJ1)은 서로 다른 저항값을 가지도록 프로그래밍 될 수 있다. 즉, 제1 기준 셀(RC1)의 제1 자기터널접합들(MTJ1) 중 하나는 제1 저항값(R1)을 갖고, 다른 하나는 제2 저항값(R2)을 갖도록 프로그래밍 될 수 있다. 이에 따라, 한 쌍의 제1 자기터널접합들(MTJ1)이 병렬 연결된 제1 기준 셀(RC1)의 저항은 제1 저항값(R1)과 제2 저항값(R2)의 합의 중간((R1+R2)/2) 정도의 값을 가질 수 있다. 한편, 선택된 제1 메모리 셀(MC1)에는 별도의 프로그래밍을 통해 제1 저항값(R1) 또는 제2 저항값(R2)에 상응하는 데이터가 저장될 수 있다.
읽기 동작을 수행을 위해, 선택된 제1 메모리 셀(MC1)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 선택된 제1 메모리 셀(MC1)의 제1 자기터널접합(MTJ1)에 제1 읽기 전류(Ir1)가 흐를 수 있다. 또한, 제1 기준 셀(RC1)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 제1 기준 셀(RC1)의 제1 자기터널접합들(MTJ1)에 제2 읽기 전류들(Ir2_1, Ir2_2)이 흐를 수 있다. 제1 센스 앰프(SA1)는 제1 읽기 전류(Ir1)에 의한 제1 메모리셀(MC1)의 저항값과 제2 읽기 전류들(Ir2_1, Ir2_2)에 의한 제1 기준 셀(RC1)의 저항값의 차이를 감지 및 증폭하여, 선택된 제1 메모리셀(MC1)에 저장된 데이터가 무엇인지 판별할 수 있다. 한편, 제1 센스 앰프(SA1)는 도 2를 참조하여 설명한 제1 주변 회로(PC1)의 일부일 수 있다.
선택된 제1 메모리셀(MC1)의 제1 자기터널접합(MTJ1)에서, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 평행(parallel)하게 배치된 경우, 선택된 제1 메모리셀(MC1)의 데이터는, 예를 들어, '0'으로 독출될 수 있다. 이와 달리, 선택된 제1 메모리셀(MC1)의 제1 자기터널접합(MTJ1)에서, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 반 평행(anti-parallel)하게 배치된 경우, 선택된 제1 메모리셀(MC1)의 데이터는, 예를 들어, '1'로 독출될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 제2 메모리 셀의 읽기 동작을 설명하기 위한 간략 회로도들이다.
도 7a를 참조하면, 제2 기준 셀(RC2)은 제2 서브 셀들(MC2_2) 중에서 선택된다. 이에 따라, 제2 기준 셀(RC2)은 제4 저항값(R4)을 갖는 제3 자기터널접합(MTJ3)을 포함할 수 있다. 한편, 선택된 제2 메모리 셀(MC2)은 제1 서브 셀(MC2-1) 또는 제2 서브 셀(MC2-2)일 수 있다. 즉, 선택된 제2 메모리 셀(MC2)은 제2 자기터널접합(MTJ2) 또는 제3 자기터널접합(MTJ3)을 포함할 수 있다. 이에 따라, 선택된 제2 메모리 셀(MC2)은 제3 저항값(R3) 또는 제4 저항값(R4)에 상응하는 저항을 가질 수 있다.
선택된 제2 메모리 셀(MC2)의 데이터 값은 선택된 제2 메모리 셀(MC2)의 저항과 제2 기준 셀(RC2)의 저항의 차이를 판별하여 독출될 수 있다. 이 때, 센싱 마진을 증대시키기 위해, 제2 기준 셀(RC2)의 저항은 제4 저항값(R4)과 제3 저항값(R3) 사이의 값을 갖는 것이 요구된다. 본 발명의 실시예에 따르면, 이와 같은 요구를 용이하게 달성하기 위해, 제2 기준 셀(RC2)과 연결되는 제2 비트 라인(BL2)과 제2 기준 셀(RC2)의 저항을 감지하는 제2 센스 앰프(SA2) 사이에 제어 저항(Rct)이 제공될 수 있다. 즉, 제2 기준 셀(RC2)의 제3 자기터널접합(MTJ3)과 제어 저항(Rct)은 전기적으로 연결될 수 있다. 결과적으로, 읽기 동작에 의해 감지되는 제2 기준 셀(RC2)의 저항은 제3 자기터널접합(MTJ3)의 제4 저항값(R4)과 제어 저항(Rct)의 제5 저항값(R5)의 합산 값일 수 있다. 상기의 합산 값은 제4 저항값(R4)과 제3 저항값(R3)의 사이(예컨대, 약 7킬로옴(kΩ))일 수 있다. 일 수 있다. 한편, 제2 센스 앰프(SA2) 및 제어 저항(Rct)은 도 2를 참조하여 설명한 제2 주변 회로(PC2)의 일부일 수 있다.
읽기 동작을 수행을 위해, 선택된 제2 메모리 셀(MC2)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 선택된 제2 메모리 셀(MC2)의 제2 메모리 소자(즉, 제2 자기터널접합(MJT) 또는 제3 자기터널접합(MTJ3))에 제3 읽기 전류(Ir3)가 흐를 수 있다. 또한, 제2 기준 셀(RC2)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 제2 기준 셀(RC2)의 제3 자기터널접합(MTJ3) 및 제어 저항(Rct)에 제4 읽기 전류(Ir4)가 흐를 수 있다. 제2 센스 앰프(SA2)는 제3 읽기전류(Ir3)에 의한 제2 메모리 셀(MC2)의 저항과 제4 읽기전류(Ir4)에 의한 제2 기준 셀(RC2)의 저항의 차이를 감지 및 증폭하여, 선택된 제2 메모리 셀(MC2)에 저장된 데이터가 무엇인지 판별할 수 있다.
선택된 제2 메모리 셀(MC2)이 제1 서브 셀(MC2-1)인 경우, 선택된 제2 메모리 셀(MC2)의 데이터는, 예를 들어, '1'로 독출될 수 있다. 이와 달리, 선택된 제2 메모리 셀(MC2)이 제2 서브 셀(MC2-2)인 경우, 선택된 제2 메모리 셀(MC2)의 데이터는, 예를 들어, '0'으로 독출될 수 있다.
다른 실시예에 따르면, 제2 기준 셀(RC2)은 도 7a에 도시된 바와 다른 형태로 구현될 수 있다. 예컨대, 제2 기준 셀(RC2)은 메모리 소자로서 제3 자기터널접합(MTJ3)을 포함하지 않을 수 있다.
도 7b를 참조하면, 제2 기준 셀(RC2)은 제2 선택 트랜지스터(SE2)로만 구성될 수 있다. 이 경우, 제어 저항(Rct)의 제5 저항값(R5)은 제4 저항값(R4)과 제3 저항값(R3) 사이일 수 있다. 예컨대, 제어 저항(Rct)의 제5 저항값(R5)은 약 7킬로옴(kΩ)일 수 있다. 읽기 동작을 수행을 위해, 선택된 제2 메모리 셀(MC2)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 선택된 제2 메모리 셀(MC2)의 제2 메모리 소자(즉, 제2 자기터널접합(MJT) 또는 제3 자기터널접합(MTJ3))에 제3 읽기 전류(Ir3)가 흐를 수 있다. 또한, 제2 기준 셀(RC2)의 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 제2 기준 셀(RC2)의 제어 저항(Rct) 및 제2 기준 셀(RC2)에 연결된 제2 비트 라인(BL) 및 소스 라인(SL) 사이에 제4 읽기 전류(Ir4)가 흐를 수 있다. 제2 센스 앰프(SA2)는 제3 읽기전류(Ir3)에 의한 제2 메모리 셀(MC2)의 저항과 제4 읽기전류(Ir4)에 의한 제2 기준 셀(RC2)의 저항의 차이를 감지 및 증폭하여, 선택된 제2 메모리 셀(MC2)에 저장된 데이터가 무엇인지 판별할 수 있다.
OTP 메모리 장치는 반도체 장치를 리페어하는 데 사용되고 있다. 예컨대, 반도체 장치를 테스트하여 테스트 결과에 따른 반도체 장치의 특성을 반도체 장치 내부의 OTP 메모리에 저장하고, OTP 메모리에 저장된 정보에 기반하여 반도체 장치가 동작함으로써 반도체 장치의 오작동을 방지할 수 있다. 뿐만 아니라, OTP 메모리 장치는 반도체 장치를 제어하기 위한 다른 정보를 저장할 수 있다. 예컨대, 반도체 제조 공정을 통과하면서 반도체 장치는 서로 다른 특성을 가질 수 있고, OTP 메모리 장치는 이러한 반도체 장치의 서로 다른 특성에 대한 정보를 저장하고, 정보는 메모리 어레이를 제어하는데 이용될 수 있다.
본 발명의 실시예들에 따르면, 상술한 바와 같은 OTP 메모리 장치를 별도의 영역에 형성하지 않고 메모리 셀 어레이의 일부를 OTP 셀 어레이로 구현함에 따라, 고집적화에 최적화된 자기 메모리 장치를 제공할 수 있다. 아울러, 메모리 셀들의 메모리 소자인 자기터널접합을 단락시킴으로써, 용이하게 OTP 메모리 셀들을 구현할 수 있다. 더하여, OTP 메모리 셀들을 위한 기준 셀 및 주변 회로를 별도로 형성함으로써, OTP 메모리 셀들의 쓰기 및 읽기 동작이 최적화될 수 있다. 결과적으로, 신뢰성이 향상된 자기 메모리 장치를 제공할 수 있다.
도 8a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 8b는 도 8a의 A-A' 및 B-B'선에 따른 단면도이고, 도 8c는 도 8a의 C-C', D-D', 및 E-E'선에 따른 단면도이다.
도 8a 내지 도 8c를 참조하면, 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 셀 어레이 영역(CR)은 제1 셀 어레이 영역(CR1)과 제2 셀 어레이 영역(CR2)을 포함할 수 있다. 제1 셀 어레이 영역(CR1)은 도 2의 제1 메모리 셀 어레이(10a)가 형성되는 영역일 수 있고, 제2 셀 어레이 영역(CR2)은 도 2의 제2 메모리 셀 어레이(10b)가 형성되는 영역일 수 있다. 주변 회로 영역(PR)은 제1 주변 회로 영역(PR1), 및 제2 주변 회로 영역(PR2)을 포함할 수 있다. 제1 주변 회로 영역(PR1)은 도 2를 참조하여 설명한 제1 주변 회로(PC1)가 형성되는 영역일 수 있고, 제2 주변 회로 영역(PR2)은 도 2를 참조하여 설명한 제2 주변 회로(PC2)가 형성되는 영역일 수 있다.
소자분리 패턴들(102)이 기판(100) 내에 제공될 수 있다. 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 소자분리 패턴들(102)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 소자분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)을 따라 배열될 수 있다. 평면적 관점에서, 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 소자분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 나란히 연장될 수 있다. 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
제1 및 제2 주변 회로 영역들(PR1, PR2)의 소자분리 패턴들(102)은 각각 제1 주변 활성부(PA1) 및 제2 주변 활성부(PA2)를 정의할 수 있다. 제1 주변 활성부(PA1) 및 제2 주변 활성부(PA2)는 제1 도전형 또는 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다.
제1 및 제2 셀 어레이 영역들(CR1, CR2)에서, 격리 리세스 영역들(104, isolation recess regions)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(102)을 가로지를 수 있다. 평면적 관점에서, 격리 리세스 영역들(104)은 제1 방향(D1)으로 나란히 연장된 그루브 형태들을 가질 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴들(ALP)의 각각을 셀 활성부들(CA)로 분할시킬 수 있다. 셀 활성부들(CA)은 서로 인접한 한 쌍의 격리 리세스 영역들(104) 사이에 위치한 활성 라인 패턴들(ALP)의 일부분일 수 있다. 즉, 셀 활성부들(CA)은 서로 인접한 한 쌍의 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104)에 의해 정의될 수 있다. 평면적 관점에서, 셀 활성부들(CA)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(103, gate recess region)이 제1 방향(D1)을 따라 배열된 셀 활성부들(CA)을 가로지를 수 있다. 게이트 리세스 영역(103)은 격리 리세스 영역들(104)과 평행하게 연장될 수 있다. 일 실시예에 따르면, 한 쌍의 게이트 리세스 영역들(103)이 제1 방향(D1)을 따라 배열된 셀 활성부들(CA)을 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 셀 활성부들(CA)에 각각 형성될 수 있다. 제1 셀 어레이 영역(CR1)의 셀 트랜지스터는 도 2 및 도 3을 참조하여 설명한 제1 선택 트랜지스터(SE1)에 해당할 수 있고, 제2 셀 어레이 영역(CR2)의 셀 트랜지스터는 도 2, 도 5a 및 도 5b를 참조하여 설명한 제2 선택 트랜지스터(SE2)에 해당할 수 있다.
게이트 리세스 영역들(103)의 하면의 높이는 격리 리세스 영역들(104)의 하면의 높이와 실질적으로 동일할 수 있다. 게이트 및 격리 리세스 영역들(103, 104)의 하면들의 높이는 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 소자분리 패턴들(102)의 하면들의 높이보다 높을 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역들(103) 내에 배치될 수 있다. 셀 게이트 유전막(105)이 워드 라인(WL)과 각 게이트 리세스 영역들(103)의 내면 사이에 배치될 수 있다. 게이트 리세스 영역들(103)의 형태에 기인하여, 워드 라인(WL)은 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 셀 트랜지스터는 워드 라인(WL), 및 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 라인(IL)이 각 격리 리세스 영역들(104) 내에 배치될 수 있다. 격리 게이트 유전막(106)이 격리 라인(IL)과 각 격리 리세스 영역들(104)의 내면 사이에 배치될 수 있다. 격리 라인(IL)도 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다.
셀 캡핑 패턴들(108)이 워드 및 격리 라인들(WL, IL) 상에 각각 배치될 수 있다. 셀 캡핑 패턴들(108)은 게이트 및 격리 리세스 영역들(103, 104) 내에 배치될 수 있다. 셀 캡핑 패턴들(108)의 상면들은 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
자기 메모리 장치의 동작 시에, 격리 전압이 격리 라인(IL)에 인가될 수 있다. 격리 전압은 격리 리세스 영역들(104)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 라인(IL) 아래의 격리 채널 영역이 턴-오프(turn-off) 될 수 있다. 이에 따라, 활성 라인 패턴들(ALP)로부터 분할된 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 일 예로, 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
워드 라인(WL)은 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 격리 라인(IL)은 워드 라인(WL)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(105) 및 격리 게이트 유전막(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 셀 캡핑 패턴들(108)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 불순물 영역(111)이 워드 라인(WL)의 일 측의 셀 활성부들(CA) 내에 배치될 수 있고, 제2 불순물 영역(112)이 워드 라인(WL)의 타 측의 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제1 불순물 영역(111)은 한 쌍의 워드 라인(WL) 사이에 배치될 수 있고, 제2 불순물 영역들(112)은 워드 라인(WL)과 격리 라인(IL) 사이의 셀 활성부들(CA) 내에 각각 배치될 수 있다. 이로써, 셀 활성부들(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제1 불순물 영역(111)을 공유할 수 있다. 제1 및 제2 불순물 영역들(111, 112)은 셀 트랜지스터의 소스/드레인 영역들에 해당할 수 있다. 제1 및 제2 불순물 영역들(111, 112)은 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
제1 주변 회로 영역(PR1)의 제1 주변 활성부(PA1) 상에, 제1 주변 게이트 유전막(114a), 제1 주변 게이트 전극(116a) 및 제1 주변 캡핑 패턴(118a)이 차례로 적층될 수 있다. 제1 주변 소스/드레인 영역들(120a)이 제1 주변 게이트 전극(116a) 양 측의 제1 주변 활성부(PA1)에 각각 배치될 수 있다. 제1 주변 게이트 스페이서들(122a)이 제1 주변 게이트 전극(116a)의 양 측벽들 상에 배치될 수 있다. 제1 주변 소스/드레인 영역들(120a)은 제1 주변 활성부(PA1)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 셀 트랜지스터와 달리, 제1 주변 게이트 전극(116a)을 포함하는 제1 주변 트랜지스터는 평탄한 채널 영역(planar channel region)을 포함할 수 있다. 즉, 제1 주변 트랜지스터는 평탄한 트랜지스터(planar transistor)일 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 주변 게이트 전극(116a)은 핀 펫(Fin-FET) 소자의 전극 구조를 가질 수 있다. 제1 주변 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스(NMOS) 트랜지스터일 수 있다.
제2 주변 회로(PC2) 영역(PR1)의 제2 주변 활성부(PA2) 상에, 제2 주변 게이트 유전막(114b), 제2 주변 게이트 전극(116b) 및 제2 주변 캡핑 패턴(118b)이 차례로 적층될 수 있다. 제2 주변 소스/드레인 영역들(120b)이 제2 주변 게이트 전극(116b) 양 측의 제2 주변 활성부(PA2)에 각각 배치될 수 있다. 제2 주변 게이트 스페이서들(122b)이 제2 주변 게이트 전극(116b)의 양 측벽들 상에 배치될 수 있다. 제2 주변 소스/드레인 영역들(120b)은 제2 주변 활성부(PA2)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 제2 주변 게이트 전극(116b)을 포함하는 제2 주변 트랜지스터는 제1 주변 트랜지스터와 실질적으로 동일한 형태로 구현될 수 있다. 즉, 제2 주변 트랜지스터는 평탄한 트랜지스터(planar transistor)일 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제2 주변 게이트 전극(116b)은 핀 펫(fin-FET) 소자의 전극 구조를 가질 수 있다. 제2 주변 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스(NMOS) 트랜지스터일 수 있다.
본 발명의 개념에 따르면, 제1 주변 트랜지스터는 저전압 하에서 동작하는 저전압 트랜지스터일 수 있고, 제2 주변 트랜지스터는 고전압 하에서 동작하는 고전압 트랜지스터일 수 있다. 제2 주변 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 제2 주변 소스/드레인 영역들(120b) 사이의 펀치스루를 방지하도록) 제1 주변 트랜지스터의 채널보다 길게 형성될 수 있다. 즉, 제2 주변 게이트 전극(116b)의 제2 폭(W2)은 제1 주변 게이트 전극(116a)의 제1 폭(W1)보다 클 수 있다. 또한, 제2 주변 트랜지스터의 게이트 유전막은 고전압에 견딜 수 있도록(즉, 제2 주변 게이트 전극(116b)과 제2 주변 소스/드레인 영역들(120b) 사이의 높은 전위차를 견딜 수 있도록) 제1 주변 트랜지스터의 게이트 유전막보다 두껍게 형성될 수 있다. 즉, 제2 주변 게이트 유전막(114b)의 제2 두께(t2)는 제1 주변 게이트 유전막(114a)의 제1 두께(t1)보다 클 수 있다.
제1 및 제2 주변 게이트 유전막들(114a, 114b)의 각각은 예컨대, 실리콘 산화물 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 일 실시예에 따르면, 제1 주변 게이트 유전막(114a)은 상대적으로 얇은 실리콘 산화막으로 형성되고, 제2 주변 게이트 유전막(114b)는 상대적으로 두꺼운 실리콘 산화막으로 형성될 수 있다. 다른 실시예에 따르면, 제1 주변 게이트 유전막(114a)은 고유전물을 포함하는 단일막으로 형성되고, 제2 주변 게이트 유전막(114b)은 실리콘 산화막 및 고유전막이 적층된 이중막으로 형성될 수 있다. 제1 및 제2 주변 게이트 전극들(114)의 각각은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 주변 캡핑 패턴들(116)의 각각은 예컨대, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 제1 및 제2 주변 게이트 스페이서들(122b)의 각각은 예컨대, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
저항 패턴(124)이 제2 주변 회로 영역(PR2)의 소자 분리 패턴(102) 상에 배치될 수 있다. 저항 패턴(124)은 반도체 물질을 포함할 수 있다. 예컨대, 저항 패턴(124)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 일 실시예에 따르면, 저항 패턴(124)에 포함된 반도체 물질은 다결정 상태일 수 있다. 저항 패턴(124)은 저항 패턴(124)의 비저항을 조절하기 위한 도펀트(ex, n형 도펀트 또는 p형 도펀트)로 도핑될 수 있다. 일 실시예에 따르면, 저항 패턴(124)의 전체가 비저항 조절을 위한 도펀트로 실질적으로 균일하게 도핑될 수 있다. 이와는 달리, 저항 패턴(124)은 부분적으로 도핑될 수도 있다. 저항 패턴(124)의 측벽들에서는 절연 스페이서들(126)이 배치될 수 있고, 저항 패턴(124)의 상면에는 보호 절연막이 배치될 수 있다. 절연 스페이서들(126) 및 보호 절연 패턴(128)의 각각은 예컨대, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 저항 패턴(124)은 도 7a 및 도 7b를 참조하여 설명한 제어 저항(Rct)에 해당할 수 있다.
제1 층간 유전막(130)이 기판(100) 전면 상에 배치될 수 있다. 제1 층간 유전막(130)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 소스 라인들(SL)이 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 제1 층간 유전막(130)을 관통하여 기판(100)과 접할 수 있다. 소스 라인들(SL)은 제1 방향(D1)으로 연장될 수 있다. 소스 라인들(SL)은 제1 방향(D1)을 따라 배열된 제1 불순물 영역들(11)과 전기적으로 접속될 수 있다. 소스 라인들(SL)의 상면은 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 제1 층간 유전막(130)의 상면과 실질적으로 공면을 이룰 수 있다. 소스 라인들(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제1 주변 회로 영역(PR1)의 제1 층간 유전막(130)은 제1 주변 트랜지스터를 덮을 수 있고, 제2 주변 회로 영역(PR2)의 제1 층간 유전막(130)은 제2 주변 트랜지스터 및 저항 패턴(124)을 덮을 수 있다.
제2 층간 유전막(140)이 제1 층간 유전막(130)의 전면 상에 배치될 수 있다. 제2 층간 유전막(140)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 제1 셀 어레이 영역(CR1)에서, 제1 콘택 플러그들(142)이 제2 층간 유전막(140), 및 제1 층간 유전막(130)을 연속적으로 관통할 수 있다. 제1 콘택 플러그들(142)은 제1 셀 어레이 영역(CR1)의 제2 불순물 영역들(112)에 각각 전기적으로 접속될 수 있다. 제2 셀 어레이 영역(CR2)에서, 제2 콘택 플러그들(144)이 제2 층간 유전막(140), 및 제1 층간 유전막(130)을 연속적으로 관통할 수 있다. 제2 콘택 플러그들(144)은 제2 셀 어레이 영역(CR2)의 제2 불순물 영역들(112)에 각각 전기적으로 접속될 수 있다. 제1 및 제2 콘택 플러그들(144)은 소스 라인과 동일한 도전 물질로 형성될 수 있다. 제1 및 제2 콘택 플러그들(144)의 상면들은 제2 층간 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 메모리 소자들(ME1)이 제1 셀 어레이 영역(CR1)의 제2 층간 절연막(140) 상에 배치될 수 있다. 제1 메모리 소자들(ME1)은 각각 제1 콘택 플러그들(142)과 수직적으로 중첩될 수 있다. 즉, 제1 메모리 소자들(ME1)은 제1 콘택 플러그들(142)에 각각 접속될 수 있다. 제1 메모리 소자들(ME1)은 제1 콘택 플러그들(142)을 통하여 제1 셀 어레이 영역(CR1)의 제2 불순물 영역들(112)에 전기적으로 접속될 수 있다. 제1 메모리 소자들(ME1)은, 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제1 메모리 소자들(ME1)은 도 2, 도 3, 도 4a, 도 4b 및 도 7a를 참조하여 설명한 제1 메모리 소자들(ME1)에 해당할 수 있다. 즉, 제1 메모리 소자들(ME1)의 각각은 제1 자기터널접합(MTJ1)을 포함할 수 있다. 제1 자기터널접합(MTJ1)은 전술한 바와 같으므로, 구체적인 설명은 생략한다. 제1 메모리 소자들(ME1)의 일부는 전술한 제1 메모리 셀들(MC1)을 구성할 수 있고, 다른 일부는 전술한 제1 기준 셀들(RC1)을 구성할 수 있다. 더하여, 제1 메모리 소자들(ME1)의 각각은 제1 하부 전극(BE1)과 제1 상부 전극(TE1)을 더 포함할 수 있다. 제1 자기터널접합(MTJ1)은 제1 하부 전극(BE1)과 제1 상부 전극(TE1) 사이에 배치된다. 즉, 제1 하부 전극(BE1)은 제1 콘택 플러그(142)와 제1 자기터널접합(MTJ1) 사이에 배치되고, 제1 상부 전극(TE1)은 제1 자기터널접합(MTJ1) 상에 배치될 수 있다. 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)의 각각은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(일 예로, 티타늄, 탄탈륨 등), 및 희토류 금속(일 예로, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
제2 메모리 소자들(ME2)이 제2 셀 어레이 영역(CR2)의 제2 층간 절연막(140) 상에 배치될 수 있다. 제2 메모리 소자들(ME2)은 각각 제2 콘택 플러그들(144)과 수직적으로 중첩될 수 있다. 즉, 제2 메모리 소자들(ME2)은 제2 콘택 플러그들(144)에 각각 접속될 수 있다. 제2 메모리 소자들(ME2)은 제2 콘택 플러그들(144)을 통하여 제2 셀 어레이 영역(CR2)의 제2 불순물 영역들(112)에 전기적으로 접속될 수 있다. 제2 메모리 소자들(ME2)은, 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제2 메모리 소자들(ME2)은 도 2, 도 5a, 도 5b 및 도 7a 및 참조하여 설명한 제2 메모리 소자들(ME2)에 해당할 수 있다. 즉, 제2 메모리 소자들(ME2) 중 일부는 제2 자기터널접합(MTJ2)을 포함할 수 있고, 다른 일부는 제3 자기터널접합(MTJ3)을 포함할 수 있다. 제2 및 제3 자기터널접합들(MTJ2, MTJ3)은 전술한 바와 같으므로, 구체적인 설명은 생략한다. 제2 메모리 소자들(ME2)의 일부는 전술한 제2 메모리 셀들(MC2)을 구성할 수 있고, 다른 일부는 전술한 제2 기준 셀들(RC2)을 구성할 수 있다. 더하여, 제2 메모리 소자들(ME2)의 각각은 제2 하부 전극(BE2)과 제2 상부 전극(TE2)을 더 포함할 수 있다. 제2 및 제3 자기터널접합들(MTJ2, MTJ3)의 각각은 제2 하부 전극(BE2)과 제2 상부 전극(TE2) 사이에 배치된다. 제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 각각 제1 하부 전극(BE1) 및 제2 상부 전극(TE2)과 동일한 물질을 포함할 수 있다.
제3 층간 절연막(150)이 제2 층간 절연막(140)의 전면 상에 배치될 수 있다. 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 제3 층간 절연막(150)은 제1 및 제2 메모리 소자들(ME1, ME2)의 측벽들과 접할 수 있다. 더하여, 제1 및 제2 셀 어레이 영역들(CR1, CR2)의 제3 층간 절연막(150)은 제1 및 제2 메모리 소자들(ME1, ME2)의 상면을 노출할 수 있다. 제3 층간 유전막(150)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 주변 회로(PC1) 영역에서, 제1 주변 플러그들(152)이 제1 내지 제3 층간 유전막들(130, 140, 150)을 관통하여 기판(100)과 접할 수 있다. 제1 주변 플러그들(152)은 제1 주변 소스/드레인 영역들(120a)과 전기적으로 접속될 수 있다. 제2 주변 회로 영역(PR2)에서, 제2 주변 플러그들(154)이 제1 내지 제3 층간 유전막들(130, 140, 150)을 관통하여 기판(100)과 접할 수 있다. 제2 주변 플러그들(154)은 제2 주변 소스/드레인 영역들(120b)과 전기적으로 접속될 수 있다. 제3 주변 플러그(156)가 제2 주변 회로 영역(PR2)의 제1 내지 제3 층간 유전막들(130, 140, 150)과 보호 절연 패턴(128)을 관통하여 저항 패턴(124)에 전기적으로 접속될 수 있다. 제1 내지 제3 주변 플러그들(152, 154, 156)은 소스 라인들(SL)과 동일한 도전 물질을 포함할 수 있다.
제1 비트 라인들(BL1)이 제1 셀 어레이 영역(CR1)의 제3 층간 절연막(150) 상에 배치될 수 있다. 제1 비트 라인들(BL1)은 제2 방향(D2)으로 연장할 수 있다. 제1 비트 라인들(BL1)의 각각은 제2 방향(D2)으로 배열된 복수개의 제1 메모리 소자들(ME1)과 공통으로 접촉될 수 있다. 제2 비트 라인들(BL2)이 제2 셀 어레이 영역(CR2)의 제3 층간 절연막(150) 상에 배치될 수 있다. 제2 비트 라인들(BL2)은 제2 방향(D2)으로 연장할 수 있다. 제2 비트 라인들(BL2)의 각각은 제2 방향(D2)으로 배열된 복수개의 제2 메모리 소자들(ME2)과 공통으로 접촉될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
제1 배선들(L1)이 제1 주변 회로(PC1) 영역의 제3 층간 절연막(150) 상에 배치될 수 있다. 제1 배선들(L1)은 제1 주변 플러그들(152)에 각각 전기적으로 접속될 수 있다. 제2 배선들(L2)이 제2 주변 회로 영역(PR2)의 제3 층간 절연막(150) 상에 배치될 수 있다. 제2 배선들(L2)은 제2 주변 플러그들(154)에 각각 전기적으로 접속될 수 있다. 제3 배선(L3)이 제2 주변 회로 영역(PR2)의 제3 층간 절연막(150) 상에 배치될 수 있다. 제3 배선(L3)은 제3 주변 플러그(156)에 전기적으로 접속될 수 있다. 제1 내지 제3 배선들(L1, L2, L3)은 제1 및 제2 비트 라인들(BL1, BL2)과 동일한 물질을 포함할 수 있다.
제1 셀 어레이 영역(CR1)의 셀 트랜지스터 및 제1 메모리 소자(ME1)는 제1 비트 라인(BL1) 및 제1 배선(L1)을 통해 제1 주변 트랜지스터의 제1 주변 소스/드레인 영역들(120a)과 전기적으로 연결될 수 있다. 제2 셀 어레이 영역(CR2)의 셀 트랜지스터 및 제2 메모리 소자(ME2)는 제2 비트 라인(BL2) 및 제2 배선(L2)을 통해 제2 주변 트랜지스터의 제2 주변 소스/드레인 영역들(120b)과 전기적으로 연결될 수 있다. 그리고, 제2 기준 셀(RC2)을 구성하는 제2 셀 어레이 영역(CR2)의 셀 트랜지스터 및 제2 메모리 소자(ME2)는 제2 비트 라인(BL2) 및 제3 배선(L3)을 통해 저항 패턴(124)과 전기적으로 연결될 수 있다.
도 9a는 본 발명의 실시예들에 따른 자기 메모리 장치를 나타내는 예시적인 평면도이다. 도 9b는 도 9a의 A-A' 및 B-B'선에 따른 단면도이고, 도 9c는 도 9a의 C-C', D-D', 및 E-E'선에 따른 단면도이다. 도 9a 내지 도 9c의 자기 메모리 장치는 제2 메모리 소자들(ME2)의 일부가 제3 콘택 플러그들(146)로 대체된 것을 제외하면, 도 8a 내지 도 8c의 자기 메모리 장치와 동일할 수 있다. 설명의 간소화를 위해, 중복되는 구성의 설명은 생략한다.
도 9a 내지 도 9c를 참조하면, 제2 셀 어레이 영역(CR2)의 제2 불순물 영역들(112) 중 일부는, 제1 내지 제3 층간 절연막들(130, 140, 150)을 관통하는 제3 콘택 플러그(146)를 통해 제2 비트 라인(BL2)과 연결될 수 있다. 즉, 제2 셀 어레이 영역(CR2)의 셀 트랜지스터들 중 일부는 제2 메모리 소자(ME2)를 거치지 않고 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 제3 콘택 플러그(146)를 통해 제2 비트 라인(BL2)과 전기적으로 연결되는 셀 트랜지스터들은 도 7b를 참조하여 설명한 제2 기준 셀들(RC2)에 해당할 수 있다. 도시된 바 같이, 제2 기준 셀(RC2)은 복수 개로 제공될 수 있으며, 복수 개의 제2 기준 셀들(RC2)은 제2 방향(D2)을 따라 배열되어 하나의 제2 비트 라인(BL2)을 공유할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 복수의 워드 라인들;
상기 워드 라인들과 교차하는 복수의 비트 라인들, 상기 복수의 비트 라인들은 제1 비트 라인들, 및 상기 제1 비트 라인들로부터 상기 워드 라인들의 연장 방향으로 이격되는 제2 비트 라인들을 포함하고;
서로 교차하는 상기 워드 라인들과 상기 제1 비트 라인들 사이에 연결되는 복수의 제1 메모리 셀들, 상기 제1 메모리 셀들의 각각은 제1 메모리 소자 및 이에 연결되는 제1 선택 소자를 포함하고; 및
서로 교차하는 상기 워드 라인들과 상기 제2 비트 라인들 사이에 연결되는 복수의 제2 메모리 셀들, 상기 제2 메모리 셀들의 각각은 제2 메모리 소자 및 이에 연결되는 제2 선택 소자를 포함하되,
상기 제1 및 제2 메모리 소자들의 각각은, 고정층, 자유층 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함하고, 상기 제2 메모리 소자들 중 일부의 상기 자기터널접합은 상기 터널 배리어층이 절연 파괴되어 비가역적인 저항 상태를 가지고,
상기 제1 메모리 소자들의 상기 자기터널접합은 제1 자기터널접합이고,
상기 제2 메모리 소자들 중 상기 일부의 상기 자기터널접합은 제2 자기터널접합이고,
상기 제1 자기터널접합은 복수의 프로그래밍을 통해 제1 데이터에 상응하는 제1 저항값 또는 제2 데이터에 상응하는 제2 저항값을 갖고,
상기 제2 자기터널접합은 일 회의 프로그래밍을 통해 상기 제1 데이터에 상응하는 제3 저항값을 갖고,
상기 제1 내지 제3 저항값들은 서로 다른 자기 메모리 장치. - 제 1 항에 있어서,
상기 제1 메모리 셀들은 복수 회의 프로그래밍이 가능한 노말 메모리 셀 어레이를 구성하고,
상기 제2 메모리 셀들은 일 회의 프로그래밍만이 가능한 OTP 메모리 셀 어레이를 구성하는 자기 메모리 장치. - 제 1 항에 있어서,
상기 제2 메모리 소자들 중 나머지의 상기 자기터널접합은 제3 자기터널접합이되,
상기 제3 자기터널접합은 일 회의 프로그래밍을 통해 상기 제2 데이터에 상응하는 제4 저항값을 갖되,
상기 제1 내지 제4 저항값들은 서로 다른 자기 메모리 장치. - 제 3 항에 있어서,
상기 제1 저항값은 상기 제2 저항값보다 작고,
상기 제3 저항값은 상기 제1 저항값보다 작고,
상기 제4 저항값은 상기 제1 및 제2 저항값들 사이인 자기 메모리 장치. - 제 3 항에 있어서,
상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고,
상기 제2 메모리 셀들 중 일부는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀로 이용되는 자기 메모리 장치. - 제 5 항에 있어서,
상기 제1 기준 셀은 상기 제1 메모리 셀들 중 한 쌍의 제1 메모리 셀들이 하나의 제1 비트 라인을 통해 병렬 연결되도록 구성되는 자기 메모리 장치. - 제 6 항에 있어서,
상기 한 쌍의 제1 메모리 셀들 중 어느 하나의 상기 제1 자기터널접합은 상기 제1 저항값을 갖도록 프로그래밍되고, 다른 하나의 상기 제1 자기터널접합은 상기 제2 저항값을 갖도록 프로그래밍 되는 자기 메모리 장치. - 제 5 항에 있어서,
상기 제2 기준 셀은 상기 제2 메모리 셀들 중 상기 제2 자기터널접합을 포함하는 어느 하나로 구성되는 자기 메모리 장치. - 제 8 항에 있어서,
상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 더 포함하되,
상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제2 기준 셀을 구성하는 상기 제2 자기터널접합의 상기 제3 저항값과 상기 제어 저항의 제5 저항값의 합산 값을 이용하는 자기 메모리 장치. - 제 9 항에 있어서,
상기 합산 값은 상기 제3 저항값과 상기 제4 저항값 사이인 자기 메모리 장치. - 제 1 항에 있어서,
상기 제1 비트 라인들을 통해 상기 제1 메모리 셀들과 전기적으로 연결되는 제1 주변 회로; 및
상기 제2 비트 라인들을 통해 상기 제2 메모리 셀들과 전기적으로 연결되는 제2 주변 회로를 더 포함하되,
상기 제2 주변 회로는 상기 제1 주변 회로의 제1 주변 트랜지스터보다 높은 전압 하에 구동되는 적어도 하나의 제2 주변 트랜지스터를 포함하는 자기 메모리 장치. - 제 11 항에 있어서,
상기 제1 주변 트랜지스터는 제1 주변 게이트 유전막 및 제1 주변 게이트 전극을 포함하고,
상기 제2 주변 트랜지스터는 제2 주변 게이트 유전막 및 제2 주변 게이트 전극을 포함하되, 상기 제2 주변 게이트 유전막의 두께는 상기 제1 주변 게이트 유전막의 두께보다 큰 자기 메모리 장치. - 제 12 항에 있어서,
상기 제2 주변 게이트 전극은 상기 제1 주변 게이트 전극의 제1 폭보다 큰 제2 폭을 갖는 자기 메모리 장치. - 노말 셀 어레이 및 OTP 셀 어레이를 포함하는 메모리 셀 어레이;
제1 비트 라인들을 통해 상기 노말 셀 어레이와 전기적으로 연결되는 제1 주변 회로; 및
제2 비트 라인들을 통해 상기 OTP 셀 어레이와 전기적으로 연결되는 제2 주변 회로를 포함하고,
상기 노말 셀 어레이는, 제1 자기터널접합 및 이에 연결된 제1 선택 트랜지스터를 포함하는 복수의 제1 메모리 셀들을 포함하고,
상기 OTP 셀 어레이는, 제2 자기터널접합 및 이에 연결된 제2 선택 트랜지스터를 포함하는 복수의 제2 메모리 셀들을 포함하되,
상기 제2 자기터널접합들 중 일부는 비가역적인 저항 상태를 가지고,
상기 제1 주변 회로는 적어도 하나의 제1 주변 트랜지스터를 포함하고,
상기 제2 주변 회로는 적어도 하나의 제2 주변 트랜지스터를 포함하고,
상기 제2 주변 트랜지스터는 상기 제1 주변 트랜지스터보다 높은 전압 하에서 구동되는 자기 메모리 장치. - 제 14 항에 있어서,
상기 제2 자기터널접합들 중 상기 일부는 제1 서브 자기터널접합이고,
상기 제2 자기터널접합들 중 다른 일부는 제2 서브 자기터널접합이되,
상기 제1 자기터널접합은 복수의 프로그래밍을 통해 제1 데이터에 상응하는 제1 저항값 또는 제2 데이터에 상응하는 제2 저항값을 갖고,
상기 제1 서브 자기터널접합은 일 회의 프로그래밍을 통해 상기 제1 데이터에 상응하는 제3 저항값을 갖고,
상기 제2 서브 자기터널접합은 일 회의 프로그래밍을 통해 상기 제2 데이터에 상응하는 제4 저항값을 갖고,
상기 제1 저항값은 상기 제2 저항값보다 작고, 상기 제3 저항값은 상기 제1 저항값보다 작고, 상기 제4 저항값은 상기 제1 및 제2 저항값들 사이인 자기 메모리 장치. - 제 15 항에 있어서,
상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고,
상기 제1 서브 자기터널접합을 포함하는 상기 제2 메모리 셀들 중에서 선택된 어느 하나는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀로 이용되는 자기 메모리 장치. - 제 16 항에 있어서,
상기 제2 주변 회로는 상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 포함하되,
상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제2 기준 셀을 구성하는 상기 제2 자기터널접합의 상기 제3 저항값과 상기 제어 저항의 제5 저항값의 합산 값을 이용하는 자기 메모리 장치. - 제 15 항에 있어서,
상기 제1 메모리 셀들 중 일부는 상기 제1 메모리 셀들의 읽기 동작을 위한 제1 기준 셀로 이용되고,
상기 OTP 셀 어레이는 상기 제2 메모리 셀들의 읽기 동작을 위한 제2 기준 셀을 더 포함하되,
상기 제2 기준 셀은 가변 저항 소자를 통하지 않고 상기 제2 비트 라인들 중 하나와 연결되는 제3 선택 트랜지스터를 포함하는 자기 메모리 장치. - 제 18 항에 있어서,
상기 제2 주변 회로는 상기 제2 기준 셀과 전기적으로 연결되는 제어 저항을 포함하되,
상기 제2 메모리 셀들의 읽기 동작을 위한 기준 저항은 상기 제어 저항의 제5 저항값을 이용하는 자기 메모리 장치. - 삭제
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