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KR102386974B1 - 커패시터 및 그 실장 기판 - Google Patents

커패시터 및 그 실장 기판 Download PDF

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KR102386974B1
KR102386974B1 KR1020180065947A KR20180065947A KR102386974B1 KR 102386974 B1 KR102386974 B1 KR 102386974B1 KR 1020180065947 A KR1020180065947 A KR 1020180065947A KR 20180065947 A KR20180065947 A KR 20180065947A KR 102386974 B1 KR102386974 B1 KR 102386974B1
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capacitor
electrodes
electrode
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주진경
장익환
이택정
이원영
서용원
천진우
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삼성전기주식회사
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Abstract

본 발명의 일 실시 형태는 복수의 유전층을 포함하는 바디; 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및 상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고, 상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td는 20 ㎛2 초과인 커패시터를 개시한다.

Description

커패시터 및 그 실장 기판{CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다.
고용량의 적층형 커패시터를 구현하기 위해서는 커패시터 바디를 구성하는 재료의 유전율을 높이거나 유전체층 및 내부 전극의 두께를 박막화하여 적층 수를 증가시키는 방법이 있다.
그러나, 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전체층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다.
이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시키는 방법에 대한 연구가 요구된다. 또한, 최근 기판의 실장 밀도가 높아짐에 따라 적층형 커패시터의 실장 면적 및 실장 높이를 감소시키려는 시도가 진행되고 있다.
한국 공개특허공보 제2002-0066135호 한국 공개특허공보 제2006-0098771호
본 발명의 일 목적 중 하나는 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 제품을 소형화하면서 제품의 용량을 증가시킬 수 있으며, 동시에 신뢰성을 향상시킬 수 있는 커패시터를 제공하는 것이다.
또한, 본 발명의 다른 목적 중의 하나는 실장 면적을 감소시킬 수 있는 커패시터를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전층을 포함하는 바디; 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및 상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고, 상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td는 20 ㎛2를 초과한다.
또한, 본 발명은 다른 실시 형태를 통하여 상술한 구조를 갖는 커패시터를 효율적으로 실장할 수 있는 커패시터의 실장 기판을 제공하며, 구체적으로, 상면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 기판 상에 실장되는 커패시터;를 포함하고, 상기 커패시터는, 복수의 유전층을 포함하는 바디; 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및 상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고, 상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td는 20 ㎛2를 초과한다.
본 발명의 일 실시 예에 따른 커패시터의 경우, 제1 및 제2 내부 전극은 유전층의 적층 방향을 따라 형성되는 제1 및 제2 연결 전극을 통해 제1 및 제2 외부 전극과 각각 전기적으로 접속되므로, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 유전층 및 내부 전극의 두께를 얇게 하면서 유전층의 적층 수를 증가시키거나 또는 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있는 효과가 있다.
동시에, 본 발명의 일 실시 예에 따른 커패시터는 유전층의 두께를 Td라 하고, 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때, D1×Td 및 D2×Td가 20 ㎛2 초과인 것을 만족하여 제1 및 제2 연결 전극 형성시 발생하는 크랙으로 인한 단락 및 절연 파괴의 발생을 방지하여 커패시터의 신뢰성을 향상시킬 수 있다.
또한, 바디의 실장 면에만 외부 전극이 배치되므로, 기판에 실장시 솔더의 접촉 면적이 작아 실장 면적을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 커패시터의 절개 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3a 및 도 3b는 도 1의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 5a 및 도 5b는 도 4의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 6a 및 도 6b는 도 4의 커패시터에서 제1 및 제2 내부 전극의 다른 실시형태를 각각 나타낸 평면도이다.
도 7은 본 발명의 제3 실시예에 따른 커패시터를 개략적으로도 도시한 분리 사시도이다.
도 8a 및 도 8b는 도 7의 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 9는 도 7의 바디의 일 측면도이다.
도 10은 본 발명의 제4 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 11은 도 1의 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 길이방향은 제1 방향, 폭 방향은 제2 방향, 두께 방향은 제3 방향으로 정의될 수 있다. 여기서, 두께 방향은 유전층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z 방향으로 대향되는 양면을 제1 및 제2 면(S1, S2)으로 설정하고, X 방향으로 대향되며 제1 및 제2 면(S1, S2)의 선단을 연결하는 양면을 제3 및 제4 면(S3, S4)으로 설정하고, Y 방향으로 대향되며 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(S5, S6)으로 설정하여 함께 설명하기로 한다. 여기서, 제2 면(S2)은 실장 면과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 커패시터(100)의 절개 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이고, 도 3a 및 도 3b는 도 1의 커패시터(100)에서 제1 및 제2 내부 전극(121, 122)을 각각 나타낸 평면도이다.
도 1 내지 3을 참조하면, 본 발명의 제1 실시 예에 따른 커패시터(100)는 바디(110)와 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다. 이때, 바디(110)의 형상, 치수 및 유전층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 용량 형성에 기여하지 않으며 액티브 영역의 주변에 배치되는 마진부를 포함한다.
액티브 영역은 유전층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. 이때, 유전층(111)의 두께(Td)는 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 유전층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
마진부는 바디(110)의 내부 전극을 포함하지 않는 것을 제외하고는 유전층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 마진부는 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 바디(110) 내에서 유전층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 유전층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)이 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
서로 인접하는 제1 내부 전극(121)은 제2 연결 전극(142)을 통해 서로 전기적으로 연결되며, 서로 인접하는 제2 내부 전극(122)은 제1 연결 전극(141)을 통해 서로 전기적으로 연결된다.
제1 및 제2 연결 전극(141, 142)는 바디(110)를 전부 또는 적어도 일부를 관통하도록 배치될 수 있다.
또한, 제1 및 제2 내부 전극(121)은 제1 및 제2 절연 영역(151)을 포함한다.
제1 절연 영역(151)은 제1 연결 전극(141)과 제1 내부 전극(121)이 서로 전기적으로 연결되는 것을 방지하고, 제2 절연 영역(152)은 제2 연결 전극(142)과 제2 내부 전극(122)이 서로 전기적으로 연결되는 것을 방지하는 역할을 한다.
즉, 제1 절연 영역(151)의 내측, 즉 중심부에 제1 연결 전극(141)이 위치하도록 하여 제1 연결 전극(141)과 제1 내부 전극(121)이 서로 이격되도록 배치한다.
또한, 제2 절연 영역(152)의 내측, 즉 중심부에 제2 연결 전극(142)이 위치하도록 하여 제2 연결 전극(141)과 제2 내부 전극(122)이 서로 이격되도록 배치한다.
이에, 제1 연결 전극(141)은 제2 내부 전극(122)과 접촉되지만, 제2 연결 전극(142)은 제2 절연 영역(152)에 의해 제2 내부 전극(122)과 이격된 상태가 되므로, 제1 연결 전극(141)은 복수의 제2 내부 전극(122)에만 전기적으로 연결되고 제1 내부 전극(121)에는 접속되지 않는다.
제2 연결 전극(142)은 제1 내부 전극(121)과 접촉되지만, 제1 연결 전극(141)은 제1 절연 영역(151)에 의해 제1 내부 전극(121)과 이격된 상태가 되므로, 제2 연결 전극(142)은 복수의 제1 내부 전극(121)에만 전기적으로 연결되고 제2 내부 전극(122)에는 접속되지 않는다.
그리고, 바디(110)의 제2 면(S2)에는 X방향으로 이격되게 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다. 제1 외부 전극(131)은 제2 연결 전극(142)에서 바디(110)의 제2 면(S2)으로 노출된 부분과 접촉되어 접속된다. 제2 외부 전극(132)은 제1 연결 전극(141)에서 바디(110)의 제2 면(S2)으로 노출된 부분과 접촉되어 접속된다.
본 발명의 제1 실시예에 따른 커패시터(100)는 내부 전극(121, 122)이 각각 연결 전극(141, 142)을 통해 외부 전극(131, 132)과 연결되고, 단락은 절연 영역(151, 152)을 통해 방지하기 때문에 제1 및 제2 내부 전극(121, 122)이 오버랩 되는 면적을 최대한 크게 할 수 있다.
이에, 기존의 유전층(111)과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. 또한, 연결 전극(141, 142)을 통해 같은 종류의 내부 전극(121, 122)이 서로 전기적으로 연결되기 때문에 바디의 두께가 80 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.
하기의 표 1은 내부 전극이 절연 영역을 포함하는 경우의 오버랩되는 면적의 증가를 측정한 것으로, 종래의 일반적인 내부 전극 구조를 가지는 경우의 오버랩되는 면적을 1이라 가정할 때에 그 증가량을 측정한 것이다.
커패시터의 사이즈 실시예
0603(L×W=0.6mm×0.3mm) 105 ~ 130 %
1005(L×W=1.0mm×0.5mm) 115 ~ 130 %
제1 연결 전극(141)은 비아에 도전성 물질을 채워 형성할 수 있다. 제1 연결 전극(141)은 제2 내부 전극(122)에 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다. 이때, 제1 연결 전극(141)의 Z방향의 일단은 바디(110)의 제2 면(S2)을 통해 노출된다.제2 연결 전극(142)은 비아에 도전성 물질을 채워 형성할 수 있다. 제2 연결 전극(142)은 제1 내부 전극(121)에 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다. 이때, 제2 연결 전극(142)의 Z방향의 일단은 바디(110)의 제2 면(S2)을 통해 노출된다.
이러한 제1 및 제2 연결 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서는 제1 및 제2 절연 영역(151, 152)의 형상이 원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 절연 영역(151, 152)의 형상은 필요시 반원형, 사각형 및 삼각형 등 다양하게 변경될 수 있다.
전술한 바와 같이, 제1 및 제2 연결 전극(141, 142)은 비아에 도전성 물질을 채워서 형성된다.
이 때, 비아는 세라믹 그린시트에 레이저 공법 또는 펀칭 등을 이용하여 형성되거나, 내부 전극이 형성된 세라믹 그린시트를 적층한 후 적층체를 가공하여 형성될 수 있다.
이와 같은, 비아의 가공시에 물리적 충격에 의해 비아의 표면으로부터 크랙(crack)이 발생하거나, 비아에 도전성 물질을 충전한 후에 소결 등의 열처리를 수행하는 과정에서 유전층(111)과 비아에 충전된 도전성 물질의 열팽창 계수의 차이로 인해 제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생할 수 있다.
제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생한 경우, 제1 내부 전극(121)이 크랙을 통해 제1 연결 전극(141)과 전기적으로 연결되거나 제2 내부 전극(122)이 크랙을 통해 제2 연결 전극(142)과 전기적으로 연결되거나 절연파괴가 발생할 수 있다.
이러한 크랙이 발생하여 전파되는 거리는 유전층(111)의 두께(Td)에 에 반비례하는 것을 알 수 있다. 특히, 커패시터의 용량을 향상시키기 위하여 유전층(111)의 두께를 1 ㎛ 이하로 형성하는 경우, 크랙으로 인한 단락 및 절연 파괴 문제가 증가하게 된다.
따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 유전층(111)의 두께(Td)에 대한 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)을 20 초과로 하여 제1 및 제2 연결 전극(141, 142)의 주변에 크랙이 발생하더라도 단락이 발생하지 않도록 하여 커패시터(100)의 신뢰성을 향상시킬 수 있다.
제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)이란 제1 또는 제2 절연 영역(151, 152)의 내측에 배치된 제1 또는 제2 연결 전극(141,142)의 최외곽부로부터 제1 또는 제2 절연 영역(151, 152)까지의 최소 거리를 의미한다.
하기의 표 2은 유전층(111)의 두께(Td)가 1 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이며, 하기의 표 3은 유전층(111)의 두께(Td)가 0.8 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이고, 하기의 표 4는 유전층(111)의 두께(Td)가 0.6 ㎛일 때, 제1 및 제2 절연 영역(151, 152)의 폭(D1, D2)에 따른 단락 발생, 절연 파괴 및 정전 용량을 측정한 것이다.
실시예 D1, D2(㎛) D1×Td,
D2×Td
(㎛2)		 단락 절연파괴전압 정전 용량
1 10 10 × × ◎
2 15 15 × × ◎
3 20 20 ○ × ◎
4 25 25 ○ ○ ○
5 30 30 ○ ○ ○
6 35 35 ○ ○ ○
7 40 40 ○ ○ ○
8 45 45 ○ ○ ○
9 50 50 ○ ○ ○
10 55 55 ○ ○ ○
11 60 60 ○ ○ ○
12 65 65 ○ ○ ×
13 70 70 ○ ○ ×
14 75 75 ○ ○ ×
15 80 80 ○ ○ ×
실시예 D1, D2(㎛) D1×Td,
D2×Td
(㎛2)		 단락 절연파괴전압 정전 용량
16 10 8 × × ◎
17 15 12 × × ◎
18 20 16 ○ × ◎
19 25 20 ○ × ◎
20 30 24 ○ ○ ○
21 35 28 ○ ○ ○
22 40 32 ○ ○ ○
23 45 36 ○ ○ ○
24 50 40 ○ ○ ○
25 55 44 ○ ○ ○
26 60 48 ○ ○ ○
27 65 52 ○ ○ ○
28 70 56 ○ ○ ○
29 75 60 ○ ○ ○
30 80 64 ○ ○ ×
실시예 D1, D2(㎛) D1×Td,
D2×Td
(㎛2)		 단락 절연파괴전압 정전 용량
31 10 6 × × ◎
32 15 9 × × ◎
33 20 12 × × ◎
34 25 15 × × ◎
35 30 18 ○ × ◎
36 35 21 ○ ○ ○
37 40 24 ○ ○ ○
38 45 27 ○ ○ ○
39 50 30 ○ ○ ○
40 55 33 ○ ○ ○
41 60 36 ○ ○ ○
42 65 39 ○ ○ ○
43 70 42 ○ ○ ○
44 75 45 ○ ○ ○
45 80 48 ○ ○ ○
단락 발생 여부는 100개의 커패시터에서 단락이 1개 이상 발생한 경우에는 ×로, 발생하지 않은 경우에는 ○로 나타내었다.절연 파괴 전압(breakdown voltage, BDV) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하여, 1㎛의 경우 절연 파괴 전압 70V 미만인 경우에는 ×로, 70V 이상인 경우에는 ○로 나타내었다. 단, 0.8㎛는 40V, 0.6um는 15V를 기준으로 표시하였다.
정전 용량은 같은 층수를 가지는 일반적인 구조의 커패시터의 용량을 1이라 할 때, 제1 실시예의 커패시터의 용량이 일반적인 구조의 커패시터의 용량에 비해 100% 이하인 경우에는 ×로, 100% 초과인 경우에는 ○로, 115% 이상인 경우에는 ◎로 나타내었다.
표 2 내지 4를 참조하면, D1 × Td 및 D2 × Td가 20 ㎛2 이하인 경우에 절연 파괴 전압이 기준 전압 미만으로 떨어지는 문제가 있다.
따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 D1 × Td 및 D2 × Td가 20 ㎛2을 초과되도록 하여 단락 및 절연 파괴 문제를 방지하여 커패시터(100)의 신뢰성을 향상시킬 수 있다.
또한, D1 × Td 및 D2 × Td가 60 ㎛2 을 초과하는 경우에는 커패시터의 용량이 일반적인 구조의 커패시터와 동등 또는 그 이하의 정전 용량을 가진다는 문제가 발생한다.
따라서, 본 발명의 제1 실시예에 따른 커패시터(100)는 D1 × Td 및 D2 × Td가 60 ㎛2 이하가 되도록 하여 높은 정전 용량을 가질 수 있다.
유전층(111)의 두께(Td)를 얇게 할수록 높은 정전 용량을 가질 수 있으나, 제1 및 제2 연결 전극(141, 142)의 주변에 배치되는 크랙이 전파되는 길이가 길어진다.
그러므로, 본 발명의 제1 실시예의 커패시터(100)와 같이, D1 × Td 및 D2 × Td가 20 ㎛2 초과, 60 ㎛2 이하인 경우에 높은 정전 용량을 가지는 것과 동시에 단락 또는 절연 파괴를 방지하여 커패시터의 신뢰성을 향상시킬 수 있다.
제1 및 제2 연결 전극(141, 142) 사이의 거리(D3)는 바디(110)의 L 방향의 길이의 85%이하로 할 수 있다.
전술한 바와 같이, 제1 및 제2 연결 전극(141, 142)은 각각 서로 다른 극성의 전류가 흐르게 된다.
본 발명의 제1 실시예에 따른 커패시터(100)는 제1 및 제2 연결 전극(141, 142)의 거리(D3)를 바디(110)의 L 방향의 길이의 85%이하로 하여 제1 및 제2 연결 전극(141, 142)을 통해 흐르는 전류로 인한 자기장을 서로 상쇄하여 ESL(등가직렬 인덕턴스: Equivalent Serial Inductance)을 낮출 수 있다.
다만, 제1 및 제2 연결 전극(141, 142) 사이의 단락 방지 및 제1 및 제2 외부 전극(131, 132)의 형성에 필요한 면적을 확보하기 위하여 제1 및 제2 연결 전극(141,142)의 거리(D3)를 제1 및 제2 연결 전극(141, 142)의 반지름, 제1 및 제2 절연성 비아의 폭(D1, D2) 및 절연성 비아 사이의 최소 간격인 20 ㎛의 합보다 크도록 할 수 있다.
위와 같이 구성된 커패시터(100)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 커패시터(200)의 단면도를 개략적으로 도시한 것이며, 도 5a 및 도 5b는 도 4의 커패시터(200)에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
전술한 제1 실시예에 따른 커패시터(100)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 4 및 도 5를 참조하면, 제1 및 제2 내부 전극(221, 222)의 적어도 일부는 바디(210)의 측면으로 노출될 수 있다.
예를 들어, 제1 및 제2 내부 전극(221, 222)는 바디(210)의 제3면(S3) 및 제4면(S4)으로 노출될 수 있다.
도 4 및 5에서는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 제3면(S3) 및 제4면(S4)으로만 노출되는 것을 도시하였으나, 이에 제한되는 것은 아니다.
예를 들어, 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면, 즉 제3면 내지 제6면(S3 ~ S6)으로 노출되도록 배치될 수 있다.
본 발명의 제2 실시예에 따른 커패시터(200)는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면으로 노출되도록 형성하여 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적을 극대화할 수 있다.
본 발명의 제2 실시예에 따른 커패시터(200)도 제1 실시예에 따른 커패시터(100)와 마찬가지로, D1×Td 및 D2×Td가 20 ㎛2 을 초과하도록 형성하여 단락 및 절연 파괴가 발생하는 것을 방지할 수 있다.
본 발명의 제2 실시예에 따른 커패시터(200)는 제1 및 제2 내부 전극(221, 222)이 바디(210)의 측면으로 노출되기 때문에, 제1 및 제2 내부 전극(221, 222) 중 바디(210)의 측면으로 노출된 부분을 덮는 절연층(271, 272)을 더 포함할 수 있다.
즉, 도 4 및 5에서 알 수 있듯이, 바디(210)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(271, 272)이 형성된다. 제1 및 제2 절연층(271, 272)은 바디(210)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 절연층(271, 272)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 절연층(271, 272)은 제1 및 제2 내부 전극(221, 222)에서 바디(210)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다. 또한, 제1 및 제2 절연층(271, 272)은 바디(210)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.
한편, 제1 및 제2 절연층(271, 272)은 바디(210)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.
도 6a 및 도 6b는 도 4의 커패시터(200)에서 제1 및 제2 내부 전극의 다른 실시형태를 각각 나타낸 평면도이다.
도 6a 및 도 6b를 참조하면, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치될 수 있다.
제1 및 제2 연결 전극이 제1 및 제2 내부 전극(221, 222)의 내측에 배치되는 경우, 제1 및 제2 절연 영역도 제1 및 제2 내부 전극(221, 222)의 내측에 배치될 수 밖에 없다.
따라서, 제1 및 제2 내부 전극(221, 222)의 오버랩되는 면적이 제1 및 제2 절연 영역에 의해 감소될 수 밖에 없다.
하지만, 도 6a 및 도 6b와 같이, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치하면 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)도 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치되어 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적을 향상시킬 수 있다.
또한, 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함하는 것도 가능하다.
제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함하여, 내부 전극 사이에 연결성을 향상시킬 수 있다.
제1 및 제2 연결 전극(241a, 241b, 242a, 242b)과 제1 및 제2 절연 영역(251a, 251b, 252a, 252b)을 각각 2개 이상 포함 것과 동시에 제1 및 제2 연결 전극(241a, 241b, 242a, 242b)는 제1 및 제2 내부 전극(221, 222)의 가장자리에 배치하면 제1 및 제2 내부 전극(221, 222)이 오버랩되는 면적의 감소를 막으면서 내부 전극 사이에 연결성을 향상시킬 수 있다.
위와 같이 구성된 커패시터(200)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 커패시터(300)를 개략적으로도 도시한 분리 사시도이며, 도 8a 및 도 8b는 도 7의 커패시터(300)에서 제1 및 제2 내부 전극(321, 322)을 각각 나타낸 평면도이고, 도 9는 도 7의 바디(310)의 일 측면도이다.
전술한 제1 및 제2 실시예에 따른 커패시터(100, 200)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 7 내지 9를 참조하면, 제1 및 제2 연결 전극(341, 342)는 바디(310)의 제3면(S3) 및 제4면(S4)에 Z 방향을 따라 길게 연장되게 형성된다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 연결 전극(341, 342)는 바디(310)의 측면, 즉 제3면 내지 제6면(S3 ~ S6) 중 어느 하나 이상에 Z 방향을 따라 길게 연장되게 형성될 수 있다.
이때, 제1 및 제2 연결 전극(341, 342)는 일단이 바디(310)의 제1면(S1) 또는 제2면(S2)로 노출되도록 배치될 수 있다.
그리고, 바디(310)의 제3 및 제4 면(S3, S4)에는 제1 및 제2 절연층(371, 372)이 형성된다. 제1 및 제2 절연층(371, 372)은 바디(310)의 제3 및 제4 면(S3, S4)을 비전도성 물질로 몰드하거나 또는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 절연층(371, 372)은 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 절연층(371, 372)은 제1 및 제2 내부 전극(321, 322)에서 바디(310)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분과 제1 및 제2 연결 전극(341, 342)에서 바디(310)의 제3 및 제4 면(S3, S4)을 통해 노출된 부분을 커버하는 역할을 한다. 또한, 제1 및 제2 절연층(371, 372)은 바디(310)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.
한편, 제1 및 제2 절연층(371, 372)은 바디(310)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.
위와 같이 구성된 커패시터(300)는 외부 전극의 부피와 커패시터 전체의 높이가 최소화되어 상대적으로 내부 전극의 크기를 증가시킬 수 있는 부피와 높이를 더 확보할 수 있으므로 커패시터의 용량을 그만큼 더 향상시킬 수 있다. 또한, 커패시터의 두께가 크게 낮아지므로 100㎛ 이하의 박막 적층형 커패시터를 제조할 수 있다.
도 10은 본 발명의 제4 실시예에 따른 커패시터(400)의 단면도를 개략적으로 도시한 것이다.
전술한 제1 내지 제3 실시예에 따른 커패시터(100, 200, 300)와 동일한 사항에 대해서는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 10을 참조하면, 제4 실시예에 따른 커패시터(400)는 바디(410)의 상부에 배치되는 커버층(460)을 더 포함할 수 있다.
제4 실시예에 따른 커패시터(400)는 바디(410)의 상부에 배치되어, 제1 및 제2 연결 전극(441, 442)이 바디(410)의 제1면(S1)으로 노출되는 것을 방지할 수 있다.
제1 및 제2 외부 전극(431, 432)이 실장면에 대향하는 면인 바디(410)의 제1면(S1)에 형성되지 않는 경우, 커버층(460)이 제1 및 제2 연결 전극(441, 442)이 바디(410)의 제1면(S1)으로 노출되는 것을 방지하여 전도성 이물질 등이 제1 및 제2 연결 전극(441, 442)를 통해 바디(410)의 내측으로 유입되는 것을 방지할 수 있다.
도 11은 도 1의 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 18을 참조하면, 본 실시 예에 따른 커패시터의 실장 기판(1000)은 커패시터(100)가 실장되는 기판(1311)과 기판(1311)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(1321, 1322)를 포함한다.
커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(1321, 1322) 상에 각각 접촉되게 위치한 상태에서 솔더(1331, 1332)에 의해 고정되어 기판(1311)과 전기적으로 연결될 수 있다.
위와 같이 구성되는 커패시터의 실장 기판은, 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 바디(110)의 실장 면으로만 노출되므로 기판(1311)에 실장시 솔더(1331, 1332)가 형성되는 면적(a)을 최소화할 수 있다.
이렇게 솔더(1331, 1332)의 형성 면적(a)이 작아지면 어쿠스틱 노이즈를 감소시킬 수 있고, 더불어 실장 면적이 동일하다고 가정할 때 종래 커패시터에 비해 (b) 만큼의 크기를 더 확보하여 칩 사이즈를 크게 함으로써 커패시터의 용량을 상대적으로 더 증가시킬 수 있다.
한편, 도 11은 제1 실시예의 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며 다른 실시예의 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
본 발명의 범위는 전술한 실시예에 한정되는 것은 아니며, 이상에서 설명한 각 실시예는 서로 결합하여 실시하는 것도 가능하다. 또한, 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
111: 유전층
121, 122: 내부 전극
131, 132: 외부 전극
141, 142: 연결 전극
151, 152: 절연 영역

Claims (14)

  1. 복수의 유전층을 포함하는 바디;
    상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극;
    상기 제1 내부 전극에 배치되며, 내측에 제1 연결 전극을 포함하는 제1 절연 영역; 및
    상기 제2 내부 전극에 배치되며, 내측에 제2 연결 전극을 포함하는 제2 절연 영역;을 포함하고,
    상기 제1 및 제2 연결 전극은 상기 복수의 유전층 중 적어도 하나 이상을 통과하도록 배치되며,
    상기 유전층의 두께를 Td라하고, 상기 제1 및 제2 절연 영역의 폭을 각각 D1 및 D2라 할 때,
    D1×Td 및 D2×Td는 20 ㎛2 초과 60 ㎛2 이하인 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 절연 영역 및 상기 제1 및 제2 연결 전극은 각각 상기 제1 및 제2 내부 전극의 가장자리에 배치되는 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 절연 영역과 상기 제1 및 제2 연결 전극을 각각 2개 이상 포함하는 커패시터.
  5. 제1항에 있어서,
    상기 바디의 외측에 배치되는 제1 및 제2 외부 전극을 더 포함하고,
    상기 제1 외부 전극은 상기 제2 연결 전극을 통해 상기 제1 내부 전극과 전기적으로 연결되고,
    상기 제2 외부 전극은 상기 제1 연결 전극을 통해 상기 제2 내부 전극과 전기적으로 연결되는 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 연결 전극 사이의 거리는 상기 바디의 길이의 85% 이하인 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 바디의 측면으로 적어도 일부가 노출되는 커패시터.
  8. 제7항에 있어서,
    상기 제1 및 제2 내부 전극 중 상기 바디의 측면으로 노출된 부분을 덮는 절연층을 더 포함하는 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 연결 전극은 상기 바디의 측면으로 노출되며,
    상기 제1 및 제2 연결 전극을 덮도록 상기 바디의 외측에 배치되는 절연층을 더 포함하는 커패시터.
  10. 제9항에 있어서,
    상기 바디의 하면에 배치되는 제1 및 제2 외부 전극을 더 포함하는 커패시터.
  11. 제9항에 있어서,
    상기 절연층은 고분자 수지 또는 세라믹 시트인 커패시터.
  12. 제1항에 있어서,
    상기 바디의 상부에 배치되는 커버층을 더 포함하는 커패시터.
  13. 제1항에 있어서,
    상기 Td는 1㎛ 이하인 커패시터.
  14. 상면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 기판 상에 실장되는 제1항, 제3항 내지 제13항 중 어느 한 항의 커패시터; 를 포함하는 커패시터의 실장 기판.
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