KR102059443B1

KR102059443B1 - 적층형 커패시터 및 그 실장 기판

Info

Publication number: KR102059443B1
Application number: KR1020170113802A
Authority: KR
Inventors: 이종필; 이효연; 안성권; 송승우; 이택정; 주진경
Original assignee: 삼성전기주식회사
Priority date: 2017-09-06
Filing date: 2017-09-06
Publication date: 2019-12-27
Anticipated expiration: 2037-09-06
Also published as: US20190074137A1; CN109461579A; KR20190027136A; US20190172645A1; CN109461579B; US10559425B2; US10559424B2

Abstract

본 발명은, 유전체층과 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 양측에 배치되는 커버영역을 포함하고, 상기 제1 및 제2 내부 전극이 서로 대향하는 양 단면을 통해 각각 노출되는 커패시터 바디; 실장 면과 인접한 커버영역의 내부에 배치되는 제3 및 제4 내부 전극; 상기 커패시터 바디의 양 단면에 각각 형성되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 실장 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커버영역에 배치되는 제1 및 제2 비아 전극; 을 포함하고, 상기 제1 비아 전극은 상기 제3 내부 전극과 상기 제1 밴드부를 서로 연결하고, 상기 제2 비아 전극은 상기 제4 내부 전극과 상기 제2 밴드부를 서로 연결하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.

이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가질 수 있다.

최근 전자 제품의 경향을 보면, 소형 경량화 및 다기능화가 요구되고 있고, 이러한 경향에 맞춰 상기 전자 제품에 사용되는 적층형 커패시터도 초소형화, 초고용량화 및 승압화가 요구되고 있다.

이에, 적층형 커패시터는, 초소형화를 위해 유전체층 및 내부 전극의 두께를 가능한 얇게 하고, 초고용량화를 위해서 가능한 많은 수의 유전체층을 적층하여 제조되고 있다.

그러나, 유전체층의 두께를 얇게 하고 승 압화를 하면, 승압화에 의해 유전체층에 걸리는 전계의 세기가 높아져 적층형 커패시터의 DC-바이어스(bias) 특성 및 신뢰성이 약화될 수 있다.

또한, 박층화에 의해 내부 전극의 미세 구조상의 결함이 발생할 수 있고, 이는 적층형 커패시터의 파괴전압(BDV: breakdown voltage) 및 고온절연저항(IR: Insulation Resistance) 등의 고온 내전압 특성을 악화시키는 원인이 될 수 있다.

이러한 문제를 방지하기 위해, 내부 전극의 모재 분말을 미립화시키는 방안을 고려할 수 있다. 그러나, 모재 분말의 크기가 작아지면, 사용자가 원하는 용량 및 온도 특성을 구현하기 어렵고 유전율이 감소하게 되는 문제가 발생할 수 있다.

또한, 모바일 기기 또는 모듈 등의 전자 기기는 상기 소형화 및 다기능화와 동시에 고속 데이터를 처리할 때 노이즈를 제어하기 위해 저ESL 특성이 요구되고 있다.

국내특허등록공보 제10-1376839호 국내특허공개공보 제2006-0098771호

본 발명의 목적은, 소형 및 고용량을 확보하고 저 ESL을 구현할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 양측에 각각 배치되는 제1 및 제2 커버영역을 포함하고, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 제1 면과 인접한 제1 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 배치되는 제3 및 제4 내부 전극; 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 제1 커버영역을 관통하여 상기 제3 내부 전극과 상기 제1 밴드부를 서로 연결하는 제1 비아 전극; 및 상기 제1 커버영역을 관통하여 상기 제4 내부 전극과 상기 제2 밴드부를 서로 연결하는 제2 비아 전극; 을 포함하고, 상기 제1 면이 실장 면인 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 제2 면과 인접한 제2 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 더 배치되고, 상기 제1 및 제2 밴드부는 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 더 연장되고, 상기 제2 커버영역에, 상기 제1 및 제2 비아 전극이 더 배치될 수 있다.

본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 커패시터 바디의 엣지로부터 이격되게 배치될 수 있다.

본 발명의 일 실시 예에서, 상기 유전체층은 상기 제1 및 제2 비아 전극이 각각 관통되도록 형성되는 제1 및 제2 비아관통홀을 가지고, 상기 제3 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀과 대응하는 크기로 형성되는 제1 비아홀과, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀 보다 크게 형성되는 제1 비아이격홀을 포함하고, 상기 제4 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀과 대응하는 크기로 형성되는 제2 비아홀과, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀 보다 크게 형성되는 제2 비아이격홀을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께 보다 얇을 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 커버영역에 배치되는 유전체층의 두께는 상기 액티브영역에 배치되는 유전체층의 두께 이상일 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 밴드부는, 상기 제1 및 제2 접속부에서 연장되는 제1 바디부와, 상기 제1 바디부에서 더 연장되고 양측에 마진이 마련되어 상기 제1 바디부 보다 폭이 좁게 형성되는 제2 바디부를 포함하고, 상기 제2 바디부에 상기 제1 및 제2 비아 전극이 각각 접속될 수 있다.

본 발명의 다른 측면은, 서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드에 상기 제1 및 제2 밴드부가 각각 접속되어 상기 기판 상에 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.

본 발명의 또 다른 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 양측에 각각 배치되는 제1 및 제2 커버영역을 포함하고, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 제1 면과 인접한 제1 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 배치되는 제3 및 제4 내부 전극; 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면에 상기 제1 밴드부와 이격되게 배치되는 제3 외부 전극; 상기 커패시터 바디의 제1 면에 상기 제2 밴드부와 이격되게 배치되는 제4 외부 전극; 상기 제1 커버영역을 관통하여 상기 제3 내부 전극과 상기 제3 외부 전극을 서로 연결하는 제1 비아 전극; 및 상기 제1 커버영역을 관통하여 상기 제4 내부 전극과 상기 제4 외부 전극을 서로 연결하는 제2 비아 전극; 을 포함하고, 상기 제1 면이 실장 면인 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 제2 면과 인접한 제2 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 더 배치되고, 상기 제1 및 제2 밴드부는 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 더 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제2 면에 상기 제1 및 제2 밴드부와 이격되게 더 배치되고, 상기 제2 커버영역에, 상기 제1 및 제2 비아 전극이 더 배치될 수 있다.

본 발명의 일 실시 예에서, 상기 유전체층은 상기 제1 및 제2 비아 전극이 관통되도록 형성되는 제1 및 제2 비아관통홀을 가지고, 상기 제3 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀과 대응하는 크기로 형성되는 제1 비아홀을 포함하고, 상기 제4 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀과 대응하는 크기로 형성되는 제2 비아홀을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제3 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀 보다 크게 형성되는 제1 비아이격홀을 포함하고, 상기 제4 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀 보다 크게 형성되는 제2 비아이격홀을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 비아 전극은 각각 복수 개로 이루어질 수 있다.

본 발명의 일 실시 예에서, 상기 제3 및 제4 외부 전극은 상기 비아 전극과 대응되는 개수로 이루어질 수 있다.

본 발명의 또 다른 측면은, 서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 전극 패드에 상기 제1 밴드부와 상기 제3 외부 전극이 접속되고, 상기 제2 전극 패드에 상기 제2 밴드부와 상기 제4 외부 전극이 접속되어, 상기 기판 상에 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.

본 발명의 일 실시 예에 따르면, 적층형 커패시터의 소형 및 고용량을 확보할 수 있고 저 ESL을 구현할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I’선 단면도이다.
도 3은 도 1의 저면도이다.
도 4는 본 발명에서, 밴드부의 변형 예를 나타낸 저면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 단면도이다.
도 6은 도 5의 저면도이다.
도 7은 본 발명에서, 비아 전극과 제3 및 제4 외부 전극의 개수가 변형된 것을 나타낸 저면도이다.
도 8은 도 2의 적층형 커패시터가 기판에 실장된 상태를 나타낸 단면도이다.
도 9는 도 5의 적층형 커패시터가 기판에 실장된 상태를 나타낸 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)의 선단과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I’선 단면도이고, 도 3은 도 1의 저면도이다.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제3 및 제4 내부 전극(123, 124), 제1 및 제2 외부 전극(130, 140) 및 제1 및 제2 비아 전극(151, 152)을 포함한다.

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.

이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.

또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역(A)과, 마진부로서 액티브영역(A)의 Z방향의 양측에 각각 배치되는 제1 및 제2 커버영역(C1, C2)를 포함할 수 있다.

액티브영역(C)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Z방향으로 번갈아 적층하여 형성될 수 있다.

이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.

제1 및 제2 커버영역(C1, C2)은 커패시터 바디(110)의 Z방향의 양측에 위치하며, 단일 유전체층(112, 113) 또는 2개 이상의 유전체층(112, 113)을 액티브영역(A)의 Z방향의 상하 외곽에 각각 적층하되, 유전체층(112, 113)을 사이에 두고 적어도 하나 이상의 제3 및 제4 내부 전극(123, 124)을 번갈아 적층하여 형성할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

이때, 제1 및 제2 커버영역(C1, C2)에 배치되는 유전체층(112, 113)의 두께가 액티브영역(A)에 배치되는 유전체층(111)의 두께 이상일 수 있다. 이에 후술하는 제3 및 제4 내부 전극을 커버영역에 배치시 ESL을 낮추는 효과가 더 향상될 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.

또한, 본 실시 예에서 제1 및 제2 내부 전극(121, 122)은 적층형 커패시터의 용량을 구현하는 것이 주된 역할로, 커패시터 바디(110)의 액티브영역(A) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.

이러한 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제3 및 제4 내부 전극(123, 124)은 서로 다른 극성을 갖는 전극이다.

또한, 제3 및 제4 내부 전극(123, 124)은 플로팅 전극 형태로서 커패시터 바디(110)의 엣지로부터 이격되게 배치될 수 있다. 즉, 제3 및 제4 내부 전극(123, 124)은 커패시터 바디(110)의 외부로 노?되지 않는다.

본 실시 형태에서, 제3 및 제4 내부 전극(123, 124)은 커패시터 바디(110)의 제1 및 제2 커버영역(C1, C2) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치될 수 있다.

이때, 제3 및 제4 내부 전극(123, 124)은 적층형 커패시터의 용량 형성 보다는 전류 패스를 단축하여 적층형 커패시터의 ESL을 낮추는 것이 주된 역할이다.

또한, 제3 및 제4 내부 전극(123, 124)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

이때, 제3 및 제4 내부 전극(123, 124)의 두께는 제1 및 제2 내부 전극(121, 122)의 두께 보다 얇게 형성될 수 있다.

한편, 본 실시 예에서는 제1 및 제2 커버영역(C1, C2)에 제3 및 제4 내부 전극(123, 124)이 각각 하나씩만 배치된 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되지 않으며, 제3 및 제4 내부 전극은 각 커버영역에 2개 이상이 번갈아 적층될 수 있다.

제1 외부 전극(130)은 제1 접속부(131)와 제1 밴드부(132)를 포함한다.

제1 접속부(131)는 커패시터 바디(110)의 제3 면(3)에 형성되고, 제1 내부 전극(121)이 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 부분과 접속되어 전기적으로 연결된다.

제1 밴드부(132)는 제1 접속부(131)의 하단에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제1 밴드부(132)의 길이는 커패시터 바디(110)에 형성된 제1 면(1)의 길이의 1/2 미만일 수 있다.

제2 외부 전극(140)은 제2 접속부(141)와 제2 밴드부(142)를 포함한다.

제2 접속부(141)는 커패시터 바디(110)의 제4 면(4)에 형성되고, 제2 내부 전극(122)이 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 부분과 접속되어 전기적으로 연결된다.

제2 밴드부(142)는 제2 접속부(141)의 하단에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제2 밴드부(142)의 길이는 커패시터 바디(110)에 형성된 제1 면(1)의 길이의 1/2 미만일 수 있다.

제1 비아 전극(151)은 커패시터 바디(110)의 하부 커버영역(C2)을 관통하여 제3 내부 전극(123)과 제1 외부 전극(130)의 제1 밴드부(132)를 서로 연결한다.

제2 비아 전극(152)은 커패시터 바디(110)의 하부 커버영역(C2)을 관통하여 제4 내부 전극(124)과 제2 외부 전극(140)의 제2 밴드부(142)를 서로 연결한다.

제1 및 제2 비아 전극(151, 152)은 X-Y 단면이 원형, 사각형 및 삼각형 중 하나일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 제1 및 제2 비아 전극(151, 152)의 두께는 커패시터 바디(110)의 W방향 폭에 대하여 10 내지 65%일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 제1 밴드부(133)는 제1 접속부(131)의 상단에서 커패시터 바디(110)의 제2 면(2)의 일부까지 더 연장될 수 있고, 제2 밴드부(143)는 제2 접속부(141)의 상단에서 커패시터 바디(110)의 제2 면(2)의 일부까지 더 연장될 수 있다.

이때, 커패시터 바디(110)의 제2 커버영역(C1)에 제1 및 제2 비아 전극(151, 152)이 제1 커버영역(C2)에서와 유사한 형태로 더 배치될 수 있다.

제1 및 제2 커버영역에 비아 전극 구조를 모두 형성하는 경우, 기판에 실장시 적층형 커패시터의 상하 방향성을 없앨 수 있다.

다음으로 커버영역의 비아 구조에 대해 설명한다. 다만, 제2 커버영역과 제1 커버영역의 구조는 대체로 유사하므로, 이하 도면 상 하측에 위치한 제1 커버영역을 기준으로 설명하나 이는 제2 커버영역에 관한 설명을 포함하는 것으로 본다.

본 발명의 일 실시 예에 따르면, 제1 커버영역(C2)에서 유전체층(113)에는 제1 및 제2 비아 전극(151, 152)이 관통되도록 제1 및 제2 비아관통홀(113a, 113b)이 형성된다. 이때, 제1 및 제2 비아관통홀(113a, 113b)은 X방향으로 서로 이격되게 형성된다.

그리고, 제3 내부 전극(123)은 제1 비아홀(123a)과 제1 비아이격홀(123b)을 포함한다. 제1 비아홀(123a)은 제1 비아관통홀(113a)과 대응되는 위치에 제1 비아관통홀(113a)과 대응하는 크기로 형성되고, 제1 비아이격홀(123b)은 제2 비아관통홀(113b)과 대응되는 위치에 제2 비아관통홀(113b) 보다 크게 형성된다.

또한, 제4 내부 전극(124)은 제2 비아홀(124a)과 제2 비아이격홀(124b)을 포함한다. 제2 비아홀(124a)은 제2 비아관통홀(113b)과 대응되는 위치에 제2 비아관통홀(113b)과 대응하는 크기로 형성되고, 제2 비아이격홀(124b)은 제1 비아관통홀(113a)과 대응되는 위치에 제1 비아관통홀(113a) 보다 크게 형성된다.

이러한 구조에 따라, 제1 비아 전극(151)은 제1 외부 전극(130)의 제1 밴드부(132)와 제3 내부 전극(123)에 접속되어 제1 외부 전극(130)과 제3 내부 전극(123)을 전기적으로 연결한다. 이때, 제1 비아 전극(151)은 제2 외부 전극(140) 및 제4 내부 전극(124)과는 접속되지 않는다.

그리고, 제2 비아 전극(152)은 제2 외부 전극(140)의 제2 밴드부(142)와 제4 내부 전극(124)에 접속되어 제2 외부 전극(140)과 제4 내부 전극(124)을 전기적으로 연결한다. 이때, 제2 비아 전극(152)은 제1 외부 전극(130) 및 제3 내부 전극(123)과는 접속되지 않는다.

도 4는 본 발명에서, 밴드부의 변형 예를 나타낸 저면도이다. 다만, 커패시터 바디의 제1 면에 형성되는 밴드부와 제2 면에 형성되는 밴드부의 구조는 대체로 유사하므로, 이하 제1 면을 기준으로 설명하나 이는 제2 면에 관한 설명을 포함하는 것으로 본다.

도 4를 참조하면, 본 실시 예의 제1 및 제2 외부 전극은, 제1 및 제2 밴드부(132', 142')가 제1 바디부(132a, 142a) 및 제2 바디부(132b, 142b)를 각각 포함할 수 있다.

제1 바디부(132a, 142a)는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성된 제1 및 제2 접속부(131, 141)에서 X방향으로 커패시터 바디(110)의 제1 면(1)을 향해 각각 연장되는 부분이다.

제2 바디부(132b, 142b)는 제1 바디부(132a, 142a)에서 X방향으로 각각 더 연장되는 부분으로 양측에 마진이 형성되며 이에 제1 바디부(132a, 142a) 보다 폭이 좁게 형성되는 부분이다.

이때, 제2 바디부(132b, 142b)에는 제1 및 제2 비아 전극(151, 152)이 각각 접속되어 전기적으로 연결될 수 있다.

도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터(100')를 개략적으로 나타낸 단면도이고, 도 6은 도 5의 저면도이다.

도 5 및 도 6을 참조하면, 본 실시 형태의 적층형 커패시터(100')는, 제3 외부 전극(134, 135)과 제4 외부 전극(144, 145)을 더 포함할 수 있다.

본 실시 예에서는 커패시터 바디(110)의 제1 및 제2 면(1, 2)에 제3 외부 전극(134, 135) 및 제4 외부 전극(144, 145)이 모두 형성된 것으로 도시하여 설명하고 있지만, 필요시 제3 및 제4 외부 전극은 커패시터 바디(110)의 제1 또는 제2 면(1, 2) 중 한 면에만 형성될 수 있다.

또한, 여기서 커패시터 바디의 액티브영역과 제1 및 제2 내부 전극의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.

본 실시 예에서, 제3 외부 전극(134, 135)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)에 서로 마주보게 배치되고, 제1 외부 전극의 제1 밴드부(132”, 133")와 이격되게 배치될 수 있다.

이러한 구조를 위해, 제1 밴드부(132”, 133")는 앞서 일 실시 형태에서의 밴드부 보다 길이가 짧게 형성될 수 있다.

또한, 제3 외부 전극(134, 135)에는 제1 비아 전극(151’)의 단부가 접속되어 서로 전기적으로 연결될 수 있다.

제1 비아 전극(151')은 커패시터 바디(110)의 커버영역을 관통하여 제3 내부 전극(123')과 제3 외부 전극(134, 135)을 서로 연결할 수 있다.

이때, 제1 비아 전극(151’)은 전기적 연결성을 향상시키기 위해, 커버영역 내에 2개 이상이 배치될 수 있다.

예컨대, 도 6에서와 같이, Y방향으로 이격되게 2개가 배치될 수 있고, 각각의 제1 비아 전극(151a, 151b)은 하나의 제3 외부 전극(134)과 동시에 접속될 수 있다. 도면 상으로 상부의 제2 커버영역과 하부의 제1 커버영역의 구조는 대체로 유사하므로, 도 6은 제1 커버영역을 기준으로 설명하나 이는 제2 커버영역에 관한 설명을 포함하는 것으로 본다.

한편, 제3 내부 전극(123')은 앞서 실시 형태에 비해 길이를 짧게 할 수 있다. 예컨대, 제3 내부 전극(123')은 일 단부가 제2 비아 전극(152')에 닿지 않는 길이로 형성할 수 있으며, 이 경우 앞서 실시 형태에서의 제1 비아이격홀이 제3 내부 전극(123')에 형성되지 않아도 무방하다.

제4 외부 전극(144, 145)은 커패시터 바디(110)의 제1 및 제2 면에(1, 2)에 서로 마주보게 배치되고, 제2 외부 전극의 제2 밴드부(142", 143")와 이격되게 배치될 수 있다.

이러한 구조를 위해, 제2 밴드부(142", 143")는 앞서 일 실시 형태에서의 밴드부 보다 길이가 짧게 형성될 수 있다.

또한, 제4 외부 전극(144, 145)에는 제2 비아 전극(152')의 단부가 접속되어 서로 전기적으로 연결될 수 있다.

제2 비아 전극(152')은 커패시터 바디(110)의 제1 커버영역을 관통하여 제4 내부 전극(124')과 제4 외부 전극(144, 145)을 서로 연결할 수 있다.

이때, 제1 비아 전극과 마찬가지로, 제2 비아 전극(152')은 전기적 연결성을 향상시키기 위해, 제1 커버영역 내에 2개 이상이 배치될 수 있다.

예컨대, 도 6에서와 같이, Y방향으로 이격되게 2개가 배치될 수 있고, 각각의 제2 비아 전극(152a, 152b)은 하나의 제4 외부 전극(154)과 동시에 접속될 수 있다.

제2 커버영역과 제1 커버영역의 구조는 대체로 유사하므로, 도 6은 제1 커버영역을 기준으로 설명하나 이는 제2 커버영역에 관한 설명을 포함하는 것으로 본다.

한편, 제4 내부 전극(124')은 앞서 실시 형태에 비해 길이를 짧게 할 수 있다. 예컨대, 제4 내부 전극(124')은 일 단부가 제1 비아 전극(151')에 닿지 않는 길이로 형성할 수 있으며, 이 경우 앞서 실시 형태에서의 제2 비아이격홀이 제4 내부 전극(124')에 형성되지 않아도 무방하다.

도 7은 본 발명에서, 비아 전극과 제3 및 제4 외부 전극의 개수가 변형된 것을 나타낸 저면도이다.

도 7을 참조하면, 본 실시 예의 제1 비아 전극(151')은 복수 개의 단위 전극(151a, 151b)으로 이루어지고, 제2 비아 전극(152')이 복수 개의 단위 전극(152a, 152b)으로 이루어진다.

본 실시 예에서는 제1 및 제2 비아 전극(151', 152')이 각 2개로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 비아 전극은 각 3개 이상의 단위 전극을 포함할 수 있다.

그리고, 제3 외부 전극(134')은 제1 비아 전극(151')의 개수와 대응되는 개수의 단위 전극(134a, 134b)으로 이루어지고, 제4 외부 전극(144')은 제2 비아 전극(152')의 개수와 대응되는 개수의 단위 전극(144a, 144b)으로 이루어질 수 있다.

본 실시 예에서는 제1 및 제2 외부 전극(134', 144')이 각 2개로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 외부 전극은 비아 전극의 개수에 따라 각 3개 이상의 단위 전극을 포함할 수 있다.

한편, 종래의 비아 전극을 이용하는 적층형 커패시터의 경우, 비아 전극을 형성하기 위해서는 커패시터 바디에 내부 전극의 적층 방향을 따라 레이저 드릴로 관통되게 비아홀을 형성하고, 이 비아홀에 도금을 충진하여 비아 전극을 형성한다.

그러나, 유전체층이 얇게 형성된 경우, 비아홀의 깊이에 따라 쇼트가 발생하는 등 비아홀을 균일한 두께로 하여 일정 깊이로 형성하는 것이 쉽지 않고, 이러한 문제를 해소하기 위해 내부 전극에 비아 전극 패턴을 형성하는 경우 용량이 저하되는 문제가 발생할 수 있다.

또한, 레이저 드릴로 커패시터 바디를 관통하여 비아홀을 형성하면, 이 과정에서 내부 전극의 얼라이먼트(alignment)가 어긋나는 문제가 발생할 수 있다.

또한, 비아홀을 형성한 후 비아 전극을 형성하기 위해 도금을 하는 경우, 도금을 위한 시트를 형성하는 공정이 필요하고, 이에 시드용 금속을 비아홀 내부에 구현할 수 있도록 조정하는데 어려움이 있다.

또한, 도금으로 비아 전극을 형성하는 경우, 비아 전극과 내부 전극 간의 연결성이 저하되는 등의 문제가 있다.

본 실시 형태의 비아 전극은 도금 공정을 사용하지 않는다. 본 실시 형태의 비아 전극은 열처리 공정이 진행되기 전에 커버영역에 메커니컬 펀치(mechanical punch) 공정을 이용하여 비아홀을 먼저 형성한다. 이때 비아홀은 커버영역에 배치된 제3 및 제4 내부 전극과 연결되도록 한다.

그리고, 이 비아홀에 적층체와 동시 소성이 가능한 물질, 에컨대 니켈(Ni) 페이스트 등을 스크린 인쇄 등의 방법으로 충진한 후, 적층체를 단품 칩 사이즈로 절단하고 가소 또는 소정 공정에 의해 동시에 열처리한 후, 커패시터 바디에 제1 및 제2 외부 전극을 형성함으로써 저 ESL 및 고신뢰성을 확보할 수 있다.

또한, 본 실시 형태는, 비아홀을 액티브영역에는 형성하지 않고 커버영역에만 형성하기 때문에 액티브영역에 배치된 유전체층의 두께를 증가시키거나 비아홀 형성 전에 액티브층을 압착하는 공정을 실시할 필요가 없다.

또한, 액티브영역에 배치된 내부 전극의 얼라이먼트가 어긋나는 현상이 일어나지 않기 때문에 용량 확보에 더 유리하다.

도 8을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.

적층형 커패시터(100)는 제1 및 제2 외부 전극(130, 140)의 제1 및 제2 밴드부(132, 142)가 제1 및 제2 전극 패드(221, 222) 상에 각각 접촉되게 위치한 상태에서 솔더(미도시)에 의해 고정되어 기판(210)과 전기적으로 연결될 수 있다.

미설명된 도면부호 211 및 212는 기판(210) 내의 회로를 나타낸다. 본 실시 예에 따르면, 실장 면에 인접한 제1 커버영역에 제1 및 제2 비아 전극과 제3 및 제4 내부 전극이 배치되어, 제1 외부 전극에서 제2 외부 전극으로 진행되는 전류 패스(current path)의 길이를 화살표 표시와 같이 단축하여 ESL을 낮출 수 있다.

도 9를 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100')가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.

적층형 커패시터(100')는, 제1 외부 전극(130)의 제1 밴드부(132")와 제3 외부 전극(134)이 제1 전극 패드(221) 상에 접촉되고, 제2 외부 전극(140)의 제2 밴드부(142")와 제4 외부 전극(144)이 제2 전극 패드(222) 상에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 고정되어 기판(210)과 전기적으로 연결될 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100, 100': 적층형 커패시터
110: 커패시터 바디
111-113: 유전체층
113a, 113b: 제1 및 제2 비아관통홀
121, 122: 제1 및 제2 내부 전극
123, 124: 제3 및 제4 내부 전극
123a: 제1 비아홀
124a: 제2 비아홀
123b: 제1 비아이격홀
124b: 제2 비아이격홀
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 및 제2 접속부
132, 133: 제1 밴드부
134, 135: 제3 외부 전극
144, 145: 제4 외부 전극
142, 143: 제2 밴드부
151, 152: 제1 및 제2 비아 전극
210: 기판
221, 222: 제1 및 제2 전극 패드

Claims

서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 양측에 각각 배치되는 제1 및 제2 커버영역을 포함하고, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 제1 면과 인접한 제1 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 배치되는 제3 및 제4 내부 전극;
상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 제1 커버영역을 관통하여 상기 제3 내부 전극과 상기 제1 밴드부를 서로 연결하는 제1 비아 전극; 및
상기 제1 커버영역을 관통하여 상기 제4 내부 전극과 상기 제2 밴드부를 서로 연결하는 제2 비아 전극; 을 포함하고,
상기 제1 면이 실장 면이고,
상기 제3 및 제4 내부 전극은 양단이 상기 커패시터 바디의 두께 방향으로 상기 제1 및 제2 밴드부와 각각 오버랩 되는 길이를 가지고,
상기 커패시터 바디의 두께 방향으로 상기 제1 및 제2 비아 전극의 길이가 상기 제1 커버 영역의 두께 보다 작은 적층형 커패시터.
제1항에 있어서,
상기 제3 및 제4 내부 전극은 상기 제2 면과 인접한 제2 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 더 배치되고,
상기 제1 및 제2 밴드부는 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 더 연장되고,
상기 제2 커버영역에, 상기 제1 및 제2 비아 전극이 더 배치되는 적층형 커패시터.
제1항에 있어서,
상기 제3 및 제4 내부 전극이 상기 커패시터 바디의 엣지로부터 이격되게 배치되는 적층형 커패시터.
제1항에 있어서,
상기 유전체층은 상기 제1 및 제2 비아 전극이 각각 관통되도록 형성되는 제1 및 제2 비아관통홀을 가지고,
상기 제3 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀과 대응하는 크기로 형성되는 제1 비아홀과, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀 보다 크게 형성되는 제1 비아이격홀을 포함하고,
상기 제4 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀과 대응하는 크기로 형성되는 제2 비아홀과, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀 보다 크게 형성되는 제2 비아이격홀을 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제3 및 제4 내부 전극의 두께가 상기 제1 및 제2 내부 전극의 두께 보다 얇은 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 커버영역에 배치되는 유전체층의 두께가 상기 액티브영역에 배치되는 유전체층의 두께 이상인 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 밴드부는, 상기 제1 및 제2 접속부에서 연장되는 제1 바디부와, 상기 제1 바디부에서 더 연장되고 양측에 마진이 마련되어 상기 제1 바디부 보다 폭이 좁게 형성되는 제2 바디부를 포함하고,
상기 제2 바디부에 상기 제1 및 제2 비아 전극이 각각 접속되는 적층형 커패시터.
서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 양측에 각각 배치되는 제1 및 제2 커버영역을 포함하고, 상기 제1 및 제2 내부 전극이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 제1 면과 인접한 제1 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 배치되는 제3 및 제4 내부 전극;
상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제1 면에 상기 제1 밴드부와 이격되게 배치되는 제3 외부 전극;
상기 커패시터 바디의 제1 면에 상기 제2 밴드부와 이격되게 배치되는 제4 외부 전극;
상기 제1 커버영역을 관통하여 상기 제3 내부 전극과 상기 제3 외부 전극을 서로 연결하는 제1 비아 전극; 및
상기 제1 커버영역을 관통하여 상기 제4 내부 전극과 상기 제4 외부 전극을 서로 연결하는 제2 비아 전극; 을 포함하고,
상기 제1 면이 실장 면인 적층형 커패시터.
제8항에 있어서,
상기 제3 및 제4 내부 전극은 상기 제2 면과 인접한 제2 커버영역의 내부에 상기 유전체층을 사이에 두고 번갈아 더 배치되고,
상기 제1 및 제2 밴드부는 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 더 연장되고,
상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제2 면에 상기 제1 및 제2 밴드부와 이격되게 더 배치되고,
상기 제2 커버영역에, 상기 제1 및 제2 비아 전극이 더 배치되는 적층형 커패시터.
제8항에 있어서,
상기 제3 및 제4 내부 전극이 상기 커패시터 바디의 엣지로부터 이격되게 배치되는 적층형 커패시터.
제8항에 있어서,
상기 유전체층은 상기 제1 및 제2 비아 전극이 관통되도록 형성되는 제1 및 제2 비아관통홀을 가지고,
상기 제3 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀과 대응하는 크기로 형성되는 제1 비아홀을 포함하고,
상기 제4 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀과 대응하는 크기로 형성되는 제2 비아홀을 포함하는 적층형 커패시터.
제11항에 있어서,
상기 제3 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀 보다 크게 형성되는 제1 비아이격홀을 포함하고,
상기 제4 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀 보다 크게 형성되는 제2 비아이격홀을 포함하는 적층형 커패시터.
제8항에 있어서,
상기 제1 및 제2 커버영역에 배치되는 유전체층의 두께가 상기 액티브영역에 배치되는 유전체층의 두께 이상인 적층형 커패시터.
제8항에 있어서,
상기 제1 및 제2 비아 전극이 각각 복수 개로 이루어지는 적층형 커패시터.
제14항에 있어서,
상기 제3 및 제4 외부 전극이 상기 비아 전극과 대응되는 개수로 이루어지는 적층형 커패시터.
서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드에 제1 및 제2 밴드부가 각각 접속되어 상기 기판 상에 실장되는 제1항 내지 제7항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 전극 패드에 제1 밴드부와 제3 외부 전극이 접속되고, 상기 제2 전극 패드에 제2 밴드부와 제4 외부 전극이 접속되어, 상기 기판 상에 실장되는 제8항 내지 제15항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.