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KR102319596B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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KR102319596B1
KR102319596B1 KR1020170046860A KR20170046860A KR102319596B1 KR 102319596 B1 KR102319596 B1 KR 102319596B1 KR 1020170046860 A KR1020170046860 A KR 1020170046860A KR 20170046860 A KR20170046860 A KR 20170046860A KR 102319596 B1 KR102319596 B1 KR 102319596B1
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electrode
internal
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이원영
안성권
주진경
정진만
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제1 내부 전극과 접속되고 상기 제2 내부 전극으로부터 이격되는 제1 비아 전극; 상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제2 내부 전극과 접속되고 상기 제1 내부 전극으로부터 이격되는 제2 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제2 면에 하측에서부터 순서대로 배치되는 제1 및 제2 커버; 를 포함하고, 상기 제1 및 제2 커버가 상이한 재질로 이루어지는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
최근의 제품 경향을 보면, 성능 향상, 고기능화에 따른 사용 전류 증가, 배터리 사용 시간 증대를 위한 사용 전압 감소 및 슬림화가 요구되며, 이러한 경향에 맞춰 기판 내 적층형 커패시터의 고밀도 실장이 요구되고 있다.
이에, 바디에 비아 전극을 형성하여 내부 전극의 길이를 증가시키는 구조의 적층형 커패시터가 있다. 이렇게 비아 전극을 적용하여 내부 전극과 외부 전극을 연결시키면 비아 전극의 사이즈에 따라 커패시터의 용량이 증가하게 되고, 외부 전극을 따로 도포하여 내부 전극과 연결하는 공정이 생략되는 이점이 있다.
그러나, 비아 전극 구조의 경우, 바디의 상면에 비아 전극의 일부가 그대로 노출되고, 이에 비아에 도전 물질을 채우는 필(Via Fill) 공정을 한 후 전극이 이탈될 가능성이 있고, 수분 침투에 의해 신뢰성이 저하되어 이를 극복하기 위한 방안이 요구된다.
또한, 하면 전극 구조는 바디와 바디의 실장 면(하면)에 형성된 외부 전극의 수축률 차이로 인해 제품이 위쪽으로 볼록해지는 캠버(Camber) 현상이 발생될 수 있다.
국내특허등록공보 제10-1376839호 국내특허공개공보 제10-2014-0011765호
본 발명의 목적은, 고밀도 실장이 가능하고 내습 신뢰성을 향상시키며 캠버 현상을 개선할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제1 내부 전극과 접속되고 상기 제2 내부 전극으로부터 이격되는 제1 비아 전극; 상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제2 내부 전극과 접속되고 상기 제1 내부 전극으로부터 이격되는 제2 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제2 면에 하측에서부터 순서대로 배치되는 제1 및 제2 커버; 를 포함하고, 상기 제1 및 제2 커버가 상이한 재질로 이루어지는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터을 고밀도 실장할 수 있고, 내습 신뢰성을 향상시킬 수 있으며, 바디의 수축률을 보완하여 적층형 커패시터 전체의 캠버 현상을 개선할 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 3은 도 2의 I-I’선 단면도이다.
도 4(a) 및 도 4(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 5는 바디와 제1 및 제2 외부 전극의 수축률을 나타낸 단면도이다.
도 6은 도 1의 적층형 커패시터가 기판에 실장된 상태를 나타낸 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형 커패시터
도 1 및 도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 3은 도 2의 I-I’선 단면도이고, 도 4(a) 및 도 4(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이고, 도 5는 바디와 제1 및 제2 외부 전극의 수축률을 나타낸 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제1 및 제2 비아 전극(151, 152), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 커버(141, 142)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 상기 액티브 영역의 Z방향의 상하 측에 각각 배치되는 커버 영역을 포함할 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Z방향의 상하 부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층(111) 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시 에에 따르면, 커패시터 바디(110)는 제1 및 제2 비아관통홀(111a, 111b)을 가질 수 있다. 제1 및 제2 비아관통홀(111a, 111b)은 유전체층(111)에서 제1 및 제2 비아 전극(151, 152)이 각각 관통되는 위치와 대응되는 위치에 레이저나 기계 펀칭을 하여 형성할 수 있다.
또한, 제1 및 제2 비아관통홀(111a, 111b)은 X방향으로 서로 이격되게 배치된다.
이러한 제1 및 제2 비아관통홀(111a, 111b)에 도전성 물질을 채우거나 캐스틸레이션(castellation)을 하여 제1 및 제2 비아 전극(151, 152)을 각각 형성할 수 있다.
제1 비아 전극(151)은 제1 비아관통홀(111a)을 통해 제1 및 제2 내부 전극(121, 122)을 Z방향으로 관통하여 상하 단부가 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 통해 각각 노출된다.
제2 비아 전극(152)은 제2 비아관통홀(111b)을 통해 제1 및 제2 내부 전극(12, 122)을 Z방향으로 관통하여 상하 단부가 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 통해 노출된다.
제1 내부 전극(121)은 제1 비아홀(121b)과 제1 비아이격홀(121a)을 가진다.
제1 비아홀(121b)은 제1 비아관통홀(111a)과 대응되는 위치에 제1 비아관통홀(111a)과 대응하는 크기로 형성되고, 이에 복수의 제1 내부 전극(121)이 제1 비아 전극(151)과 접촉되어 전기적으로 접속된다.
제1 비아이격홀(121a)은 제2 비아관통홀(111b)과 대응되는 위치에 제2 비아관통홀(111b) 보다 크게 형성되어 제1 내부 전극(121)과 제2 비아 전극(152)이 이격되도록 하여, 제1 내부 전극(121)은 제2 비아 전극(152)과는 전기적으로 접속되지 않는다.
제2 내부 전극(122)은 제2 비아홀(122b)과 제2 비아이격홀(122a)을 가진다.
제2 비아홀(122b)은 제2 비아관통홀(111b)과 대응되는 위치에 제2 비아관통홀(111b)과 대응하는 크기로 형성되고, 이에 복수의 제2 내부 전극(122)이 제2 비아 전극(152)과 접촉되어 전기적으로 접속된다.
제2 비아이격홀(122a)은 제1 비아관통홀(111a)과 대응되는 위치에 제1 비아관통홀(111a) 보다 크게 형성되어 제2 내부 전극(122)과 제1 비아 전극(151)이 이격되도록 하여, 제2 내부 전극(122)은 제1 비아 전극(151)과는 전기적으로 접속되지 않는다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 면(1)에 X방향으로 서로 이격되게 배치되고, 제1 및 제2 비아 전극(151, 152)의 노출된 하 단부와 각각 접속된다.
한편, 본 실시 예의 적층형 커패시터(100)는, 제3 및 제4 외부 전극(133, 134)을 더 포함할 수 있다.
제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되고, 제1 및 제2 내부 전극(121)의 일단과 각각 접속되어 전기적으로 연결된다.
이때, 제3 및 제4 외부 전극(133, 134)은 하단이 제1 및 제2 외부 전극(131, 132)의 단부와 각각 연결된다.
한편, 본 발명에서, 제3 및 제4 외부 전극(133, 134)을 별도로 형성하지 않고, 제1 및 제2 외부 전극(131, 132)을 커패시터 바디(110)의 제3 및 제4 면(3, 4)까지 각각 연장할 수도 있다.
또한, 필요시 본 발명의 외부 전극은 커패시터 바디(110)의 제5 및 제6 면(5, 6) 중 일부를 커버하는 연장부를 더 포함할 수 있다.
위와 같이 내부 전극이 유전체층의 적층 방향을 따라 형성되는 비아 전극을 통해 커패시터 바디의 실장 면에 형성되는 외부 전극과 전기적으로 접속되면, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시킴으로써, 유전체층과 내부 전극의 두께를 얇게 하여 적층 수를 증가시키거나 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있다.
따라서, ESL을 낮추면서도 제품의 사이즈를 1005 미만으로 줄일 수 있으며, 이에 기판 실장시 실장 면적을 크게 줄일 수 있다.
제1 및 제2 커버(141, 142)는 커패시터 바디(110)의 제2 면(2)에 하측에서부터 순서대로 배치되고, 서로 상이한 재질로 이루어진다.
제1 커버(141)는 하면에 제1 및 제2 비아 전극(151, 152)의 노출되는 상 단부가 접촉될 수 있다. 즉, 제1 커버(141)는 제1 및 제2 비아 전극(151, 152)에서 노출되는 부분을 커버하여 절연시키는 역할을 한다.
본 실시 예에서, 제1 커버(141)는 세라믹 또는 유전체로 이루어질 수 있다. 이에 바디(110)와 상면에 배치된 제1 커버(141)가 서로 반응하지 않도록 하여 바디의 안정성을 높일 수 있다. 이때, 제1 커버(141)는 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 커버(141)는 제1 성분인 알루미늄(Al), 칼슘(Ca), 규소(Si) 및 마그네슘(Mg) 중 적어도 하나를 포함하는 제2 성분 및 바인더 등의 유기용매인 제3 성분을 더 포함한다. 이때, 상기 알루미늄 입자의 사이즈는 100 내지 150㎛일 수 있다. 위와 같이 제1 커버(141)가 알루미늄을 포함하면 알루미늄이 없는 경우에 비해 상대적으로 강도와 내습성을 더 향상시킬 수 있다.
또한, 제2 커버(152)는 절연성 물질인 수지로 이루어 질 수 있으며, 예컨대 에폭시 수지일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 에폭시 수지는 Silica 기반이며, Mn 페라이트(Ferrite)를 더 포함한다. 이렇게 제2 커버(142)가 Mn 페라이트를 포함하면 제2 커버(142)가 검정색을 가지게 되고, 이에 완성된 적층형 커패시터(110)의 제1 및 제2 비아 전극(151, 152)이 외부로부터 보이지 않게 된다.
또한, 본 실시 예에서, 제1 커버(141)의 두께는 9 내지 15㎛이고, 제2 커버(142)의 두께는 1 내지 3㎛일 수 있다.
표 1을 참조하면, 제1 커버의 두께가 9 내지 15㎛이고, 제2 커버의 두께가 1 내지 3인 경우 내습신뢰성 불량이 발생하지 않고, 캠버(Camber)도 작게 나타났다.
# 제1 커버(㎛) 제2 커버(㎛) 내습 신뢰성 캠버(Camber)
1 1 1 X 大
2 1 2 X 大
3 1 3 X 大
4 3 1 X 大
5 3 2 X 大
6 3 3 X 大
7 5 1 X 中
8 5 2 △ 中
9 5 3 △ 中
10 7 1 △ 中
11 7 2 △ 中
12 7 3 △ 中
13 9 1 △ 中
14 9 2 ○ 中
15 9 3 ○ 小
16 11 1 ○ 小
17 11 2 ○ 小
18 11 3 ○ 小
19 13 1 ○ 小
20 13 2 ○ 小
21 13 3 ○ 小
22 15 1 ○ 小
23 15 2 ○ 小
24 15 3 ○ 小
25 17 1 ○ 大
26 17 2 ○ 大
27 17 3 ○ 大
28 19 1 ○ 大
29 19 2 ○ 大
30 19 3 ○ 大
본 실시 예에 따르면, 제1 및 제2 커버(141, 142)는 커패시터 바디(110)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다. 또한, 제1 및 제2 비아 전극(151, 152)의 노출된 부분을 커버하여 신뢰성을 더 높일 수 있다.
한편, 제1 및 제2 커버(141, 142)는 커패시터 바디(110)를 형성한 이후에 형성되므로, 커패시터 바디(110)의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 바디(110)의 두께를 최소화하면 제품의 크기를 최소화할 수 있다.
또한, 본 실시 예에 따르면, 캠버(Camber) 현상를 줄일 수 있다. 예컨대, 커패시터 바디의 두께가 45 내지 100㎛인 경우, 바디와 제1 및 제2 외부 전극의 수축률 차이로 인해 하측으로 5 내지 10㎛의 캠버 현상이 발생하는데, 제1 및 제2 커버를 형성함으로써 커패시터 바디의 수축률이 줄어들어 캠버 현상을 개선할 수 있다.
도 5를 참조하면, 화살표A는 바디의 수축률을 나타내고, 화살표B는 제1 및 제2 외부 전극의 수축률을 나타낸다.
도시된 바와 같이, 제1 및 제2 커버(141, 142)를 적용하면, 커패시터 바디(110)의 수축률이 작아져, 기존의 커패시터 바디(110)의 실장 면인 제1 면(1)에 배치된 제1 및 제2 외부 전극(131, 132)의 수축률로 인한 캠버 현상을 개선할 수 있다.
적층형 커패시터의 실장 기판
도 6을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(211)과 기판(211)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 고정되어 기판(211)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
111a, 111b: 제1 및 제2 비아관통홀
121, 122: 제1 및 제2 내부 전극
121a: 제1 비아이격홀
122a: 제2 비아이격홀
121b: 제1 비아홀
122b: 제2 비아홀
131, 132: 제1 및 제2 외부 전극
133, 134: 제3 및 제4 외부 전극
141, 142: 제1 및 제2 커버
151, 152: 제1 및 제2 비아 전극
211: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (9)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제1 내부 전극과 접속되고 상기 제2 내부 전극으로부터 이격되는 제1 비아 전극;
    상기 제1 및 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 및 제2 면을 통해 노출되고, 상기 제2 내부 전극과 접속되고 상기 제1 내부 전극으로부터 이격되는 제2 비아 전극;
    상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 커패시터 바디의 제2 면에 하측에서부터 순서대로 배치되는 제1 및 제2 커버; 를 포함하고,
    상기 제1 및 제2 커버가 상이한 재질로 이루어지고,
    상기 제1 커버의 두께기 9 내지 15㎛이고, 상기 제2 커버의 두께가 1 내지 3㎛인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 커버가 세라믹 또는 유전체로 이루어지고, 상기 제2 커버가 수지로 이루어지는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 제2 커버가 에폭시 수지로 이루어지는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 유전체층은 상기 제1 및 제2 비아 전극이 관통되도록 형성되는 제1 및 제2 비아관통홀을 가지고,
    상기 제1 내부 전극은, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀과 대응하는 크기로 형성되는 제1 비아홀과, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀 보다 크게 형성되는 제1 비아이격홀을 포함하고,
    상기 제2 내부 전극은, 상기 제2 비아관통홀과 대응되는 위치에 상기 제2 비아관통홀과 대응하는 크기로 형성되는 제2 비아홀과, 상기 제1 비아관통홀과 대응되는 위치에 상기 제1 비아관통홀 보다 크게 형성되는 제2 비아이격홀을 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제3 및 제4 외부 전극을 더 포함하고,
    상기 제3 및 제4 외부 전극이 상기 제1 및 제2 외부 전극과 각각 연결되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 전극이 상기 커패시터 바디의 제3 및 제4 면까지 각각 연장되는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 비아 전극의 단부가 상기 제1 커버와 접촉되는 적층형 커패시터.
  8. 삭제
  9. 서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드에 제1 및 제2 외부 전극이 각각 접속되어 상기 기판 상에 실장되는 제1항 내지 제7항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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