KR102382762B1 - Silicon Series Thin-film Semiconductor Device and Method for Manufacturing the Same - Google Patents
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Abstract
누설 전류 저감 및 저소비전력화를 실현하는 전극 구조를 구비한 실리콘계 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법을 얻는다.
결정 실리콘의 밴드 갭의 3배 이상인 밴드 갭을 갖고, 전자 또는 정공의 이동에 따른 전기 전도성을 갖는 물질을, 소스 전극 및 드레인 전극 각각과 실리콘계 박막 사이에 형성한다. 이 물질의 구체예로서 비정질 전자화물 C12A7:e-를 적용할 수 있다.A silicon-based thin-film semiconductor device and a method for manufacturing a silicon-based thin-film semiconductor device having an electrode structure that realizes leakage current reduction and low power consumption are provided.
A material having a band gap that is three times or more that of crystalline silicon and having electrical conductivity according to the movement of electrons or holes is formed between each of the source electrode and the drain electrode and the silicon-based thin film. As a specific example of this material, an amorphous electron oxide C12A7:e − may be applied.
Description
본 발명은 누설 전류 저감 및 저소비전력화를 실현하는 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법에 관한 것이다.
[0001] The present invention relates to a thin film semiconductor device and a method for manufacturing a silicon-based thin film semiconductor device for realizing reduced leakage current and lower power consumption.
n-ch 동작을 하는 실리콘계 박막 트랜지스터(TFT)의 소스 드레인 전극에는 이른바 n+ Si층이 사용되고 있다. n+ Si층은 실리콘(Si)에 n형 불순물인 인(P)이나 비소(As)를 다량으로 첨가하여 제작된다. A so-called n+ Si layer is used for the source-drain electrode of a silicon-based thin-film transistor (TFT) performing n-ch operation. The n+ Si layer is manufactured by adding a large amount of phosphorus (P) or arsenic (As), which are n-type impurities, to silicon (Si).
예를 들면 비정질 Si은 플라즈마 CVD 성막 공정 중에 n형 불순물을 다량으로 첨가(도핑)하여 제작한 저저항 실리콘층(n+ a-Si:H)을 가리킨다. 또한 다결정 Si은 이온 도핑 장치를 사용하여 다량의 인을 첨가하여 제작한 저저항 실리콘층(n+ poly Si)을 가리킨다. For example, amorphous Si refers to a low-resistance silicon layer (n+a-Si:H) prepared by adding (doping) a large amount of n-type impurities during the plasma CVD film forming process. In addition, polycrystalline Si refers to a low-resistance silicon layer (n+ poly Si) prepared by adding a large amount of phosphorus using an ion doping device.
이들 n+ Si층에서는 n-ch 동작 시의 캐리어인 전자에 대해서, 장벽은 극히 작고 양호한 오믹(ohmic) 접합 특성을 나타낸다(예를 들면 비특허문헌 1 참조).
In these n+ Si layers, the barrier to electrons, which are carriers during n-ch operation, is extremely small and exhibits good ohmic bonding characteristics (see, for example, Non-Patent Document 1).
그러나 종래 기술에는 이하와 같은 과제가 있다. However, the prior art has the following problems.
상술한 것과 같이 n+ Si층은 n-ch 동작 시의 캐리어인 전자에 대해서는 양호한 오믹 접합 특성을 나타낸다. 한편 음(-)의 게이트 바이어스 하에서 TFT의 채널층 내에 야기되는 정공에 대하여 n+ Si층은 비정질 실리콘, 미결정 실리콘 혹은 다결정 실리콘이기 때문에 정공에 대한 장벽이 낮아 '정공 전류'가 흐른다. As described above, the n+ Si layer exhibits good ohmic bonding properties for electrons, which are carriers during n-ch operation. On the other hand, the n+ Si layer is amorphous silicon, microcrystalline silicon or polycrystalline silicon with respect to holes generated in the channel layer of the TFT under a negative (-) gate bias, so the barrier to holes is low and 'hole current' flows.
'정공 전류'에 기인하는 '누설 전류'는 TFT 액정 디스플레이의 성능을 향상시키기 위한 큰 장해가 되고 있다. 그러나 현재의 기술로는 정공 전류를 저감할 수 있는 수법은 없다. The 'leakage current' caused by the 'hole current' is a major obstacle for improving the performance of TFT liquid crystal displays. However, there is no method capable of reducing the hole current with the current technology.
도 17은 종래의 실리콘계 박막 반도체 전계 효과 트랜지스터의 전형인 비정질 실리콘 반도체 박막 트랜지스터(a-Si:H TFT)의 모식적 종단면도이다. 여기서 소스 전극 및 드레인 전극의 비정질 Si층(n+ a-Si:H)과 a-Si:H층은 반드시 접해있어야 된다. 17 is a schematic longitudinal sectional view of an amorphous silicon semiconductor thin film transistor (a-Si:H TFT), which is a typical silicon-based thin film semiconductor field effect transistor in the related art. Here, the amorphous Si layer (n+a-Si:H) and the a-Si:H layer of the source electrode and the drain electrode must be in contact with each other.
미결정 Si TFT에서도 채널층 Si과 n+ Si층이 접해있는 동일 구조가 채용되고 있다. In the microcrystalline Si TFT, the same structure in which the channel layer Si and the n+ Si layer are in contact is employed.
다결정 Si의 전형인 저온 다결정 Si(이른바 LTPS(low temperature polycrystalline silicon)) TFT에서는 이온 도핑이 이용되고 있다. 따라서 n+ LTPS층은 채널층에 삽입되어 있지만 전자의 유입 유출에 대한 원리는 완전히 동일하다.Ion doping is used in low temperature polycrystalline Si (so-called low temperature polycrystalline silicon (LTPS)) TFTs, which are typical of polycrystalline Si. Therefore, although the n+ LTPS layer is inserted into the channel layer, the principle of electron inflow and outflow is exactly the same.
도 18은 각각의 반도체 TFT의 n-ch 동작 시, 음의 게이트 바이어스 하의 누설 전류(leakage current) 비교를 도시한 도면이다. 공지된 현상이지만 도 18에 도시한 것과 같이 누설 전류는 LTPS-TFT가 가장 크고, 순서대로 a-Si:H TFT, 다음으로 IGZO(In-Ga-Zn-O)-TFT이다. 18 is a diagram illustrating a comparison of leakage current under a negative gate bias during n-ch operation of each semiconductor TFT. Although it is a known phenomenon, as shown in FIG. 18 , the leakage current is the largest in LTPS-TFT, followed by a-Si:H TFT, followed by IGZO (In-Ga-Zn-O)-TFT.
IGZO로 대표되는 산화물 반도체 TFT의 특징은 이 작은 누설 전류에 있고, 샤프주식회사는 IGZO-TFT를 채용함으로써 액정 디스플레이 성능을 향상시킬 수 있다고 하고 있다. 예를 들면 보조 용량을 줄였다, 결과적으로 개구율이 커졌다 혹은 리프레쉬율이 늦어졌다 등의 성능을 실현할 수 있다고 하고 있다. The characteristic of oxide semiconductor TFT represented by IGZO lies in this small leakage current, and Sharp Co., Ltd. is saying that by adopting IGZO-TFT, liquid crystal display performance can be improved. For example, it is said that performance such as an increase in the aperture ratio or a delay in the refresh rate as a result of reducing the auxiliary capacity can be realized.
종래 기술의 문제점은 누설 전류가 크다는 것으로, LTPS-TFT나 a-Si:H TFT의 누설 전류를 한 두 자리라도 줄이는 것은 TFT 액정 디스플레이의 성능 향상에 공헌한다. The problem of the prior art is that the leakage current is large. Reducing the leakage current of LTPS-TFT or a-Si:H TFT by even one or two places contributes to the improvement of TFT liquid crystal display performance.
여기서 누설 전류가 크다는, 종래 기술의 문제점의 발생 원인은 공지된 것이다. 구체적으로는 비정질 실리콘 반도체 TFT로 대표되는 누설 전류는, 음의 게이트 바이어스 하에서 반도체 내 채널층에 야기되는 정공 전류에 기인하고 있다. 그리고 현재의 n+ Si층에서는 정공 전류를 완전히 차단(block)할 수 없다는 점에 의한 것이다. Here, the cause of the problem of the prior art that the leakage current is large is known. Specifically, the leakage current typified by the amorphous silicon semiconductor TFT is due to the hole current induced in the channel layer in the semiconductor under a negative gate bias. And this is due to the fact that the hole current cannot be completely blocked in the current n+ Si layer.
정공이 발생하는 이유는 반도체 밴드 갭의 대소(大小)와 물성에 관계하고 있다. 그리고 IGZO로 대표되는 반도체는 이 갭이 약 3.3eV로 커서 정공이 야기되지 않는다. The reason for the formation of holes is related to the size and small size of the semiconductor band gap and physical properties. And in the semiconductor represented by IGZO, this gap is about 3.3 eV, so no holes are caused.
한편 실리콘계 반도체의 a-Si:H는 갭이 1.7eV, LTPS는 갭이 약 1.1eV로, 비교적 작은 밴드 갭이다. 따라서 양, 음의 게이트 전압 하에서는 전자나 정공이 반도체막 내에 용이하게 야기되어, 정공 전류를 완전히 차단할 수 없는 현상이 된다. 도 19는 누설 전류의 2개의 발생 경로를 도시한 설명도이다. 이 현상 중 채널 누설 전류는 반도체 물성 자체로, 회피할 수단은 없다. 한편 절연층을 흐르는 누설 전류는 전극의 중첩 영역 최소화 기술이나 막질 개선에 의해 문제가 없는 값에 들어가고 있다. On the other hand, a-Si:H of a silicon-based semiconductor has a gap of 1.7 eV and LTPS has a gap of about 1.1 eV, which is a relatively small band gap. Therefore, under the positive and negative gate voltages, electrons or holes are easily induced in the semiconductor film, resulting in a phenomenon in which hole current cannot be completely blocked. 19 is an explanatory diagram showing two generation paths of leakage current. In this phenomenon, the channel leakage current is a semiconductor property itself, and there is no means to avoid it. On the other hand, the leakage current flowing through the insulating layer is entering a value without a problem due to the technology for minimizing the overlapping area of the electrodes or improving the film quality.
이상을 요약하면, a-Si:H TFT와 LTPS-TFT에서는 음의 게이트 바이어스 하에서 정공이 야기된다. 그러나 종래 기술로는 정공 기인 전류, 즉 누설 전류를 n+ a-Si:H층이나 n+ LTPS층에서는 완전히 차단할 수 없다. To summarize the above, holes are induced under negative gate bias in a-Si:H TFT and LTPS-TFT. However, in the prior art, the hole-induced current, that is, the leakage current, cannot be completely blocked in the n+ a-Si:H layer or the n+ LTPS layer.
도 20은 다른 요인으로 정공 전류가 흘러버리는 문제점을 설명하기 위한 구체적인 비정질 실리콘 반도체 박막 트랜지스터의 모식적 종단면도이다. 도 20에 도시한 것과 같이 적층된 금속층으로 구성되는 전극은 그 전극 재료와 제작 시에 사용하는 에칭(etching) 재료에 따라서, 예를 들면 배리어층인 Mo의 에칭 속도가 빠르면 최상부의 Al이 직접 n+ Si층에 접촉되는 일이 일어난다. 20 is a schematic longitudinal cross-sectional view of a specific amorphous silicon semiconductor thin film transistor for explaining a problem in which hole current flows due to other factors. As shown in FIG. 20, the electrode composed of the stacked metal layers depends on the electrode material and the etching material used in manufacturing. Contact with the Si layer occurs.
Al이 직접 n+ Si층에 접촉되면 열처리 공정을 거침으로써 Al과 Si가 반응하여 n+ Si층이 p+ Si층으로 바뀐다. 그 이유는 Si에게 있어서 Al은 억셉터 불순물이기 때문이다. 전극의 일부가 p+ Si층이 되면 음의 게이트 바이어스 하에서 발생하는 '정공 전류'가 흘러 들어서 누설 전류가 더욱 증가하게 된다. When Al is in direct contact with the n+ Si layer, through a heat treatment process, Al and Si react to change the n+ Si layer into a p+ Si layer. The reason is that for Si, Al is an acceptor impurity. When a part of the electrode becomes a p+ Si layer, a 'hole current' generated under a negative gate bias flows and the leakage current further increases.
따라서 제조 시에는 전극 재료의 선택과 에칭 기술의 조합에 고도의 기술이 요구된다. Therefore, a high level of skill is required for the combination of electrode material selection and etching technology during manufacturing.
본 발명은 상기와 같은 과제를 해결하기 위해서 이뤄진 것으로, 누설 전류의 저감 및 저소비전력화를 실현하는 전극 구조를 구비한 실리콘계 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법을 얻는 것을 목적으로 한다.
The present invention has been made in order to solve the above problems, and an object of the present invention is to obtain a silicon-based thin-film semiconductor device and a method for manufacturing a silicon-based thin-film semiconductor device having an electrode structure that realizes reduction in leakage current and low power consumption.
본 발명에 따른 실리콘계 박막 반도체 장치는, 결정 실리콘의 밴드 갭의 3배 이상인 밴드 갭을 갖고 전자 또는 정공의 이동에 따른 전기 전도성을 갖는 물질을, 소스 전극 및 드레인 전극 각각과 실리콘계 박막 사이에 형성한 것이다.The silicon-based thin-film semiconductor device according to the present invention includes a material having a band gap that is three or more times the band gap of crystalline silicon and having electrical conductivity according to the movement of electrons or holes, formed between each of a source electrode and a drain electrode and a silicon-based thin film. will be.
또한 본 발명에 따른 실리콘계 박막 반도체 장치의 제조 방법은, 결정 실리콘의 밴드 갭의 3배 이상인 밴드 갭을 갖고 전자 또는 정공의 이동에 따른 전기 전도성을 갖는 물질을, 소스 전극 및 드레인 전극 각각과 실리콘계 박막 사이에 형성한 실리콘계 박막 반도체 장치의 제조 방법으로, 실리콘계 박막 상에 비정질 전자화물(electride) C12A7:e-를 적층하는 공정과, 비정질 전자화물 C12A7:e- 상에 저저항 전극 배선 재료를 적층하는 한편 저저항 전극 배선 재료가 실리콘계 박막에 접하지 않도록 해서 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것이다.
In addition, the method for manufacturing a silicon-based thin film semiconductor device according to the present invention includes a material having a band gap that is three times or more of that of crystalline silicon and having electrical conductivity according to the movement of electrons or holes, each of a source electrode and a drain electrode and a silicon-based thin film A method of manufacturing a silicon - based thin film semiconductor device formed between On the other hand, it has a step of forming a source electrode and a drain electrode so that the low-resistance electrode wiring material does not come into contact with the silicon-based thin film.
본 발명에 따르면 비정질 전자화물 C12A7:e-로 대표되는, 전자 전도와 작은 일함수와 큰 밴드 갭을 갖는 물질을, 실리콘계 TFT의 소스 드레인 전극의 전극 재료의 일부로서 사용함으로써 정공 기인 누설 전류를 저감하고 있다. 이러한 전극 구조를 채용함으로써 a-Si:H TFT에서는 PE-CVD 장치를 사용한 n+ a-Si:H층의 제조 공정이 불필요해지고, 다결정 Si TFT에서는 이온 도핑 장치를 사용한 n+ Si층의 제조 공정이 불필요해진다. 더욱이 누설 전류를 감소시킴으로써 TFT-LCD에서는 개구율 향상, 다시 말하면 소비 전력 저감을 도모할 수 있다. 그 결과, 누설 전류의 저감 및 저소비전력화를 실현하는 전극 구조를 구비한 실리콘계 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법을 실현할 수 있다.
According to the present invention, a material having electron conduction, a small work function, and a large band gap, represented by the amorphous electron oxide C12A7:e − , is used as a part of the electrode material of the source-drain electrode of the silicon-based TFT, thereby reducing hole-induced leakage current. are doing By adopting such an electrode structure, the manufacturing process of the n+ a-Si:H layer using the PE-CVD apparatus is unnecessary in the a-Si:H TFT, and the manufacturing process of the n+ Si layer using the ion doping apparatus is unnecessary in the polycrystalline Si TFT. becomes Furthermore, by reducing the leakage current, it is possible to improve the aperture ratio of the TFT-LCD, that is, to reduce power consumption. As a result, it is possible to realize a silicon-based thin-film semiconductor device and a method of manufacturing a silicon-based thin-film semiconductor device having an electrode structure that realizes reduction in leakage current and lower power consumption.
도 1은 본 발명의 실시형태 1에서 사용되는 비정질 C12A7:e-의 밴드 구조를, 기타 재료와의 비교로서 도시한 도면이다.
도 2는 본 발명의 실시형태 1에서 다이오드 특성 검증을 수행했을 때의 접합 제작 방법과 전기 특성 측정 방법을 도시하기 위한 설명도이다.
도 3은 본 발명의 실시형태 1에서 P형 실리콘의 제1 샘플 및 제2 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다.
도 4는 본 발명의 실시형태 1에서 N형 실리콘의 제1 샘플 및 제2 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다.
도 5는 본 발명의 실시형태 1의 제2 검증에서 사용한 SOI 사양을 정리한 도면이다.
도 6은 본 발명의 실시형태 1의 제2 검증을 수행했을 때의 TFT 구조와 전기 특성 측정 방법을 도시하기 위한 설명도이다.
도 7은 본 발명의 실시형태 1의 C12A7:e-층을 갖는 제3 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다.
도 8은 본 발명의 실시형태 1의 C12A7:e-층을 갖지 않는 제4 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다.
도 9는 본 발명의 실시형태 1의 전형적인 a-Si:H TFT의 종단면 모식도이다.
도 10은 본 발명의 실시형태 1에서의 실리콘계 박막 반도체 장치의, 이른바 전달 특성을 도시한 도면이다.
도 11은 본 발명의 실시형태 1에서의 실시예 1의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다.
도 12는 본 발명의 실시형태 1에서의 실시예 2의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다.
도 13은 본 발명의 실시형태 1에서의 실시예 3의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다.
도 14는 본 발명의 실시형태 1의 제법 1에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다.
도 15는 본 발명의 실시형태 1의 제법 2에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다.
도 16은 본 발명의 실시형태 1의 제법 3에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다.
도 17은 종래의 실리콘계 박막 반도체 전계 효과 트랜지스터의 전형인 비정질 실리콘 반도체 박막 트랜지스터(a-Si:H TFT)의 모식적 종단면도이다.
도 18은 각각의 반도체 TFT의 n-ch 동작 시, 음의 게이트 바이어스 하의 누설 전류 비교를 도시한 도면이다.
도 19는 누설 전류의 2개의 발생 경로를 도시한 설명도이다.
도 20은 정공 전류가 흘러버리는 문제점을 설명하기 위한 구체적인 비정질 실리콘 반도체 박막 트랜지스터의 모식적 종단면도이다. BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the band structure of amorphous C12A7:e- used in
Fig. 2 is an explanatory diagram for illustrating a junction manufacturing method and an electrical characteristic measurement method when diode characteristic verification is performed in
FIG. 3 is a diagram showing results of electrical characteristics measured using the first and second samples of P-type silicon in
FIG. 4 is a diagram showing results of electrical characteristics measured using the first sample and the second sample of N-type silicon in
Fig. 5 is a view summarizing the SOI specification used in the second verification of the first embodiment of the present invention.
6 is an explanatory diagram for illustrating a TFT structure and an electrical characteristic measurement method when the second verification of
Fig. 7 is a diagram showing the results of electrical properties measured using the third sample having a C12A7:e − layer of
Fig. 8 is a diagram showing the results of electrical properties measured using the fourth sample without the C12A7:e − layer of
Fig. 9 is a schematic longitudinal cross-sectional view of a typical a-Si:H TFT according to
Fig. 10 is a diagram showing so-called transmission characteristics of the silicon-based thin film semiconductor device according to the first embodiment of the present invention.
11 is a schematic longitudinal sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 1 in
12 is a schematic longitudinal sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 2 in
Fig. 13 is a schematic longitudinal cross-sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 3 in
14 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
15 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
Fig. 16 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
17 is a schematic longitudinal sectional view of an amorphous silicon semiconductor thin film transistor (a-Si:H TFT), which is a typical silicon-based thin film semiconductor field effect transistor in the related art.
18 is a diagram showing a comparison of leakage currents under a negative gate bias during an n-ch operation of each semiconductor TFT.
19 is an explanatory diagram showing two generation paths of leakage current.
20 is a schematic longitudinal cross-sectional view of a specific amorphous silicon semiconductor thin film transistor for explaining a problem in which hole current flows.
이하, 본 발명의 실리콘계 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법의 바람직한 실시형태에 대하여 도면을 가지고 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of a silicon-based thin-film semiconductor device and a method for manufacturing a silicon-based thin-film semiconductor device of the present invention will be described with reference to drawings.
<실시형태 1><
우선 본 발명의 요지에 대해서 설명한다. 동경공업대학 호소노 히데오 교수가 발명한 '전자화물(electride) C12A7:e-'(예를 들면 특허문헌 1 참조)는 화학적으로 안정(비활성)한 세라믹이다. 그리고 스퍼터 성막된 '비정질 C12A7'도 전자화물의 물성인, 전자 전도와 작은 일함수와 큰 밴드 갭을 갖는다. 따라서 이 '비정질 C12A7:e-'는 유기 EL 발광 소자(OLED)의 전자 주입층으로서 사용함으로써 구동 전압이 낮은 OLED를 실현할 수 있는 가능성을 가진 신재료다.First, the gist of the present invention will be described. 'Electride C12A7:e - ' (see, for example, Patent Document 1) invented by Professor Hideo Hosono of Tokyo Institute of Technology is a chemically stable (inert) ceramic. And 'amorphous C12A7' formed by sputtering also has electron conduction, a small work function, and a large band gap, which are properties of an electron material. Therefore, this 'amorphous C12A7:e - ' is a new material with the possibility of realizing an OLED with a low driving voltage by using it as an electron injection layer of an organic EL light emitting device (OLED).
본원 발명자들은 C12A7:e-의 물리 구조나 전기적 특성으로부터 비정질 C12A7:e-를 실리콘계(비정질 실리콘, 미결정 실리콘, 다결정 실리콘) 박막 전계 효과 트랜지스터(TFT)의 소스 드레인 전극 재료의 일부로서 사용함으로써 정공 기인 누설 전류를 저감할 수 있는 가능성을 발견했다. From the physical structure and electrical properties of C12A7:e - , the inventors of the present application have found that the hole group is formed by using amorphous C12A7:e - as a part of the source drain electrode material of a silicon-based (amorphous silicon, microcrystalline silicon, polycrystalline silicon) thin film field effect transistor (TFT). The possibility of reducing the leakage current was discovered.
누설 전류의 주된 기원은 상술한 것과 같이 TFT의 n-ch 동작 시의 음(-)의 게이트 바이어스 하에서 채널 내에 야기되는 정공에 의한 전류이다. 현재, 소스 드레인 전극에 사용되고 있는 n+ Si층만으로는 정공 전류를 완전히 차단(block)할 수 없다. The main source of the leakage current is the current due to holes induced in the channel under the negative (-) gate bias during the n-ch operation of the TFT as described above. Currently, the hole current cannot be completely blocked with only the n+ Si layer used for the source and drain electrodes.
본원 발명자들은 문제가 되는 정공 전류를 차단할 수 있는 반도체 접합 구조를 조사 검토했다. 후보인 반도체 재료의 필요 조건은, 밴드 갭이 Si에 비교하여 3배 이상이고 캐리어는 전자이며 Si와 반도체 접합을 용이하게 형성할 수 있는 것이다. 예를 들면 질화갈륨(GaN)의 밴드 갭은 약 3.4eV로 커서 N형 GaN을 형성할 수 있지만 Si와 반도체 접합을 용이하게 형성할 수 없다. The present inventors investigated and investigated a semiconductor junction structure capable of blocking a problematic hole current. A necessary condition for the candidate semiconductor material is that the band gap is three times or more compared to Si, the carriers are electrons, and a semiconductor junction can be easily formed with Si. For example, the band gap of gallium nitride (GaN) is about 3.4 eV, so N-type GaN can be formed, but a semiconductor junction cannot be easily formed with Si.
그리고 본원 발명자들은 비정질 C12A7:e-가 3.1eV라는 작은 일함수와 5eV를 초과하는 큰 밴드 갭을 갖는 점으로부터, 전자에 대해서는 오믹(ohmic) 특성을 갖고 정공에 대해서는 차단 효과를 갖는 것을 실험으로부터 발견했다. 더욱이 본원 발명자들은 SOI(Silicon on Insulator)를 사용한 n-ch 동작 TFT를 실제로 제작하여 비정질 C12A7:e- 재료에 의해 정공을 차단할 수 있는 것을 확인했다. 본 발명은 이들 검증 결과를 바탕으로 창출된 것이다.And the inventors of the present invention found from experiments that amorphous C12A7:e − has an ohmic property for electrons and a blocking effect for holes from the point that it has a small work function of 3.1 eV and a large band gap exceeding 5 eV. did. Furthermore, the inventors of the present application actually fabricated an n-ch operation TFT using a silicon on insulator (SOI) and confirmed that holes can be blocked by the amorphous C12A7:e - material. The present invention was created based on these verification results.
그러면 이상과 같은 요지에 입각하여 본 발명에 따른 실리콘계 박막 반도체 장치 및 실리콘계 박막 반도체 장치의 제조 방법에 대해서 상세히 설명한다. Then, based on the above summary, a silicon-based thin film semiconductor device and a method of manufacturing the silicon-based thin film semiconductor device according to the present invention will be described in detail.
정공 전류를 차단할 수 있는 가능성이 있는 와이드 밴드 갭 반도체 재료는, 예를 들면 GaN 혹은 β-Ga2O3가 있다. 그러나 이들 재료는 스퍼터 성막 등의 제법으로는 반도체 특성이 손실된, 단순한 질화막이 돼버려서 산화막에 불과하다. A wide bandgap semiconductor material capable of blocking hole current is, for example, GaN or β-Ga 2 O 3 . However, these materials are merely oxide films because they become simple nitride films with lost semiconductor properties by manufacturing methods such as sputtering film formation.
도 1은 본 발명의 실시형태 1에서 사용되는 비정질 C12A7:e-의 밴드 구조를, 기타 재료와의 비교로서 도시한 도면이다. 전자화물 C12A7:e-는 스퍼터로 성막되어도 비정질 C12A7:e-(a-C12A7:e-)는 전자를 포접한 케이지 구조를 유지하고, 도 1에 도시한 것과 같은 밴드 구조를 갖는 것으로 짐작된다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the band structure of amorphous C12A7:e - used in
구체적으로는 비정질 상태인 전자화물은 조성 12CaO·7Al2O3의 전자를 포접한 케이지 구조가 유지되고 그 결과, 전자화물로서의 물성을 갖는 전자에 의한 전기 전도 물질로서의 기능을 유지하고 있는 것으로 생각된다. Specifically, it is thought that the electronic material in an amorphous state maintains a cage structure containing electrons of the composition 12CaO·7Al 2 O 3 , and as a result, it is thought that the function as an electrically conductive material by electrons having physical properties as an electron material is maintained. .
비정질 C12A7:e-는 일함수(WF)로 보면 약 3.1eV로, Al과 Mo에 비해서 작다. 더욱이 반도체 물리로부터 짐작하면 비정질 C12A7:e-를 Si에 적용하면, 전자 전도를 갖는 N형 Si에 대해서는 저항(ohmic)이 될 것이다.Amorphous C12A7:e − is about 3.1 eV in terms of work function (WF), which is smaller than Al and Mo. Furthermore, judging from semiconductor physics, if amorphous C12A7:e − is applied to Si, it will be ohmic to N-type Si with electron conduction.
한편 비정질 C12A7:e-는 일함수 값이 작은 점과 5eV를 초과하는 와이드 밴드 갭 반도체인 점으로부터, 정공에 대해서는 높은 장벽(배리어)을 가져서 정공 흐름(정공 전류)을 차단할 수 있다는 점이 짐작된다. On the other hand, amorphous C12A7:e − has a small work function value and is a wide bandgap semiconductor exceeding 5 eV, so it is presumed that it can block hole flow (hole current) by having a high barrier (barrier) to holes.
여기서 a-C12A7:e-와 Si을 접합시키면 어떤 현상이 발생하는지가 본 발명의 포인트가 된다. 반도체 물리에 따르면 이 접합에 의해 이른바 '헤테로 접합'이 형성된다. 그리고 일함수와 밴드 갭으로부터 짐작되는 전기적 접합 특성은 전자의 이동에 대해서는 낮은 장벽, 즉 오믹 특성을 나타내고, 정공의 이동에 대해서는 높은 장벽, 즉 차단 효과를 갖는, 이른바 다이오드 특성을 나타낸다고 생각된다. Here, when a-C12A7: e- and Si are bonded, what kind of phenomenon occurs becomes the point of the present invention. According to semiconductor physics, a so-called 'heterojunction' is formed by this junction. And it is thought that the electrical junction characteristic estimated from the work function and the band gap exhibits a low barrier to electron movement, that is, an ohmic characteristic, and a high barrier to the movement of holes, that is, a so-called diode characteristic having a blocking effect.
본원 발명자들은 제1 검증으로서 a-C12A7:e-와 Si을 접합한 구조가 다이오드 특성을 갖는 것을 실험으로부터 명백하게 하는 한편, 제2 검증으로서 이 특성을 전계 효과 박막 트랜지스터에 적용하여 정공 차단 효과를 갖는 것도 실험으로부터 명백히 했다. The inventors of the present application made it clear from experiments that a structure in which a-C12A7:e − and Si are joined has a diode characteristic as a first verification, while as a second verification, this property is applied to a field effect thin film transistor to have a hole blocking effect It was also made clear from the experiment.
우선 헤테로 접합을 형성할 것으로 추측되는 C12A7:e-/Si 구조를 제작하여 정공 차단 효과, 즉 '다이오드 특성'을 나타내는 것을 확인한 제1 검증에 대해서 상세히 설명한다. First, the first verification confirming that the C12A7:e - /Si structure, which is presumed to form a heterojunction, exhibits the hole blocking effect, that is, the 'diode characteristic', will be described in detail.
도 2는 본 발명의 실시형태 1에서 다이오드 특성 검증을 수행했을 때의 접합 제작 방법과 전기 특성 측정 방법을 도시하기 위한 설명도이다. P형 실리콘 웨이퍼 혹은 N형 실리콘 웨이퍼의 이면(裏面)측은 Al-Nd을 스퍼터 성막하는 한편, 표면측은 C12A7:e-가 있는 제1 샘플과 C12A7:e-가 없는 제2 샘플을 각각 제작했다. Fig. 2 is an explanatory diagram for illustrating a junction manufacturing method and an electrical characteristic measurement method when diode characteristic verification is performed in
그리고 전압 Vd를 -5V부터 +5V까지 0.2V 단계로 변화시키고, 그 때의 전류값 Id를 측정함으로써 다이오드 특성 검증을 수행했다. 그 실험 결과가 본 발명의 원점이다. Then, the diode characteristic verification was performed by changing the voltage Vd from -5V to +5V in 0.2V steps and measuring the current value Id at that time. The experimental result is the origin of the present invention.
도 3은 본 발명의 실시형태 1에서 P형 실리콘의 제1 샘플 및 제2 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이고, 도 4는 본 발명의 실시형태 1에서 N형 실리콘의 제1 샘플 및 제2 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다. 3 is a view showing the results of electrical characteristics measured using the first sample and the second sample of P-type silicon in
도 3 및 도 4에서 'CA 유'는 표면측에 C12A7:e-가 형성된 제1 샘플을 의미하고, 'CA 무'는 표면측에 C12A7:e-가 형성되지 않은 제2 샘플을 의미하고 있다. 또한 도 3 및 도 4에서 횡축이 -5V~0V 범위에 상당하는 좌측 반면은 표면측으로부터 이면측으로 흐르는 전류를 종축에 나타내고 있고, 횡축이 0V~+5V 범위에 상당하는 우측 반면은 이면측으로부터 표면측으로 흐르는 전류를 종축에 나타내고 있다. 3 and 4, 'CA oil' means a first sample in which C12A7:e - is formed on the surface side, and 'CA no' means a second sample in which C12A7:e - is not formed on the surface side. . In addition, in Figs. 3 and 4, the horizontal axis represents the current flowing from the front side to the back side on the left side corresponding to the range of -5V to 0V on the vertical axis, and the horizontal axis shows the current flowing from the front side to the back side on the right side corresponding to the range of 0V to +5V. The current flowing to the side is shown on the vertical axis.
도 3에 도시한 것과 같이 P형 Si의 표면측에 대해서 C12A7:e-층을 형성함으로써 양호한 다이오드 특성(정류성)이 얻어진다. 즉, 정공의 유입에 대하여 C12A7:e-는 높은 장벽, 즉 차단 효과를 갖고, 전자의 유입에 대해서는 오믹성을 갖는 것을 실증할 수 있었다. As shown in Fig. 3, good diode characteristics (rectifying properties) are obtained by forming a C12A7:e - layer on the surface side of P-type Si. That is, it was able to demonstrate that C12A7:e − had a high barrier, that is, a blocking effect, against the inflow of holes, and had ohmic properties with respect to the inflow of electrons.
한편 도 4에 도시한 것과 같이 N형 Si의 표면측에 대해서 C12A7:e-층을 형성한 경우에는 거의 오믹 특성을 나타냈다. 또한 도 3과 비교하여 도 4에서의 전류값이 작은 이유는 C12A7:e- 자체의 저항이 Al-Nd에 비교하여 높기 때문이다.On the other hand, when the C12A7: e- layer was formed on the surface side of N-type Si as shown in FIG. 4, almost ohmic properties were exhibited. In addition, the reason why the current value in FIG. 4 is small compared to FIG. 3 is that the resistance of C12A7:e - itself is higher than that of Al-Nd.
상술한 것과 같이 비정질 C12A7:e-층은 '정공'을 차단할 수 있고, 다이오드 특성을 갖는 것이 제1 검증에 의해 확인되었다. 그러면 다음으로 이 다이오드 특성을 전계 효과 박막 트랜지스터에 적용하여 정공의 차단 효과를 확인한 제2 검증에 대해서 상세히 설명한다. As described above, it was confirmed by the first verification that the amorphous C12A7:e - layer can block 'holes' and has a diode characteristic. Next, the second verification in which the hole blocking effect is confirmed by applying the diode characteristics to the field effect thin film transistor will be described in detail.
제2 검증에서는 SIMOX법으로 제작된, 이른바 SOI 단결정 실리콘 박막 웨이퍼를 사용하고 Si 기판을 게이트 전극, 삽입 SiO2층을 게이트 절연층, 그리고 50nm의 SOI층을 채널에 사용한 TFT를 제작하여, TFT의 전기적 특성을 측정·평가했다. In the second verification, a so-called SOI single-crystal silicon thin-film wafer manufactured by the SIMOX method was used, and a TFT using a Si substrate as a gate electrode, an intercalated SiO 2 layer as a gate insulating layer, and a 50 nm SOI layer as a channel was fabricated. Electrical properties were measured and evaluated.
도 5는 본 발명의 실시형태 1의 제2 검증에서 사용한 SOI의 사양을 정리한 도면이다. 또한 도 6은 본 발명의 실시형태 1의 제2 검증을 수행했을 때의 TFT 구조와 전기 특성 측정 방법을 도시하기 위한 설명도이다. Fig. 5 is a view summarizing the specifications of the SOI used in the second verification of the first embodiment of the present invention. 6 is an explanatory diagram for illustrating a TFT structure and an electrical characteristic measurement method when the second verification of
전극 구조로서는 C12A7:e-층 상에 Al-Nd이 적층된 소스·드레인 전극을 갖는 제3 샘플과, C12A7:e-층이 없고 Al-Nd 전극만으로 형성된 소스·드레인 전극을 갖는 제4 샘플을 각각 제작했다. As the electrode structure, C12A7:e - a third sample having a source/drain electrode in which Al-Nd is laminated on a layer, and C12A7:e - a fourth sample having a source/drain electrode formed only by Al-Nd electrodes without a layer. each was made.
그리고 전압 Vds가 1.0V, 10V인 2 패턴에 대하여, Vgs를 -10V부터 +20V까지 0.5V 단계로 변화시키고 그 때의 전류값 Ids를 측정함으로써 정공 전류의 차단 효과 검증을 수행했다. And with respect to the two patterns with voltages Vds of 1.0V and 10V, Vgs was changed in 0.5V steps from -10V to +20V and the current value Ids at that time was measured to verify the hole current blocking effect.
도 7은 본 발명의 실시형태 1의 C12A7:e-층을 갖는 제3 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이고, 도 8은 본 발명의 실시형태 1의 C12A7:e-층을 갖지 않는 제4 샘플을 사용하여 측정한 전기 특성 결과를 도시한 도면이다. 7 is a diagram showing the results of electrical properties measured using a third sample having a C12A7:e - layer of
도 7과 도 8의 결과를 비교하면, C12A7:e-의 유무에 따른 전극 구조의 차이에 의해 음의 게이트 바이어스 하의 드레인 전류에 큰 차이가 인정되었다. 즉, 도 7 및 도 8의 Vgs가 약 5V 이하인 특성 결과를 비교하면, C12A7:e-층을 형성함으로써 드레인 전류(=누설 전류)를 극적으로 줄일 수 있었던 것을 알 수 있다. Comparing the results of FIGS. 7 and 8 , a large difference was recognized in the drain current under the negative gate bias due to the difference in the electrode structure according to the presence or absence of C12A7:e − . That is, comparing the characteristic results in which Vgs of FIGS. 7 and 8 is about 5V or less, it can be seen that the drain current (=leakage current) can be dramatically reduced by forming the C12A7:e - layer.
즉, C12A7:e-가 없는 Al-Nd 전극의 TFT에서는 도 8에 도시한 것과 같이 Vgs가 약 5V 이하가 되면 정공 전류가 흐른다. 한편 C12A7:e-가 있는 전극 구조의 TFT에서는 도 7에 도시한 것과 같이 불과 20nm 정도의 CA층을 끼우는 것만으로 정공 전류를 차단하고 있는 것을 알 수 있다. That is, in the TFT of Al-Nd electrode without C12A7:e - , hole current flows when Vgs becomes about 5V or less as shown in FIG. On the other hand, it can be seen that in the TFT having an electrode structure with C12A7:e - , the hole current is blocked only by sandwiching the CA layer of about 20 nm as shown in FIG. 7 .
또한 C12A7:e-층을 갖는 제3 샘플에서의 측정 결과인 도 7의 점선 원으로 도시한 부분에서는 전극 면적이 1mm×3mm로 크기 때문에 전류의 대부분은 드레인 전극(40)으로부터 게이트 전극으로의 D→G 누설 전류이다. 한편 C12A7:e-층을 갖지 않는 제4 샘플에서의 측정 결과인 도 8의 점선 원으로 도시한 부분에서는 전극 면적이 1mm×3mm로 크기 때문에 전류의 대부분은 게이트 전극으로부터 드레인 전극(40)으로의 G→D 누설 전류이다. In addition, in the portion shown by the dotted circle in Fig. 7, which is the measurement result in the third sample having the C12A7:e - layer, since the electrode area is large as 1 mm × 3 mm, most of the current is D from the drain electrode 40 to the gate electrode →G is the leakage current. On the other hand, in the portion indicated by the dotted circle in FIG. 8, which is the measurement result of the fourth sample without C12A7:e - layer, the electrode area is large as 1 mm × 3 mm, so that most of the current flows from the gate electrode to the drain electrode 40 G→D is the leakage current.
이상과 같은 제1 검증, 제2 검증의 결과에 입각하여 실리콘계 박막 반도체 전계 효과 트랜지스터로의 적용을 예로, 본 실시형태 1에 따른 실리콘계 박막 반도체 장치에 대하여 설명한다. A silicon-based thin-film semiconductor device according to the first embodiment will be described using the application to a silicon-based thin-film semiconductor field effect transistor as an example based on the results of the first and second verifications described above.
도 9는 본 발명의 실시형태 1의 전형적인 a-Si:H·TFT의 종단면 모식도이다. 본 실시형태 1의 실리콘계 박막 반도체 장치는 소스 전극(30) 및 드레인 전극(40)인 Al 혹은 Cu 하측에 C12A7:e-층(20)이 형성되어 있다. 즉, 실리콘계 박막(10)과 소스 전극(30) 및 드레인 전극(40) 각각의 사이에 C12A7:e-층(20)이 형성되어 있다. Fig. 9 is a schematic longitudinal cross-sectional view of a typical a-Si:H·TFT according to
여기서 C12A7:e-층(20)은 두께가 10~30nm로 얇고 비교적 저항이 높기 때문에 전면(全面)에 C12A7:e-층(20)을 남겨도 TFT의 전기적 특성에 어떤 영향도 끼치지 않는다. 그리고 C12A7:e-층(20)은 이른바 n+ a-Si:H층을 대신하는 층으로, 상술한 제1 검증, 제2 검증으로부터 명백한 것처럼 정공을 차단하는 역할을 한다. Here, since the C12A7:e -
도 10은 본 발명의 실시형태 1에서의 실리콘계 박막 반도체 장치의, 이른바 전달 특성을 도시한 도면이다. 종래와 같이 비정질 전자화물 C12A7:e-층(20)이 형성되어 있지 않은 경우에는, 음의 게이트 바이어스 하에서는 누설 전류가 1×10-12대에 도달한다. Fig. 10 is a diagram showing so-called transmission characteristics of the silicon-based thin film semiconductor device according to the first embodiment of the present invention. In the case where the amorphous electronic material C12A7:e −
이에 대하여 본 발명의 효과는 비정질 전자화물 C12A7:e-층(20)을 형성함으로써 누설 전류의 원인인 '정공 유입'을 차단할 수 있는 것이다. 그리고 도 10에서 화살표로 도시한 것과 같이 누설 전류를 1×10-14대에 근접할 정도까지 극적으로 줄일 수 있다. On the other hand, the effect of the present invention is to block the 'hole inflow', which is the cause of the leakage current, by forming the amorphous electronic material C12A7:e -
미결정 실리콘 TFT에서도, 또한 LTPS-TFT에서도, 비정질 전자화물 C12A7:e-층(20)을 형성함으로써 동일하게 정공 기인 누설 전류를 줄일 수 있는 것은 명백하다. It is clear that in the microcrystalline silicon TFT and also in the LTPS-TFT, the leakage current due to the hole can be similarly reduced by forming the amorphous electron oxide C12A7:e −
전자화물 C12A7:e-층(20)은 화학적으로 안정한 세라믹으로, TFT 제조 공정의 소스 전극(30) 및 드레인 전극(40)의 구조로서 몇 가지 개선을 제안할 수 있다. 따라서 이하에서는 실시예 1~실시예 3으로서, 구체적인 전극 구조에 대해서 도면을 가지고 상세히 설명한다. Electromide C12A7:e -
<실시예 1: C12A7:e-층을 전면에 남기는 전극 구조><Example 1: C12A7:e - electrode structure leaving a layer on the front side>
도 11은 본 발명의 실시형태 1에서의 실시예 1의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다. 실시예 1은 도 11에 도시한 것과 같이 C12A7:e-층(20)을 전면에 남기는 전극 구조를 갖고 있다. 즉, C12A7:e-층(20)을 에칭 제거하지 않는 전극 구조로 되어 있다. 11 is a schematic longitudinal sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 1 in
이러한 구조는 C12A7:e-층(20)이 플라즈마 건식 에칭(dry etching)에 대해서 에칭되기 어려운, 즉 에칭 속도가 느리기 때문에 이른바 사이드 에칭이 들어가기 어렵다. 이 성질을 이용함으로써 상부 Al 전극 재료가 직접 Si층에 접촉하지 않는 구조가 얻어진다. 또한 소스·드레인 전극 형성은 이른바 리프트 오프(lift off)여도 된다. In this structure, so-called side etching is difficult to enter because the C12A7:e -
<실시예 2: C12A7:e-층을 전극부에만 남기는 전극 구조><Example 2: C12A7:e - Electrode structure leaving a layer only on the electrode part>
도 12는 본 발명의 실시형태 1에서의 실시예 2의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다. 실시예 2는 도 12에 도시한 것과 같이 C12A7:e-층(20)을 전극부(30, 40)에만 남기는 전극 구조를 가지고 있고, 실리콘계 TFT 전체에 적용할 수 있는 구조이다. 12 is a schematic longitudinal sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 2 in
또한 전극부의 비정질 전자화물 C12A7:e-층(20)의 폭(넓이)은, 비정질 전자화물 C12A7:e-층(20) 상에 적층되는 전극 배선 재료보다 커지도록 한다. 그리고 예를 들면 전극 재료로서 일반적인 Al-Nd 합금을 적층한 경우에는 에칭 가공에 염소 플라즈마를 사용한 건식 에칭을 이용함으로써 도 12와 같은 전극 구조를 실현할 수 있다. In addition, the width (width) of the amorphous electronic material C12A7:e -
또한 전극 재료의 에칭 속도는, 예를 들면 에칭 가스로서 염소를 사용한 경우에는 이하와 같이 된다. In addition, when chlorine is used as an etching gas, the etching rate of an electrode material becomes as follows, for example.
비정질 C12A7:e-: 0.1nm/초Amorphous C12A7:e - : 0.1nm/sec
Al-Nd: 0.54nm/초Al-Nd: 0.54 nm/sec
즉, Al계 재료의 에칭 속도는 C12A7에 비교하여 5배나 빠르다. 따라서 염소 플라즈마 건식 에칭을 수행함으로써 C12A7층(20)은 사이드 에칭 홀이 발생하지 않는 상태로 형성할 수 있다. That is, the etching rate of the Al-based material is 5 times faster than that of C12A7. Therefore, by performing chlorine plasma dry etching, the
<실시예 3: 일반적인 자기 정합(self align)형 LTPS-TFT에 적용한 전극 구조><Example 3: Electrode structure applied to general self-aligning type LTPS-TFT>
도 13은 본 발명의 실시형태 1에서의 실시예 3의 전극 구조를 갖는 실리콘계 박막 반도체 장치의 모식적 종단면도이다. 실시예 3은 도 13에 도시한 것과 같이 일반적인 자기 정합형 LTPS-TFT에 C12A7:e-층(20)을 적용한 예를 도시하고 있다. Fig. 13 is a schematic longitudinal cross-sectional view of a silicon-based thin film semiconductor device having an electrode structure of Example 3 in
구체적으로는 소스·드레인 컨택 형성 공정에서, 예를 들면 종래의 배리어 메탈인 Mo를 대신하여 C12A7:e-층(20)을 성막한다. 이 구조의 특징은 이온 도핑으로 형성된 n+ LTPS층 상에 C12A7:e-층(20)을 형성함으로써 정공 유입을 저지하고 있는 것이다. Specifically, in the source-drain contact forming process, for example, a C12A7:e −
또한 소스·드레인 전극 형성은 일반적인 습식 에칭(wet etching)이어도 되고 염소계 플라즈마 에칭이어도 된다. 그리고 도 13에서는 게이트 절연막과 소스 전극(30) 및 드레인 전극(40) 각각의 사이에 C12A7:e-층(20)이 형성되게 된다. The source/drain electrodes may be formed by general wet etching or chlorine-based plasma etching. And in FIG. 13 , a C12A7:e −
다음으로 비정질계 실리콘 박막 트랜지스터의 대표인 a-Si:H·TFT에 대하여 본 발명을 적용하는 경우의 구체적인 제조 방법에 대해서 제법 1~제법 3으로서 도면을 가지고 설명한다. Next, a specific manufacturing method in the case of applying the present invention to a-Si:H·TFT, which is a representative amorphous silicon thin film transistor, will be described with drawings as
<제법 1: 일반적인 백 채널(back channel) 에칭형 a-Si:H·TFT로의 적용><Method 1: Application to general back channel etching type a-Si:H TFT>
도 14는 본 발명의 실시형태 1의 제법 1에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다. 제법 1은 이하의 3 공정으로 이뤄진다. 14 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
공정 1
게이트 전극 형성→게이트 절연막 형성→진성 비정질 실리콘층(i-a-Si:H) 형성→i-a-Si:H 아일랜드 형성의 순으로 종래 기술 공정을 실행하여 실리콘계 박막(10)을 형성한다. The silicon-based
공정 2
본 발명의 기술적 특징인 비정질 C12A7층(20)의 스퍼터 성막(예를 들면 두께 20nm)을 실행하고, 계속해서 전극 배선용 Al층 스퍼터 성막(예를 들면 두께 400nm)을 실행하여 전극 재료를 형성한다. An electrode material is formed by performing sputter film formation of the amorphous C12A7 layer 20 (eg, thickness of 20 nm), which is a technical feature of the present invention, and then performing sputter film formation of an Al layer for electrode wiring (eg, thickness of 400 nm).
또한 C12A7:e-층(20)의 스퍼터 성막은 스퍼터 타켓으로서 결정질 C12A7:e-를 사용하고 진공 배기된 챔버 내에 순 아르곤을 유입시켜, 예를 들면 가스압을 2Pa로 유지하면서 RF 마그네트론 스퍼터법에 의해 성막했다.In addition, the sputter film formation of the C12A7:e -
공정 3
레지스트 도포→소스 전극(30) 및 드레인 전극(40)의 마스크 형성→Al층 및 비정질 C12A7층 에칭(예를 들면 염소 플라즈마 에칭: 선택비 Al:a-CA=5:1 채용)→레지스트 박리→소스 전극(30) 및 드레인 전극(40) 완성의 순으로 소스 전극(30) 및 드레인 전극(40)을 형성한다. 또한 a-C12A7:e-층(20)은 도 14에 도시한 것과 같이 선택비 차이를 이용하여 두께를 수nm 남기는 것이 바람직하다. 그 이유는 염소 플라즈마 에칭에 의한 실리콘계 박막(10) 손상을 방지하기 위함이다.Resist application → mask formation of source electrode 30 and drain electrode 40 → Al layer and amorphous C12A7 layer etching (e.g. chlorine plasma etching: selectivity Al:a-CA=5:1 is employed) → resist stripping → The source electrode 30 and the drain electrode 40 are formed in the order of completion of the source electrode 30 and the drain electrode 40 . In addition, it is preferable that the a-C12A7:e -
<제법 2: 일반적인 에칭 스토퍼(E/S)형 a-Si:H·TFT로의 적용> <Method 2: Application to general etching stopper (E/S) type a-Si:H·TFT>
도 15는 본 발명의 실시형태 1의 제법 2에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다. 제법 2는 이하의 3 공정으로 이뤄진다. 15 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
공정 1
게이트 전극 형성→게이트 절연막 형성→진성 비정질 실리콘층(i-a-Si:H) 형성→에칭 스토퍼 절연층(SiNx) 형성→에칭 스토퍼(E/S) 형성→i-a-Si:H 아일랜드 형성의 순으로 종래 기술 공정을 실행하여 실리콘계 박막(10)을 형성한다. Gate electrode formation → gate insulating film formation → intrinsic amorphous silicon layer (ia-Si:H) formation → etching stopper insulating layer (SiNx) formation → etching stopper (E/S) formation → ia-Si:H island formation A silicon-based
공정 2
본 발명의 기술적 특징인 비정질 C12A7층(20)의 스퍼터 성막(예를 들면 두께 20nm)을 실행하고, 계속해서 전극 배선용 Cu층 스퍼터 성막(예를 들면 두께 400nm)을 실행하여 전극 재료를 형성한다. An electrode material is formed by performing sputter deposition (for example,
또한 C12A7:e-층(20)의 스퍼터 성막은 스퍼터 타켓으로서 결정질 C12A7:e-를 사용하고 진공 배기된 챔버 내에 순 아르곤을 유입시켜, 예를 들면 가스압을 2Pa로 유지하면서 RF 마그네트론 스퍼터법에 의해 성막했다.In addition, the sputter film formation of the C12A7:e -
공정 3
레지스트 도포→소스 전극(30) 및 드레인 전극(40)의 마스크 형성→Cu층 및 비정질 C12A7층 에칭(예를 들면 과산화수소계 습식 에칭, 염소계 플라즈마 에칭을 채용)→레지스트 박리→소스 전극(30) 및 드레인 전극(40) 완성의 순으로 소스 전극(30) 및 드레인 전극(40)을 형성한다. Al층을 이용하는 경우, Al층 및 비정질 C12A7층 에칭은 인산계 약액으로 수행해도 된다. Resist application → mask formation of source electrode 30 and drain electrode 40 → Cu layer and amorphous C12A7 layer etching (e.g., hydrogen peroxide-based wet etching or chlorine-based plasma etching is employed) → resist stripping → source electrode 30 and The source electrode 30 and the drain electrode 40 are formed in the order of completion of the drain electrode 40 . In the case of using the Al layer, the Al layer and the amorphous C12A7 layer may be etched with a phosphoric acid-based chemical.
<제법 3: 일반적인 자기 정합형 LTPS-TFT로의 적용> <Method 3: Application to general self-aligning LTPS-TFT>
도 16은 본 발명의 실시형태 1의 제법 3에 의한 실리콘계 박막 반도체 장치의 제조 공정을 도시한 설명도이다. 제법 3은 이하의 2 공정으로 이뤄진다. Fig. 16 is an explanatory diagram showing a manufacturing process of a silicon-based thin film semiconductor device according to
공정 1
버퍼층 형성→진성 비정질 실리콘층(i-a-Si:H) 형성→탈수소 공정→ELA에 의한 LTPS층 형성→LTPS 아일랜드 형성→게이트 절연층 형성→게이트 전극 형성→소스·드레인 전극용 컨택홀 형성→이온 도핑법에 의한 n+ LTPS층 형성의 순으로 종래 기술 공정을 실행하여 실리콘계 박막(10)을 형성한다. Buffer layer formation → Intrinsic amorphous silicon layer (ia-Si:H) formation → Dehydrogenation process → LTPS layer formation by ELA → LTPS island formation → Gate insulating layer formation → Gate electrode formation → Source/drain electrode contact hole formation → Ion doping The silicon-based
공정 2
본 발명의 기술적 특징인 비정질 C12A7층(20)의 스퍼터 성막(예를 들면 두께 20nm)을 실행하고, 계속해서 전극 배선용 Cu층 스퍼터 성막(예를 들면 두께 400nm)을 실행하여 전극 재료를 형성한다. 그 후, 또 레지스트 도포→소스 전극(30) 및 드레인 전극(40)의 마스크 형성→Cu층 및 비정질 C12A7층 에칭(예를 들면 과산화수소계 습식 에칭, 염소계 플라즈마 에칭을 채용)→레지스트 박리→소스 전극(30) 및 드레인 전극(40) 완성의 순으로 소스 전극(30) 및 드레인 전극(40)을 형성한다. An electrode material is formed by performing sputter deposition (for example,
또한 C12A7:e-층(20)의 스퍼터 성막은 스퍼터 타켓으로서 결정질 C12A7:e-를 사용하고 진공 배기된 챔버 내에 순 아르곤을 유입시켜, 예를 들면 가스압을 2Pa로 유지하면서 RF 마그네트론 스퍼터법에 의해 성막했다.In addition, the sputter film formation of the C12A7:e -
상술한 제법 1~2는 n+ a-Si:H층을 생략한 혁신적 제법 프로세스이다. 이 프로세스가 가능해지는 이유는 C12A7:e-가 정공 차단 효과를 가지고 있는 점에 있다. C12A7:e-의 가공은 Al이나 Cu의 가공과 동일 프로세스로서 염소 플라즈마 건식 에칭으로 수행해도 된다.
상술한 제법 1~2는 n+ a-Si:H층을 생략할 수 있음으로써 n+ a-Si:H층 성막의 플라즈마 CVD 성막 공정이 불필요해지고, 고가인 플라즈마 CVD 장치가 불필요해진다. 또한 유독 가스인 포스핀(phosphine)이 불필요해져서 제독 장치도 불필요해지는 메리트가 있다. In the above-described
더욱이 제법 1은 이른바 백 채널 에칭 공정이 불필요해지기 때문에 진성 비정질 실리콘층(i-a-Si:H)의 두께를 종래의 3분의 1 이하로 박층화할 수 있다. 이것은 성막 시간 저감, 즉 생산성 향상으로 이어지는 메리트가 있다. Furthermore, in the
따라서 본 발명에 따른 실리콘계 박막 반도체 장치의 제조 방법은 제조 라인의 생산성 향상 및 안전 관리에 대한 부담 경감을 도모할 수 있어, 생산 코스트 삭감을 도모할 수 있다. Accordingly, in the method for manufacturing a silicon-based thin film semiconductor device according to the present invention, it is possible to improve the productivity of the manufacturing line and reduce the burden on safety management, thereby reducing the production cost.
또한 상술한 실시형태 1에서는 비정질 전자화물 C12A7:e-층을 소스·드레인 전극 재료의 일부에 사용한 경우를 예시했지만, 본 발명은 이러한 물질에 한정되는 것은 아니다. 밴드 갭이 액정 실리콘의 3배 이상이어도 전자 전도를 갖는 물질이라면 정공 전류를 차단할 수 있다고 생각된다. In addition, although the above-mentioned
이상과 같이 실시형태 1의 실리콘계 박막 반도체 장치는, 전자 전도를 갖고 작은 일함수와 큰 밴드 갭을 갖는 비정질 전자화물 C12A7:e-를, 실리콘계 TFT의 소스ㆍ드레인 전극의 금속 재료와 실리콘계 박막 사이에 형성한 구조를 구비하고 있다. 그 결과 정공 기인 누설 전류를 저감하여 개구율 향상, 소비 전력 저감을 실현할 수 있으며 TFT 액정 디스플레이 성능을 향상시킬 수 있다. As described above, in the silicon-based thin-film semiconductor device of
더욱이 제조 프로세스로서도 a-Si:H·TFT에서는 PE-CVD 장치를 사용한 n+ a-Si:H층의 제조 공정이 불필요해져서 성막 시간도 줄일 수 있다. 다결정 Si·TFT에서는 이온 도핑 장치를 사용한 n+ Si층의 제조 공정이 불필요해진다. 그 결과 제조 공정 간소화에 의해 제품 코스트 저감도 실현할 수 있다.
Furthermore, as a manufacturing process, the manufacturing process of the n+ a-Si:H layer using a PE-CVD apparatus becomes unnecessary in a-Si:H·TFT, so that the film formation time can be reduced. In polycrystalline Si·TFT, the manufacturing process of the n+ Si layer using an ion doping device becomes unnecessary. As a result, product cost reduction can also be realized by simplifying the manufacturing process.
10: 실리콘계 박막 20: 비정질 전자화물
30: 소스 전극 40: 드레인 전극10: silicon-based thin film 20: amorphous electronic material
30: source electrode 40: drain electrode
Claims (10)
상기 물질은 비정질 전자화물 C12A7:e-로 상기 실리콘계 박막의 전면에 형성되는 실리콘계 박막 반도체 장치.
An amorphous electron oxide layer formed by forming a material having a band gap three times or more that of crystalline silicon and having electrical conductivity according to the movement of electrons between each of the source electrode and the drain electrode and a silicon-based thin film,
The material is a silicon-based thin film semiconductor device formed on the entire surface of the silicon-based thin film as an amorphous electron oxide C12A7:e − .
상기 비정질 전자화물층은 상기 소스 및 드레인 전극 사이의 제1 부분의 두께가 상기 소스 및 드레인 전극 각각 하부의 제2 부분의 두께보다 작은 실리콘계 박막 반도체 장치.
The method of claim 1,
In the amorphous electron material layer, a thickness of a first portion between the source and drain electrodes is smaller than a thickness of a second portion under each of the source and drain electrodes.
상기 비정질 전자화물 C12A7:e-는 조성 12CaO·7Al2O3의 전자를 포접한 케이지 구조가 유지되고, 전자화물로서의 물성을 갖는 전기 전도 물질인 실리콘계 박막 반도체 장치.
The method of claim 1,
The amorphous electron material C12A7:e − is a silicon-based thin film semiconductor device in which a cage structure containing electrons of the composition 12CaO·7Al 2 O 3 is maintained and an electrically conductive material having physical properties as an electron material.
상기 비정질 전자화물 C12A7:e-는 5eV를 초과하는 밴드 갭을 갖는 실리콘계 박막 반도체 장치.
4. The method according to any one of claims 1 to 3,
The amorphous electron oxide C12A7:e − is a silicon-based thin film semiconductor device having a band gap exceeding 5 eV.
상기 비정질 전자화물 C12A7:e-의 일함수는 2.5eV~3.3eV이고, 알루미늄과 몰리브덴에 비교하여 작은 일함수를 갖는 실리콘계 박막 반도체 장치.
4. The method according to any one of claims 1 to 3,
The amorphous electron oxide C12A7:e − has a work function of 2.5 eV to 3.3 eV, and a silicon-based thin film semiconductor device having a smaller work function compared to aluminum and molybdenum.
상기 비정질 전자화물 C12A7:e-는 두께가 10nm~30nm로 형성되는 실리콘계 박막 반도체 장치.
4. The method according to any one of claims 1 to 3,
The amorphous electron oxide C12A7:e − is a silicon-based thin film semiconductor device having a thickness of 10 nm to 30 nm.
상기 실리콘계 박막은 비정질 실리콘, 미결정 실리콘 또는 다결정 실리콘 중 어느 하나인 실리콘계 박막 반도체 장치.
4. The method according to any one of claims 1 to 3,
The silicon-based thin film is a silicon-based thin film semiconductor device of any one of amorphous silicon, microcrystalline silicon, or polycrystalline silicon.
상기 실리콘계 박막 상에 상기 물질로서 비정질 전자화물 C12A7:e-를 적층하여 상기 실리콘계 박막 전면에 비정질 전자화물층을 형성하는 제1 공정과,
상기 비정질 전자화물 C12A7:e- 상에 저저항 전극 배선 재료를 적층하는 한편 상기 저저항 전극 배선 재료가 상기 실리콘계 박막에 접하지 않도록 해서 상기 소스 전극 및 상기 드레인 전극을 형성하는 제2 공정을 포함하는 실리콘계 박막 반도체 장치의 제조 방법.
A method of manufacturing a silicon-based thin film semiconductor device in which a material having a band gap three times or more that of crystalline silicon and having electrical conductivity according to the movement of electrons is formed between each of a source electrode and a drain electrode and a silicon-based thin film,
A first step of laminating an amorphous electron oxide C12A7:e − as the material on the silicon-based thin film to form an amorphous electron oxide layer on the entire surface of the silicon-based thin film;
a second step of forming the source electrode and the drain electrode by laminating a low-resistance electrode wiring material on the amorphous electronic material C12A7:e − while not allowing the low-resistance electrode wiring material to contact the silicon-based thin film A method for manufacturing a silicon-based thin film semiconductor device.
상기 제2 공정에서 상기 저저항 전극 배선 재료로서 Al계 재료를 사용하고, 염소 플라즈마 건식 에칭에 의해 상기 소스 전극 및 상기 드레인 전극이 형성되는 실리콘계 박막 반도체 장치의 제조 방법.
9. The method of claim 8,
In the second step, an Al-based material is used as the low-resistance electrode wiring material, and the source electrode and the drain electrode are formed by chlorine plasma dry etching.
상기 비정질 전자화물층은 상기 소스 및 드레인 전극 사이의 제1 부분의 두께가 상기 소스 및 드레인 전극 각각 하부의 제2 부분의 두께보다 작은 실리콘계 박막 반도체 장치의 제조 방법.
9. The method of claim 8,
In the amorphous electron material layer, a thickness of a first portion between the source and drain electrodes is smaller than a thickness of a second portion under each of the source and drain electrodes.
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