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KR102379701B1 - 멀티-채널을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

멀티-채널을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR102379701B1
KR102379701B1 KR1020150145437A KR20150145437A KR102379701B1 KR 102379701 B1 KR102379701 B1 KR 102379701B1 KR 1020150145437 A KR1020150145437 A KR 1020150145437A KR 20150145437 A KR20150145437 A KR 20150145437A KR 102379701 B1 KR102379701 B1 KR 102379701B1
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이진욱
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Abstract

나노-와이어(nano-wire) 또는 나노-시트(nano-sheet)를 채널로 이용하는 반도체 소자에 관한 것이다. 기판 상에 소자 분리 패턴이 형성된다. 상기 소자 분리 패턴은 상기 기판 상에 형성된 하부 절연 패턴 및 상기 하부 절연 패턴의 측면을 덮는 스페이서를 갖는다. 상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체가 형성된다. 상기 수직 구조체는 상기 기판 상의 제1 반도체 층, 제2 반도체 층, 및 제3 반도체 층을 갖는다. 상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성된다. 상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극이 형성된다.

Description

멀티-채널을 갖는 반도체 소자 및 그 형성 방법 {Semiconductor device having multi-channel and method of forming the same}
나노-와이어(nano-wire) 또는 나노-시트(nano-sheet)를 채널로 이용하는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 수직 구조체를 이용한 멀티-채널 트랜지스터를 구현하는 기술이 연구되고 있다. 기판 상에 다수의 반도체 패턴들을 수직하게 적층하는 경우 쓰러짐으로 인한 여러 가지 어려움에 직면하게 된다. 수직 패턴의 쓰러짐 현상은 고집적화에 장애가 된다.
본 발명이 해결하고자 하는 과제는, 종횡비가 큰 수직 구조체들의 쓰러짐을 방지하고 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 종횡비가 큰 수직 구조체들의 쓰러짐을 방지하고 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 소자 분리 패턴을 포함한다. 상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체가 형성된다. 상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극이 형성된다. 상기 소자 분리 패턴은 상기 기판 상에 형성된 하부 절연 패턴 및 상기 하부 절연 패턴의 측면을 덮는 스페이서를 갖는다. 상기 수직 구조체는 상기 기판 상의 제1 반도체 층, 상기 제1 반도체 층 상의 제2 반도체 층, 및 상기 제2 반도체 층 상의 제3 반도체 층을 갖는다. 상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성된다.
상기 하부 절연 패턴은 상기 기판에 직접적으로 접촉될 수 있다. 상기 제1 반도체 층의 하단은 상기 스페이서의 하단보다 낮은 레벨에 형성될 수 있다.
상기 스페이서는 상기 제1 반도체 층 및 상기 하부 절연 패턴 사이에 형성될 수 있다. 상기 제1 반도체 층은 상기 스페이서에 직접적으로 접촉될 수 있다.
상기 제1 반도체 층의 수직 높이는 수평 폭의 2배 이상일 수 있다.
상기 제1 반도체 층의 상단은 상기 하부 절연 패턴의 상단보다 높은 레벨에 형성될 수 있다. 상기 게이트 전극의 하단은 상기 제1 반도체 층의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제1 반도체 층의 상단은 상기 하부 절연 패턴의 상단보다 낮은 레벨에 형성될 수 있다. 상기 게이트 전극의 하단은 상기 하부 절연 패턴의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제2 반도체 층 및 상기 제3 반도체 층은 상기 제1 반도체 층 상에 수직 정렬될 수 있다. 상기 제2 반도체 층 및 상기 제3 반도체 층은 상기 소자 분리 패턴의 상단보다 높은 레벨에 형성될 수 있다.
상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 낮은 레벨에 형성될 수 있다. 상기 제2 반도체 층 하부 표면의 가장자리는 상기 제2 반도체 층 하부 표면의 중심보다 낮은 레벨에 형성될 수 있다. 상기 제3 반도체 층 하부 표면의 가장자리는 상기 제3 반도체 층 하부 표면의 중심보다 낮은 레벨에 형성될 수 있다.
상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 높은 레벨에 형성될 수 있다. 상기 제2 반도체 층 상부 표면의 가장자리는 상기 제2 반도체 층 상부 표면의 중심보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 층 상부 표면의 가장자리는 상기 제3 반도체 층 상부 표면의 중심보다 높은 레벨에 형성될 수 있다.
상기 게이트 전극은 워크 펑션 층(work function layer), 및 상기 워크 펑션 층 상의 저 저항 층(low resistance layer)을 포함할 수 있다. 상기 워크 펑션 층은 상기 제1 반도체 층 및 상기 제2 반도체 층 사이에 신장되고, 상기 제2 반도체 층의 상부 표면, 하부 표면, 및 측면을 둘러싸고, 상기 제3 반도체 층의 상부 표면, 하부 표면, 및 측면을 둘러쌀 수 있다.
상기 워크 펑션 층 및 상기 제1 반도체 층 사이와, 상기 워크 펑션 층 및 상기 제2 반도체 층 사이와, 상기 워크 펑션 층 및 상기 제3 반도체 층 사이에 게이트 유전 층이 형성될 수 있다.
상기 게이트 유전 층, 상기 워크 펑션 층, 및 상기 저 저항 층의 상단들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 게이트 전극의 측면에 인접하고 상기 제1 반도체 층, 상기 제2 반도체 층, 및 상기 제3 반도체 층의 측면에 접촉된 소스/드레인이 형성될 수 있다.
상기 소스/드레인의 측면에 절연 플러그가 형성될 수 있다. 상기 절연 플러그는 상기 제1 반도체 층 및 상기 제2 반도체 층 사이와, 상기 제2 반도체 층 및 상기 제3 반도체 층 사이에 형성될 수 있다. 상기 절연 플러그는 상기 소스/드레인 및 상기 워크 펑션 층 사이에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 소자 분리 패턴을 포함한다. 상기 소자 분리 패턴을 관통하여 상기 기판에 접촉되고 상기 소자 분리 패턴보다 높은 레벨에 돌출된 수직 구조체가 형성된다. 상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극이 형성된다. 상기 소자 분리 패턴은 상기 기판 상에 형성된 하부 절연 패턴, 및 상기 하부 절연 패턴의 측면을 덮고 상기 수직 구조체에 직접적으로 접촉된 스페이서를 갖는다. 상기 수직 구조체는 적어도 3층 이상의 반도체 층들을 갖는다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 소자 분리 패턴을 관통하는 트렌치를 형성하는 것을 포함한다. 상기 소자 분리 패턴은 상기 기판 상에 접촉된 하부 절연 패턴, 상기 하부 절연 패턴 상의 하부 예비 전극 패턴, 그리고 상기 하부 절연 패턴 및 상기 하부 예비 전극 패턴의 측면들을 덮는 스페이서를 갖는다. 상기 트렌치 내에 적어도 3층 이상의 반도체 층들 및 상기 반도체 층들 사이의 희생 층들을 갖는 수직 구조체를 형성한다. 상기 수직 구조체를 가로지르는 상부 예비 전극을 형성한다. 상기 하부 예비 전극 패턴을 부분적으로 제거하여 상기 수직 구조체의 측면을 노출한다. 상기 수직 구조체를 부분적으로 제거하여 드레인 트렌치를 형성한다. 상기 드레인 트렌치 내에 소스/드레인을 형성한다. 상기 소스/드레인 상에 상부 절연 층을 형성한다. 상기 상부 예비 전극 및 상기 하부 예비 전극 패턴을 제거하여 게이트 트렌치를 형성한다. 상기 희생 층들을 제거하여 게이트 홀들을 형성한다. 상기 게이트 트렌치 및 상기 게이트 홀들 내에 게이트 전극을 형성한다.
상기 하부 예비 전극 패턴은 상기 하부 절연 패턴에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 상부 예비 전극은 상기 하부 예비 전극 패턴과 동일한 물질을 포함할 수 있다.
상기 하부 예비 전극 패턴 및 상기 상부 예비 전극은 폴리실리콘 층을 포함할 수 있다.
상기 상부 예비 전극은 상기 하부 예비 전극 패턴에 직접적으로 접촉될 수 있다.
상기 하부 절연 패턴은 상기 기판에 직접적으로 접촉될 수 있다. 상기 수직 구조체의 하단은 상기 스페이서의 하단보다 낮은 레벨에 형성될 수 있다.
상기 반도체 층들의 각각은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si 층을 포함할 수 있다. 상기 희생 층들의 각각은 선택적 에피 성장 방법에 의한 SiGe 층을 포함할 수 있다.
상기 반도체 층들은 제1 반도체 층 및 상기 제1 반도체 층 상에 형성된 제2 반도체 층을 포함할 수 있다. 상기 제1 반도체 층의 수직 높이는 수평 폭의 2배 이상일 수 있다.
상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 낮은 레벨에 형성될 수 있다. 상기 제2 반도체 층 하부 표면의 가장자리는 상기 제2 반도체 층 하부 표면의 중심보다 낮은 레벨에 형성될 수 있다.
상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 높은 레벨에 형성될 수 있다. 상기 제2 반도체 층 상부 표면의 가장자리는 상기 제2 반도체 층 상부 표면의 중심보다 높은 레벨에 형성될 수 있다.
상기 게이트 전극은 워크 펑션 층(work function layer) 및 상기 워크 펑션 층 상의 저 저항 층(low resistance layer)을 포함할 수 있다. 상기 워크 펑션 층은 상기 제1 반도체 층 및 상기 제2 반도체 층 사이에 신장되고, 상기 제2 반도체 층의 상부 표면, 하부 표면, 및 측면을 둘러쌀 수 있다.
상기 워크 펑션 층 및 상기 제1 반도체 층 사이와, 상기 워크 펑션 층 및 상기 제2 반도체 층 사이에 게이트 유전 층이 형성될 수 있다.
상기 상부 절연 층, 상기 게이트 유전 층, 상기 워크 펑션 층, 및 상기 저 저항 층의 상단들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 소스/드레인의 측면에 절연 플러그가 형성될 수 있다. 상기 절연 플러그는 상기 제1 반도체 층 및 상기 제2 반도체 층 사이에 형성될 수 있다. 상기 절연 플러그는 상기 소스/드레인 및 상기 워크 펑션 층 사이에 형성될 수 있다.
상기 게이트 전극은 상기 반도체 층들을 가로지르고 상기 하부 절연 패턴 상에 연장될 수 있다. 상기 제2 반도체 층의 하단은 상기 하부 절연 패턴의 상단보다 높은 레벨에 형성될 수 있다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 하부 절연 패턴 및 상기 하부 절연 패턴의 측면을 덮는 스페이서를 갖는 소자 분리 패턴을 형성하는 것을 포함한다. 상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체를 형성한다. 상기 수직 구조체는 상기 기판 상의 제1 반도체 층, 상기 제1 반도체 층 상의 제2 반도체 층, 및 상기 제2 반도체 층 상의 제3 반도체 층을 갖는다. 상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극을 형성한다. 상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 소자 분리 패턴 및 상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체가 형성될 수 있다. 상기 수직 구조체를 가로지르는 게이트 전극이 형성될 수 있다. 상기 소자 분리 패턴은 상기 수직 구조체의 쓰러짐을 방지하는 역할을 할 수 있다. 상기 게이트 전극의 하단은 상기 기판의 전면에 걸쳐서 매우 균일한 레벨에 형성될 수 있다. 종횡비가 큰 수직 구조체들의 쓰러짐을 방지하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 3내지 도 13은 도 1의 일부분을 상세히 보여주는 단면도들일 수 있다.
도 14 내지 도 22, 도 24, 도 27 및 도 28, 도 35 내지 도 42는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들일 수 있다.
도 23은 도 22의 일부분을 상세히 보여주는 단면도일 수 있다.
도 25 및 도 26은 도 24의 일부분을 상세히 보여주는 단면도들일 수 있다.
도 29는 도 28의 일부분을 상세히 보여주는 단면도일 수 있다.
도 30은 도 28의 일부분을 보여주는 사시도일 수 있다.
도 31내지 도 34는 도 28의 일부분을 상세히 보여주는 단면도들일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이고, 도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다. 도 1은 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도일 수 있다. 도 3내지 도 13은 도 1의 일부분을 상세히 보여주는 단면도들일 수 있다.
도 1및 도 2를 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 기판(21) 상에 형성된 소자 분리 층(23), 하부 절연 패턴(25), 스페이서(45), 제1 반도체 층(51), 제2 반도체 층(53), 제3 반도체 층(55), 제4 반도체 층(57), 게이트 스페이서(67), 절연 플러그(69), 소스/드레인(71), 상부 절연 층(73), 게이트 유전 층(83), 및 게이트 전극(87)을 포함할 수 있다. 상기 하부 절연 패턴(25) 및 상기 스페이서(45)는 소자 분리 패턴(47)을 구성할 수 있다. 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 수직 구조체(60)를 구성할 수 있다. 상기 수직 구조체(60)는 서로 평행할 수 있다. 상기 게이트 유전 층(83)은 제1 게이트 유전 층(81) 및 제2 게이트 유전 층(82)을 포함할 수 있다. 상기 게이트 전극(87)은 워크 펑션 층(work function layer; 85) 및 저 저항 층(low resistance layer; 86)을 포함할 수 있다. 상기 게이트 전극(87)은 상기 수직 구조체(60)와 교차할 수 있다. 상기 게이트 전극(87)은 치환 게이트 전극(replacement gate electrode)로 지칭될 수 있다.
상기 스페이서(45)는 상기 하부 절연 패턴(25)의 측면을 덮을 수 있다. 상기 제1 반도체 층(51)은 상기 소자 분리 패턴(47)을 관통하여 상기 기판(21)에 직접적으로 접촉될 수 있다. 상기 제1 반도체 층(51)의 하단은 상기 소자 분리 패턴(47)의 하부 표면보다 낮은 레벨에 형성될 수 있다. 상기 수직 구조체(60)는 상기 소자 분리 패턴(47) 보다 높은 레벨에 돌출될 수 있다. 상기 게이트 전극(87)은 상기 수직 구조체(60)의 상부 및 측면을 덮고 상기 소자 분리 패턴(47) 및 상기 소자 분리 층(23) 상에 연장될 수 있다.
도 3을 참조하면, 상기 하부 절연 패턴(25)은 상기 기판(21)에 직접적으로 접촉될 수 있다. 상기 스페이서(45)의 하단은 상기 하부 절연 패턴(25)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 스페이서(45)는 상기 하부 절연 패턴(25) 및 상기 제1 반도체 층(51) 사이에 형성될 수 있다. 상기 제1 반도체 층(51)은 상기 스페이서(45)에 직접적으로 접촉될 수 있다. 상기 제1 반도체 층(51)의 하단은 상기 소자 분리 패턴(47)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제1 반도체 층(51)의 하단은 상기 스페이서(45)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제1 반도체 층(51)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 반도체 층(51)은 상기 기판(21)에 직접적으로 접촉될 수 있다.
상기 제1 반도체 층(51)의 수직 높이(H1)는 수평 폭(W1)보다 클 수 있다. 상기 제1 반도체 층(51)의 상기 수직 높이(H1)는 상기 수평 폭(W1)의 2배 이상일 수 있다. 상기 기판(21)의 표면은 결정 결함을 포함할 수 있다. 상기 제1 반도체 층(51)의 상기 수직 높이(H1)가 상기 수평 폭(W1)의 2배 이상일 경우, 상기 기판(21)의 결정 결함에 기인한 불량은 상기 제1 반도체 층(51)의 하부 영역에 트래핑(trapping)될 수 있다. 상기 제1 반도체 층(51)의 상부 영역에는 불량이 없는 반도체 층이 형성될 수 있다. 일 실시 예에서, 상기 제1 반도체 층(51)의 상기 수직 높이(H1)는 상기 수평 폭(W1)의 2배 내지 1000000배 일 수 있다.
도 4를 참조하면, 제1 반도체 층(51)의 하단은 소자 분리 패턴(47)의 하단과 동일한 레벨에 형성될 수 있다. 스페이서(45)의 하단은 하부 절연 패턴(25)의 하단과 동일한 레벨에 형성될 수 있다.
도 5를 참조하면, 상기 하부 절연 패턴(25), 상기 스페이서(45), 및 상기 제1 반도체 층(51)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 상기 제1 반도체 층(51) 상에 수직 정렬될 수 있다. 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 상기 소자 분리 패턴(47)의 상단보다 높은 레벨에 형성될 수 있다.
상기 제1 게이트 유전 층(81)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)에 직접적으로 접촉될 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)의 상부 표면들, 하부 표면들, 및 측면들을 둘러쌀 수 있다.
상기 제2 게이트 유전 층(82)은 상기 제1 게이트 유전 층(81)을 덮을 수 있다. 상기 제2 게이트 유전 층(82)은 상기 하부 절연 패턴(25), 상기 스페이서(45), 및 상기 제1 게이트 유전 층(81)을 덮을 수 있다. 상기 제2 게이트 유전 층(82)은 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)을 둘러쌀 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제2 게이트 유전 층(82) 및 상기 제1 반도체 층(51) 사이와, 상기 제2 게이트 유전 층(82) 및 상기 제2 반도체 층(53) 사이와, 상기 제2 게이트 유전 층(82) 및 상기 제3 반도체 층(55) 사이와, 그리고 상기 제2 게이트 유전 층(82) 및 상기 제4 반도체 층(57) 사이에 개재될 수 있다.
상기 워크 펑션 층(85)은 상기 수직 구조체(60)를 덮을 수 있다. 상기 워크 펑션 층(85)은 상기 제1 반도체 층(51) 상을 덮고, 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)의 상부 표면들, 하부 표면들, 및 측면들을 둘러쌀 수 있다. 상기 제2 게이트 유전 층(82)은 상기 워크 펑션 층(85) 및 상기 제1 게이트 유전 층(81) 사이에 개재될 수 있다. 상기 저 저항 층(86)은 상기 워크 펑션 층(85) 상에 형성될 수 있다. 상기 워크 펑션 층(85)은 상기 저 저항 층(86) 및 상기 제2 게이트 유전 층(82) 사이에 개재될 수 있다.
도 6을 참조하면, 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 상기 소스/드레인들(71)에 직접적으로 접촉될 수 있다. 상기 워크 펑션 층(85)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)의 사이들과 상기 제4 반도체 층(57)의 상부에 형성될 수 있다. 상기 워크 펑션 층(85) 및 상기 소스/드레인들(71) 사이에 상기 절연 플러그들(69)이 형성될 수 있다. 상기 절연 플러그들(69)은 상기 소스/드레인들(71)에 직접적으로 접촉될 수 있다. 상기 절연 플러그들(69)은 상기 제1 반도체 층(51) 및 상기 제2 반도체 층(53) 사이와, 상기 제2 반도체 층(53) 및 상기 제3 반도체 층(55) 사이와, 상기 제3 반도체 층(55) 및 상기 제4 반도체 층(57) 사이와, 그리고 상기 제4 반도체 층(57) 상에 형성될 수 있다. 상기 제2 게이트 유전 층(82)은 상기 절연 플러그들(69) 및 상기 워크 펑션 층(85) 사이에 개재될 수 있다. 상기 저 저항 층(86), 상기 워크 펑션 층(85), 상기 제2 게이트 유전 층(82), 상기 게이트 스페이서(67), 및 상기 상부 절연 층(73)의 상부 표면들은 실질적으로 동일 평면을 이룰 수 있다.
도 7을 참조하면, 제1 반도체 층(51A)의 상단은 상기 하부 절연 패턴(25)의 상단보다 높은 레벨에 형성될 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제1 반도체 층(51A)의 상부 표면 및 측면을 덮을 수 있다. 상기 게이트 전극(87)의 하단은 상기 제1 반도체 층(51A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 워크 펑션 층(85)의 하단은 상기 제1 반도체 층(51A)의 상단보다 낮은 레벨에 형성될 수 있다.
도 8을 참조하면, 제1 반도체 층(51B)의 상단은 상기 하부 절연 패턴(25)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제2 게이트 유전 층(82)은 상기 소자 분리 패턴(47)의 측면을 덮을 수 있다. 일 실시 예에서, 상기 제2 게이트 유전 층(82)은 상기 하부 절연 패턴(25)의 상부 표면 및 측면에 직접적으로 접촉될 수 있다. 상기 게이트 전극(87)의 하단은 상기 하부 절연 패턴(25)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 워크 펑션 층(85)의 하단은 상기 하부 절연 패턴(25)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 워크 펑션 층(85)은 상기 소자 분리 패턴(47)의 측면을 덮을 수 있다.
도 9를 참조하면, 상기 제2 반도체 층(53) 및 상기 제4 반도체 층(57) 사이에 상기 제2 반도체 층(53)과 유사한 구성을 갖는 다수의 다른 반도체 층들이 반복적으로 형성될 수 있다.
도 10을 참조하면, 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 정사각형과 유사한 모양을 보일 수 있다.
도 11을 참조하면, 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 원형과 유사한 모양을 보일 수 있다. 일 실시 예에서, 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 타원형과 유사한 모양을 보일 수 있다.
도 12를 참조하면, 제1 반도체 층(51C) 상부표면의 가장자리는 상기 제1 반도체 층(51C) 상부 표면의 중심보다 낮은 레벨에 형성될 수 있다. 제2 반도체 층(53C), 제3 반도체 층(55C), 및 제4 반도체 층(57C) 각각의 상부 표면들의 가장자리들은 상부 표면들의 중심들보다 낮은 레벨에 형성될 수 있다. 상기 제2 반도체 층(53C), 상기 제3 반도체 층(55C), 및 상기 제4 반도체 층(57C) 각각의 하부 표면들의 가장자리들은 하부 표면들의 중심들보다 낮은 레벨에 형성될 수 있다.
도 13을 참조하면, 제1 반도체 층(51D) 상부표면의 가장자리는 상기 제1 반도체 층(51D) 상부 표면의 중심보다 높은 레벨에 형성될 수 있다. 제2 반도체 층(53D), 제3 반도체 층(55D), 및 제4 반도체 층(57D) 각각의 상부 표면들의 가장자리들은 상부 표면들의 중심들보다 높은 레벨에 형성될 수 있다. 상기 제2 반도체 층(53D), 상기 제3 반도체 층(55D), 및 상기 제4 반도체 층(57D) 각각의 하부 표면들의 가장자리들은 하부 표면들의 중심들보다 높은 레벨에 형성될 수 있다.
도 14 내지 도 22, 도 24, 도 27 및 도 28, 도 35 내지 도 42는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및/또는 II-II'에 따라 취해진 단면도들일 수 있다.
도 2 및 도 14를 참조하면, 기판(21) 상에 하부 절연 층(25L)이 형성될 수 있다. 상기 하부 절연 층(25L)은 상기 기판(21)의 표면을 덮을 수 있다. 상기 하부 절연 층(25L)의 상부 표면은 평탄화될 수 있다. 상기 하부 절연 층(25L)의 상부 표면은 상기 기판(21)의 전면에 걸쳐서 매우 균일한 레벨을 갖도록 형성될 수 있다. 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 하부 절연 층(25L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
도 2 및 도 15를 참조하면, 소자 분리 층(23)이 형성될 수 있다. 상기 소자 분리 층(23)은 상기 하부 절연 층(25L)을 관통하여 상기 기판(21)의 내부에 신장될 수 있다. 상기 소자 분리 층(23)의 하단은 상기 하부 절연 층(25L)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
도 2 및 도 16을 참조하면, 하부 예비 전극 층(27L), 캐핑 층(31), 제1 마스크 층(33), 제2 마스크 층(35), 및 제3 마스크 패턴(37)이 형성될 수 있다.
상기 하부 예비 전극 층(27L)은 상기 하부 절연 층(25L)을 덮을 수 있다. 상기 하부 예비 전극 층(27L)은 상기 하부 절연 층(25L)과 다른 물질을 포함할 수 있다. 상기 하부 예비 전극 층(27L)은 상기 하부 절연 층(25L)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 예비 전극 층(27L)은 폴리실리콘 층을 포함할 수 있다. 상기 캐핑 층(31)은 상기 하부 예비 전극 층(27L)을 덮을 수 있다. 상기 캐핑 층(31)은 상기 하부 예비 전극 층(27L)과 다른 물질을 포함할 수 있다. 상기 캐핑 층(31)은 상기 하부 예비 전극 층(27L)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 캐핑 층(31)은 실리콘 질화물을 포함할 수 있다.
상기 제1 마스크 층(33)은 상기 캐핑 층(31)을 덮을 수 있다. 상기 제1 마스크 층(33)은 상기 캐핑 층(31) 및 상기 하부 예비 전극 층(27L)과 다른 물질을 포함할 수 있다. 상기 제1 마스크 층(33)은 상기 캐핑 층(31) 및 상기 하부 예비 전극 층(27L)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 마스크 층(33)은 실리콘 산화물을 포함할 수 있다. 상기 제2 마스크 층(35)은 상기 제1 마스크 층(33)을 덮을 수 있다. 상기 제2 마스크 층(35)은 상기 제1 마스크 층(33)과 다른 물질을 포함할 수 있다. 상기 제2 마스크 층(35)은 상기 제1 마스크 층(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 마스크 층(35)은 폴리실리콘 층을 포함할 수 있다. 상기 제3 마스크 패턴(37)은 상기 제2 마스크 층(35) 상에 형성될 수 있다. 상기 제3 마스크 패턴(37)은 상기 제2 마스크 층(35)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제3 마스크 패턴(37)은 포토레지스트 또는 SOH(Spin On Hardmask)를 포함할 수 있다. 상기 제3 마스크 패턴(37)은 사진공정을 이용하여 형성될 수 있다.
도 2 및 도 17을 참조하면, 제4 마스크 층(39)이 형성될 수 있다. 상기 제4 마스크 층(39)은 상기 기판(21)의 표면을 일정한 두께로 덮을 수 있다. 상기 제4 마스크 층(39)은 상기 제2 마스크 층(35) 및 상기 제3 마스크 패턴(37)과 다른 물질을 포함할 수 있다. 상기 제4 마스크 층(39)은 상기 제2 마스크 층(35) 및 상기 제3 마스크 패턴(37)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제4 마스크 층(39)은 에이엘디(atomic layer deposition; ALD) 산화물을 포함할 수 있다. 상기 제4 마스크 층(39)은 상기 제3 마스크 패턴(37)의 측면을 덮을 수 있다.
도 2 및 도 18을 참조하면, 상기 제4 마스크 층(39)을 이방성 식각하여 제4 마스크 패턴(39P)이 형성될 수 있다. 상기 제3 마스크 패턴(37) 및 상기 제2 마스크 층(35)이 노출될 수 있다. 상기 제3 마스크 패턴(37)을 제거하여 상기 제2 마스크 층(35)이 노출될 수 있다. 상기 제4 마스크 패턴(39P)을 식각마스크로 이용하여 상기 제2 마스크 층(35)을 패터닝하여 상기 제1 마스크 층(33)을 부분적으로 노출하는 제2 마스크 패턴(35P)이 형성될 수 있다.
도 2 및 도 19를 참조하면, 상기 제2 마스크 패턴(35P) 및 상기 제1 마스크 층(33)을 부분적으로 덮는 제5 마스크 패턴(41)이 형성될 수 있다. 상기 제5 마스크 패턴(41)은 상기 제1 마스크 층(33)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제5 마스크 패턴(41)은 SOH(Spin On Hardmask)를 포함할 수 있다.
도 2 및 도 20을 참조하면, 상기 제5 마스크 패턴(41), 상기 제4 마스크 패턴(39P) 및 상기 제2 마스크 패턴(35P)을 식각마스크로 이용하여 상기 제1 마스크 층(33)을 패터닝하여 제1 마스크 패턴(33P)이 형성될 수 있다.
도 2 및 도 21을 참조하면, 상기 제1 마스크 패턴(33P)을 식각마스크로 사용하여, 상기 캐핑 층(31), 상기 하부 예비 전극 층(27L), 및 상기 하부 절연 층(25L)을 패터닝하여 트렌치들(25T)이 형성될 수 있다. 상기 하부 예비 전극 층(27L) 및 상기 하부 절연 층(25L)은 패터닝되어 하부 예비 전극 패턴(27) 및 하부 절연 패턴(25)이 형성될 수 있다. 상기 캐핑 층(31)은 상기 하부 예비 전극 패턴(27) 상에 보존될 수 있다. 상기 트렌치들(25T)의 바닥에 상기 기판(21)이 노출될 수 있다. 상기 제1 마스크 패턴(33P)은 제거될 수 있다.
도 2 및 도 22를 참조하면, 스페이서들(45)이 형성될 수 있다. 상기 하부 절연 패턴(25), 상기 하부 예비 전극 패턴(27), 상기 캐핑 층(31), 및 상기 스페이서들(45)은 소자 분리 패턴(47)을 구성할 수 있다. 상기 트렌치들(25T)의 각각은 수평 폭 보다 수직 높이가 클 수 있다.
상기 스페이서들(45)의 형성에는 박막 형성 공정 및 이방성 식각 공정이 적용될 수 있다. 상기 스페이서들(45)은 상기 하부 절연 패턴(25), 상기 하부 예비 전극 패턴(27), 및 상기 캐핑 층(31)의 측면을 덮을 수 있다. 상기 스페이서들(45)은 상기 하부 예비 전극 패턴(27)과 다른 물질을 포함할 수 있다. 상기 스페이서들(45)은 상기 하부 예비 전극 패턴(27)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 스페이서들(45)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
도 23은 도 22의 일부분을 상세히 보여주는 단면도일 수 있다.
도 23을 참조하면, 상기 트렌치(25T)의 바닥은 상기 소자 분리 패턴(47)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 스페이서(45)의 하단은 상기 하부 절연 패턴(25)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 트렌치(25T)의 바닥은 상기 스페이서(45)의 하단보다 낮은 레벨에 형성될 수 있다.
일 실시 예에서, 상기 트렌치(25T)의 바닥은 상기 소자 분리 패턴(47)의 하단과 동일한 레벨에 형성될 수 있다. 상기 스페이서(45)의 하단은 상기 하부 절연 패턴(25)의 하단과 동일한 레벨에 형성될 수 있다.
도 2 및 도 24를 참조하면, 상기 트렌치(25T) 내에 제1 반도체 층(51)이 형성될 수 있다. 상기 제1 반도체 층(51)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 반도체를 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(51)은 Si층 일 수 있다. 상기 제1 반도체 층(51)의 상부표면은 상기 하부 절연 패턴(25)의 상부표면과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제1 반도체 층(51)의 하부표면은 상기 기판(21)에 직접적으로 접촉될 수 있다. 상기 제1 반도체 층(51)의 수직 높이는 수평 폭보다 클 수 있다.
일 실시 예에서, 상기 제1 반도체 층(51)의 수직 높이는 수평 폭의 2배 이상일 수 있다. 상기 기판(21)의 표면은 결정 결함을 포함할 수 있다. 상기 제1 반도체 층(51)의 하부 영역에는 상기 기판(21)의 결정 결함에 기인한 불량이 성장될 수 있다. 상기 기판(21)의 결정 결함에 기인한 불량은 약55도의 경사를 따라 성장되는 특성을 보일 수 있다. 상기 제1 반도체 층(51)의 수직 높이가 수평 폭의 2배 이상일 경우, 상기 기판(21)의 결정 결함에 기인한 불량은 상기 제1 반도체 층(51)의 하부 영역에 트래핑(trapping)될 수 있다. 상기 제1 반도체 층(51)의 상부 영역에는 불량이 없는 반도체 층이 성장될 수 있다. 일 실시 예에서, 상기 제1 반도체 층(51)의 수직 높이는 수평 폭의 2배 내지 1000000배 일 수 있다.
도 25 및 도 26은 도 24의 일부분을 상세히 보여주는 단면도들일 수 있다.
도 25를 참조하면, 제1 반도체 층(51A)의 상단은 상기 하부 절연 패턴(25)의 상단보다 높은 레벨에 형성될 수 있다.
도 26을 참조하면, 제1 반도체 층(51B)의 상단은 상기 하부 절연 패턴(25)의 상단보다 낮은 레벨에 형성될 수 있다.
도 2 및 도 27을 참조하면, 상기 제1 반도체 층(51) 상에 제1 희생 층(52), 제2 반도체 층(53), 제2 희생 층(54), 제3 반도체 층(55), 제3 희생 층(56), 제4 반도체 층(57), 및 제4 희생 층(58)이 형성될 수 있다. 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)은 수직 구조체(60)를 구성할 수 있다. 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)은 상기 트렌치(25T) 내에 차례로 적층될 수 있다. 상기 수직 구조체(60)는 상기 트렌치(25T)의 내부를 완전히 채울 수 있다. 상기 소자 분리 패턴(47)은 상기 수직 구조체(60)의 쓰러짐을 방지하는 역할을 할 수 있다.
상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 반도체를 포함할 수 있다. 예를 들면, 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 상기 제1 반도체 층(51)과 동일한 물질을 포함할 수 있다. 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)은 Si층 일 수 있다.
상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)과 다른 물질을 포함할 수 있다. 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 반도체를 포함할 수 있다. 예를 들면, 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)은 SiGe 층 일 수 있다.
상기 수직 구조체(60)의 성장 속도와 모양은 상기 트렌치(25T) 측벽의 구성물질에 의존하는 경향을 보일 수 있다. 구성물질이 서로 다른 층들이 상기 트렌치(25T) 측벽을 이룰 경우, 상기 수직 구조체(60)의 성장 속도와 모양은 예측하기 어렵고 서로 다른 성장 속도와 모양을 보일 수 있다. 상기 스페이서들(45)은 상기 수직 구조체(60)의 성장 속도와 모양을 예측가능 하게하고 균일하게 하는 역할을 할 수 있다.
도 2 및 도 28을 참조하면, 상기 캐핑 층(31)을 제거하여 상기 하부 예비 전극 패턴(27)이 노출될 수 있다. 상기 캐핑 층(31)의 제거에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 29는 도 28의 일부분을 상세히 보여주는 단면도일 수 있다.
도 29를 참조하면, 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)의 측면들은 상기 스페이서들(45)에 직접적으로 접촉될 수 있다. 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)의 측면들은 상기 제1 반도체 층(51)의 측면들 상에 수직 정렬될 수 있다. 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 30은 도 28의 일부분을 보여주는 사시도일 수 있다.
도 30을 참조하면, 상기 기판(21) 상에 상기 수직 구조체(60)가 형성될 수 있다. 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)은 차례로 적층될 수 있다. 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)은 상기 제1 반도체 층(51) 상에 수직 정렬될 수 있다. 상기 제1 반도체 층(51)은 핀(fin) 활성 영역으로 해석될 수 있다. 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 상기 제4 반도체 층(57)은 나노-시트(nano-sheet)로 해석될 수 있다.
도 31내지 도 34는 도 28의 일부분을 상세히 보여주는 단면도들일 수 있다.
도 31을 참조하면, 제1 반도체 층(51C) 상에 제1 희생 층(52C), 제2 반도체 층(53C), 제2 희생 층(54C), 제3 반도체 층(55C), 제3 희생 층(56C), 제4 반도체 층(57C), 및 제4 희생 층(58C)이 형성될 수 있다. 상기 제1 반도체 층(51C) 상부표면의 가장자리는 상기 제1 반도체 층(51C) 상부표면의 중심보다 낮은 레벨에 형성될 수 있다. 상기 제1 희생 층(52C), 상기 제2 반도체 층(53C), 상기 제2 희생 층(54C), 상기 제3 반도체 층(55C), 상기 제3 희생 층(56C), 및 상기 제4 반도체 층(57C) 각각의 상부표면들의 가장자리들은 상부표면들의 중심들보다 낮은 레벨에 형성될 수 있다. 상기 제1 희생 층(52C), 상기 제2 반도체 층(53C), 상기 제2 희생 층(54C), 상기 제3 반도체 층(55C), 상기 제3 희생 층(56C), 및 상기 제4 반도체 층(57C) 각각의 하부표면들의 가장자리들은 하부표면들의 중심들보다 낮은 레벨에 형성될 수 있다. 상기 제4 희생 층(58C) 하부표면의 가장자리는 하부표면의 중심보다 낮은 레벨에 형성될 수 있다.
도 32를 참조하면, 제1 반도체 층(51D) 상에 제1 희생 층(52D), 제2 반도체 층(53D), 제2 희생 층(54D), 제3 반도체 층(55D), 제3 희생 층(56D), 제4 반도체 층(57D), 및 제4 희생 층(58D)이 형성될 수 있다. 상기 제1 반도체 층(51D) 상부표면의 가장자리는 상기 제1 반도체 층(51D) 상부표면의 중심보다 높은 레벨에 형성될 수 있다. 상기 제1 희생 층(52D), 상기 제2 반도체 층(53D), 상기 제2 희생 층(54D), 상기 제3 반도체 층(55D), 상기 제3 희생 층(56D), 및 상기 제4 반도체 층(57D) 각각의 상부표면들의 가장자리들은 상부표면들의 중심들보다 높은 레벨에 형성될 수 있다. 상기 제1 희생 층(52D), 상기 제2 반도체 층(53D), 상기 제2 희생 층(54D), 상기 제3 반도체 층(55D), 상기 제3 희생 층(56D), 및 상기 제4 반도체 층(57D) 각각의 하부표면들의 가장자리들은 하부표면들의 중심들보다 높은 레벨에 형성될 수 있다. 상기 제4 희생 층(58D) 하부표면의 가장자리는 하부표면의 중심보다 높은 레벨에 형성될 수 있다.
도 33을 참조하면, 상기 제1 반도체 층(51) 상에 제1 희생 층(52), 제2 반도체 층(53), 제4 반도체 층(57), 및 제4 희생 층(58)이 형성될 수 있다. 상기 제2 반도체 층(53) 및 상기 제4 반도체 층(57) 사이에 상기 제1 희생 층(52)과 유사한 구성을 갖는 다수의 다른 희생 층들 및 상기 제2 반도체 층(53)과 유사한 구성을 갖는 다수의 다른 반도체 층들이 번갈아 가며 반복적으로 형성될 수 있다.
도 34를 참조하면, 상기 제4 반도체 층(57) 및 상기 하부 예비 전극 패턴(27)의 상부표면들은 동일 평면 상에 노출될 수 있다. 상기 제4 희생 층(58)은 제거될 수 있다. 일 실시 예에서, 상기 제4 희생 층(58)은 생략될 수 있다.
도 2 및 도 35를 참조하면, 상부 예비 전극 층(63L) 및 게이트 캐핑 층(65L)이 형성될 수 있다. 상기 상부 예비 전극 층(63L)은 상기 수직 구조체(60), 상기 하부 예비 전극 패턴(27), 및 상기 스페이서들(45)을 덮을 수 있다. 상기 상부 예비 전극 층(63L)은 상기 하부 예비 전극 패턴(27)에 직접적으로 접촉될 수 있다. 상기 상부 예비 전극 층(63L)은 상기 하부 예비 전극 패턴(27)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 상부 예비 전극 층(63L)은 폴리실리콘 층을 포함할 수 있다. 상기 게이트 캐핑 층(65L)은 상기 상부 예비 전극 층(63L) 상을 덮을 수 있다. 상기 게이트 캐핑 층(65L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
도 2 및 도 36을 참조하면, 상기 게이트 캐핑 층(65L) 및 상기 상부 예비 전극 층(63L)을 패터닝하여 게이트 캐핑 패턴(65) 및 상부 예비 전극(63)이 형성될 수 있다. 상기 상부 예비 전극 층(63L)을 패터닝하는 동안 상기 하부 예비 전극 패턴(27)이 부분적으로 제거될 수 있다. 상기 하부 예비 전극 패턴(27)은 상기 상부 예비 전극(63)의 하부에 보존될 수 있다.
상기 게이트 캐핑 패턴(65), 상기 상부 예비 전극(63) 및 상기 하부 예비 전극 패턴(27)의 측면을 덮는 게이트 스페이서(67)가 형성될 수 있다. 상기 게이트 스페이서(67)의 형성에는 박막 형성 공정 및 이방성 식각 공정이 포함될 수 있다. 상기 게이트 스페이서(67)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 게이트 스페이서(67)는 상기 상부 예비 전극(63) 및 상기 하부 예비 전극 패턴(27)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 게이트 캐핑 패턴(65) 및 상기 게이트 스페이서(67)를 식각마스크로 사용하여 상기 수직 구조체(60)를 부분적으로 제거하여 드레인 트렌치들(60T)이 형성될 수 있다. 상기 드레인 트렌치들(60T)의 바닥은 상기 제1 반도체 층(51)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 드레인 트렌치들(60T) 내에 상기 제1 반도체 층(51), 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)의 측면들이 노출될 수 있다.
도 2 및 도 37을 참조하면, 상기 드레인 트렌치들(60T) 내에 노출된 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)을 부분적으로 제거하여 언더컷 영역들(UC)이 형성될 수 있다.
도 2 및 도 38을 참조하면, 상기 언더컷 영역들(UC)을 채우는 절연 플러그들(69)이 형성될 수 있다. 상기 절연 플러그들(69)의 형성에는 박막 형성 공정 및 에치-백(etch-back) 공정이 포함될 수 있다. 상기 절연 플러그들(69)은 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 절연 플러그들(69)은 SiOCN을 포함할 수 있다. 상기 드레인 트렌치들(60T) 내에 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 상기 제4 반도체 층(57), 및 상기 절연 플러그들(69)의 측면들이 노출될 수 있다.
도 2 및 도 39를 참조하면, 상기 드레인 트렌치들(60T) 내에 소스/드레인들(71)이 형성될 수 있다. 상기 소스/드레인들(71)은 스트레서(stressor), 내장 스트레서(embedded stressor), 또는 스트레인-유도 패턴(strain-inducing pattern)으로 지칭될 수 있다. 상기 소스/드레인들(71)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si, SiC, SiGe, 또는 이들의 조합을 포함할 수 있다. 상기 소스/드레인들(71)은 P형 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 상기 소스/드레인들(71)이 P형 불순물들을 갖는 경우, 상기 소스/드레인들(71)은 SiGe층, Si 층, 또는 이들의 조합을 포함할 수 있다. 상기 소스/드레인들(71)이 N형 불순물들을 갖는 경우, 상기 소스/드레인들(71)은 SiC 층, Si 층, 또는 이들의 조합을 포함할 수 있다.
상기 소스/드레인들(71)의 상단들은 상기 수직 구조체(60)의 상단보다 높은 레벨에 형성될 수 있다. 상기 소스/드레인들(71)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 상기 제4 반도체 층(57), 및 상기 절연 플러그들(69)의 측면들에 직접적으로 접촉될 수 있다. 상기 절연 플러그들(69)은 상기 소스/드레인들(71) 및 상기 제1 희생 층(52), 상기 소스/드레인들(71) 및 상기 제2 희생 층(54), 상기 소스/드레인들(71) 및 상기 제3 희생 층(56), 및 상기 소스/드레인들(71) 및 상기 제4 희생 층(58) 사이에 개재될 수 있다.
도 2 및 도 40을 참조하면, 상기 소스/드레인들(71) 상을 덮는 상부 절연 층(73)이 형성될 수 있다. 상기 상부 절연 층(73)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 상부 절연 층(73) 및 상기 게이트 캐핑 패턴(65)을 평탄화하여 상기 상부 예비 전극(63)이 노출될 수 있다. 상기 게이트 캐핑 패턴(65)은 제거될 수 있다. 상기 상부 절연 층(73), 상기 게이트 스페이서(67), 및 상기 상부 예비 전극(63)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 2 및 도 41을 참조하면, 상기 상부 예비 전극(63) 및 상기 하부 예비 전극 패턴(27)을 제거하여 게이트 트렌치(74T)가 형성될 수 있다. 상기 게이트 트렌치(74T)의 바닥에 상기 하부 절연 패턴(25) 및 상기 스페이서들(45)이 노출될 수 있다. 상기 게이트 트렌치(74T) 내에 상기 제1 희생 층(52), 상기 제2 반도체 층(53), 상기 제2 희생 층(54), 상기 제3 반도체 층(55), 상기 제3 희생 층(56), 상기 제4 반도체 층(57), 및 상기 제4 희생 층(58)이 노출될 수 있다.
상기 하부 예비 전극 패턴(27)은 상기 하부 절연 패턴(25)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 게이트 트렌치(74T)의 바닥은 상기 기판(21)의 전면에 걸쳐서 매우 균일한 레벨에 형성될 수 있다.
도 2 및 도 42를 참조하면, 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)을 제거하여 게이트 홀들(75H)이 형성될 수 있다. 상기 게이트 홀들(75H)은 상기 게이트 트렌치(74T)에 연통될 수 있다. 상기 절연 플러그들(69)은 상기 제1 희생 층(52), 상기 제2 희생 층(54), 상기 제3 희생 층(56), 및 상기 제4 희생 층(58)이 제거되는 동안 상기 소스/드레인들(71)의 식각 손상을 방지하는 역할을 할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 게이트 유전 층(83) 및 게이트 전극(87)이 형성될 수 있다. 상기 게이트 유전 층(83)은 제1 게이트 유전 층(81) 및 제2 게이트 유전 층(82)을 포함할 수 있다. 상기 게이트 전극(87)은 워크 펑션 층(work function layer; 85) 및 저 저항 층(low resistance layer; 86)을 포함할 수 있다. 상기 게이트 유전 층(83) 및 상기 게이트 전극(87)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 저 저항 층(86), 상기 워크 펑션 층(85), 상기 제2 게이트 유전 층(82), 상기 게이트 스페이서(67), 및 상기 상부 절연 층(73)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
상기 제1 게이트 유전 층(81)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 층(81)은 세정 공정을 이용하여 형성될 수 있다. 상기 제1 게이트 유전 층(81)은 실리콘 산화물을 포함할 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제1 반도체 층(51), 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)에 직접적으로 접촉될 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)을 둘러쌀 수 있다.
상기 제2 게이트 유전 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전 층(high-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 게이트 유전 층(82)은 HfO 또는 HfSiO를 포함할 수 있다. 상기 제2 게이트 유전 층(82)은 상기 제1 게이트 유전 층(81)을 덮을 수 있다. 상기 제2 게이트 유전 층(82)은 상기 제2 반도체 층(53), 상기 제3 반도체 층(55), 및 상기 제4 반도체 층(57)을 둘러쌀 수 있다. 상기 제1 게이트 유전 층(81)은 상기 제2 게이트 유전 층(82) 및 상기 제1 반도체 층(51) 사이와, 상기 제2 게이트 유전 층(82) 및 상기 제2 반도체 층(53) 사이와, 상기 제2 게이트 유전 층(82) 및 상기 제3 반도체 층(55) 사이와, 그리고 상기 제2 게이트 유전 층(82) 및 상기 제4 반도체 층(57) 사이에 개재될 수 있다.
상기 저 저항 층(86)은 상기 워크 펑션 층(85) 상에 형성될 수 있다. 상기 워크 펑션 층(85)은 상기 저 저항 층(86) 및 상기 제2 게이트 유전 층(82) 사이에 개재될 수 있다. 상기 워크 펑션 층(85)은 상기 수직 구조체(60)를 덮고 상기 게이트 홀들(75H) 내에 신장될 수 있다. 상기 워크 펑션 층(85)은 N-워크 펑션 금속 또는 P-워크 펑션 금속을 포함할 수 있다. 예를 들면, 상기 N-워크 펑션 금속은 TiC, TiAl, TaAl, HfAl, 또는 이들의 조합을 포함할 수 있으며, 상기 P-워크 펑션 금속은 TiN을 포함할 수 있다. 상기 저 저항 층(86)은 W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, Ni, Co, Mn, Al, Mo, Ru, Pt, Ag, Au, Cu, 도전성 카본, 또는 이들의 조합과 같은 도전 층을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 23: 소자 분리 층
25: 하부 절연 패턴 25L: 하부 절연 층
25T: 트렌치
27: 하부 예비 전극 패턴 27L: 하부 예비 전극 층
31: 캐핑 층
33: 제1 마스크 층 33P: 제1 마스크 패턴
35: 제2 마스크 층 35P: 제2 마스크 패턴
37: 제3 마스크 패턴
39: 제4 마스크 층 39P: 제4 마스크 패턴
41: 제5 마스크 패턴 45: 스페이서
47: 소자 분리 패턴
51, 51A, 51B: 제1 반도체 층 52: 제1 희생 층
53: 제2 반도체 층 54: 제2 희생 층
55: 제3 반도체 층 56: 제3 희생 층
57: 제4 반도체 층 58: 제4 희생 층
60: 수직 구조체 60T: 드레인 트렌치
63: 상부 예비 전극 63L: 상부 예비 전극 층
65: 게이트 캐핑 패턴 65L: 게이트 캐핑 층
67: 게이트 스페이서 69: 절연 플러그
71: 소스/드레인 73: 상부 절연 층
74T: 게이트 트렌치 75H: 게이트 홀
81: 제1 게이트 유전 층 82: 제2 게이트 유전 층
83: 게이트 유전 층
85: 워크 펑션 층(work function layer)
86: 저 저항 층(low resistance layer)
87: 게이트 전극

Claims (20)

  1. 기판 상의 소자 분리 패턴;
    상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체; 및
    상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극을 포함하되,
    상기 소자 분리 패턴은
    상기 기판 상에 형성된 하부 절연 패턴; 및
    상기 하부 절연 패턴의 측면을 덮는 스페이서를 포함하고,
    상기 수직 구조체는
    상기 기판 상의 제1 반도체 층;
    상기 제1 반도체 층 상의 제2 반도체 층; 및
    상기 제2 반도체 층 상의 제3 반도체 층을 포함하고,
    상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성되고,
    상기 하부 절연 패턴은 상기 기판에 직접적으로 접촉되고,
    상기 제1 반도체 층의 하단은 상기 스페이서의 하단보다 낮은 레벨에 형성된 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 스페이서는 상기 제1 반도체 층 및 상기 하부 절연 패턴 사이에 형성되되,
    상기 제1 반도체 층은 상기 스페이서에 직접적으로 접촉된 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 반도체 층의 수직 높이는 수평 폭의 2배 이상인 반도체 소자.
  5. 기판 상의 소자 분리 패턴;
    상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체; 및
    상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극을 포함하되,
    상기 소자 분리 패턴은
    상기 기판 상에 형성된 하부 절연 패턴; 및
    상기 하부 절연 패턴의 측면을 덮는 스페이서를 포함하고,
    상기 수직 구조체는
    상기 기판 상의 제1 반도체 층;
    상기 제1 반도체 층 상의 제2 반도체 층; 및
    상기 제2 반도체 층 상의 제3 반도체 층을 포함하고,
    상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성되고,
    상기 제1 반도체 층의 상단은 상기 하부 절연 패턴의 상단보다 높은 레벨에 형성되고,
    상기 게이트 전극의 하단은 상기 제1 반도체 층의 상단보다 낮은 레벨에 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 반도체 층의 상단은 상기 하부 절연 패턴의 상단보다 낮은 레벨에 형성되고,
    상기 게이트 전극의 하단은 상기 하부 절연 패턴의 상단보다 낮은 레벨에 형성된 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 반도체 층 및 상기 제3 반도체 층은 상기 제1 반도체 층 상에 수직 정렬되되,
    상기 제2 반도체 층 및 상기 제3 반도체 층은 상기 소자 분리 패턴의 상단보다 높은 레벨에 형성된 반도체 소자.
  8. 기판 상의 소자 분리 패턴;
    상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체; 및
    상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극을 포함하되,
    상기 소자 분리 패턴은
    상기 기판 상에 형성된 하부 절연 패턴; 및
    상기 하부 절연 패턴의 측면을 덮는 스페이서를 포함하고,
    상기 수직 구조체는
    상기 기판 상의 제1 반도체 층;
    상기 제1 반도체 층 상의 제2 반도체 층; 및
    상기 제2 반도체 층 상의 제3 반도체 층을 포함하고,
    상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성되고,
    상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 낮은 레벨에 형성되고,
    상기 제2 반도체 층 하부 표면의 가장자리는 상기 제2 반도체 층 하부 표면의 중심보다 낮은 레벨에 형성되며,
    상기 제3 반도체 층 하부 표면의 가장자리는 상기 제3 반도체 층 하부 표면의 중심보다 낮은 레벨에 형성된 반도체 소자.
  9. 기판 상의 소자 분리 패턴;
    상기 소자 분리 패턴을 관통하여 상기 기판에 접촉된 수직 구조체; 및
    상기 수직 구조체를 가로지르고 상기 소자 분리 패턴 상에 연장된 게이트 전극을 포함하되,
    상기 소자 분리 패턴은
    상기 기판 상에 형성된 하부 절연 패턴; 및
    상기 하부 절연 패턴의 측면을 덮는 스페이서를 포함하고,
    상기 수직 구조체는
    상기 기판 상의 제1 반도체 층;
    상기 제1 반도체 층 상의 제2 반도체 층; 및
    상기 제2 반도체 층 상의 제3 반도체 층을 포함하고,
    상기 제1 반도체 층의 하단은 상기 소자 분리 패턴의 하부 표면보다 낮은 레벨에 형성되고,
    상기 제1 반도체 층 상부 표면의 가장자리는 상기 제1 반도체 층 상부 표면의 중심보다 높은 레벨에 형성되고,
    상기 제2 반도체 층 상부 표면의 가장자리는 상기 제2 반도체 층 상부 표면의 중심보다 높은 레벨에 형성되며,
    상기 제3 반도체 층 상부 표면의 가장자리는 상기 제3 반도체 층 상부 표면의 중심보다 높은 레벨에 형성된 반도체 소자.
  10. 제1 항에 있어서,
    상기 게이트 전극은
    워크 펑션 층(work function layer); 및
    상기 워크 펑션 층 상의 저 저항 층(low resistance layer)을 포함하되,
    상기 워크 펑션 층은 상기 제1 반도체 층 및 상기 제2 반도체 층 사이에 신장되고, 상기 제2 반도체 층의 상부 표면, 하부 표면, 및 측면을 둘러싸고, 상기 제3 반도체 층의 상부 표면, 하부 표면, 및 측면을 둘러싸는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
KR102415328B1 (ko) 2015-12-03 2022-06-30 삼성전자주식회사 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자
US10304936B2 (en) * 2016-05-04 2019-05-28 International Business Machines Corporation Protection of high-K dielectric during reliability anneal on nanosheet structures
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
KR102495082B1 (ko) 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US10516064B1 (en) 2018-08-14 2019-12-24 International Business Machines Corporation Multiple width nanosheet devices
US10608083B2 (en) 2018-08-31 2020-03-31 International Business Machines Corporation Non-planar field effect transistor devices with low-resistance metallic gate structures
KR102509307B1 (ko) 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
KR102524803B1 (ko) * 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
KR102728510B1 (ko) * 2019-01-03 2024-11-12 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
US11024741B2 (en) 2019-06-17 2021-06-01 Samsung Electronics Co., Ltd. Integrated circuits and methods of manufacturing the same
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
KR102720155B1 (ko) * 2019-09-17 2024-10-21 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US20210126018A1 (en) * 2019-10-24 2021-04-29 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US11653492B2 (en) * 2020-02-10 2023-05-16 Taiwan Semiconductor Manufacturing Limited Memory devices and methods of manufacturing thereof
US11715781B2 (en) 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US11495661B2 (en) 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
US11302580B2 (en) * 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet thickness
KR102771901B1 (ko) * 2020-06-19 2025-02-25 삼성전자주식회사 일 함수 층들을 갖는 반도체 소자들
US11532714B2 (en) 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
CN113903809A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114765220A (zh) * 2021-01-14 2022-07-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
KR100827656B1 (ko) * 2006-08-11 2008-05-07 삼성전자주식회사 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
KR20090108747A (ko) * 2008-04-14 2009-10-19 삼성전자주식회사 가변적 원자층 적층 온도를 이용한 반도체 및 그 제조 방법
US8062963B1 (en) 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US9099388B2 (en) 2011-10-21 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. III-V multi-channel FinFETs
KR101650416B1 (ko) * 2011-12-23 2016-08-23 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
GB201200355D0 (en) 2012-01-10 2012-02-22 Norwegian Univ Sci & Tech Ntnu Nanowires
US8557646B2 (en) 2012-03-01 2013-10-15 Rexchip Electronics Corporation Method for fabricating a vertical transistor
CN102623385A (zh) * 2012-03-31 2012-08-01 上海华力微电子有限公司 基于SOI三维阵列式后栅型Si-NWFET制造方法
US9735239B2 (en) 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
US9029835B2 (en) * 2012-12-20 2015-05-12 Intel Corporation Epitaxial film on nanoscale structure
US8673723B1 (en) 2013-02-07 2014-03-18 Globalfoundries Inc. Methods of forming isolation regions for FinFET semiconductor devices
US9299840B2 (en) 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8969149B2 (en) * 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US9159833B2 (en) 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device

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