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KR102720155B1 - 집적회로 소자 및 이의 제조 방법 - Google Patents

집적회로 소자 및 이의 제조 방법 Download PDF

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KR102720155B1
KR102720155B1 KR1020190114366A KR20190114366A KR102720155B1 KR 102720155 B1 KR102720155 B1 KR 102720155B1 KR 1020190114366 A KR1020190114366 A KR 1020190114366A KR 20190114366 A KR20190114366 A KR 20190114366A KR 102720155 B1 KR102720155 B1 KR 102720155B1
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integrated circuit
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김용승
김정택
박판귀
서동찬
양문승
정서진
최민희
하룡
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역, 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴, 복수의 반도체 패턴을 둘러싸며 제1 방향에 수직한 제2 방향으로 연장되고 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 제2 방향으로 연장되는 메인 게이트 전극과 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극, 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물, 및 게이트 전극의 양측에 배치되며 복수의 반도체 패턴에 연결되고 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역을 포함하고, 메인 게이트 전극의 중앙부는 제1 방향을 따라 제1 폭을 가지고, 메인 게이트 전극의 바닥부는 제1 방향을 따라 제1 폭보다 작은 제2 폭을 가지고, 서로 이웃하는 소스/드레인 영역의 중앙부의 사이는 제1 방향을 따라 제2 폭보다 작은 제3 폭을 가진다.

Description

집적회로 소자 및 이의 제조 방법{INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 집적회로 소자 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는, 다중 게이트 구조의 트랜지스터를 포함하는 집적회로 소자 및 이의 제조 방법에 관한 것이다.
우수한 성능 및 경제적인 가격을 충족시키기 위하여, 집적회로 소자의 집적도를 증가시키는 것이 요구되고 있다. 이러한 요구에 따라, 집적회로 소자의 다운 스케일링이 이루어지고 있으나 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 소자의 신뢰성이 저하되는 문제가 있다. 이에 따라, 단채널 효과를 감소시키기 위하여 나노시트 또는 나노와이어 타입의 트랜지스터와 같은 다중 게이트 구조의 집적회로 소자가 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 소스/드레인 영역과 게이트 전극 사이의 원치 않는 연결과 같은 불량의 발생을 방지하고, 서로 이웃하는 소스/드레인 영역 간의 간격을 최소화할 수 있는 집적회로 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극; 상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물; 및 상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역;을 포함하고, 상기 메인 게이트 전극의 중앙부는 상기 제1 방향을 따라 제1 폭을 가지고, 상기 메인 게이트 전극의 바닥부는 상기 제1 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지고, 서로 이웃하는 상기 소스/드레인 영역의 중앙부의 사이는 상기 제1 방향을 따라 상기 제2 폭보다 작은 제3 폭을 가진다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극; 상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물; 및 상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역;을 포함하고, 상기 메인 게이트 전극은, 상기 기판의 상면에 수직한 제3 방향을 따라, 상기 메인 게이트 전극의 바닥부에서 상기 메인 게이트 전극의 측벽을 향하여, 라운드진 경사면을 가진다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극; 상기 복수의 반도체 패턴과 상기 게이트 전극의 사이에 배치되는 게이트 유전막; 상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물; 상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서 구조물의 바닥면과 접촉하는 한 쌍의 소스/드레인 영역; 및 상기 한 쌍의 소스/드레인 영역에 전기적으로 연결되는 컨택 플러그;를 포함하고, 상기 메인 게이트 전극의 중앙부는 상기 제1 방향을 따라 제1 폭을 가지고, 상기 메인 게이트 전극의 바닥부는 상기 제1 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 한 쌍의 소스/드레인 영역의 중앙부의 사이는 상기 제1 방향을 따라 상기 제2 폭보다 작은 제3 폭을 가지고, 상기 메인 게이트 전극은, 상기 기판의 상면에 수직한 제3 방향을 따라, 상기 메인 게이트 전극의 바닥부에서 상기 메인 게이트 전극의 측벽을 향하여, 라운드진 경사면을 가진다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소스/드레인 영역과 게이트 전극 사이의 이격 거리가 확보되므로 소스/드레인 영역과 게이트 전극 사이의 원치 않는 연결과 같은 불량의 발생이 방지될 수 있고, 서로 이웃하는 소스/드레인 영역 간의 간격을 최소화할 수 있으므로, 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
도 2a는 도 1의 A1-A1' 선을 따른 단면도이고, 도 2b는 도 1의 B1-B1' 선을 따른 단면도이고, 도 2c는 도 2a의 CC 부분의 확대도이다.
도 3은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 6 내지 도 15b는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다. 또한, 도 2a는 도 1의 A1-A1' 선을 따른 단면도이고, 도 2b는 도 1의 B1-B1' 선을 따른 단면도이고, 도 2c는 도 2a의 CC 부분의 확대도이다.
도 1 내지 도 2c를 함께 참조하면, 집적회로 소자(10)에서, 기판(110)은 소자 영역(DR) 상에 형성된 핀형 활성 영역(FA)을 포함할 수 있다.
핀형 활성 영역(FA)은 트랜지스터(TR)를 구성할 수 있고, 예를 들어, 상기 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
기판(110)은 실리콘(Si) 또는 저머늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 Ⅲ-Ⅴ족 물질 및 Ⅳ족 물질 중 적어도 하나로 이루어질 수 있다. 상기 Ⅲ-Ⅴ족 물질은 적어도 하나의 Ⅲ족 원소와 적어도 하나의 Ⅴ족 원소를 포함하는 2원계, 3원계, 또는 4원계 화합물일 수 있다. 상기 Ⅲ-Ⅴ족 물질은 Ⅲ족 원소로서 인듐(In), 갈륨(Ga), 및 알루미늄(Al) 중 적어도 하나의 원소와, Ⅴ족 원소로서 비소(As), 인(P), 및 안티몬(Sb) 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들어, 상기 Ⅲ-Ⅴ족 물질은 InP, InzGa1 - zAs(0≤z≤1), 및 AlzGa1 -zAs(0≤z≤1)로부터 선택될 수 있다. 상기 2원계 화합물은 InP, GaAs, InAs, InSb, 및 GaSb 중 어느 하나일 수 있다. 또한, 상기 3원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb, 및 GaAsP 중 어느 하나일 수 있다. 상기 Ⅳ족 물질은 실리콘(Si) 또는 저머늄(Ge)일 수 있다.
상기 기판(110)에서, 상기 Ⅲ-Ⅴ족 물질 및 저머늄(Ge)과 같은 Ⅳ족 물질은 저전력의 고속 트랜지스터를 만들 수 있는 채널 물질로 이용될 수 있다. 실리콘(Si) 기판에 비해 전자의 이동도가 높은 Ⅲ-Ⅴ족 물질, 예를 들어, GaAs로 이루어지는 반도체 기판과, 실리콘(Si) 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들어, 저머늄(Ge)으로 이루어지는 반도체 기판을 이용하여 고성능 CMOS 트랜지스터를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(110)은 앞서 예시한 Ⅲ-Ⅴ족 물질들 중 어느 하나로 이루어질 수 있다. 다른 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(110)의 적어도 일부는 저머늄(Ge)으로 이루어질 수 있다.
또한, 상기 기판(110)은 SOI(silicon on insulator)와 같은 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
핀형 활성 영역(FA)은 기판(110) 상에서 제1 방향(X 방향)으로 연장하며 기판(110)의 상면으로부터 수직하는 방향(Z 방향)으로 돌출할 수 있다. 기판(110)에는 핀형 활성 영역(FA)을 한정하는 소자 분리 트렌치(114T)가 형성될 수 있고, 소자 분리 트렌치(114T) 내에는 소자 분리막(114)이 배치될 수 있다. 일부 실시예들에서, 소자 분리막(114)은 소자 분리 트렌치(114T)의 내벽 상에 컨포멀하게 형성되는 소자 분리 라이너(미도시)와 상기 소자 분리 라이너 상에서 소자 분리 트렌치(114T) 내부를 채우는 갭필 절연층(미도시)을 포함할 수 있다.
도 2a에는 소자 분리막(114)의 상면이 핀형 활성 영역(FA)의 상면과 동일한 레벨에 배치된 것으로 도시되었으나, 이와 달리, 소자 분리막(114)의 상면이 핀형 활성 영역(FA)의 상면보다 낮은 레벨에 배치되어 핀형 활성 영역(FA)의 측벽 하부만이 소자 분리막(114)에 의해 둘러싸일 수도 있다. 상기 소자 분리 라이너 및 상기 갭필 절연층은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다.
복수의 반도체 패턴(NS)은 핀형 활성 영역(FA) 상에서 기판(110)의 상면(110M)으로부터 수직하는 방향(Z 방향)으로 이격되어 배치될 수 있다. 복수의 반도체 패턴(NS)은 기판(110)과 동일한 물질을 포함할 수 있다. 예를 들어, 복수의 반도체 패턴(NS)은 실리콘(Si) 또는 저머늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또한, 상기 복수의 반도체 패턴(NS) 각각은 채널 영역을 포함할 수 있다.
상기 복수의 반도체 패턴(NS)은 기판(110)의 상면(110M)으로부터 순서대로 배치되는 제1 반도체 패턴(NS1), 제2 반도체 패턴(NS2), 및 제3 반도체 패턴(NS3)을 포함할 수 있다. 복수의 반도체 패턴(NS)은 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)으로 상대적으로 큰 폭을 가지고 제3 방향(Z 방향)으로 상대적으로 작은 두께를 가질 수 있으며, 예를 들어, 나노시트(nanosheet)의 형상을 가질 수 있다.
또한, 제1 반도체 패턴(NS1)은 약 1 내지 10㎚ 범위의 제1 두께(t11)를 가지고, 제2 반도체 패턴(NS2)은 약 1 내지 10㎚ 범위의 제2 두께(t12)를 가지고, 제3 반도체 패턴(NS3)은 약 1 내지 20㎚ 범위의 제3 두께(t13)를 가질 수 있다.
도 2b에 도시된 바와 같이, 제3 반도체 패턴(NS3)의 제3 두께(t13)는 제1 반도체 패턴(NS1)의 제1 두께(t11) 및 제2 반도체 패턴(NS2)의 제2 두께(t12)보다 더 클 수 있으나, 이에 한정된 것은 아니다. 일부 실시예들에서, 복수의 반도체 패턴(NS) 각각은 제1 방향(X 방향) 또는 제2 방향(Y 방향)을 따라 약 5 내지 100㎚ 범위의 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2a에 도시된 바와 같이, 복수의 반도체 패턴(NS) 각각은 서로 동일한 거리로 이격되어 배치될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 반도체 패턴(NS) 각각의 이격 거리는 달라질 수 있다. 또한, 복수의 반도체 패턴(NS)의 개수가 도 2a 내지 도 2c에 도시된 바에 한정되는 것은 아니다.
게이트 전극(120)은 핀형 활성 영역(FA) 상에서 제2 방향(Y 방향)으로 연장될 수 있다. 게이트 전극(120)은 복수의 반도체 패턴(NS)을 둘러싸며 핀형 활성 영역(FA) 및 소자 분리막(114) 상에서 연장될 수 있다.
상기 게이트 전극(120)은 메인 게이트 전극(120M) 및 복수의 서브 게이트 전극(120S)을 포함할 수 있다. 메인 게이트 전극(120M)은 최상부의 반도체 패턴(NS)(예를 들어, 제3 반도체 패턴)의 상면을 커버할 수 있다. 복수의 서브 게이트 전극(120S)은, 핀형 활성 영역(FA)과 최하부의 반도체 패턴(NS)의 사이 및 복수의 반도체 패턴(NS) 각각의 사이에 배치될 수 있다.
예를 들어, 복수의 서브 게이트 전극(120S)은 핀형 활성 영역(FA)과 제1 반도체 패턴(NS1)의 사이와, 제1 반도체 패턴(NS1)과 제2 반도체 패턴(NS2)의 사이와, 제2 반도체 패턴(NS2)과 제3 반도체 패턴(NS3)의 사이에 배치될 수 있다. 메인 게이트 전극(120M)은 제3 반도체 패턴(NS3)의 상면 및 소자 분리막(114) 상에 배치되며, 복수의 서브 게이트 전극(120S)과 연결될 수 있다.
메인 게이트 전극(120M)은 바닥부에서 기판(110)의 상면(110M)에 수직한 제3 방향(Z 방향)을 따라 기울어진(예를 들어, 기판의 상면에 수직하지 않은) 라운드진 경사면(120SI)을 가질 수 있다. 상기 라운드진 경사면(120SI)은 메인 게이트 전극(120M)의 수직 측벽(120SW)에 연결되며 메인 게이트 전극(120M)의 바닥부로부터 소정의 높이까지 연장될 수 있다. 예를 들어, 상기 라운드진 경사면(120SI)의 제3 방향(Z 방향)을 따른 높이는 메인 게이트 전극(120M)의 높이의 약 1 내지 20%일 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(120)은 일함수 조절층(미도시) 및 매립 도전층(미도시)을 포함할 수 있다. 상기 일함수 조절층은 복수의 반도체 패턴(NS)의 상면 상에 배치되고, 상기 일함수 조절층 상에 상기 매립 도전층이 배치될 수 있다. 일부 실시예들에서, 상기 일함수 조절층 및 상기 매립 도전층 각각은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 유전막(128)은 게이트 전극(120)과 복수의 반도체 패턴(NS)의 사이에 배치될 수 있다. 게이트 유전막(128)은 복수의 반도체 패턴(NS)의 상면과 측벽 상에 컨포멀하게 배치될 수 있다.
상기 게이트 유전막(128)은 인터페이스층(interfacial layer)(미도시)과 고유전층(미도시)의 적층 구조로 이루어질 수 있다. 상기 인터페이스층은 핀형 활성 영역(FA)의 상면과 복수의 반도체 패턴(NS)의 표면에서 상기 고유전층 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 인터페이스층은 유전 상수가 약 9 이하인 저유전 물질층, 예를 들어, 실리콘산화물, 실리콘산질화물, 갈륨산화물, 저머늄산화물, 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예들에서, 상기 인터페이스층은 실리케이트, 실리케이트와 실리콘산화물의 조합, 또는 실리케이트와 실리콘산질화물의 조합으로 이루어질 수 있다. 다만, 상기 인터페이스층은 생략될 수도 있다.
상기 고유전층은 실리콘산화물보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들어, 상기 고유전층은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전층은, 하프늄산화물, 하프늄산질화물, 하프늄실리콘산화물, 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 탄탈륨산화물, 티타늄산화물, 바륨스트론튬티타늄산화물, 바륨티타늄산화물, 스트론튬티타늄산화물, 이트륨산화물, 알루미늄산화물, 납스칸듐탄탈륨산화물, 납아연니오브산염, 및 이들의 조합 중에서 선택되는 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(120)의 양 측벽 상에는 스페이서 구조물(130)이 배치될 수 있다. 게이트 전극(120)과 스페이서 구조물(130) 사이에는 게이트 유전막(128)이 개재될 수 있다. 스페이서 구조물(130)은 메인 게이트 전극(120M)의 측벽 상에 순차적으로 배치되는 제1 스페이서(132) 및 제2 스페이서(134)를 포함할 수 있다.
도 2c에 도시된 바와 같이, 제1 스페이서(132)는 메인 게이트 전극(120M)의 측벽과 이에 인접한 제3 반도체 패턴(NS3) 상에 컨포멀하게 배치될 수 있다. 제1 스페이서(132)의 바닥부는 수평 방향으로 연장되어 제3 반도체 패턴(NS3)의 상면 상에 배치될 수 있고, 제2 스페이서(134)와 제3 반도체 패턴(NS3) 사이에 제1 스페이서(132)의 상기 바닥부가 개재될 수 있다. 제1 스페이서(132) 및 제2 스페이서(134) 각각은 실리콘질화물 또는 실리콘산질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 반도체 패턴(NS) 양측의 핀형 활성 영역(FA)에는 리세스 영역(RS1)이 형성될 수 있고, 소스/드레인 영역(140)이 리세스 영역(RS1)의 내부를 채울 수 있다. 소스/드레인 영역(140)은 복수의 반도체 패턴(NS)의 양단에 연결될 수 있다.
소스/드레인 영역(140)은 리세스 영역(RS1)의 내벽 상에 순차적으로 배치되는 제1 반도체층(142) 및 제2 반도체층(144)을 포함할 수 있다. 제1 반도체층(142) 및 제2 반도체층(144) 각각은 핀형 활성 영역(FA) 및 복수의 반도체 패턴(NS)으로부터 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정으로 형성될 수 있다.
일부 실시예들에서, 제1 반도체층(142)은 리세스 영역(RS1)의 내벽 상에 소정의 두께로 형성되며, 제1 반도체층(142)이 복수의 반도체 패턴(NS) 및 게이트 유전막(128)과 접촉할 수 있다.
제1 반도체층(142)은 제3 방향(Z 방향)을 따라 제1 반도체층(142)의 상부에서 제1 반도체층(142)의 중앙부를 향하는 경사면(142SI)을 가질 수 있다. 제1 반도체층(142)의 경사면(142SI)의 적어도 일부는 메인 게이트 전극(120M)의 수직 측벽(120SW)과 수직 오버랩되고, 제1 반도체층(142)의 경사면(142SI)의 다른 일부는 메인 게이트 전극(120M)의 바닥부와 수직 오버랩되도록 배치될 수 있다. 즉, 제1 반도체층(142)의 상면이 스페이서 구조물(130)의 바닥면과 접촉할 수 있다.
제2 반도체층(144)은 제1 반도체층(142) 상에서 리세스 영역(RS1)을 채우도록 형성될 수 있다. 제2 반도체층(144)의 상면 일부분이 스페이서 구조물(130)의 바닥면과 접촉할 수 있다. 제2 반도체층(144)의 상면의 다른 일부분은 스페이서 구조물(130)의 바닥면보다 더 높은 레벨까지 돌출할 수 있다. 이에 따라, 제2 반도체층(144)은 리세스 영역(RS1)을 채우며, 제2 반도체층(144)의 가장자리는 스페이서 구조물(130) 아래까지 연장되어 스페이서 구조물(130)과 수직 오버랩될 수 있다.
제1 반도체층(142) 및 제2 반도체층(144) 각각은 에피택셜 성장된 실리콘(Si)층, 에피택셜 성장된 SiC층, 에피택셜 성장된 SiGe층, 및 에피택셜 성장된 SiP층 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 제1 반도체층(142) 및 제2 반도체층(144)은 모두 실리콘(Si)층을 포함하며, 제1 반도체층(142) 및 제2 반도체층(144) 내에 도핑된 불순물의 농도는 서로 다를 수 있다.
다른 실시예들에서, 제1 반도체층(142) 및 제2 반도체층(144)은 모두 SiGe층을 포함하며, 제1 반도체층(142) 및 제2 반도체층(144) 내에 포함된 저머늄(Ge)의 함량이 서로 다를 수 있다. 즉, 상기 제1 반도체층(142)의 저머늄(Ge)의 농도는 상기 제2 반도체층(144)의 저머늄(Ge)의 농도보다 낮을 수 있다. 이에 더하여, 상기 제1 반도체층(142)에는 탄소(C)와 같은 불순물이 더 포함될 수 있다.
또 다른 실시예들에서, 제1 반도체층(142) 및 제2 반도체층(144) 중 하나는 실리콘(Si)층을 포함하고, 다른 하나는 SiGe층을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 제1 반도체층(142) 및 제2 반도체층(144) 사이에 적어도 하나의 추가적인 반도체층이 더 형성될 수 있다.
도 2c에 도시된 바와 같이, 리세스 영역(RS1)은 최상부에서의 폭보다 중앙부에서의 폭이 더 크게 형성될 수 있다. 이에 따라, 리세스 영역(RS1)을 채우는 소스/드레인 영역(140) 역시 최상부에서의 폭보다 중앙부에서의 폭이 더 크게 형성될 수 있고, 소스/드레인 영역(140)과 접촉하는 복수의 반도체 패턴(NS)의 적어도 일부분은 경사진 측벽을 가질 수 있다.
도 2c에 도시된 바와 같이, 메인 게이트 전극(120M)의 중앙부는 제1 방향(X 방향)을 따라 제1 폭(W1)을 가지며, 메인 게이트 전극(120M)의 바닥부는 제1 방향(X 방향)을 따라 제1 폭(W1)보다 더 작은 제2 폭(W2)을 가질 수 있다. 메인 게이트 전극(120M)의 바닥부에 라운드진 경사면(120SI)이 형성되며, 라운드진 경사면(120SI)과 최상부의 반도체 패턴(NS) 상면에 의해 정의되는 공간을 스페이서 구조물(130)의 제1 스페이서(132)가 채울 수 있다.
예를 들어, 제1 스페이서(132)는 바닥부에서 라운드진 돌출부(132P)를 포함하고, 라운드진 돌출부(132P)가 라운드진 경사면(120SI)과 최상부의 반도체 패턴(NS) 상면에 의해 정의되는 공간을 채울 수 있다. 한편, 라운드진 경사면(120SI)과 라운드진 돌출부(132P) 사이에는 게이트 유전막(128)이 개재될 수 있다. 메인 게이트 전극(120M)의 라운드진 경사면(120SI)은 스페이서 구조물(130)의 일부분, 즉 제1 스페이서(132)의 라운드진 돌출부(132P)와 수직 오버랩될 수 있다.
도 2c에 도시된 바와 같이, 소스/드레인 영역(140)의 상부는 경사면(142SI)을 가지며, 소스/드레인 영역(140)과 연결되는 최상부의 반도체 패턴(NS)(예를 들어, 제3 반도체 패턴)은 소스/드레인 영역(140)의 경사면(142SI)의 형상을 따르는 한 쌍의 경사진 측벽을 포함할 수 있다. 예를 들어, 상기 한 쌍의 경사진 측벽 각각은 소스/드레인 영역(140)의 제1 반도체층(142)과 접촉할 수 있다. 최상부의 반도체 패턴(NS)의 상부는 제1 방향(X 방향)을 따라 상부 폭(WT)을 가지며, 최상부의 반도체 패턴(NS)의 바닥부는 제1 방향(X 방향)을 따라 상부 폭(WT)보다 더 작은 하부 폭(WB)을 가질 수 있다. 즉, 최상부의 반도체 패턴(NS)은 한 쌍의 경사진 측벽을 가질 수 있다.
소스/드레인 영역(140)의 중앙부는 상부의 경사면(142SI)으로부터 이어지는 수직면(142SW)을 가질 수 있다. 서로 이웃하는 소스/드레인 영역(140)의 중앙부의 사이는 제1 방향(X 방향)을 따라 제3 폭(W3)을 가질 수 있다. 다시 말해, 서로 이웃하는 소스/드레인 영역(140)의 수직면(142SW) 사이의 거리는 제3 폭(W3)이고, 상기 제3 폭(W3)은 최상부의 반도체 패턴(NS)의 하부 폭(WB)과 실질적으로 동일할 수 있다. 또한, 상기 소스/드레인 영역(140)의 제3 폭(W3)은 메인 게이트 전극(120M)의 바닥부의 제2 폭(W2)보다 더 작을 수 있다.
도 2c에 도시된 바와 같이, 최상부의 반도체 패턴(NS)은 역사다리꼴 형상의 단면을 가지며, 최상부의 반도체 패턴(NS)의 상부 폭(WT)이 메인 게이트 전극(120M)의 바닥부의 제2 폭(W2)보다 더 클 수 있다. 또한, 메인 게이트 전극(120M)의 바닥부와 소스/드레인 영역(140) 사이에 제1 스페이서(132)의 라운드진 돌출부(132P)가 배치되므로, 메인 게이트 전극(120M)이 바닥부에서 수직한 측벽을 갖는 경우와 비교할 때, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 이격 거리가 상대적으로 클 수 있다.
이와 같이, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 이격 거리가 상대적으로 크기 때문에, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 누설 전류가 방지될 수 있다. 또한, 소스/드레인 영역(140)을 형성하기 위한 공정, 또는 더미 게이트 구조물(DG, 도 13a 참조)을 제거하고 게이트 전극(120)을 형성하기 위한 공정에서, 더미 게이트 구조물(DG, 도 13a 참조)과 소스/드레인 영역(140) 사이의 원치 않는 연결 또는 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등과 같은 공정 불량이 방지될 수 있다.
스페이서 구조물(130)의 양 측벽, 소스/드레인 영역(140), 및 소자 분리막(114) 상에는 절연 라이너(152) 및 게이트간 절연층(154)이 순차적으로 형성될 수 있다. 게이트 전극(120) 및 게이트간 절연층(154) 상에는 상부 절연층(162)이 배치될 수 있다. 상부 절연층(162)을 관통하여 소스/드레인 영역(140)의 상면을 노출하는 컨택홀(166H) 내에 컨택 플러그(166)가 배치될 수 있고, 컨택 플러그(166)와 소스/드레인 영역(140) 사이에는 금속 실리사이드층(168)이 형성될 수 있다. 예를 들어, 금속 실리사이드층(168)은 티타늄실리사이드 또는 코발트실리사이드를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도시되지는 않았으나, 상부 절연층(162) 상에 컨택 플러그(166) 및 게이트 전극(120)과 연결되는 비아 및 배선층이 더 형성될 수 있다.
일반적인 집적회로 소자에서, 복수의 반도체 패턴 상에 더미 게이트 구조물을 형성하고, 더미 게이트 구조물 양측의 반도체 패턴 부분을 제거하여 리세스 영역을 형성하며, 리세스 영역 내에 소스/드레인 영역을 형성한다. 그러나 반도체 패턴의 가장자리 부분에서 리세스 영역과 더미 게이트 구조물 사이의 이격 거리가 상대적으로 작으므로, 더미 게이트 구조물과 소스/드레인 영역 사이의 원치 않는 연결 또는 게이트 전극과 소스/드레인 영역 사이의 원치 않는 연결 등과 같은 공정 불량이 발생할 수 있다. 또한, 반도체 패턴의 가장자리 부분에서 리세스 영역과 더미 게이트 구조물 사이의 이격 거리가 상대적으로 작으므로, 게이트 전극과 소스/드레인 영역 사이에 누설 전류가 발생할 수 있다.
이와 달리, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 메인 게이트 전극(120M)의 바닥부에 라운드진 경사면(120SI)을 포함하며, 이에 따라, 소스/드레인 영역(140)과 더미 게이트 구조물(DG, 도 13a 참조)의 사이 또는 소스/드레인 영역(140)과 게이트 전극(120)의 사이에 상대적으로 큰 이격 거리가 확보될 수 있다. 따라서, 더미 게이트 구조물(DG, 도 13a 참조)과 소스/드레인 영역(140) 사이의 원치 않는 연결 또는 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등과 같은 공정 불량이 획기적으로 방지될 수 있다. 또한, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 누설 전류가 획기적으로 줄어들 수 있다.
또한, 본 발명의 기술적 사상에 따른 집적회로 소자(10)에서, 소스/드레인 영역(140)의 중앙부는 상부의 경사면(142SI)으로부터 이어지는 수직면(142SW)을 포함하며, 서로 이웃하는 소스/드레인 영역(140)의 중앙부의 이격 거리는 메인 게이트 전극(120M)의 바닥부의 폭보다 더 작을 수 있다. 따라서, 서로 이웃하는 소스/드레인 영역(140) 사이의 이격 거리가 줄어들어, 동작 전압이 상대적으로 감소할 수 있고 동작 전류는 상대적으로 증가할 수 있다. 즉, 집적회로 소자(10)의 전기적 특성이 향상될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등의 불량을 방지하면서도, 서로 이웃하는 소스/드레인 영역(140) 사이의 이격 거리가 줄어들어, 전기적 특성이 향상되고 생산성이 증가할 수 있다.
도 3 내지 도 5는 각각 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
이하에서 설명하는 집적회로 소자들(20, 30, 40)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(10)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 집적회로 소자(20)는, 메인 게이트 전극(120M)의 바닥부에 라운드진 경사면(120SI)이 형성된다.
제1 스페이서(132)는 바닥부에서 라운드진 돌출부(132P)를 포함하고, 라운드진 돌출부(132P)가 라운드진 경사면(120SI)과 최상부의 반도체 패턴(NS) 상면에 의해 정의되는 공간을 채울 수 있다. 한편, 라운드진 경사면(120SI)과 라운드진 돌출부(132P) 사이에는 게이트 유전막(128)이 개재될 수 있다. 메인 게이트 전극(120M)의 라운드진 경사면(120SI)은 스페이서 구조물(130)의 일부분, 즉 제1 스페이서(132)의 라운드진 돌출부(132P)와 수직 오버랩될 수 있다.
도 3에 도시된 바와 같이, 소스/드레인 영역(140A)의 상부는 경사면(142ASI)을 가지며, 소스/드레인 영역(140A)과 연결되는 최상부의 반도체 패턴(NS)은 소스/드레인 영역(140A)의 경사면(142ASI)의 형상을 따르는 한 쌍의 경사진 측벽을 포함할 수 있다. 예를 들어, 상기 한 쌍의 경사진 측벽 각각은 소스/드레인 영역(140A)의 제1 반도체층(142A)과 접촉할 수 있다.
소스/드레인 영역(140A)의 중앙부는 상부의 경사면(142ASI)으로부터 이어지는 수직면(142ASW)을 가질 수 있다. 서로 이웃하는 소스/드레인 영역(140A)의 중앙부의 사이는 상기 제1 방향(X 방향)을 따라 제3 폭(W3)을 가질 수 있다. 다시 말해, 서로 이웃하는 소스/드레인 영역(140A)의 수직면(142ASW) 사이의 거리는 제3 폭(W3)이고, 상기 제3 폭(W3)은 최상부의 반도체 패턴(NS)의 하부 폭(WB)과 실질적으로 동일할 수 있다. 또한, 상기 소스/드레인 영역(140A)의 제3 폭(W3)은 메인 게이트 전극(120M)의 바닥부의 제2 폭(W2)보다 더 작을 수 있다.
소스/드레인 영역(140A)의 경사면(142ASI)과 제1 스페이서(132)의 라운드진 돌출부(132P)가 서로의 끝점에서 만날 수 있다. 다시 말해, 제1 스페이서(132)의 라운드진 돌출부(132P)에서 메인 게이트 전극(120M)을 향하는 방향으로 가장 돌출된 부분과 제1 반도체층(142A)의 상면의 꼭짓점 부분이 서로 접촉하도록 형성될 수 있다. 이 경우, 제1 스페이서(132)의 하면은 제2 반도체층(144A)의 상면과 모든 부분이 접촉할 수 있다.
본 발명의 기술적 사상에 따른 집적회로 소자(20)에서, 소스/드레인 영역(140A)의 중앙부는 상부의 경사면(142ASI)으로부터 이어지는 수직면(142ASW)을 포함하며, 서로 이웃하는 소스/드레인 영역(140A)의 중앙부의 이격 거리는 메인 게이트 전극(120M)의 바닥부의 폭보다 훨씬 작을 수 있다. 따라서, 서로 이웃하는 소스/드레인 영역(140A)의 이격 거리가 매우 줄어들어, 동작 전압이 상대적으로 감소할 수 있고 동작 전류는 상대적으로 증가할 수 있다. 즉, 집적회로 소자(20)의 전기적 특성이 향상될 수 있다.
도 4를 참조하면, 집적회로 소자(30)에서, 스페이서 구조물(130A)은 게이트 전극(120)의 측벽 상에 순차적으로 배치되는 제1 스페이서(132A) 및 제2 스페이서(134A)를 포함할 수 있고, 제1 스페이서(132A)의 바닥부와 제2 스페이서(134A)의 바닥부는 복수의 반도체 패턴(NS)의 상면 상에서 수평 방향으로 연장될 수 있다.
제2 스페이서(134A)는 측방향 연장부(134W)를 포함할 수 있고, 측방향 연장부(134W)와 최상부의 반도체 패턴(NS)의 사이에 제1 스페이서(132A)의 상기 바닥부가 개재될 수 있다.
본 발명의 기술적 사상에 따른 집적회로 소자(30)는, 바닥부의 폭이 늘어난 스페이서 구조물(130A)로 인하여, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 이격 거리가 상대적으로 크기 때문에, 소스/드레인 영역(140)과 메인 게이트 전극(120M) 사이의 누설 전류가 방지될 수 있다.
도 5를 참조하면, 집적회로 소자(40)에서, 복수의 반도체 패턴(NW)은 기판(110)의 상면(110M)으로부터 순서대로 배치되는 제1 반도체 패턴(NW1), 제2 반도체 패턴(NW2), 및 제3 반도체 패턴(NW3)을 포함할 수 있다.
복수의 반도체 패턴(NW)은 원형의 단면 또는 타원형의 단면을 가질 수 있으며, 예를 들어, 나노와이어(nanowire)의 형상을 가질 수 있다. 또한, 제1 반도체 패턴(NW1)은 약 1 내지 10㎚ 범위의 제1 직경(r11)을 가지고, 제2 반도체 패턴(NW2)은 약 1 내지 10㎚ 범위의 제2 직경(r12)을 가지고, 제3 반도체 패턴(NW3)은 약 1 내지 20㎚ 범위의 제3 직경(r13)을 가질 수 있다.
도 5에 도시된 바와 같이, 제3 반도체 패턴(NW3)의 제3 직경(r13)은 제1 반도체 패턴(NW1)의 제1 직경(r11) 및 제2 반도체 패턴(NW2)의 제2 직경(r12)보다 더 클 수 있으나, 이에 한정된 것은 아니다.
도 6 내지 도 15b는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다.
구체적으로, 도 6, 도 7a. 도 8a, 도 9, 도 10, 도 11, 도 12a, 도 13a, 도 14a, 및 도 15a는 도 1의 A1-A1' 선에 따른 단면에 대응하는 수직 단면도들을 공정 순서에 따라 나타내고, 도 7b, 도 8b, 도 14b, 및 도 15b는 도 1의 B1-B1' 선을 따른 단면에 대응하는 수직 단면도들을 공정 순서에 따라 나타내고, 도 12b 및 도 13b는 도 12a 및 도 13a의 제1 레벨(LV1)에서의 수평 단면도들을 나타낸다.
도 6을 참조하면, 기판(110)의 상면(110M) 상에 희생층(210) 및 채널 반도체층(PNS)을 교대로, 그리고 순차적으로 형성하여 희생층 스택(210S)을 형성할 수 있다.
희생층(210) 및 채널 반도체층(PNS)은 에피택시 공정에 의해 형성될 수 있다. 일부 실시예들에서, 희생층(210) 및 채널 반도체층(PNS)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생층(210) 및 채널 반도체층(PNS)은 각각 Ⅳ족 반도체, Ⅳ-Ⅳ족 화합물 반도체, 또는 Ⅲ-Ⅴ족 화합물 반도체의 단결정 층으로 이루어질 수 있으며, 희생층(210) 및 채널 반도체층(PNS)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 희생층(210)은 SiGe로 이루어질 수 있고, 채널 반도체층(PNS)은 단결정 실리콘(Si)으로 이루어질 수 있다.
일부 실시예들에서, 상기 에피택시 공정은 VPE(vapor-phase epitaxy), UHV-CVD(ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시(molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(210) 및 채널 반도체층(PNS) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 7a 및 도 7b를 함께 참조하면, 채널 반도체층(PNS) 상에 제1 방향(X 방향)으로 소정의 길이로 연장되는 하드 마스크 패턴(미도시)을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 희생층(210), 채널 반도체층(PNS), 및 기판(110)을 식각하여 희생층 패턴(210P)과 소자 분리 트렌치(114T)를 형성할 수 있다.
이후, 절연 물질을 사용하여 소자 분리 트렌치(114T) 내부를 채운 후, 상기 절연 물질 상부를 평탄화하여, 소자 분리 트렌치(114T)를 채우는 소자 분리막(114)을 형성할 수 있다. 소자 분리막(114)에 의해 기판(110)에 핀형 활성 영역(FA)이 정의될 수 있다.
이후, 희생층 패턴(210P) 상에 남아 있는 상기 하드 마스크 패턴을 제거하고, 소자 분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다. 일부 실시예들에서, 소자 분리막(114)의 상면이 기판(110)의 상면(110M)과 동일한 레벨에 배치될 때까지, 상기 리세스 공정이 수행될 수 있다. 다른 실시예들에서, 소자 분리막(114)의 상면이 기판(110)의 상면(110M)보다 낮은 레벨에 배치될 때까지, 상기 리세스 공정이 수행되어 핀형 활성 영역(FA)의 측벽 일부분이 노출될 수도 있다.
도 8a 및 도 8b를 함께 참조하면, 희생층 패턴(210P) 및 소자 분리막(114) 상에 더미 게이트 구조물(DG)을 형성할 수 있다. 더미 게이트 구조물(DG)은 각각 더미 게이트 유전막(DGI), 더미 게이트 라인(DGL), 및 더미 게이트 캡핑층(DGC)을 포함할 수 있다.
예를 들어, 더미 게이트 라인(DGL)은 폴리실리콘으로 이루어질 수 있고, 더미 게이트 캡핑층(DGC)은 실리콘질화물로 이루어질 수 있다. 더미 게이트 유전막(DGI)은 더미 게이트 라인(DGL)과 식각 선택비가 있는 물질로 이루어질 수 있고, 예를 들어, 열산화물, 실리콘산화물, 및 실리콘질화물 중에서 선택되는 적어도 하나로 형성될 수 있다.
더미 게이트 유전막(DGI)은 더미 게이트 구조물(DG)의 측벽 외측으로 돌출하는 돌출 측벽(DGI_OS)을 가질 수 있다. 예를 들어, 더미 게이트 구조물(DG)의 높이가 상대적으로 클 때, 상기 식각 분위기에서 더미 게이트 유전막(DGI)의 일부분이 제거되지 않고 잔류하여, 더미 게이트 유전막(DGI)의 돌출 측벽(DGI_OS)이 더미 게이트 라인(DGL)의 측벽보다 외측으로 돌출할 수 있다.
도 9를 참조하면, 더미 게이트 유전막(DGI)의 돌출 측벽(DGI_OS, 도 8a 참조)을 제거하기 위한 추가적인 식각 공정을 수행하여, 더미 게이트 유전막(DGI)이 리세스 측벽(DGI_IS)을 갖도록 형성할 수 있다.
리세스 측벽(DGI_IS)은 더미 게이트 라인(DGL)의 측벽보다 내측으로 리세스되는 부분을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 유전막(DGI)의 돌출 측벽(DGI_OS, 도 8a 참조)을 제거하기 위한 추가적인 식각 공정은, 등방성 식각 공정인 습식 식각 공정으로 이루어질 수 있다. 따라서, 상기 리세스 측벽(DGI_IS)은 라운드진 형상을 가질 수 있다. 상기 습식 식각 공정은 더미 게이트 유전막(DGI) 외의 다른 부분에서는 식각이 억제되도록 제어될 수 있다.
도 10을 참조하면, 더미 게이트 구조물(DG) 상에 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136L)을 순차적으로 형성할 수 있다.
제1 스페이서층(132L) 및 제2 스페이서층(134L) 각각은 실리콘질화물 또는 실리콘산질화물로 형성될 수 있고, 커버 스페이서층(136L)은 실리콘산화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 스페이서층(132L)은 더미 게이트 유전막(DGI)의 리세스 측벽(DGI_IS, 도 9 참조) 상에 컨포멀하게 형성될 수 있다. 이에 따라, 더미 게이트 유전막(DGI)의 리세스 측벽(DGI_IS, 도 9 참조)과 접촉하는 제1 스페이서층(132L) 부분이 라운드진 돌출부(132P, 도 2c 참조)에 대응될 수 있다.
도 11을 참조하면, 제1 스페이서층(132L, 도 10 참조), 제2 스페이서층(134L, 도 10 참조), 및 커버 스페이서층(136L, 도 10 참조)에 이방성 식각 공정을 수행하여 더미 게이트 구조물(DG)의 양측에 스페이서 구조물(130)을 형성할 수 있다.
상기 이방성 식각 공정에서, 더미 게이트 구조물(DG) 상면 및 희생층 패턴(210P) 상면 상에 배치되는 커버 스페이서층(136L, 도 10 참조)이 함께 제거될 수 있다. 스페이서 구조물(130)은 더미 게이트 구조물(DG) 측벽 상에 순차적으로 배치되는 제1 스페이서(132) 및 제2 스페이서(134)를 포함하도록 형성될 수 있고, 제2 스페이서(134)의 바닥면은 제1 스페이서(132)에 의해 둘러싸일 수 있다.
도면에는 커버 스페이서층(136L, 도 10 참조)이 모두 제거되고 제2 스페이서(134)의 측벽이 커버되지 않는 것으로 도시되었으나, 이와 달리, 제2 스페이서(134)의 측벽의 적어도 일부 상에 커버 스페이서층(136L, 도 10 참조)의 일부분이 잔류할 수도 있다. 이 경우, 커버 스페이서층(136L, 도 10 참조)을 제거하기 위한 추가적인 식각 공정이 더 수행될 수도 있다. 다른 실시예들에서, 커버 스페이서층(136L, 도 10 참조)을 제거하기 위한 추가적인 식각 공정이 수행되지 않고, 잔류하는 커버 스페이서층(136L, 도 10 참조) 부분은 후속의 리세스 영역(RS1) 형성 공정에서 함께 제거될 수도 있다.
도 12a 및 도 12b를 함께 참조하면, 더미 게이트 구조물(DG) 및 스페이서 구조물(130) 양측의 희생층 패턴(210P, 도 11 참조) 및 기판(110)의 일부를 식각하여 더미 게이트 구조물(DG) 양측에 리세스 영역(RS1)을 형성한다.
리세스 영역(RS1)이 형성됨에 따라 희생층 패턴(210P, 도 11 참조)은 복수의 반도체 패턴(NS)으로 분리될 수 있다. 예를 들어, 복수의 반도체 패턴(NS)은 희생층(210)에 의해 서로 이격되는 제1 내지 제3 반도체 패턴(NS1, NS2, NS3)을 포함할 수 있다.
일부 실시예들에서, 리세스 영역(RS1) 형성 공정에서, 스페이서 구조물(130)과 오버랩되는 최상부 반도체 패턴(NS)(예를 들어, 제3 반도체 패턴)의 일부분은 제거되지 않는 한편, 스페이서 구조물(130)과 오버랩되는 나머지 반도체 패턴(NS)(예를 들어, 제1 반도체 패턴 및 제2 반도체 패턴)의 일부는 제거될 수 있다. 리세스 영역(RS1)은 상부 폭보다 중앙부 폭이 더 클 수 있고, 복수의 반도체 패턴(NS) 및 복수의 희생층(210)은 스페이서 구조물(130)과 오버랩되는 부분에 경사면을 포함할 수 있다.
스페이서 구조물(130)의 형성 공정에서 제2 스페이서층(134L, 도 10 참조) 상면이 커버 스페이서층(136L, 도 10 참조)에 의해 커버됨에 따라, 상기 이방성 식각 공정에서 잔류하는 스페이서 구조물(130)의 제1 방향(X 방향)에 따른 폭(d11)이 상대적으로 클 수 있다. 예를 들어, 제2 스페이서(134)의 제1 방향(X 방향)에 따른 폭(d11)이 상대적으로 큰 경우, 리세스 영역(RS1)을 형성하는 공정에서 스페이서 구조물(130)에 인접한 희생층(210) 부분이 식각 분위기에 상대적으로 덜 노출될 수 있고, 이에 따라, 희생층(210)의 경사면이 형성될 수 있다. 또한, 제1 스페이서(132)는 라운드진 돌출부(132P)를 포함하므로, 리세스 영역(RS1)과 더미 게이트 구조물(DG) 사이의 이격 거리가 상대적으로 더 커질 수 있다.
도 13a 및 도 13b를 함께 참조하면, 리세스 영역(RS1) 내에 제1 반도체층(142) 및 제2 반도체층(144)을 순차적으로 형성하여 소스/드레인 영역(140)을 형성할 수 있다.
제1 반도체층(142) 및 제2 반도체층(144)은 리세스 영역(RS1)의 내벽에 노출되는 복수의 반도체 패턴(NS), 희생층(210), 및 기판(110) 표면으로부터 반도체 물질을 에피택셜 성장시켜 형성할 수 있다. 제1 반도체층(142) 및 제2 반도체층(144)은 에피택셜 성장된 실리콘(Si)층, 에피택셜 성장된 SiC층, 에피택셜 성장된 SiGe층, 및 에피택셜 성장된 SiP층 중 적어도 하나를 포함할 수 있다.
도 13b에 도시된 바와 같이, 상기 제2 방향(Y 방향)으로 제1 반도체층(142)의 제1 폭(WE)은, 상기 제1 방향(X 방향)으로 제1 반도체층(142)의 중앙부의 제2 폭(WC)과 같거나, 제2 폭(WC)보다 더 클 수 있다. 이는 에피택셜 성장의 특성에 따른 결과일 수 있으나, 이에 한정되는 것은 아니다.
이후, 스페이서 구조물(130)의 측벽 및 소스/드레인 영역(140) 상에 게이트 절연 라이너(152) 및 게이트간 절연층(154)을 순서대로 형성할 수 있다. 더미 게이트 구조물(DG), 게이트 절연 라이너(152), 및 게이트간 절연층(154)의 상부를 평탄화하여 더미 게이트 구조물(DG)의 더미 게이트 캡핑층(DGC, 도 12a 참조)을 제거하고 더미 게이트 라인(DGL)의 상면을 노출할 수 있다.
도 14a 및 도 14b를 함께 참조하면, 게이트간 절연층(154)을 통해 노출되는 더미 게이트 라인(DGL, 도 13a 참조)과 더미 게이트 유전막(DGI, 도 13a 참조)을 제거하여 메인 게이트 전극 공간(GS)을 형성할 수 있다.
이후, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생층(210, 도 13a 참조)을 메인 게이트 전극 공간(GS)을 통해 제거하여, 복수의 반도체 패턴(NS) 및 핀형 활성 영역(FA)의 상면을 일부 노출시킬 수 있다. 이에 따라, 복수의 반도체 패턴(NS) 각각 사이 및 최하부 반도체 패턴(NS)과 핀형 활성 영역(FA) 사이에 서브 게이트 전극 공간(GSS)이 형성될 수 있다. 상기 복수의 희생층(210)의 제거 공정은 희생층(210, 도 13a 참조)과 복수의 반도체 패턴(NS) 사이의 식각 선택비 차이를 이용한 습식 식각 공정일 수 있다.
한편, 스페이서 구조물(130)의 제1 방향(X 방향)에 따른 폭(d11)이 상대적으로 크고, 제1 스페이서(132)는 라운드진 돌출부(132P)를 포함하므로, 더미 게이트 라인(DGL, 도 13a 참조)을 제거하는 공정에서 소스/드레인 영역(140)의 상면이 메인 게이트 전극 공간(GS)에 노출되지 않을 수 있다.
예를 들어, 소스/드레인 영역(140)과 더미 게이트 라인(DGL, 도 13a 참조) 사이의 이격 거리가 상대적으로 작은 경우, 더미 게이트 라인(DGL, 도 13a 참조)을 제거하는 공정에서 소스/드레인 영역(140)의 가장자리 부분 역시 식각 분위기에 노출될 수 있고, 소스/드레인 영역(140)이 제거되거나 상기 제거된 부분에 게이트 전극 물질이 채워지는 등의 불량이 발생할 수 있다.
그러나 스페이서 구조물(130)의 제1 방향(X 방향)에 따른 폭(d11)이 상대적으로 크고 제1 스페이서(132)는 라운드진 돌출부(132P)를 포함하므로 더미 게이트 라인(DGL, 도 13a 참조) 제거 공정에서의 불량 발생이 획기적으로 방지될 수 있다.
도 15a 및 도 15b를 함께 참조하면, 메인 게이트 전극 공간(GS, 도 14a 참조)과 서브 게이트 전극 공간(GSS, 도 14a 참조)의 노출되는 표면 상에 게이트 유전막(128)을 형성할 수 있다.
이후, 게이트 유전막(128) 상에 메인 게이트 전극 공간(GS, 도 14a 참조) 및 서브 게이트 전극 공간(GSS, 도 14a 참조)을 채우는 게이트 전극(120)을 형성할 수 있다. 예를 들어, 메인 게이트 전극 공간(GS, 도 14a 참조) 및 서브 게이트 전극 공간(GSS, 도 14a 참조)의 내벽 상에 일함수 조절층(미도시)을 컨포멀하게 형성한 후, 상기 일함수 조절층 상에 매립 도전층(미도시)을 형성하여, 메인 게이트 전극 공간(GS, 도 14a 참조) 및 서브 게이트 전극 공간(GSS, 도 14a 참조)을 채울 수 있다.
이후, 게이트간 절연층(154)의 상면이 노출될 때까지 상기 매립 도전층 상부를 평탄화하여 게이트 전극(120)을 형성할 수 있다.
도 2a를 다시 참조하면, 상부 절연층(162)을 형성하고, 상기 상부 절연층(162)을 관통하는 컨택홀(166H)을 형성한 후, 컨택홀(166H) 내부를 도전 물질로 채워 컨택 플러그(166)를 형성할 수 있다. 이러한 공정을 거쳐, 본 발명의 기술적 사상에 따른 집적회로 소자(10)가 제조될 수 있다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 사시도이다.
도 16을 참조하면, 집적회로 소자(50)는, 기판(110)에 형성된 핀형 활성 영역(FA)의 상면에 에피택셜 성장층으로 형성된 소스/드레인 영역(140) 및 게이트 구조물(120GS)을 포함한다.
집적회로 소자(50)는 핀 구조의 전계 효과 트랜지스터일 수 있다. 상기 핀 구조의 전계 효과 트랜지스터는 2차원 평면 구조의 전계 효과 트랜지스터와는 달리, 소스/드레인 영역(140)이 소자 분리막(114)에 의하여 제한되지 않는 특징을 가질 수 있다.
게이트 구조물(120GS)은 게이트 전극(120) 및 게이트 유전막(128)을 포함한다. 게이트 전극(120)의 중앙부는 제1 방향(X 방향)을 따라 제1 폭(W1)을 가지며, 게이트 전극(120)의 바닥부는 제1 방향(X 방향)을 따라 제1 폭(W1)보다 더 작은 제2 폭(W2)을 가질 수 있다.
게이트 전극(120)의 바닥부에 라운드진 경사면(120SI)이 형성되며, 라운드진 경사면(120SI)과 소자 분리막(114) 상면에 의해 정의되는 공간을 스페이서 구조물(130)의 제1 스페이서(132)가 채울 수 있다. 예를 들어, 제1 스페이서(132)는 바닥부에서 라운드진 돌출부(132P)를 포함하고, 라운드진 돌출부(132P)가 라운드진 경사면(120SI)과 소자 분리막(114) 상면에 의해 정의되는 공간을 채울 수 있다.
한편, 라운드진 경사면(120SI)과 라운드진 돌출부(132P) 사이에는 게이트 유전막(128)이 개재될 수 있다. 게이트 전극(120)의 라운드진 경사면(120SI)은 스페이서 구조물(130)의 일부분, 즉 제1 스페이서(132)의 라운드진 돌출부(132P)와 수직 오버랩될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 집적회로 소자
110: 기판 120: 게이트 전극
130: 스페이서 구조물 140: 소스/드레인 영역
FA: 핀형 활성 영역 NS: 반도체 패턴

Claims (10)

  1. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
    상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극;
    상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물; 및
    상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역;을 포함하고,
    상기 메인 게이트 전극의 중앙부는 상기 제1 방향을 따라 제1 폭을 가지고,
    상기 메인 게이트 전극의 바닥부는 상기 제1 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지고,
    서로 이웃하는 상기 소스/드레인 영역의 중앙부의 사이는 상기 제1 방향을 따라 상기 제2 폭보다 작은 제3 폭을 가지고,
    상기 서브 게이트 전극의 중앙부는 상기 제1 방향을 따라 상기 제1 폭보다 작은 제4 폭을 가지는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 메인 게이트 전극은,
    상기 제1 및 제2 방향에 각각 수직한 제3 방향을 따라, 상기 메인 게이트 전극의 바닥부에서 상기 메인 게이트 전극의 측벽을 향하여, 라운드진 경사면을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 메인 게이트 전극의 상기 라운드진 경사면은 상기 스페이서 구조물의 일부분과 수직 오버랩되는 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    상기 스페이서 구조물은,
    상기 메인 게이트 전극의 상기 측벽 상에 순서대로 배치되는 제1 스페이서 및 제2 스페이서를 포함하고,
    상기 제1 스페이서는 상기 메인 게이트 전극의 상기 라운드진 경사면과 상기 최상부 반도체 패턴의 상면에 의해 정의되는 공간을 채우는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 소스/드레인 영역은,
    상기 게이트 전극의 양측에서 상기 핀형 활성 영역 내에 형성되는 리세스 영역의 내벽 상에 형성되는 제1 반도체층; 및
    상기 제1 반도체층 상에서 상기 리세스 영역을 채우는 제2 반도체층;을 포함하고,
    상기 제1 반도체층의 상면이 상기 스페이서 구조물의 바닥면과 접촉하는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 각각 에피택셜 성장된 실리콘저머늄(SiGe)을 포함하고,
    상기 제1 반도체층의 저머늄(Ge)의 농도는 상기 제2 반도체층의 저머늄(Ge)의 농도보다 낮은 것을 특징으로 하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 제1 반도체층은 상기 제2 반도체층에 포함되지 않는 불순물을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제5항에 있어서,
    상기 제1 반도체층은,
    상기 제1 및 제2 방향에 각각 수직한 제3 방향을 따라, 상기 제1 반도체층의 상면에서 상기 제1 반도체층의 중앙부를 향하여, 경사면을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 반도체층의 상기 경사면의 적어도 일부는 상기 메인 게이트 전극의 측벽과 수직 오버랩되고,
    상기 제1 반도체층의 상기 경사면의 다른 일부는 상기 메인 게이트 전극의 바닥부와 수직 오버랩되는 것을 특징으로 하는 집적회로 소자.
  10. 제5항에 있어서,
    평면에서 보았을 때,
    상기 제2 방향으로 상기 제1 반도체층의 제1 폭은, 상기 제1 방향으로 상기 제1 반도체층의 중앙부의 제2 폭과 같거나 더 큰 것을 특징으로 하는 집적회로 소자.
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