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KR101650416B1 - 비평면 게이트 올어라운드 장치 및 그의 제조 방법 - Google Patents

비평면 게이트 올어라운드 장치 및 그의 제조 방법 Download PDF

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KR101650416B1
KR101650416B1 KR1020157030021A KR20157030021A KR101650416B1 KR 101650416 B1 KR101650416 B1 KR 101650416B1 KR 1020157030021 A KR1020157030021 A KR 1020157030021A KR 20157030021 A KR20157030021 A KR 20157030021A KR 101650416 B1 KR101650416 B1 KR 101650416B1
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KR
South Korea
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channel
substrate
lattice constant
drain
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KR1020157030021A
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윌리 라츠마디
라비 필라리세티
반 에이치. 레
잭 티. 카발리에로스
로버트 에스. 차우
제시카 세반느 카치안
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인텔 코포레이션
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Abstract

비평면 게이트 올어라운드 장치 및 그의 제조 방법이 설명된다. 일 실시예에서, 장치는 제1 격자 상수를 갖는 상면을 가진 기판을 포함한다. 내장된 에피 소스 및 드레인 영역들이 기판의 상면에 형성된다. 내장된 에피 소스 및 드레인 영역들은 제1 격자 상수와 다른 제2 격자 상수를 갖는다. 제3 격자 상수를 갖는 채널 나노와이어들이 내장된 에피 소스 및 드레인 영역들 사이에 형성되고 그에 결합된다. 일 실시예에서, 제2 격자 상수 및 제3 격자 상수는 제1 격자 상수와 다르다. 채널 나노와이어들은 가장 바닥의 채널 나노와이어를 포함하며, 기판의 상면에 가장 바닥의 채널 나노와이어 아래에 바닥 게이트 분리가 형성된다. 게이트 유전층이 각각의 채널 나노와이어 상에 그리고 전면에 형성된다. 게이트 전극이 게이트 유전층 상에 형성되고, 채널 나노와이어를 둘러싼다.

Description

비평면 게이트 올어라운드 장치 및 그의 제조 방법{NON-PLANAR GATE ALL-AROUND DEVICE AND METHOD OF FABRICATION THEREOF}
본 발명의 실시예들은 반도체 장치의 분야에 관한 것으로서, 구체적으로는 비평면 게이트 올어라운드 장치 및 그의 제조 방법에 관한 것이다.
집적 장치 제조자들이 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 장치들의 피처 사이즈를 계속 줄임에 따라, 차세대 장치들에 대한 기생 용량 및 오프 상태 누설과 같은 단채널 효과들을 줄이면서 트랜지스터 구동 전류를 증가시키기 위한 요구가 존재한다. 트랜지스터 구동 전류를 증가시키는 한 가지 방법은 더 높은 캐리어 이동도의 반도체 재료를 사용하여 채널을 형성하는 것이다. 채널에서의 더 높은 캐리어 이동도는 더 높은 트랜지스터 구동 전류를 지원한다. 캐리어 이동도는 캐리어들이 외부 단위 전기장 하에서 반도체 재료 내에서 흐르는 속도의 척도이다. 반도체 본체 상의 프로세스 유도 스트레스(때때로 스트레스라고 함)는 구동 전류를 증가시키는 다른 하나의 방법이다. 반도체 본체 상에 스트레스를 유도하는 것은 캐리어 이동도를 증가시키며, 따라서 트랜지스터 장치에서의 구동 전류를 증가시킨다.
트리-게이트 트랜지스터와 같은 비평면 트랜지스터들은 반도체 가공에 있어서 단채널 효과들을 제어하기 위한 최근의 개발이다. 트리-게이트 트랜지스터들의 경우, 게이트는 채널 영역의 3개의 면에 인접한다. 게이트 구조가 3개의 표면 상에서 핀을 둘러싸므로, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통해 전류를 제어하는 3개의 게이트를 갖는다. 이러한 3개의 게이트는 핀 내의 더 완전한 공핍을 가능하게 하며, 결과적으로 더 가파른 하위 임계 전류 스윙(SS) 및 더 작은 드레인 유도 장벽 저하(DIBL)로 인해 단채널 효과를 줄인다. 불행하게도, 네 번째 면, 즉 채널의 바닥 부분은 게이트 전극으로부터 멀리 떨어져 있으며, 따라서 면밀한 게이트 제어하에 있지 않다. 트랜지스터 치수들이 20-25 nm 이하 기술 노드들로 계속 축소됨에 따라, 트리-게이트 트랜지스터들에 대해 소스와 드레인 사이의 기생 누설 경로들이 문제가 되고 있다.
비평면 게이트 올어라운드 장치 및 그의 제조 방법이 설명된다. 일 실시예에서, 장치는 제1 격자 상수를 갖는 상면을 가진 기판을 포함한다. 내장된 에피 소스 및 드레인 영역들이 기판의 상면에 형성된다. 내장된 에피 소스 및 드레인 영역들은 제1 격자 상수와 다른 제2 격자 상수를 갖는다. 제3 격자 상수를 갖는 채널 나노와이어들이 내장된 에피 소스 및 드레인 영역들 사이에 형성되고 그에 결합된다. 일 실시예에서, 제2 격자 상수 및 제3 격자 상수는 제1 격자 상수와 다르다. 채널 나노와이어들은 가장 바닥의 채널 나노와이어를 포함하며, 기판의 상면에 가장 바닥의 채널 나노와이어 아래에 바닥 게이트 분리가 형성된다. 게이트 유전층이 각각의 채널 나노와이어 상에 그리고 전면에 형성된다. 게이트 전극이 게이트 유전층 상에 형성되고, 채널 나노와이어를 둘러싼다.
비평면 게이트 올어라운드 장치 및 그의 제조 방법을 제공할 수 있다.
본 발명의 실시예들이 첨부 도면들에 한정이 아니라 예시적으로 도시된다. 도면들에서:
도 1a 내지 1d는 본 발명의 일 실시예에 따른, 내장된 에피(epi) 소스 및 드레인 영역들을 갖는 비평면 올어라운드 장치를 나타낸다.
도 1e는 내장된 소스 및 드레인 영역들을 갖지 않는 비평면 게이트 올어라운드 장치의 도면이다.
도 2는 본 발명의 일 실시예에 따른, 비평면 게이트 올어라운드 장치를 제조하는 방법에서의 단계들을 나타내는 흐름도이다.
도 3a 내지 3m은 본 발명의 일 실시예에 따른, 비평면 게이트 올어라운드 장치를 제조하는 방법에서의 단계들을 나타내는 삼차원 및 이차원 도면들을 나타낸다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 장치(400)를 나타낸다.
본 발명은 새로운 게이트 올어라운드 장치 및 제조 방법이다. 아래의 설명에서는 본 발명의 충분한 이해를 제공하기 위해 다양한 상세들이 설명된다. 그러나 본 발명은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는 본 발명을 불명확하게 하지 않기 위해 공지 반도체 프로세스들 및 제조 기술들은 상세히 설명되지 않았다. 본 명세서 전반에서 "일 실시예"에 대한 참조는 그 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 곳에서의 "일 실시예에서"라는 문구의 출현들은 반드시 본 발명의 동일 실시예를 지칭하지는 않는다. 더구나, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예가 서로 배타적이 아닌 경우, 제1 실시예는 제2 실시예와 결합될 수 있다.
본 발명의 실시예들은 게이트 유전층 및 게이트 전극에 의해 전면에서(all around) 둘러싸인 채널 나노와이어들을 갖는 비평면 게이트 올어라운드 트랜지스터 장치를 포함한다. 채널 나노와이어들을 완전히 둘러싸는 게이트 전극을 갖는 것은 게이트 제어를 향상시키며, 결과적으로 기생 누설 경로들이 완전히 차단됨으로 인해 단채널 효과들을 개선한다. 채널 나노와이어들은 소스 및 드레인 영역들 사이에 배치된다. 본 발명의 하나 이상의 실시예에서, 채널 나노와이어들은 도핑되지 않은 게르마늄으로 구성되며, 단축 방향으로(uniaxially) 격자 스트레스를 받는다. 도핑되지 않은 게르마늄은 전통적인 실리콘보다 높은 캐리어 이동도를 제공하며, 단축 방향의 격자 스트레스는 채널 나노와이어들에서의 캐리어 이동도를 더 향상시키고, 따라서 매우 높은 트랜지스터 장치 구동 전류를 달성한다. 본 발명의 일 실시예에서, 소스 및 드레인 영역들은 채널 나노와이어들에 인접한 핀의 부분들을 에칭하여 제거한 후에 기판으로부터 반도체 재료를 에피택시 방식으로 성장시켜 "내장된 에피" 소스 및 드레인 영역들을 형성함으로써 형성된다. 내장된 에피 소스 및 드레인 영역들은 채널 나노와이어들에서의 단축 방향 격자 스트레스를 유지하거나, 향상시키거나, 유지는 물론, 향상시키는 것을 돕는 추가적인 힘 또는 앵커들을 채널 나노와이어들에 제공한다. 게다가, 본 발명의 일 실시예에서, 게이트 올어라운드 트랜지스터는 기판과 바닥 채널 나노와이어 사이에 형성된 바닥 게이트 분리층을 포함하며, 따라서 게이트 전극은 기판에 대한 용량성 결합 없이 바닥 채널 나노와이어 전면에 형성될 수 있다. 본 발명의 하나 이상의 실시예는 내장된 에피 소스 및 드레인 영역들 또는 기판과 바닥 채널 나노와이어 사이에 형성된 바닥 게이트 분리층 중 하나 또는 양자를 갖는 비평면 게이트 올어라운드 트랜지스터 장치를 포함할 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 비평면 게이트 올어라운드 장치(100)를 나타낸다. 도 1a는 유전층(101) 내의 장치(100)의 삼차원 오버헤드/측면도이고, 도 1b는 내장된 에피 소스(106) 및 드레인(107)을 통해 취해진 단면도이고, 도 1c는 게이트 전극(118)을 통해 취해진 단면도이다. 도 1d는 유전층(101)을 갖지 않는 장치(100)의 삼차원 오버헤드/측면도이다. 장치(100)는 상면(104)을 갖는 기판(102)을 포함한다. 내장된 에피 소스(106) 및 드레인(107) 영역들은 기판(102)의 상면(104)에 배치되며, 채널 나노와이어들(110)이 내장된 에피 소스(106) 및 드레인(107) 영역들 사이에 결합된다. 내장된 에피 소스(106) 및 드레인(107) 영역들은 공동으로 내장된 에피 소스/드레인 쌍으로 지칭될 수 있다. 채널 나노와이어들(110)이 내장된 에피 소스(106) 및 드레인(107) 영역들에 결합되는 채널 나노와이어들(110)의 단부들을 제외하고, 각각의 채널 나노와이어(110) 상에 그리고 전면에 게이트 유전층(116)이 형성된다. 게이트 전극(118)이 게이트 유전층(116) 상에 형성되고, 각각의 채널 나노와이어(110)를 완전히 둘러싼다.
일 실시예에서, 기판(102)의 상면(104), 내장된 에피 소스(106) 및 드레인(107) 영역들 및 채널 나노와이어들(110) 각각은 격자 상수를 갖는 재료를 포함한다. 상면(104)의 격자 상수는 내장된 에피 소스(106) 및 드레인(107) 영역들 및 채널 나노와이어들(110)의 격자 상수들과 다르다. 특정 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들 및 채널 나노와이어들(110)의 격자 상수들은 상면(104)의 격자 상수보다 크다. 하나의 그러한 실시예에서, 기판(102)의 상면(104)은 실리콘 게르마늄이고, 채널 나노와이어들(110)은 도핑된 게르마늄이며, 내장된 에피 소스(106) 및 드레인(107) 영역들은 게르마늄이다. 내장된 에피 소스(106) 및 드레인(107) 영역들, 채널 나노와이어들(110) 및 상면(104) 사이의 격자 미스매치(예로서, 격자 상수 미스매치)는 채널 나노와이어들(110)에서 그리고 내장된 에피 소스(106) 및 드레인(107) 영역들에서 격자 스트레스를 유발한다. 일 실시예에서, 채널 나노와이어들(110) 및 내장된 에피 소스(106) 및 드레인(107) 영역들은 채널 나노와이어들(110)의 길이(120)와 평행한 방향에서 단축 방향으로 격자 스트레스를 받으며, 채널 나노와이어들(110)의 길이(120)에 수직이 방향에서 격자 이완된다. 일 실시예에서, 상면(104)과 내장된 에피 소스(106) 및 드레인(107) 영역들 간의 격자 미스매치는 또한 내장된 에피 소스(106) 및 드레인(107) 영역들이 채널 나노와이어들(110) 상에 힘을 제공하게 한다. 힘은 채널 나노와이어들(110)에서의 단축 방향 격자 스트레스를 유지하는 것을 도울 수 있다.
일 실시예에서, 채널 나노와이어들(110)은 단결정 벌크 실리콘보다 큰 캐리어 이동도를 갖는 단결정 재료를 포함할 수 있다. 더 높은 캐리어 이동도는 장치(100)가 더 높은 구동 전류 및 더 큰 성능을 달성할 수 있게 해준다. 특정 실시예에서, 채널 나노와이어들(110)은 도핑되지 않은 게르마늄(Ge)이다. 도펀트들의 부재는 전하 캐리어들의 산란을 최소화하며, 채널 나노와이어들(110)에서의 캐리어 이동도를 최대화하는 것을 돕는다.
본 발명의 일 실시예에서, 도 1a 및 1b에 도시된 바와 같이, 내장된 에피 소스(106) 및 드레인(107) 영역들은 소스/드레인 트렌치(108) 내에 배치될 수 있으며, 기판(102)의 상면(104)은 얕은 트렌치 분리층(105)의 상면 아래로 리세스(recess)된다. 내장된 에피 소스(106) 및 드레인(107) 영역들을 소스/드레인 트렌치(108) 내에 형성하는 것은 내장된 에피 소스(106) 및 드레인(107) 영역들의 성장을 제한하는 것을 돕는다. 그러나, 내장된 소스(106) 및 드레인(107) 영역들은 반드시 트렌치 내에 형성될 필요가 없으며, 분리층(103)과 평면을 이루거나 그보다 높은 기판(102)의 상면(104)에 위치할 수 있다. 내장된 에피 소스(106) 및 드레인(107) 영역들은 <111> 면을 가질 수 있으며, 바닥에서의 폭(122)은 내장된 에피 소스(106) 및 드레인(107) 영역들의 상부에서의 폭(124)보다 크다. 그러한 실시예에서, 측벽들(126, 128)에 대응하는 평면은 내장된 에피 소스(106) 및 드레인(107) 영역들의 <111> 격자 배향이다.
일 실시예에서, 장치(100)는 기판(102)의 상면(104)에 그리고 가장 바닥의 채널 나노와이어(115) 아래에 배치되는 바닥 게이트 분리(114)를 포함한다. 바닥 게이트 분리(114)는 게이트 전극(118)에 의한 기판(102)의 상면(104)의 기생 결합을 방지하기 위한 용량성 분리 장벽으로 사용된다. 용량성 분리 장벽으로서의 바닥 게이트 분리(114)의 효과는 그를 형성하는 재료 및 그의 두께에 의존한다. 일 실시예에서, 바닥 게이트 분리(114)는 게이트 전극(118)에 의한 기판(102)의 상면(104)의 기생 결합을 방지하는 임의의 유전성 재료(예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 k의 유전성 재료 등)로 형성된다. 특정 실시예에서, 바닥 게이트 분리(114)는 실리콘 산화물 층으로 구성된다. 일 실시예에서, 바닥 게이트 분리의 두께는 게이트 전극(118)에 의한 용량성 결합으로부터 기판(102)의 상면(104)을 분리할 만큼 충분히 두껍다. 특정 실시예에서, 바닥 게이트 분리(114)는 약 100-300Å 사이이다. 바닥 게이트 분리(114)는 가장 바닥의 채널 나노와이어(115)가 게이트 전극(118)에 의해 완전히 둘러싸이는 것을 가능하게 한다. 바닥 게이트 분리(114)가 존재하지 않는 경우, 장치가 "턴온"될 때 바람직하지 않은 도전성 채널이 기판 내에 형성되는 것을 방지하기 위해 게이트 전극(118)과 기판(102)의 상면(104) 간의 용량성 결합을 방지하기 위해 바닥 채널 나노와이어(115)는 트리게이트 또는 유사한 구조에 의해 제어되는 것이 필요할 것이다.
본 발명의 일 실시예에서, 기판(102)은 상이한 결정 기판(실리콘, 게르마늄, 갈륨 비화물, 사파이어 등) 위에 성장된 하나 이상의 에피택시 단결정 반도체 층(예로서, 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 인듐 인화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물 등)을 포함할 수 있다. 하나의 그러한 실시예에서, 에피택시 방식으로 성장된 반도체 층들은 상이한 결정 기판과 다른 격자 상수들을 갖는 하나 이상의 버퍼층(109)이다. 버퍼층들(109)은 격자 상수를 상이한 결정 기판으로부터 상면(104)까지 그레이딩(grading)하는 데 사용될 수 있다. 예를 들어, 기판(102)은 상이한 결정 실리콘 기판 상에 에피택시 방식으로 성장된 실리콘 게르마늄(SiGe) 버퍼층들(109)을 포함할 수 있다. SiGe 버퍼층들(109)의 게르마늄 농도는 가장 바닥의 버퍼층에서의 30% 게르마늄으로부터 가장 상부의 버퍼층에서의 70% 게르마늄까지 증가할 수 있으며, 따라서 격자 상수를 점진적으로 증가시킬 수 있다.
얕은 트렌치 분리(STI) 영역들(103)은 일 실시예에서 기판(102) 상에 배치될 수 있다. STI 영역들(103)은 서로 인접 형성된 장치들(100) 간의 누설 전류를 줄이는 데 사용된다. STI 층(105)이 STI 영역들(103) 내에 배치될 수 있다. STI 층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 k의 유전체 및 이들의 임의 조합과 같은, 그러나 이에 한정되지 않는 임의의 공지된 유전성 재료를 포함할 수 있다.
도 1b에 도시된 바와 같이, 채널 나노와이어들(110)은 기판(102)의 상면(104) 위에 그리고 내장된 에피 소스(106) 및 드레인(107) 영역들 사이에 형성된다. 채널 나노와이어들(110)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, InP 및 탄소 나노튜브들과 같은, 그러나 이에 한정되지 않는 임의의 공지된 재료로 형성될 수 있다. 채널 나노와이어들(110)은 외부 전기장을 인가함으로써 절연 상태로부터 도전 상태로 역으로 변경될 수 있는 임의의 공지된 재료로 형성될 수 있다. 이상적으로는, 더 높은 장치 성능을 위해, 채널 나노와이어들(110)은 일 실시예에서 단결정 실리콘보다 큰 캐리어 이동도를 갖는 도핑되지 않은, 격자 스트레스를 받는 단결정 반도체 재료로 형성된다. 전술한 바와 같이, 채널 나노와이어들(110) 내의 도펀트들의 부재는 전하 캐리어들의 산란을 최소화하고, 캐리어 이동도를 최대화하여 구동 전류를 증가시키는 것을 돕는다. 채널 나노와이어들(110)에서의 격자 스트레스는 또한 캐리어 이동도를 향상시키고, 장치 성능을 개선한다. 통상적으로, 채널 나노와이어들은 p형 트랜지스터 장치들에서의 향상된 정공 이동도를 위해 압축 스트레스를 받으며, n형 트랜지스터 장치들에서의 향상된 전자 이동도를 위해 인장 스트레스를 받는다. 일 실시예에서, 채널 나노와이어들(110)은 채널 나노와이어들(110)의 길이(120)와 평행한 방향에서 단축 방향으로 격자 스트레스를 받지만, 채널 나노와이어들(110)의 길이(120)에 수직인 방향에서 격자 이완된다. 다른 실시예에서, 채널 나노와이어들(110)은 도핑된 단결정 반도체 재료일 수 있다. 예를 들어, 채널 나노와이어들(110)은 도핑된 단결정 실리콘으로 형성될 수 있다. 채널 나노와이어들(110)이 도핑될 때, 이들은 통상적으로 NMOS 트랜지스터 장치를 형성할 때는 p형 도전성으로 도핑되고, PMOS 트랜지스터 장치를 형성할 때는 n형 도전성으로 도핑된다.
도 1b에 도시된 바와 같이, 채널 나노와이어들(110)은 상면(104)과 평행하게 연장하고, 채널 나노와이어들(110)의 수직 어레이를 형성할 수 있다. 일 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들 간의 채널 나노와이어들의 수는 3 내지 6개이다. 더 많은 수의 채널 나노와이어들(110)은 장치(100)를 통한 더 큰 구동 전류를 가능하게 한다. 채널 나노와이어들(110)은 두께(130), 폭(132) 및 길이(120)를 갖는다. 본 발명의 일 실시예에서, 두께(130)는 약 5-30 nm 사이이고, 폭(132)은 약 5-50 nm 사이이며, 길이(120)는 10-100 nm 사이이다. 일 실시예에서, 채널 나노와이어들(110)은 리본 형상의 나노와이어들일 수 있으며, 폭(132)은 채널 나노와이어들의 두께(130)보다 크다. 추가 실시예에서, 채널 나노와이어들(110)의 단면은 직사각형이 아니라 원형 또는 타원형일 수 있다. 채널 나노와이어들의 길이(120)는 본질적으로 트랜지스터 장치(100)의 게이트 길이(Lg)를 정의한다. 채널 나노와이어(110)의 유효 게이트 "폭"(Wg)은 그 채널 나노와이어(110)의 둘레이다. 예를 들어, 직사각 단면을 갖는 채널 나노와이어의 경우, 채널 나노와이어(110)의 유효 게이트 "폭"은 채널 나노와이어(110)의 폭(132)의 2배와 두께(130)의 2배의 합이다. 트랜지스터 장치(100)의 유효 게이트 "폭"(Wg)은 채널 나노와이어들(110)에 대한 둘레들의 합이다.
도 1b에 도시된 바와 같이, 내장된 에피 소스(106) 및 드레인(107) 영역들은 채널 나노와이어들(110)의 대향 단부들 상에 형성되며, 채널 나노와이어들(110)에 결합된다. 내장된 에피 소스(106) 및 드레인(107) 영역들은 격자 상수를 갖는 임의의 공지된 재료로 형성될 수 있다. 이상적으로는, 내장된 에피 소스(106) 및 드레인(107) 영역들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은, 그러나 이에 한정되지 않는 에피택시 방식으로 성장된 단결정 반도체로 형성된다. 일 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 기판(102)의 상면(104)과 다른 격자 상수를 갖는 단결정 반도체 재료로 형성된다. 전술한 바와 같이, 내장된 에피 소스(106) 및 드레인(107) 영역들과 기판(102)의 상면(104) 간의 격자 상수 미스매치는 내장된 에피 소스(106) 및 드레인(107) 영역들 내에 격자 스트레스를 생성하며, 따라서 전자 이동도 및 트랜지스터 성능을 개선한다. 일 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 길이(120)와 평행한 방향에서 단축 방향으로 격자 스트레스를 받지만, 길이(120)에 수직인 방향에서는 격자 이완된다. 내장된 에피 소스(106) 및 드레인(107) 영역들과 기판(102)의 상면(104) 간의 격자 상수 미스매치는 또한 내장된 에피 소스(106) 및 드레인(107) 영역들이 채널 나노와이어들(110) 상에 힘을 가하게 하며, 이는 채널 나노와이어들(110) 내에 격자 스트레스를 유지하는 것을 도울 수 있다. 일 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 채널 나노와이어들(110)을 형성하는 데 사용되는 것과 동일한 단결정 반도체 재료로 형성된다.
특정 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들의 격자 상수는 기판(102)의 상면(104)의 격자 상수보다 크다. 그러한 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 압축 스트레스를 받으며, 채널 나노와이어들(110) 상에 압축력을 제공한다. 특정 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 에피택시 단결정 게르마늄이며, 기판(102)의 상면(104)은 에피택시 단결정 실리콘 게르마늄이다. 게르마늄 소스(106) 및 드레인(107) 영역들은 채널 나노와이어(110) 상에 압축력을 가한다. 일 실시예에서, 반도체 기판(102)의 상면(104)은 제1 격자 상수를 갖는 반도체 재료(예로서, 실리콘 게르마늄)로 형성될 수 있고, 채널 나노와이어들(110)은 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 재료(예로서, 게르마늄)로 형성될 수 있으며, 내장된 에피 소스(106) 및 드레인(107) 영역들은 채널 나노와이어들(110) 내의 압축 스트레스를 더 증가시키기 위해 채널 나노와이어들(110)의 격자 상수(제2 격자 상수)보다 큰 제3 격자 상수를 갖는 제3 반도체 재료(예로서, 갈륨 비화물(GaAs))로 형성될 수 있다.
다른 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들의 격자 상수는 기판(102)의 상면(104)의 격자 상수보다 작다. 그러한 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 인장 스트레스를 받으며, 채널 나노와이어들(110) 상에 인장력을 제공한다. 일 실시예에서, 반도체 기판(102)의 상면(104)은 제1 격자 상수를 갖는 단결정 반도체 재료로 형성될 수 있고, 채널 나노와이어들(110)은 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료로 형성될 수 있으며, 내장된 소스(106) 및 드레인(107) 영역들은 채널 나노와이어들 내의 인장 스트레스를 더 증가시키기 위해 채널 나노와이어들(110)의 격자 상수(제2 격자 상수)보다 작은 제3 격자 상수를 갖는 제3 반도체 재료로 형성될 수 있다.
통상적으로, 내장된 에피 소스(106) 및 드레인(107) 영역들은 NMOS 트랜지스터 장치를 형성할 때는 n형 도전형으로 형성되며, PMOS 트랜지스터 장치를 형성할 때는 p형 도전형으로 형성된다. 본 발명의 일 실시예에서, 내장된 에피 소스(106) 및 드레인(107) 영역들은 1E18 원자/cm3 내지 1E21 원자/cm3의 도핑 농도를 갖는다. 내장된 에피 소스(106) 및 드레인(107) 영역들은 균일한 도핑 농도를 갖도록 형성될 수 있거나, 상이한 농도들 또는 도펀트 프로필들의 하위 영역들을 포함할 수 있다. 일 실시예에서, 장치(100)가 대칭 트랜지스터로서 형성될 때, 내장된 에피 소스(106) 및 드레인(107) 영역들은 동일한 도핑 농도 및 프로필을 갖는다. 다른 실시예에서, 장치(100)는 비대칭 트랜지스터로서 형성되며, 내장된 에피 소스(106) 및 드레인(107) 영역들의 도핑 농도 프로필은 이 분야에 공지된 바와 같은 임의의 특정한 전기적 특성을 달성하기 위해 변경될 수 있다.
소스(106) 및 드레인(107) 영역들은 "내장된 에피" 소스 및 드레인 영역들로서 지칭되는데, 그 이유는 그들이 아래에 더 상세히 설명되는 바와 같이 스트레스를 받은 채널 나노와이어들(110)을 생성하는 데 사용되는 핀의 부분들을 먼저 제거한 후에 소스 및 드레인 쌍을 에피택시 방식으로 성장시킴으로써 형성되기 때문이다. 예를 들어, 일 실시예에서, 스트레스를 받은 채널 나노와이어들(110)을 생성하는 데 사용되는 핀의 부분들이 제거된 후에, 기판(102)의 상면(104)으로부터 소스 및 드레인 쌍이 에피택시 방식으로 성장된다. 에피택시 방식으로 퇴적된 소스 및 드레인 쌍의 격자는 기판의 상면(104)의 격자로부터 계속된다. 즉, 하부의 기판의 격자는 그 위의 내장된 에피 소스(106) 및 드레인(107) 영역들의 격자 방향 및 성장을 지시한다. 내장된 에피 소스(106) 및 드레인(107) 영역들의 사용은 채널 나노와이어들에 추가적인 힘을 제공함으로써 그리고 핀 패터닝과 같은 이전의 제조 프로세스들로부터 이미 존재하는 채널 나노와이어들(110) 내의 단축 방향 스트레스의 유지를 돕기 위해 채널 나노와이어들에 앵커들을 제공함으로써 장치 성능을 향상시킨다. 내장된 에피 소스 및 드레인 영역들은 스트레스를 받으며, 따라서 인접하는 나노와이어 채널들에 스트레스를 더 준다. 채널 나노와이어들 내의 스트레스는 채널 나노와이어들을 형성하는 데 사용되는 반도체 재료와 다른 격자 상수를 갖는 반도체 재료를 사용함으로써 더 증가될 수 있다.
게다가, 반도체 장치(100)는 이상적으로는 채널 나노와이어들(110)에서의 변형을 증가시키기 위해 내장된 에피 소스(106) 및 드레인(107) 영역들을 포함하지만, 실시예들은 내장된 소스 및 드레인 영역들을 반드시 포함하지는 않는다. 본 발명의 일 실시예에서, 도 1e에 도시된 바와 같이, 트랜지스터(150)는 단축 방향으로 스트레스를 받은 채널 나노와이어들(110)을 생성하는 데 사용되는 핀 필름 스택으로부터 형성된 소스(156) 및 드레인(157) 영역을 포함할 수 있다. 예를 들어, 소스(156) 및 드레인(157) 영역들은 반도체 재료(160)와 희생 재료(170)(예로서, 게르마늄 및 실리콘 게르마늄 각각)의 교대 층들, 및 스트레스 받은 채널 나노와이어들(110)을 생성하는 데 사용되는 기판(102)으로부터 형성될 수 있다. 이 경우, 소스(156) 및 드레인(157) 영역들은 단결정 반도체 필름들의 이종 스택으로 형성된다. 소스(156) 및 드레인(157) 영역은 이 분야에 공지된 바와 같은 원하는 도전형 및 레벨로 도핑될 수 있다. 게다가, 원할 경우에, 소스 및 드레인 영역들의 두께를 증가시키고, 전류 밀집을 감소시켜 장치의 콘택 저항을 줄이기 위해, 소스(156) 및 드레인(157) 영역들 상에 추가적인 에피택시 반도체 재료(도시되지 않음)를 퇴적시킴으로써 상승된 소스 및 드레인 영역들이 형성될 수 있다. 트랜지스터(150)는 가장 바닥의 나노와이어(115) 아래의 게이트(118)를 기판(102)에 대한 용량성 결합으로부터 분리하기 위한 게이트 분리(114)를 포함한다.
도 1b 및 1c에 도시된 바와 같이, 게이트 유전층(116)이 각각의 채널 나노와이어(110) 상에 전면적으로 형성된다. 게이트 유전층(116)은 SiO2, SiON 및 SiN과 같은, 그러나 이에 한정되지 않는 임의의 공지된 게이트 유전층일 수 있다. 일 실시예에서, 게이트 유전층(116)은 금속 산화물 유전체(예로서, Ta2O5, TiO2, HfO2, HfSiOx, ZrO2 등)와 같은 높은 k의 게이트 유전층이다. 게이트 유전층(116)은 또한 PZT 및 BST와 같은, 그러나 이에 한정되지 않는 다른 타입의 높은 k의 유전층들일 수 있다. 게이트 유전층은 또한 전술한 유전성 재료들의 임의의 조합일 수 있다. 게이트 유전층(116)은 약 10-60 Å의 두께로 형성될 수 있다. 특정 실시예에서, 게이트 유전층(116)은 HfO2이며, 약 1-6 나노미터의 두께로 형성된다.
게이트 전극(118)이 게이트 유전층(116) 상에 형성되며, 각각의 채널 나노와이어(110)를 완전히 둘러싼다. 게이트 전극(118)은 채널 나노와이어들(110)의 길이(120)에 수직인 방향으로 연장한다. 게이트 전극(118)은 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 일 실시예에서, 게이트 전극(118)은 Ti, TiN, TaN, W, Ru, TiAl 및 이들의 임의 조합과 같은, 그러나 이에 한정되지 않는 금속 게이트 전극일 수 있다. 장치(100)가 NMOS 트랜지스터 장치인 실시예에서, 게이트 전극(118)은 3.9-4.2eV의 일함수를 갖는 재료로 형성될 수 있다. 장치(100)가 PMOS 트랜지스터 장치인 실시예에서, 게이트 전극(118)은 4.8 내지 5.2 eV의 일함수를 갖는 재료로 형성될 수 있다. 장치(100) 내의 채널 나노와이어들(110)이 도핑되지 않거나 매우 낮은 농도로 도핑되는 실시예에서, 게이트 전극(118)은 4.3-4.7 eV의 중간 갭 일함수를 갖는 재료로 형성될 수 있다. 특정 실시예에서, 게이트 전극(118)은 TiAl이다.
게이트 전극(118) 및 게이트 유전층(116)은 각각의 채널 나노와이어(110)를 완전히 둘러싸므로, 장치(100)는 완전 공핍 방식으로 동작하는 트랜지스터일 수 있으며, 장치가 "턴온"될 때, 채널 나노와이어들(110)이 완전히 공핍되어, 완전 공핍 트랜지스터 장치의 유리한 전기적 특성 및 성능을 제공한다. 장치(100)가 "턴온"될 때, 각각의 채널 나노와이어(110)에서는 각각의 채널 나노와이어의 표면에서의 반전 층과 함께 공핍 영역이 형성된다. 반전 층은 내장된 에피 소스(106) 및 드레인(107) 영역들과 동일한 도전형을 가지며, 내장형 에피 소스(106) 및 드레인(107) 영역들 사이에 도전성 채널을 형성하여 그들 사이로 전류가 흐를 수 있게 한다. 공핍 영역은 반전 층들 아래로부터 자유 캐리어들을 공핍시킨다. 각각의 채널 나노와이어(110)는 반전 층을 제외하고는 캐리어들이 공핍되며, 따라서 트랜지스터는 "완전 공핍" 트랜지스터로서 지칭될 수 있다. 완전 공핍 트랜지스터들은 완전히 공핍되지 않은 또는 부분적으로 공핍된 트랜지스터들에 비해 향상된 전기적 성능 특성을 갖는다. 트랜지스터를 완전 공핍 방식으로 동작시키는 것은 트랜지스터에 이상적인 또는 매우 가파른 하위 임계 기울기를 제공한다. 매우 가파른 하위 임계 기울기는 개선된 드레인 유도 장벽 저하(DIBL)와 같은 개선된 단채널 효과들을 제공한다.
도 2는 본 발명의 일 실시예에 따른, 비평면 게이트 올어라운드 장치를 제조하는 방법을 나타내는 흐름도(200)이다. 도 3a 내지 3m은 본 발명의 일 실시예에 따른, 비평면 게이트 올어라운드 장치를 제조하는 방법에서의 단계들을 나타내는 삼차원 및 이차원 단면도들을 도시한다. 방법은 상부에 핀(304)이 형성된 기판(301)을 제공함으로써 흐름도(200)의 단계 202에서 시작된다. 기판(301)은 상부에 비평면 게이트 올어라운드 장치가 형성되는 재료이다. 기판(301)은 격자 상수를 갖는 상면(303)을 갖는다. 일 실시예에서, 기판(301)은 격자 상수를 갖는 상부 단결정 층을 포함한다. 하나의 그러한 실시예에서, 기판(301)은 상이한 단결정 기판과 상부 단결정 층 사이에 성장된 하나 이상의 버퍼층(311)을 포함할 수 있다. 버퍼층들(311)은 상이한 결정 기판의 격자 상수로부터 상부 단결정 층의 격자 상수까지 격자 상수를 점진적으로 변경하는 데 사용될 수 있다. 버퍼층들(311)은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은, 그러나 이에 한정되지 않는 에피택시 방식으로 성장된 단결정 반도체 재료로 형성될 수 있다. 버퍼층들(311)이 상부에 형성되는 상이한 결정 기판은 격자 상수를 갖는 임의의 단결정 재료(예로서, 실리콘, 게르마늄, 갈륨 비화물, 사파이어 등)일 수 있다. 특정 실시예에서, 기판(301)은 상이한 단결정 실리콘 기판 상에 에피택시 방식으로 성장된 실리콘 게르마늄(SiGe) 버퍼층들을 포함할 수 있다. SiGe 버퍼층들의 게르마늄 농도는 가장 바닥의 버퍼층에 대한 30% 게르마늄으로부터 가장 상부의 버퍼층에 대한 완화된 70% 게르마늄까지 증가할 수 있다.
일 실시예에서, 핀(304)은 반도체 재료(308)와 희생 재료(310)의 교대 층들을 갖도록 형성된다. 이어서, 반도체 재료의 층들(308)은 채널 나노와이어들(343)로 형성된다. 희생 재료의 층들(310)은 반도체 재료의 층들(308)에 격자 상수 미스매칭됨으로써 반도체 재료의 층들(308)에 대해 격자 스트레스를 유발한다. 일 실시예에서, 반도체 재료의 층들(308) 및 희생 재료의 층들(310)은 격자 상수를 가진 임의의 공지된 재료로 형성될 수 있다. 이상적으로는, 반도체 재료의 층들(308) 및 희생 재료의 층들(310)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은, 그러나 이에 한정되지 않는 단결정 반도체 재료로 형성된다. 일 실시예에서, 반도체 재료의 층들(308)은 희생 재료의 층들(310) 및 기판(301)의 상면(303)의 격자 상수들과 다른 격자 상수를 갖는다. 핀(304)은 상면(303), 반도체 재료의 층들(308) 및 희생 재료의 층들(310) 간의 격자 미스매치의 결과로서 격자 스트레스를 받는다. 특정 실시예에서, 반도체 재료의 층들(308)의 격자 상수는 희생 재료의 층들(310) 및 상면(303)의 격자 상수들 양자보다 크다. 예를 들어, 반도체 재료의 층들(308)은 도핑되지 않은 게르마늄일 수 있고, 상면(303)은 70% 게르마늄 농도를 가진 실리콘 게르마늄일 수 있으며, 희생 재료의 층들(310)은 70% 게르마늄 농도를 가진 실리콘 게르마늄일 수 있다. 그러한 실시예의 경우, 재료들 간의 격자 미스매치는 반도체 재료의 층들(308)이 핀(304)에서 압축 격자 스트레스를 받게 한다. 다른 실시예에서, 반도체 재료의 층들(308)의 격자 상수는 희생 재료의 층들(310) 및 상면(303)의 격자 상수들 양자보다 작다. 예를 들어, 반도체 재료의 층들(308)은 실리콘일 수 있고, 상면(303)은 실리콘 게르마늄일 수 있으며, 희생 재료의 층들(310)은 실리콘 게르마늄일 수 있다. 그러한 실시예의 경우, 재료들 간의 격자 미스매치는 반도체 재료의 층들(308)이 핀(304)에서 인장 격자 스트레스를 받게 한다. 희생 재료 층(310) 및 반도체 재료 층(308)은 상이한 격자 상수들과 함께 교대하므로, 반도체 재료 층들은 하부의 희생 재료 층(310)에 의해 양축 방향으로 스트레스를 받는다.
핀(304)은 먼저 전통적인 에피택시 화학 기상 퇴적 방법들을 이용하여 기판(301)의 상면(303)에 반도체 재료(308) 및 희생 재료(310)의 교대 층들을 전면 퇴적함으로써 형성될 수 있다. 이어서, 전통적인 포토리소그라피 및 에칭 방법들을 이용하여 반도체 재료(308) 및 희생 재료(310)의 전면 층들을 패터닝하여 핀(304)을 정의한다. 본 발명의 일 실시예에서, 기판(301)도 에칭되며, 따라서 핀(304)의 바닥 부분은 도 3a에 도시된 바와 같은 기판 부분(309)을 포함한다. 이러한 방식으로, 핀의 기판 부분(309)은 핀(304)의 바닥 희생 재료(310)로서 작용한다. 일 실시예에서, 핀(304)의 기판 부분(309)은 기판과 바닥 채널 나노와이어들 사이에 바닥 게이트 분리막 및 게이트 전극/게이트 유전체가 형성될 수 있도록 기판과 가장 바닥의 채널 나노와이어 사이에 추가적인 공간을 제공하기 위해 희생 재료 층들(310)보다 두껍게 된다. 일 실시예에서, 패터닝 동안, 기판(301)도 패터닝하여, 핀(304) 및 얕은 트렌치 분리(STI) 영역들(315)과 연속하는 기판 영역(312)을 형성할 수 있다. STI 영역들(315)은 서로 인접 형성된 비평면 게이트 올어라운드 장치들 간의 누설 전류를 줄이는 데 사용된다. 일 실시예에서, 핀(304)과 연속하는 기판 영역(312)의 적어도 일부는 기판(301)의 버퍼층들(311)을 포함할 수 있다. 일 실시예에서, STI 영역들(315)은 STI 유전층(305)으로 채워진다. STI 유전층(305)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 k의 유전체 및 이들의 임의 조합과 같은, 그러나 이에 한정되지 않는 임의의 공지된 유전층일 수 있다. STI 유전층(305)은 먼저 전통적인 화학 기상 퇴적 방법들을 이용하여 기판(301) 상에 그리고 핀(304) 위에 STI 유전층(305)을 전면 퇴적함으로써 형성된다. STI 유전층(305)은 처음에 핀(304)과 기판 영역(312)의 결합된 두께들보다 큰 두께로 퇴적된다. 이어서, STI 유전층(305)은 전통적인 화학 기계 평탄화 방법을 이용하여 평탄화된다. 이어서, STI 유전층(305)은 전통적인 에치 방법을 이용하여 도 3a에 도시된 바와 같은 노출된 핀(304)으로 리세스된다. 일 실시예에서, STI 유전체는 기판(301)의 상면(303) 아래로 리세스되며, 따라서 도 3a에 도시된 바와 같이 기판(301)으로부터 핀(304)의 바닥 부분이 형성된다. 이러한 방식으로, 핀(304)은 핀(304)의 바닥 희생 재료(310)로서 작용하는 기판 부분(309)을 포함한다. 일 실시예에서, 핀(304)의 기판 부분(309)은 기판과 바닥 채널 나노와이어 사이에 바닥 게이트 분리막 및 게이트 전극/게이트 유전체가 형성될 수 있도록 기판과 가장 바닥의 채널 나노와이어 사이에 추가 공간을 제공하기 위해 위의 희생 재료 층들(310)보다 두껍다. 대안으로서, 상이한 희생층이 상면(303)과 가장 바닥의 반도체 재료층(308) 사이에 형성될 수 있다.
핀(304)은 측벽들(302, 306), 핀 높이(316), 핀 폭(318) 및 핀 길이(320)를 갖는다. 핀(304)의 형성에 있어서, 측벽들(302, 306)은 제한되지 않은 평면들이며, 이는 핀(304)이 핀 길이(320)에 수직인 방향에서 격자 이완되는 것을 가능하게 한다. 즉, 전술한 양축 방향으로 스트레스를 받은 층들은 핀 형성시에 본질적으로 단축 방향으로 스트레스를 받은 층들로 변환된다. 일 실시예에서, 핀(304)은 핀 길이(320)와 평행한 방향에서 단축 방향으로 격자 스트레스를 받고, 핀 길이(320)에 수직인 방향에서 격자 이완된다. 일 실시예에서, 핀(304)은 30nm 미만, 이상적으로는 25nm 미만의 핀 폭(318)을 갖도록 형성된다. 일 실시예에서, 핀 높이(316)는 핀 와해, 핀 프로필 왜곡, 및 핀 임계 치수들의 열악한 균일성과 같은 집적 문제들이 발생하기 시작하는 높이보다 낮다. 특정 실시예에서, 핀 높이(316)는 30-75nm 사이이다.
반도체 재료의 층들(308) 및 희생 재료의 층들(310)의 두께들은 채널 나노와이어들(343)의 전기적 특성들 및 장치(100)의 집적 및 성능에 영향을 준다. 일 실시예에서, 반도체 재료의 층들(308)은 과도한 표면 산란, 따라서 높은 채널 저항 및 낮은 캐리어 이동도를 갖는 채널 나노와이어들(343)의 형성을 방지할 만큼 충분히 두껍다. 반도체 재료의 층들(308)은 또한 장치(100)가 완전 공핍 방식으로 동작할 수 있게 하는 채널 나노와이어들(343)을 형성할 만큼 충분히 얇다. 희생 재료의 층들(310)의 두께들은 채널 나노와이어들(343) 간의 후속 간격, 따라서 각각의 채널 나노와이어(343)를 전면적으로 형성하기 위한 게이트 유전층(350) 및 게이트 전극(352)의 능력에 영향을 준다. 일 실시예에서, 희생 재료의 층들(310)은 충분히 두꺼워서, 게이트 유전층(350)은 채널 나노와이어들(343)을 전면적으로 후속 형성할 수 있고, 게이트 전극(352)은 게이트 유전층(350) 상에 형성되어 채널 나노와이어들(343)을 완전히 둘러쌀 수 있다. 반도체 재료의 층들(308) 및 희생 재료의 층들(310)의 두께들은 또한 핀 높이(316)에 영향을 준다. 일 실시예에서, 반도체 재료의 층들(308) 및 희생 재료의 층들(310)은 집적 문제들이 발생하기 시작할 때의 높이보다 낮은 핀 높이(316)를 달성할 만큼 충분히 얇다. 특정 실시예에서, 반도체 재료의 층들(308)은 약 5-50nm 사이의 두께로 형성되며, 희생 재료의 층들(310)은 약 5-30nm 사이의 두께로 형성된다.
반도체 재료(308) 및 희생 재료(310)의 교대 층들의 전체 수는 장치의 핀 높이(316) 및 구동 전류 능력에 영향을 준다. 반도체 재료의 층들(308)의 수는 후속 형성되는 채널 나노와이어들(343)의 수에 대응한다. 더 많은 수의 채널 나노와이어들(343)은 장치(100)의 더 큰 구동 전류 능력을 가능하게 한다. 그러나, 너무 많은 반도체 재료(308) 및 희생 재료(310)의 층들은 집적이 불가능한 핀 높이(316)를 유발한다. 일 실시예에서, 층들(308, 310)의 수는 집적 가능한 핀 높이(316)를 달성할 만큼 충분히 낮다. 특정 실시예에서, 핀(304)은 약 3-6개의 반도체 재료의 층(308) 및 약 3-6개의 희생 재료의 층(310)을 갖는다.
흐름도(200)의 단계 204 및 대응하는 도 3b 및 3c를 참조하면, 희생 게이트 전극(352)이 핀(304)의 채널 영역(328) 위에 형성된다. 희생 게이트 전극(352)은 트랜지스터 장치의 채널 영역을 정의한다. 희생 게이트 전극(352)은 먼저 핀(304) 상에 희생 게이트 유전층(322)을 전면 퇴적시킴으로써 형성된다. 희생 게이트 유전층(322)은 핀(304)의 상부 및 측벽들(302, 306) 상에 퇴적된다. 희생 게이트 유전층(322)은 약 10-50Å 사이의 두께로 퇴적될 수 있다. 이어서, 도 3b에 도시된 바와 같이, 희생 게이트 층(324)이 희생 게이트 유전층(322) 상에 그리고 핀(304) 위에 전면 퇴적된다. 희생 게이트 층(324)은 핀 두께(316)를 초과하는 두께로 퇴적된다. 희생 게이트 층(324)은 전통적인 화학 기계 평탄화 방법들을 이용하여 평탄화될 수 있다. 이어서, 도 3c에 도시된 바와 같이, 전통적인 포토리소그라피 및 에칭 방법들을 이용하여 희생 게이트 층(324)을 패터닝함으로써 희생 게이트(326)가 형성된다. 희생 게이트 전극(326)이 핀(304)의 채널 영역(328) 위에 형성되며, 핀 높이(316)보다 큰 두께(329)를 갖는다. 이어서, 희생 게이트 전극(326)은 핀(304)의 희생 부분들(332)의 제거 동안 핀(304)의 채널 영역(328)을 보호하는 데 사용된다.
희생 게이트 전극의 패터닝 동안, 핀(304)의 희생 부분들(332) 상의 희생 게이트 유전층(322)은 희생 게이트 전극(352)의 대향 측들 상에 노출된다. 희생 게이트 유전층(322)은 희생 게이트 전극(326)의 패터닝 및 형성 동안 에치 스톱 층으로 사용되며, 따라서 핀(304)의 손상을 방지한다. 일 실시예에서, 희생 게이트 유전층(322) 및 희생 게이트 층(324)은 충분히 상이한 에치 선택성을 갖는 재료들로 형성되며, 희생 게이트 유전층(322)은 희생 게이트 층(324)을 에칭하기 위한 에치 스톱 층으로 사용될 수 있다. 특정 실시예에서, 희생 게이트 유전층(322)은 유전층(예로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물)이며, 희생 게이트 층(324)은 반도체 재료(예로서, 다결정 실리콘)로 형성된다. 희생 게이트 유전층(322) 및 희생 게이트 층(324)은 전통적인 화학 기상 퇴적 방법들을 이용하여 퇴적될 수 있다. 이어서, 전통적인 습식 에치 프로세스를 이용하여 핀(304)의 희생 부분들(332)의 상부 및 측벽들(302, 306)로부터 희생 게이트 유전층(322)을 제거하여, 핀(304)의 희생 부분들(332)을 노출시킨다. 희생 게이트 유전층(322)이 실리콘 산화물 층인 실시예에서, 희생 게이트 유전층(322)은 희석 HF 습식 에치를 이용하여 제거된다.
흐름도(200)의 단계 206 및 대응하는 도 3c를 참조하면, 희생 게이트 전극(326)의 대향 측벽들(334) 상에 한 쌍의 측벽 스페이서들(330)이 형성된다. 한 쌍의 측벽 스페이서들(330)은 이 분야에 공지된 선택적 스페이서들을 형성하는 전통적인 방법들을 이용하여 형성될 수 있다. 일 실시예에서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 결합들과 같은, 그러나 이에 한정되지 않는 공형의(conformal) 유전성 스페이서 층이 먼저 핀(304) 및 희생 게이트 전극(326)을 포함하는 모든 구조들 상에 전면 퇴적된다. 유전성 스페이서 층은 공형 방식으로 퇴적되며, 따라서 측벽들(302, 306, 334)과 같은 수직 표면들 및 희생 게이트 전극(326)의 상부와 같은 수평 표면들 양자 상에 실질적으로 동일한 두께로 형성된다. 유전성 스페이서 층은 저압 화학 기상 퇴적(LPCVD) 및 플라즈마 강화 화학 기상 퇴적(PECVD)과 같은 전통적인 화학 기상 퇴적 방법들을 이용하여 퇴적될 수 있다. 일 실시예에서, 유전성 스페이서 층은 약 2-10 나노미터 사이의 두께로 퇴적된다. 이어서, 패터닝되지 않는 이방성 에치가 반응성 이온 에칭(RIE)과 같은 전통적인 이방성 에치 방법들을 이용하여 유전성 스페이서 층에 대해 수행된다. 이방성 에칭 프로세스 동안, 유전성 스페이서 층의 대부분이 수평 표면들로부터 제거되어, 희생 게이트 전극(326)의 측벽들(334) 및 핀(304)의 측벽들(302, 306)과 같은 수직 표면들 상에 유전성 스페이서 층이 남는다. 희생 게이트 전극(326)의 두께(329)는 핀 높이(316)보다 크므로, 이방성 에치 후에 남은 유전성 스페이서 층의 두께는 핀(304)의 측벽들(302, 306) 상에서보다 희생 게이트 전극(326)의 측벽들(334) 상에서 더 크다. 이러한 두께 차이는 희생 게이트 전극(326)의 측벽들(334) 상의 측벽 스페이서들(330)의 선택적 형성을 가능하게 한다. 이어서, 패터닝되지 않는 등방성 에치를 수행하여, 핀(304)의 측벽들(302, 306)로부터 남은 유전성 스페이서 층을 제거하여, 희생 게이트 전극(326)의 대향 측벽들(334) 상에 한 쌍의 측벽 스페이서들(330)을 남긴다. 일 실시예에서, 등방성 에치는 습식 에치 프로세스이다. 유전성 스페이서 층이 실리콘 질화물 또는 실리콘 산화물인 특정 실시예에서, 등방성 에치는 인산(H3PO4) 또는 버퍼링된 산화물 에치(BOE) 각각을 포함하는 습식 에칭 용액을 사용한다. 대안 실시예에서, 등방성 에치는 건식 에치 프로세스이다. 하나의 그러한 실시예에서, 다운스트림 플라즈마 반응로 내에서 NF3 가스를 사용하여, 유전성 스페이서 층들을 등방성 에칭한다.
흐름도(200)의 단계 208 및 대응하는 도 3d를 참조하면, 핀(304)의 희생 부분들(332)을 제거하여, 기판(301)의 소스/드레인 영역(334)을 노출시킨다. 핀(304)의 희생 부분(332)은 습식 에칭 또는 플라즈마 건식 에칭과 같은 전통적인 에칭 방법들을 이용하여 제거될 수 있다. 핀(304)이 게르마늄(308) 및 실리콘 게르마늄(310)의 교대 층들을 포함하는 실시예에서, 수산화 암모늄(NH4OH) 또는 수산화 테트라에틸암모늄(TMAH) 용액과 같은 습식 에천트를 이용하여, 핀(304)의 희생 부분(332)을 선택적으로 에칭한다. 핀(304)의 채널 영역(328)은 희생 게이트(326) 및 한 쌍의 측벽 스페이서들(330)에 의해 에칭으로부터 보호된다. 일 실시예에서, 기판(301)의 상면(303)은 핀(304)의 희생 부분(332)의 제거 동안 리세스되어, 소스/드레인 트렌치(336)를 형성한다. 소스/드레인 트렌치(336)는 내장된 에피 소스(338) 및 드레인(339) 영역들의 후속 성장을 제한하는 데 사용된다. 일 실시예에서, 소스/드레인 트렌치(336)는 20-40nm 사이의 깊이로 형성된다. 대안으로서, 핀(304)의 희생 부분들(332)은 기판(301)의 상면(303)이 STI 유전층(305) 위에 위치하거나 그와 평면을 이루도록 제거된다.
흐름도(200)의 단계 210 및 대응하는 도 3e를 참조하면, 내장된 에피 소스(338) 및 드레인(339) 영역들이 기판(301)의 소스/드레인 영역들(334) 상에 형성된다. 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 저압 화학 기상 퇴적, 기상 에피택시 및 분자 빔 에피택시와 같은 전통적인 에피택시 퇴적 방법들을 이용하여 형성된다. 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 소스/드레인 트렌치(336) 내에 형성된다. 내장된 에피 소스(338) 및 드레인(339) 영역들은 핀(304)의 채널 영역(328)과 결합되며, STI 유전층(305)의 상면 위로 오른다. 내장된 에피 소스(338) 및 드레인(339) 영역들은 격자 상수를 갖는 임의의 공지된 재료로 형성될 수 있다. 이상적으로는, 내장된 에피 소스(338) 및 드레인(339) 영역들은 Si, Ge, SiGe, GeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은, 그러한 이에 한정되지 않는 단결정 반도체 재료로 형성된다. 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 기판(301)의 상면(303)과 다른 격자 상수를 갖는 단결정 반도체 재료로 형성된다. 특정 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 기판(301)의 상면(303)의 격자 상수보다 큰 격자 상수를 갖는다.
특정 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 게르마늄으로 형성되고, 기판(301)의 상면(303)은 실리콘 게르마늄이다. 본 발명의 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339)은 트랜지스터의 채널 나노와이어를 형성하는 데 사용되는 것과 동일한 반도체 재료(예로서, Ge)로 형성된다. 본 발명의 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 채널 나노와이어들 내의 단축 방향 압축 격자 스트레스를 더 강화하기 위해 기판(301)의 상면(303)의 반도체 재료(예로서, SiGe)보다 크고, 채널 나노와이어를 형성하는 데 사용되는 반도체 재료(예로서, Ge)(308)의 격자 상수보다 큰 격자 상수를 갖는 재료(예로서, GaAs)로 형성된다.
다른 특정 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 실리콘으로 형성되고, 기판(301)의 상면(303)은 실리콘 게르마늄이다. 본 발명의 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339)은 트랜지스터의 채널 나노와이어들을 형성하는 데 사용되는 것과 동일한 반도체 재료(예로서, Si)로 형성된다. 본 발명의 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 채널 나노와이어들 내의 단축 방향 인장 격자 스트레스를 더 강화하기 위해 기판(301)의 상면(303)의 반도체 재료(예로서, SiGe)보다 작고, 채널 나노와이어들을 형성하는 데 사용되는 반도체 재료(예로서, Si)(308)의 격자 상수보다 작은 격자 상수를 갖는 재료(예로서, 실리콘 탄화물 또는 탄소 도핑된 실리콘)로 형성된다.
내장된 에피 소스(338) 및 드레인(339) 영역들과 기판(301)의 상면(303) 간의 격자 상수 미스매치는 격자 스트레스를 생성하며, 내장된 에피 소스(338) 및 드레인(339) 영역들은 핀(304)의 길이(320)와 평행한 방향에서 단축 방향으로 격자 스트레스를 받는다. 내장된 에피 소스(338) 및 드레인(339) 영역들은 핀(304)의 길이(329)에 수직인 방향에서 격자 이완되는데, 그 이유는 측벽들(335, 337)에 대응하는 평면들이 내장된 에피 소스(338) 및 드레인(339) 영역들의 형성 동안 제한되지 않기 때문이다. 격자 상수 미스매치는 또한 내장된 에피 소스(338) 및 드레인(339) 영역들이 핀(304)의 채널 영역(328)에 힘을 가하게 한다. 핀(304)의 채널 영역(328) 내의 반도체 재료의 층들(308)은 후속적으로 채널 나노와이어(343)가 되므로, 내장된 에피 소스(338) 및 드레인(339) 영역들은 후속적으로 채널 나노와이어들(343)에 힘을 가하며, 이는 채널 나노와이어들(343) 내의 격자 스트레스의 유지를 도울 수 있다. 일 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들의 격자 상수는 기판(301)의 상면(303)보다 크다. 그러한 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 압축 스트레스를 받으며, 채널 나노와이어들(343)에 압축력을 제공한다. 다른 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들의 격자 상수는 기판(301)의 상면(303)보다 작다. 그러한 실시예에서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 인장 스트레스를 받으며, 채널 나노와이어들(343)에 인장력을 제공한다.
일반적으로, 일 실시예에서, 나노와이어 형성 층들 및 중간 희생 층들의 스택의 핀 패터닝 동안 나노와이어 형성 층들의 채널 영역들을 따라 초기 단축 방향 스트레스가 형성된다. 이어서, 핀의 외측 부분들을 에칭하여 제거한 후에 그들의 자리에 에피택시 소스 및 드레인 영역들을 형성함으로써, 내장된 에피 소스 및 드레인 영역들이 형성된다. 하나의 그러한 실시예에서, 내장된 에피 소스 및 드레인 영역들은 핀 아래의 기판의 결정 표면으로부터 성장된다. 제거된 외측 부분이 상이한 조성의 교대하는 나노와이어 형성 층들 및 중간 희생 층들과 종류가 다른 경우, 에피택시 성장을 통한 내장된 소스 및 드레인 영역들로의 대체는 이종 부분들을 조성이 동일한 영역들로 대체한다. 따라서, 새로운 격자 미스매치가 에칭된 핀의 양측에 추가된다. 이어서, 내장된 에피 소스 및 드레인 영역들은 나노와이어 형성 층들 내에 이미 존재하는 단축 방향 스트레스를 더 증가시킨다. 더구나, 중간 희생 층들의 후속 제거시에, 내장된 에피 소스 및 드레인 영역들은 후속 형성되는 상이한 나노와이어들을 앵커링하는 역할을 한다. 내장된 에피 소스 및 드레인 영역들은 하부 기판으로부터 에피택시 방식으로 성장되므로, 앵커링은 핀 패터닝 동안 나노와이어 형성 층들의 채널 영역들을 따라 형성된 초기 단축 방향 스트레스를 유지하는 데 효과적이다. 따라서, 내장된 에피 소스 및 드레인 영역들은 궁극적으로 형성되는 나노와이어 채널 부분들의 단축 방향 스트레스를 유지 및 증가시킨다. 이종 층들의 동종 층으로의 전술한 대체는 나노와이어 형성 층들과 동일한 재료를 사용하여 수행될 수 있다는 점에 유의한다. 그러나, 다른 실시예에서, 단출 방향 스트레스를 더 증가시키기 위해, 층들의 이종 스택에서 사용된 임의의 재료와 다른 재료를 에피택시 방식으로 성장시켜, 내장된 에피 소스 및 드레인 영역들을 형성할 수 있다. 예를 들어, 일 실시예에서, 에피택시 소스 및 드레인 영역들은 이종 핀 내의 임의의 재료보다 큰 격자 상수를 가진 재료로 형성된다. 그러한 실시예에서, 궁극적으로 형성되는 나노와이어 채널 부분들에서는 단축 방향 압축 스트레스가 더 증가한다. 다른 실시예에서, 에피택시 소스 및 드레인 영역들은 이종 핀 내의 임의의 재료보다 작은 격자 상수를 가진 재료로 형성된다. 그러한 실시예에서, 궁극적으로 형성되는 나노와이어 채널 부분들에서는 단축 방향 인장 스트레스가 더 증가한다.
일 실시예에서, 기판(301)의 소스/드레인 영역들(334)의 상면(303)은 내장된 에피 소스(338) 및 드레인(339) 영역들의 에피택시 성장을 위한 시드 층으로 사용되는 <100> 배향을 갖는 단결정 재료이다. 따라서, 내장된 에피 소스(338) 및 드레인(339) 영역들은 <100> 배향으로 성장한다. 측벽들(335, 337)에 대응하는 <111> 평면은 내장된 에피 소스(338) 및 드레인(339) 영역들의 형성 동안 더 양호한 레이트로 성장할 수 있으며, 내장된 에피 소스(338) 및 드레인(339) 영역들이 <111> 면을 갖게 할 수 있다.
핀(304)의 희생 부분(332)을 에칭하여 제거한 후에 에피를 성장시켜 소스 및 드레인 영역들을 형성함으로써 내장된 에피 소스(338) 및 드레인(339) 영역들을 형성하는 것이 바람직하지만, 도 3d에 도시된 바와 같이, 채널 나노와이어들의 스트레스를 증가시키기 위해, 그렇게 하는 것은 필요하지 않다는 것을 알아야 한다. 대안 실시예에서, 핀(304)의 희생 부분(332)은 에칭으로 제거되지 않으며, 도 1e에 도시된 바와 같이 장치의 소스 및 드레인 영역들을 형성하기 위해 유지된다. 핀(304)의 희생 부분(332)은 이때 원하는 도전형 및 농도 레벨의 소스 및 드레인 영역들을 형성하기 위해 이온 주입과 같은 공지 기술들에 의해 도핑될 수 있다. 게다가, 원할 경우에 전류 밀집을 줄이기 위해 상승된 소스 및 드레인 영역들을 형성하기 위해 핀(304)의 희생 부분들의 상부 및 측벽들(334) 상에 에피택시 반도체 필름이 성장될 수 있다.
이어서, 도 3f를 참조하면, 상승된 소스(338) 및 드레인(339) 영역들, 희생 게이트 전극(326) 및 한 쌍의 측벽 스페이서들(334)을 포함하는 모든 구조들 위에 층간 유전성(ILD) 층(340)이 전면 퇴적된다. 전면 ILD 층(340)은 전통적인 화학 기상 퇴적 방법(예로서, 플라즈마 강화 화학 기상 퇴적 및 저압 화학 기상 퇴적)을 이용하여 퇴적될 수 있다. 일 실시예에서, IDL 층(340)은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예로서, BPSG, PSG), 실리콘 질화물 및 실리콘 산질화물과 같은, 그러나 이에 한정되지 않는 임의의 공지된 유전성 재료로 형성된다. 이어서, ILD 층(340)은 희생 게이트 전극(326)의 상부 및 한 쌍의 측벽 스페이서들(334)의 상부를 노출시키기 위해 전통적인 화학 기계 평탄화 방법을 이용하여 폴리싱 백된다.
흐름도(200)의 단계 212 및 대응하는 도 3g 및 3h를 참조하면, 희생 게이트 전극(326)을 제거하여 핀(304)의 채널 영역(328)을 노출시킨다. 도 3h는 도 3h의 이차원 대응 단면도이다. ILD 층(340)은 희생 게이트 전극(326)의 제거 동안 내장된 에피 소스(338) 및 드레인(339) 영역들을 보호한다. 희생 게이트 전극(326)은 플라즈마 건식 에치 또는 습식 에치와 같은 전통적인 에칭 방법을 이용하여 제거될 수 있다. 희생 게이트 전극(326)이 폴리실리콘이고, ILD 층(340)이 실리콘 산화물인 실시예에서, TMAH 용액과 같은 습식 에천트를 사용하여 희생 게이트 전극(326)을 선택적으로 제거할 수 있다. 핀(304)의 채널 영역(328) 상의 희생 게이트 유전층(322)은 에치 스톱으로 사용되며, 희생 게이트 전극(326)의 제거 동안 핀(304)의 채널 영역(328)을 보호한다. 이어서, 전통적인 에칭 방법을 이용하여 희생 게이트 유전층(322)을 제거하여, 흐름도(200)의 단계 214 전에 핀(304)의 채널 영역(328)을 노출시킨다. 희생 게이트 유전층(322)이 실리콘 산화물인 실시예에서, 희석 HF 습식 에치를 이용하여 희생 게이트 유전층(322)을 제거할 수 있다.
흐름도(200)의 단계 214 및 대응하는 도 3i를 참조하면, 핀(304)의 채널 영역(328) 내의 반도체 재료의 층들(308) 사이에서 희생 재료의 층들(310)을 제거하여 채널 나노와이어들(343)을 형성한다. 희생 재료의 층들(310)은 반도체 재료의 층들(308)에 대해 선택적인 임의의 공지 에천트를 이용하여 제거될 수 있으며, 이 에천트는 반도체 재료의 층들(308)보다 훨씬 더 큰 레이트로 희생 재료의 층들(310)을 에칭한다. 일 실시예에서, 에천트는 반도체 재료의 층들(308)을 선택적으로 에칭하는 반면, 희생 재료의 층들(310)은 에칭하지 않는다. 반도체 재료의 층들(308)이 게르마늄이고, 희생 재료의 층들(310)이 실리콘 게르마늄인 실시예에서, 희생 재료의 층들(310)은 수산화 암모늄(NH4OH), 수산화 테트라에틸암모늄(TMAH), 에틸렌디아민 파이로카테콜(EDP) 또는 수산화 칼륨(KOH) 용액과 같은, 그러나 이에 한정되지 않는 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 반도체 재료의 층들(308)이 실리콘이고, 희생 재료의 층들(310)이 실리콘 게르마늄인 실시예에서, 희생 재료의 층들(310)은 수용성 카르복실산/질산/HF 용액 및 수용성 구연산/질산/HF 용액과 같은, 그러나 이에 한정되지 않는 습식 에천트를 이용하여 선택적으로 제거될 수 있다. 희생 재료의 층들(310)의 제거는 반도체 재료의 층들(308) 사이에 공간들(voids; 342)을 남긴다. 반도체 재료의 층들(308) 간의 공간들(342)은 약 5-30nm 사이의 두께를 갖는다. 남은 반도체 재료의 층들(310)은 내장된 에피 소스(338) 및 드레인(339) 영역들에 결합되는 채널 나노와이어들(343)의 수직 어레이를 형성한다. 형성된 채널 나노와이어들(343)은 약 5-50nm 사이의 두께를 갖는다. 채널 나노와이어들(343)은 상면(303)과 평행하게 연장하고, 서로 정렬되어, 열의 바닥에서 가장 바닥의 채널 나노와이어(344)를 갖는 채널 나노와이어들(343)의 단일 열을 형성한다.
일 실시예에서, 도 3i에 도시된 바와 같이, 측벽 스페이서들(330) 아래의 부분들을 포함하는 내장된 에피 소스 및 드레인 영역들 사이의 모든 희생 재료(310)가 제거된다. 스페이서들 아래의 부분들의 에칭은 제조를 간소화하는데, 그 이유는 희생 재료(310)의 제거가 희생 재료 및 내장된 에피 소스 및 드레인 영역들에 대한 에치의 선택성에 기초함에 따라 오버에치가 희생 재료를 제거하는 데 사용되는 것을 가능하게 하기 때문이다. 그러나, 스페이서(330) 아래의 희생 재료(310)의 제거는 최상부의 채널 나노와이어(343) 위의 스페이서(330) 사이에 약간 더 큰 개구가 형성되게 할 수 있다. 이것은 후속 형성되는 게이트 전극이 최상부 채널 나노와이어 위의 게이트 길이에 비해 채널 나노와이어들 사이에서 약간 더 큰 게이트 길이를 갖게 할 수 있다. 일 실시예에서, 적시 에치(timed etch)가 이용되며, 따라서 희생 재료(310)를 에칭하여 채널 나노와이어들(343)을 형성한 후에 스페이서들(330) 아래에 내장된 에피 소스 및 드레인 영역들에 인접하는 희생 재료(310)의 일부가 남는다. 이러한 방식으로, 후속 형성되는 게이트 전극은 채널 나노와이어들의 모든 표면들에 인접하는 동일 게이트 길이를 가질 수 있다.
흐름도(200)의 단계 216 및 대응하는 도 3j 및 3k를 참조하면, 기판(301)의 상면(303) 상에 그리고 가장 바닥의 채널 나노와이어(344) 아래에 바닥 게이트 분리(348)가 형성된다. 바닥 게이트 분리(348)는 도 3j에 도시된 바와 같이 먼저 채널 나노와이어들(343) 주위에 그리고 그 위에 유전층(346)을 전면 퇴적시킴으로써 형성된다. 유전층(346)은 가장 바닥의 채널 나노와이어(344)와 기판(301)의 상면(303) 사이의 영역을 포함하여 채널 나노와이어들(343) 간의 공간들(342)을 완전히 채운다. 유전층(346)은 ILD 층(340)의 상면에도 형성된다. 일 실시예에서, 유전층(346)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물과 같은, 그러나 이에 한정되지 않는 임의의 공지 유전성 재료로 형성된다. 특정 실시예에서, 유전층(346)은 실리콘 산화물로 형성된다. 이상적으로는, 유전층(346)은 채널 나노와이어들(343) 사이의 공간들(342)이 완전히 채워지는 것을 보증하기 위해 저압 화학 기상 퇴적(LPCVD), 원자 층 퇴적(ALD) 또는 스핀 온 유전체 프로세스와 같은 고도 공형 퇴적 방법을 이용하여 형성된다. 이어서, 도 3k에 도시된 바와 같이, 전통적인 이방성 유전체 에칭 방법을 이용하여 유전층(346)이 상부로부터 아래로 리세스된다. 유전층(346)이 실리콘 산화물인 특정 실시예에서, 적시 HF 습식 에치 방법을 이용하여 유전층(346)을 리세스시킨다. 유전층(346)의 리세스 동안, 유전층(346)의 대부분이 제거되어, 기판(301)의 상면(303)의 얇은 층 아래에 그리고 바닥 게이트 분리(348)를 형성하는 가장 바닥의 채널 나노와이어(344) 아래에 남는다. 바닥 게이트 분리(348)의 두께는 유전층(346)이 리세스되는 시간의 길이에 의존한다. 일 실시예에서, 기판(301)의 상면(303)을 게이트 전극(352)에 의한 용량성 결합으로부터 분리할 만큼 충분히 두꺼운 바닥 게이트 분리 두께를 달성하기 위해 충분히 긴 시간 동안 리세스가 수행된다. 일 실시예에서, 게이트 유전층(350)이 가장 바닥의 채널 나노와이어 전면에 형성되고, 게이트 전극(352)이 가장 바닥의 채널 나노와이어(344) 주위에 형성될 만큼 가장 바닥의 채널 나노와이어(344)와 바닥 게이트 분리(348) 간의 공간이 충분히 크도록 충분히 얇은 바닥 게이트 분리 두께를 달성하기 위해 충분히 긴 시간 동안 리세스가 수행된다. 일 실시예에서, 형성된 바닥 게이트 분리(348)의 두께는 기판(301)의 상면(303)을 게이트 전극(352)에 의한 용량성 결합으로부터 분리할 만큼 충분히 두껍고, 게이트 유전층(350) 및 게이트 전극(352)이 가장 바닥의 채널 나노와이어(344)를 둘러쌀 만큼 충분히 얇다. 특정 실시예에서, 바닥 게이트 분리(348)의 두께는 약 100-300Å 사이이다.
흐름도(200)의 단계 218 및 220 및 대응하는 도 3l 내지 3m을 참조하면, 게이트 유전층(350)이 각각의 채널 나노와이어(343) 주위에 형성되고, 게이트 전극(352)이 게이트 유전층(350) 상에 형성되고, 각각의 채널 나노와이어(343)를 둘러싼다. 도 3m은 도 3l의 대응하는 삼차원 단면도이다. 게이트 유전층(350)은 전술한 바와 같은 임의의 공지 게이트 유전성 재료로 형성될 수 있다. 게이트 유전층(350)은 각각의 채널 나노와이어(343) 주위에 균일한 두께를 갖는 게이트 유전층의 형성을 보증하기 위해 원자 층 퇴적(ALD)과 같은 고도 공형 퇴적 프로세스를 이용하여 형성된다. 특정 실시예에서, 게이트 유전층은 HfO2이며, 1-6 나노미터 사이의 두께로 퇴적된다. 게이트 유전층(350)은 전면 퇴적되며, ILD 층(340)의 상면에도 형성된다. 이어서, 게이트 전극 재료를 게이트 유전층(350) 상에 전면 퇴적시켜 게이트 전극(352)을 형성한다. 게이트 전극(352)은 전술한 바와 같은 임의의 공지된 게이트 전극 재료로 형성될 수 있다. 게이트 전극 재료는 게이트 전극(352)이 게이트 유전층(350) 상에 그리고 각각의 채널 나노와이어(343) 주위에 그리고 그 사이에 형성되는 것을 보증하기 위해 원자 층 퇴적(ALD)과 같은 공형 퇴적 프로세스를 이용하여 퇴적된다. 이어서, ILD 층(340)의 상면에 퇴적된 전면 게이트 전극 재료 및 게이트 유전층(350)은 도 3l 및 3m에 도시된 바와 같이 ILD 층(340)의 상면이 노출될 때까지 화학적으로 기계적으로 평탄화된다. 흐름도(200)에서 설명되는 방법을 이용하여 형성된 결과적인 장치(300)는 본 발명의 일 실시예에 따른 비평면 게이트 올어라운드 장치이다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 장치(400)를 나타낸다. 컴퓨팅 장치(400)는 보드(402)를 하우징한다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(406)도 보드(402)에 물리적으로 전기적으로 결합된다. 추가 구현들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 장치(400)는 그의 응용들에 따라 보드(402)에 물리적으로 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예로서, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만 이에 한정되지 않는다.
통신 칩(406)은 컴퓨팅 장치(400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 무형 매체를 통해 피변조 전자기파의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는 데 사용될 수 있다. 이 용어는 일부 실시예들에서는 그렇지 않을 수 있지만 관련 장치들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지 않는다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 장치(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(400)의 프로세서(404)는 프로세서(404) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 비평면 게이트 올어라운드 트랜지스터 장치들과 같은 하나 이상의 장치를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 비평면 게이트 올어라운드 트랜지스터 장치들과 같은 하나 이상의 장치를 포함한다.
추가 구현들에서, 컴퓨팅 장치(400) 내에 하우징된 다른 컴포넌트는 본 발명의 구현들에 따라 형성되는 비평면 게이트 올어라운드 트랜지스터 장치들과 같은 하나 이상의 장치를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(400)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 이동 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(400)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
따라서, 본 발명의 하나 이상의 실시예는 내장된 에피 소스 및 드레인 영역들 또는 기판과 바닥 채널 나노와이어 사이에 형성된 바닥 게이트 분리층 중 하나 또는 양자를 갖는 비평면 게이트 올어라운드 트랜지스터 장치를 포함할 수 있다.

Claims (22)

  1. 제1 재료를 포함하는 반도체 기판 - 상기 제1 재료는 제1 격자 상수를 가짐 -;
    상기 기판 위의 소스 영역 - 상기 소스 영역은 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 기판 위의 드레인 영역 - 상기 드레인 영역은 상기 제2 재료를 포함함 -;
    제1 나노 와이어 - 상기 제1 나노 와이어는 상기 소스 영역에 결합되고 상기 드레인 영역에 결합되고, 상기 제1 나노 와이어는 제3 재료를 포함하고, 상기 제3 재료는 상기 제2 격자 상수와 동일한 제3 격자 상수를 가짐 -;
    상기 제1 나노 와이어 위에 있고 상기 제1 나노 와이어와 직접 접촉하지 않는 제2 나노 와이어 - 상기 제2 나노 와이어는 상기 소스 영역에 결합되고 상기 드레인 영역에 결합되고, 상기 제2 나노 와이어는 상기 제3 재료를 포함함 -;
    상기 제1 나노 와이어의 적어도 일부분의 주변 및 상기 제2 나노 와이어의 적어도 일부분의 주변에 있는 게이트 유전층; 및
    상기 제1 나노 와이어의 적어도 일부분의 주변 및 상기 제2 나노 와이어의 적어도 일부분의 주변에 있는 게이트 전극 - 상기 게이트 전극은 적어도 상기 게이트 유전층에 의해 상기 제1 및 제2 나노 와이어들로부터 분리됨 -
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 격자 상수는 상기 제1 격자 상수보다 더 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 재료는 상기 제3 재료와 동일한 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 양쪽 모두는 경사진 측벽들을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 소스 영역은 상기 기판 위의 제1 위치에서 제1 폭을 갖고, 상기 소스 영역은 상기 기판 위의 제2 위치에서 제2 폭을 갖고, 상기 제2 위치는 상기 기판으로부터의 거리가 상기 제1 위치보다 크고, 상기 제1 폭은 상기 제2 폭보다 더 큰 반도체 장치.
  6. 제5항에 있어서,
    상기 소스 영역의 상기 제1 폭은 상기 제1 나노 와이어의 최대 폭보다 더 큰 반도체 장치.
  7. 제1항에 있어서,
    상기 기판의 제1 부분 위의 분리 영역 층을 더 포함하고, 상기 기판의 제2 부분은 상기 분리 영역 층의 바닥면을 지나 위로 연장하는 반도체 장치.
  8. 제7항에 있어서,
    상기 기판의 상기 제2 부분은 상기 분리 영역 층의 상면까지 위로 연장하지 않는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 및 제2 나노 와이어들의 적어도 일부분들은 상기 기판의 상기 제2 부분 바로 위에 있으나, 상기 기판의 상기 제2 부분과는 직접 접촉하지 않는 반도체 장치.
  10. 제1항에 있어서,
    상기 드레인 영역은 측벽을 갖고, 상기 드레인 영역의 상기 측벽은 <111> 면인 반도체 장치.
  11. 제1 반도체 재료를 포함하는 반도체 기판 - 상기 반도체 기판은 상면을 갖고, 상기 상면에 인접한 상기 반도체 기판의 상기 제1 반도체 재료는 제1 격자 상수를 가짐 -;
    상기 반도체 기판의 상기 상면 상의 에피택셜 소스 영역 - 상기 에피택셜 소스 영역은 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 반도체 기판의 상기 상면 상의 에피택셜 드레인 영역 - 상기 에피택셜 드레인 영역은 상기 제1 격자 상수와는 다른 상기 제2 격자 상수를 갖는 상기 제2 재료를 포함하고, 상기 에피택셜 드레인 영역은 상기 에피택셜 소스 영역으로부터 이격되어 있음 -;
    상기 기판 위의 제1 채널 재료 영역 - 상기 제1 채널 재료 영역의 적어도 일부분은 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이에 있고, 상기 제1 채널 재료 영역은 상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역에 결합되어 있고, 상기 제1 채널 재료 영역은 상기 에피택셜 소스 영역으로부터 상기 에피택셜 드레인 영역까지 연장하는 제1 방향을 따라 측정된 길이를 갖고, 상기 제1 채널 재료 영역의 상기 길이는 적어도 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이의 거리를 스패닝(span)할 만큼 충분히 크고, 상기 제1 채널 재료 영역은 상기 기판으로부터 위로 연장하는 제2 방향을 따라 측정된 높이를 갖고, 상기 제1 채널 재료 영역은 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향을 따라 측정된 폭을 갖고, 상기 제1 채널 재료 영역은 제3 재료를 포함하고, 상기 제3 재료는 제3 격자 상수를 갖고, 상기 제1 채널 재료 영역은 제1 채널 영역을 가짐 -;
    상기 기판 위의 제2 채널 재료 영역 - 상기 제2 채널 재료 영역의 적어도 일부분은 상기 제1 채널 재료 영역 바로 위에 있고 상기 제1 채널 재료 영역과 직접 접촉하지 않으며, 상기 제2 채널 재료 영역의 적어도 일부분은 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이에 있고, 상기 제2 채널 재료 영역은 상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역에 결합되어 있고, 상기 제2 채널 재료 영역은 상기 제1 방향을 따라 측정된 길이를 갖고, 상기 제2 채널 재료 영역의 상기 길이는 적어도 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이의 거리를 스패닝할 만큼 충분히 크고, 상기 제2 채널 재료 영역은 상기 제2 방향을 따라 측정된 높이를 갖고, 상기 제2 채널 재료 영역은 상기 제3 방향을 따라 측정된 폭을 갖고, 상기 제2 채널 재료 영역은 상기 제3 재료를 포함하고, 상기 제2 채널 재료 영역은 제2 채널 영역을 가짐 -;
    상기 제1 채널 재료 영역의 상기 제1 채널 영역 주변의 제1 게이트 유전층 - 상기 제1 게이트 유전층은 상기 소스 영역으로부터 상기 드레인 영역으로 연장하는 선을 법선으로 취한 제1 단면에서 상기 제1 채널 영역을 둘러싸고, 상기 제1 게이트 유전층은 상기 제1 채널 재료 영역을 통과하고 상기 기판의 상면에 평행하도록 취한 제2 단면에서 상기 제1 채널 영역을 완전히 둘러싸지 않고, 상기 제1 게이트 유전층은 제1 게이트 유전체 재료를 포함함 -;
    상기 제2 채널 재료 영역의 상기 제2 채널 영역 주변의 제2 게이트 유전층 - 상기 제2 게이트 유전층은 상기 소스 영역으로부터 상기 드레인 영역으로 연장하는 선을 법선으로 취한 제1 단면에서 상기 제2 채널 영역을 둘러싸고, 상기 제2 게이트 유전층은 상기 제2 채널 재료 영역을 통과하고 상기 기판의 상면에 평행하도록 취한 제2 단면에서 상기 제2 채널 영역을 완전히 둘러싸지 않고, 상기 제2 게이트 유전층은 상기 제1 게이트 유전체 재료를 포함함 -; 및
    상기 제1 채널 재료 영역의 상기 제1 채널 영역의 주변에 있고 상기 제2 채널 재료 영역의 상기 제2 채널 영역의 주변에 있는 게이트 전극 재료 - 상기 게이트 전극 재료는 상기 제1 게이트 유전층에 의해 상기 제1 채널 재료 영역의 상기 제1 채널 영역으로부터 분리되고, 상기 게이트 전극 재료는 상기 제2 게이트 유전층에 의해 상기 제2 채널 재료 영역의 상기 제2 채널 영역으로부터 분리됨 -;
    를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 격자 상수는 상기 제1 격자 상수보다 더 큰 반도체 장치.
  13. 제11항에 있어서,
    상기 제3 격자 상수는 상기 제1 격자 상수와 다른 반도체 장치.
  14. 제11항에 있어서,
    상기 제3 격자 상수는 상기 제2 격자 상수와 동일한 반도체 장치.
  15. 제11항에 있어서,
    상기 제3 재료는 상기 제2 재료와 동일한 반도체 장치.
  16. 제11항에 있어서,
    상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역 양쪽 모두는 경사진 측벽들을 갖는 반도체 장치.
  17. 제11항에 있어서,
    상기 에피택셜 소스 영역은 상기 기판 위의 제1 위치에서 제1 폭을 갖고, 상기 에피택셜 소스 영역은 상기 기판 위의 제2 위치에서 제2 폭을 갖고, 상기 제2 위치는 상기 기판으로부터의 거리가 상기 제1 위치보다 크고, 상기 제1 폭은 상기 제2 폭보다 더 크고, 상기 제1 폭 및 상기 제2 폭 양쪽 모두는 상기 제3 방향을 따라 측정되는 반도체 장치.
  18. 제11항에 있어서,
    상기 기판 위의 제3 채널 재료 영역을 더 포함하고, 상기 제3 채널 재료 영역의 적어도 일부분은 상기 제1 채널 재료 영역 바로 위에 있고 상기 제2 채널 재료 영역 바로 위에 있고 상기 제1 채널 재료 영역 또는 상기 제2 채널 재료 영역과 직접 접촉하지 않으며, 상기 제3 채널 재료 영역의 적어도 일부분은 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이에 있고, 상기 제3 채널 재료 영역은 상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역에 결합되어 있고, 상기 제3 채널 재료 영역은 상기 제1 방향을 따라 측정된 길이를 갖고, 상기 제3 채널 재료 영역의 상기 길이는 적어도 상기 에피택셜 소스 영역과 상기 에피택셜 드레인 영역 사이의 거리를 스패닝할 만큼 충분히 크고, 상기 제3 채널 재료 영역은 상기 제2 방향을 따라 측정된 높이를 갖고, 상기 제3 채널 재료 영역은 상기 제3 방향을 따라 측정된 폭을 갖고, 상기 제3 채널 재료 영역은 상기 제3 재료를 포함하고, 상기 제3 채널 재료 영역은 제3 채널 영역을 갖는 반도체 장치.
  19. 제11항에 있어서,
    상기 제1 채널 재료 영역 및 상기 제2 채널 재료 영역은 양쪽 모두 나노 와이어들인 반도체 장치.
  20. 제1 격자 상수를 갖는 상면을 가진 기판;
    상기 기판의 상기 상면 상에 배치된 내장된 에피 소스 및 드레인 영역들 - 상기 내장된 에피 소스 및 드레인 영역들은 상기 제1 격자 상수와는 다른 제2 격자 상수를 가짐 -;
    상기 제1 격자 상수와 다른 제3 격자 상수를 갖는 복수의 채널 나노와이어 - 상기 제3 격자 상수는 상기 제2 격자 상수와 동일하고, 상기 복수의 채널 나노와이어는 상기 내장된 에피 소스 및 드레인 영역들에 결합되고, 상기 복수의 채널 나노와이어는 가장 바닥의 채널 나노와이어를 포함함 -;
    상기 복수의 채널 나노와이어 각각의 하나의 축 상에 그리고 전면에 배치된 게이트 유전층; 및
    상기 게이트 유전층 상에 배치되고 상기 복수의 채널 나노와이어 각각의 상기 하나의 축을 둘러싸는 게이트 전극
    을 포함하는 반도체 장치.
  21. 제20항에 있어서,
    상기 에피 소스 및 드레인 영역들은 [111] 면을 갖는 반도체 장치.
  22. 제20항에 있어서,
    상기 기판의 상기 상면에 그리고 상기 가장 바닥의 채널 나노와이어 아래에 배치된 바닥 게이트 분리를 더 포함하고, 상기 바닥 게이트 분리는 상기 기판의 상기 상면을 상기 게이트 전극에 의한 용량성 결합으로부터 분리하는 반도체 장치.
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