KR102356125B1 - 전자 부품 내장 기판 - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 258
- 238000003475 lamination Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 463
- 239000012790 adhesive layer Substances 0.000 claims description 25
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000004925 Acrylic resin Substances 0.000 claims description 2
- 229920000178 Acrylic resin Polymers 0.000 claims description 2
- 239000003822 epoxy resin Substances 0.000 claims description 2
- 239000005011 phenolic resin Substances 0.000 claims description 2
- 229920000647 polyepoxide Polymers 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 239000009719 polyimide resin Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 78
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- 239000011889 copper foil Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
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Abstract
제 1 절연층(11)과, 제 1 절연층(11)의 한쪽측의 주면인 제 1 주면(11a) 위에 설치된 도체층으로서의 제 1 도체층(13)과, 제 1 절연층(11)의 제 1 주면(11a) 위에 설치되고, 한 쌍의 전극층과 유전체층(32)이 적층된 전자 부품(30)과, 제 1 절연층(11) 위에 적층되는 제 2 절연층(12)을 갖고, 제 1 절연층(11) 및 제 2 절연층(12)의 적층 방향과, 전자 부품(30)에서의 제 1 전극층(31A) 및 제 2 전극층(31B)과 유전체층(32)과의 적층 방향이 같고, 적층 방향에 있어서, 전자 부품(30)에서의 제 1 주면(11a)측과는 반대측의 주면의 높이 위치와, 전자 부품(30)에 인접하는 제 1 도체층(13)에서의 제 1 주면(11a)측과는 반대측의 주면의 높이 위치가 서로 다르다.
Description
본 발명은 전자 부품 내장 기판에 관한 것이다.
전자 제품의 소형화에 따라, 전자 부품 내장 기판에 대해서도 저배화(低背化; low profile)를 포함하는 소형화가 요구되고 있다. 예를 들어, 특허문헌 1에서는 배선 기판 내에 전자 부품으로서 칩 커패시터가 수용된 구성이 나타나 있다.
하지만, 칩 커패시터가 아니라, 박막 커패시터 등의 박막의 전자 부품을 상기와 같이 기판 내에 내장하려고 하면, 이하의 문제가 생긴다. 즉, 박막 커패시터는 칩 커패시터에 비해 강성이 낮기 때문에, 전자 부품 내장 기판을 처리했을 때 등에 생기는 외력이 전자 부품에 작용하여, 전자 부품이 변형될 우려가 있다.
본 발명은 상기를 감안하여 이루어진 것으로, 전자 부품이 외력의 영향을 받는 것을 억제 가능한 전자 부품 내장 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 형태에 따른 전자 부품 내장 기판은, 제 1 절연층과, 상기 제 1 절연층의 한쪽측의 주면인 제 1 주면 위에 설치된 도체층과, 상기 제 1 절연층의 상기 제 1 주면 위에 설치되고, 한 쌍의 전극층과 유전체층이 적층된 전자 부품과, 상기 제 1 절연층 위에 적층되는 제 2 절연층을 갖고, 상기 제 1 절연층 및 상기 제 2 절연층의 적층 방향과, 상기 전자 부품에서의 상기 전극층과 상기 유전체층과의 적층 방향이 동일하며, 상기 적층 방향에 있어서, 상기 전자 부품에서의 상기 제 1 주면측과는 반대측의 주면의 높이 위치와, 상기 전자 부품에 인접하는 상기 도체층에서의 상기 제 1 주면측과 반대측의 주면의 높이 위치가 서로 다르다.
상기의 전자 부품 내장 기판에서는, 외력을 받았을 때, 특히, 전자 부품 내장 기판의 주면 방향을 따라, 한쪽측의 주면과 다른 쪽측의 주면과의 사이에서 위치 어긋남이 일어나는 외력을 받았을 때에, 제 1 절연층 위의 도체층을 따라 외력이 전파되는 경우가 있다. 이에 대하여, 전자 부품의 한쪽측의 주면의 높이 위치가, 전자 부품에 인접하는 도체층에서의 주면의 높이 위치와 다른 구성을 가짐으로써, 도체층을 따라 전파된 외력에 의해 전자 부품이 영향을 받는 것을 억제할 수 있다. 따라서, 상기의 전자 부품 내장 기판에 의하면, 전자 부품이 외력의 영향을받는 것을 억제할 수 있다.
여기서, 상기 전자 부품은 상기 제 1 절연층의 상기 제 1 주면 위에 설치된 접착층 위에 설치되는 형태로 할 수 있다.
상기와 같이, 전자 부품이 제 1 절연층의 제 1 주면 위의 접착층 위에 설치되어 있음으로써, 전자 부품 내장 기판이 외력을 받은 경우에, 전자 부품이 받는 외력을 접착층에 의해 완화시킬 수 있다. 따라서, 상기의 전자 부품 내장 기판에 의하면, 전자 부품이 외력의 영향을 받는 것을 더욱 억제할 수 있다.
또한, 상기 적층 방향에 있어서, 상기 전자 부품에서의 상기 제 1 주면측의 주면의 높이 위치와, 상기 전자 부품에 인접하는 상기 도체층에서의 상기 제 1 주면측의 주면의 높이 위치가 서로 다른 형태로 할 수 있다.
상기와 같이, 전자 부품에서의 제 1 주면측의 주면의 높이 위치와, 전자 부품에 인접하는 도체층에서의 제 1 주면측의 주면의 높이 위치가 서로 다른 구성을 가짐으로써, 도체층을 따라 전파된 외력에 의해 전자 부품이 영향을 받는 것을 보다 효과적으로 억제할 수 있다.
또한, 상기 도체층의 두께가 대략 균일한 형태로 할 수 있다.
상기와 같이, 도체층의 두께가 대략 균일하면, 도체층의 연장 방향을 따라 전파되는 외력의 다른 방향으로의 분산이 억제되기 때문에, 전자 부품이 외력의 영향을 크게 받을 가능성이 있지만, 상기와 같이 주면의 높이 위치를 제어함으로써, 전자 부품이 외력의 영향을 받는 것을 억제할 수 있다.
또한, 상기 전자 부품의 상기 전극층의 일부는, 도전 페이스트에 의해 상기 도체층과 접속되어 있는 형태로 할 수 있다.
상기와 같이, 전자 부품의 전극층과 도체층을 접속하는 도전 페이스트가 설치됨으로써, 배선의 처리를 유연하게 변경할 수 있다. 또한, 배선의 처리의 변경을 유연하게 할 수 있음으로써, 예를 들어, 배선에 사용되는 비아 도체 등의 배치 등도 유연하게 변경할 수 있다.
본 발명에 의하면, 전자 부품이 외력의 영향을 받는 것을 억제 가능한 전자 부품 내장 기판이 제공된다.
[도 1] 본 발명의 일 실시형태에 따른 전자 부품 내장 기판을 개략적으로 나타내는 단면도이다.
[도 2] 전자 부품 내장 기판의 전자 부품 근방의 평면도이다.
[도 3] 전자 부품 내장 기판의 전자 부품 근방의 확대도이다.
[도 4] 전자 부품 내장 기판의 제조 방법을 설명하는 도면이다.
[도 5] 전자 부품 내장 기판의 제조 방법을 설명하는 도면이다.
[도 6] 변형예에 따른 전자 부품 내장 기판에 대하여 설명하는 단면도이다.
[도 7] 변형예에 따른 전자 부품 내장 기판에 대하여 설명하는 전자 부품 근방의 평면도이다.
[도 8] 본 발명의 일 실시형태에 따른 전자 부품 내장 기판과 IC 내장 기판을 조합한 패키지 기판의 단면도이다.
[도 9] 패키지 기판의 변형예의 단면도이다.
[도 10] 패키지 기판의 변형예의 단면도이다.
[도 11] 패키지 기판의 변형예의 단면도이다.
[도 2] 전자 부품 내장 기판의 전자 부품 근방의 평면도이다.
[도 3] 전자 부품 내장 기판의 전자 부품 근방의 확대도이다.
[도 4] 전자 부품 내장 기판의 제조 방법을 설명하는 도면이다.
[도 5] 전자 부품 내장 기판의 제조 방법을 설명하는 도면이다.
[도 6] 변형예에 따른 전자 부품 내장 기판에 대하여 설명하는 단면도이다.
[도 7] 변형예에 따른 전자 부품 내장 기판에 대하여 설명하는 전자 부품 근방의 평면도이다.
[도 8] 본 발명의 일 실시형태에 따른 전자 부품 내장 기판과 IC 내장 기판을 조합한 패키지 기판의 단면도이다.
[도 9] 패키지 기판의 변형예의 단면도이다.
[도 10] 패키지 기판의 변형예의 단면도이다.
[도 11] 패키지 기판의 변형예의 단면도이다.
이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에서는 동일 요소에는 동일 부호를 붙이고, 중복되는 설명을 생략한다.
도 1은 본 발명의 일 실시형태에 따른 전자 부품 내장 기판을 개략적으로 나타내는 단면도이다. 도 1에 나타내는 전자 부품 내장 기판(1)은 예를 들어, 통신 단말 등의 전자 기기에 사용되는 기판이다. 도 1에 나타내는 바와 같이, 전자 부품 내장 기판(1)은, 기판(10)과, 기판(10)에 내장된 전자 부품(30)을 갖고 있다. 전자 부품(20)이 기판(10)에 「내장되어 있다」란, 전자 부품(20)이 기판(10)의 주면으로부터 노출되어 있지 않은 상태를 말한다. 전자 부품(30)은 커패시터 등으로서 기능하는 부품이다.
기판(10)은 제 1 절연층(11)과, 제 2 절연층(12)을 갖고 있다. 제 1 절연층(11) 및 제 2 절연층(12)은 적층 방향(두께 방향)으로 적층되어 있다. 제 1 절연층(11) 및 제 2 절연층(12)은, 예를 들어 에폭시 수지, 폴리이미드 수지, 아크릴 수지, 또는 페놀 수지 등의 절연성 재료로 구성된다. 기판(10)의 전체 두께는, 예를 들어 40㎛ 내지 300㎛ 정도로 할 수 있다. 또한, 제 1 절연층(11) 및 제 2 절연층(12)의 두께를 각각 15㎛ 내지 100㎛ 정도로 할 수 있다. 또한, 기판(10)의 전체 두께, 제 1 절연층(11)의 두께, 및, 제 2 절연층(12)의 두께는 특별히 한정되지 않는다.
또한 기판(10)에는, 제 1 절연층(11)과 제 2 절연층(12)에 끼워넣어진 제 1 도체층(13)과, 기판(10)의 주면에 설치된 제 2 도체층(14) 및 제 3 도체층(15)을 갖고 있다. 제 1 도체층(13), 제 2 도체층(14) 및 제 3 도체층(15)은, 예를 들어 구리(Cu) 등의 도전성 재료에 의해 구성되어 있다.
제 1 도체층(13)은, 제 1 절연층(11)에서 제 2 절연층(12)이 적층되는 측의 제 1 주면(11a) 위에 형성된다. 따라서, 제 1 절연층(11)의 제 1 주면(11a)은 평탄한 상태로서, 그 위에, 제 1 도체층(13)이 설치된다.
제 2 도체층(14)은, 제 1 절연층(11)에서 제 1 주면(11a)과는 반대측의 제 2 주면(11b)에서 도체 부분이 노출되도록 설치된다. 도 1에 나타내는 전자 부품 내장 기판(1)에서는, 제 2 도체층(14)의 표면이 제 2 주면(11b)과 함께 평탄면을 형성하고 있지만, 제 2 도체층(14)은 제 2 주면(11b)으로부터 돌출되도록 설치되어 있어도 좋다. 제 2 도체층(14)의 표면의 일부는, 솔더 레지스트 등의 절연 재료(21)에 의해 덮여 있어도 좋다.
제 3 도체층(15)은, 제 2 절연층(12)에서 제 1 절연층(11)측의 주면과는 반대측의 주면에서 도체 부분이 노출되도록 설치된다. 도 1에 나타내는 전자 부품 내장 기판(1)에서는, 제 3 도체층(15)의 표면이 제 2 절연층(12)의 주면으로부터 돌출되어 있지만, 제 2 절연층(12)의 주면과 함께 평탄면을 형성하고 있어도 좋다. 제 3 도체층(15)의 표면의 일부는, 솔더 레지스트 등의 절연 재료(22)에 의해 덮여져 있어도 좋다.
제 1 도체층(13), 제 2 도체층(14) 및 제 3 도체층(15)은, 각각 두께가 대략 균일하게 되어 있다. 도체층의 두께가 대략 균일하다란, 두께의 변동폭이 30% 이내인 것을 말한다. 제 1 도체층(13), 제 2 도체층(14) 및 제 3 도체층(15)의 두께는 5㎛ 내지 20㎛ 정도로 한다.
또한, 제 1 절연층(11)에는, 두께 방향으로 관통하는 개구가 설치되고, 제 1 도체층(13)과 제 2 도체층(14) 사이를 접속하는 비아 도체(16)가 설치된다. 마찬가지로, 제 2 절연층(12)에는, 두께 방향으로 관통하는 개구부가 설치되고, 제 1 도체층(13)과 제 3 도체층(15) 사이를 접속하는 비아 도체(17)가 설치된다.
전자 부품(30)은 제 1 절연층(11)의 제 1 주면(11a) 위에 있어서, 제 2 절연층(12)에 매립되도록 설치된다. 전자 부품(30)은 한 쌍의 전극층인 제 1 전극층(31A) 및 제 2 전극층(31B)과, 유전체층(32)을 갖는다. 전자 부품(30)은 유전체층(32)과 한 쌍의 전극층과 적층 구조를 갖고 있지만, 그 적층 방향은 전자 부품 내장 기판(1)에서의 제 1 절연층(11) 및 제 2 절연층(12)의 적층 방향과 같다.
본 실시형태에서는, 한쌍의 전극층인 제 1 전극층(31A) 및 제 2 전극층(31B)은, 유전체층(32)의 한쪽측(제 1 절연층(11)에 대하여 먼 측)의 주면 위에 설치되어 있다. 즉, 유전체층(32) 위의 서로 다른 위치에, 제 1 전극층(31A) 및 제 2 전극층(31B)이 적층되어 있는 구조로 되어 있다. 이 결과, 전자 부품(30)의 한쪽측의 주면인 제 1 주면(30a)은, 제 1 전극층(31A) 및 제 2 전극층(31B)의 주면에 의해 형성되는 동시에, 다른 쪽측의 주면인 제 2 주면(30b)은, 유전체층(32)의 다른 쪽측(제 1 절연층(11)에 대하여 가까운 쪽)의 주면에 의해 형성되어 있다. 또한, 전자 부품(30)의 제 1 전극층(31A) 및 제 2 전극층(31B)은, 유전체층(32)을 끼워 넣도록 설치되어 있어도 좋다. 또한, 어느 하나의 전극층과 유전체층이 교대로 복수회 적층된 다층 구조로 해도 좋다.
전자 부품(30)은, 합계의 두께가 1㎛ 내지 150㎛ 정도이다. 또한, 제 1 전극층(31A) 및 제 2 전극층(31B)의 두께를 0.5㎛ 내지 50㎛ 정도로 하고, 유전체층(32)의 두께를 0.5㎛ 내지 100㎛ 정도로 할 수 있다.
제 1 전극층(31A) 및 제 2 전극층(31B)의 재료로서는, 주성분이 니켈(Ni), 구리(Cu), 알루미늄(Al), 백금(Pt), 이들 금속을 함유하는 합금, 또는 금속간 화합물인 재료가 적합하게 사용된다. 단, 제 1 전극층(31A) 및 제 2 전극층(31B)의 재료는, 도전성 재료라면 특별히 한정되지 않는다. 또한, 「주성분」이란, 당해 성분이 차지하는 비율이 50질량% 이상인 것을 말한다. 또한, 제 1 전극층(31A) 및 제 2 전극층(31B)의 형태로서는, 합금이나 금속간 화합물을 형성하는 경우 외에, 2종류 이상으로 이루어진 적층체의 구조체인 경우도 포함한다. 또한, 제 1 전극층(31A) 및/또는 제 2 전극층(31B)으로서 순 Ni을 사용하는 경우, 그 Ni의 순도는 99.99% 이상이 바람직하다. 또한, Ni를 함유하는 합금의 경우, Ni 이외의 금속으로서 포함되는 금속은, 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 텅스텐(W), 크롬(Cr), 탄탈럼(Ta), 은(Ag), 구리(Cu)로 이루어진 그룹으로부터 선택되는 적어도 일종으로 하면 적합하다.
또한, 전자 부품(30)의 제 1 전극층(31A) 및 제 2 전극층(31B)은, 비아 도체 등을 통해 다른 도체층 등과 전기적으로 접속된다. 전자 부품 내장 기판(1)의 경우에는, 제 1 전극층(31A) 및 제 2 전극층(31B)은, 각각 제 2 절연층(12)을 관통하는 비아 도체(18A, 18B)를 통해, 제 3 도체층(15)과 전기적으로 접속되어 있다.
유전체층(32)은 페로브스카이트계의 유전체 재료로 구성된다. 여기서, 본 실시형태에서의 페로브스카이트계의 유전체 재료로서는, BaTiO3(티탄산바륨), (Ba1 -xSrx)TiO3(티탄산바륨스트론튬), (Ba1-xCax)TiO3, PbTiO3, Pb(ZrxTi1-x)O3, 등의 페로브 스카이트 구조를 가진 (강)유전체 재료나, Pb(Mg1/3Nb2/3)O3 등으로 대표되는 복합 페 로브스카이트 릴렉서형 강유전체재 등이 포함된다. 여기서, 상기의 페로브스카이트 구조, 페로브스카이트 릴렉서형 유전체 재료에 있어서, A 사이트와 B 사이트의 비는, 통상 정수비이지만, 특성 향상을 위해 의도적으로 정수비로부터 벗어나게 해도 좋다. 또한, 유전체층(32)의 특성 제어를 위해, 유전체층(32)에 적절히, 부성분으로서 첨가 물질이 함유되어 있어도 좋다.
상기의 전자 부품(30)은 제 1 절연층(11)의 제 1 주면(11a) 위에 접착층(40)을 통해 적층되어 있다. 접착층(40)은 제 1 절연층(11)에 대하여 전자 부품(30)을 고정하는 것이 가능한 구성이면 특별히 한정되지 않지만, 예를 들어, 열 경화 전의 수지(프리프레그, 필러 함유 복합재 등), 접착제(접착제 부착 시트, 금속분 포함 페이스트 등) 등을 사용할 수 있다. 상기의 재료를 접착층(40)으로서 사용한 경우, 접착층(40)은 전자 부품(30)보다도 탄성을 갖는 구성이 된다. 접착층(40)의 두께는 0.5㎛ 내지 30㎛ 정도로 할 수 있다.
전자 부품(30)은, 제 1 도체층(13)과 마찬가지로, 제 1 절연층(11)의 제 1 주면(11a) 위에 배치되는데, 제 1 도체층(13)과는 이간하여 배치된다. 도 2는 평면시에서의 전자 부품(30) 및 제 1 도체층(13)의 배치를 모식적으로 나타낸 평면도이다. 도 2에 나타내는 바와 같이, 제 1 도체층(13)(도체층(13A, 13B))은 전자 부품(30)의 제 1 전극층(31A), 제 2 전극층(31B) 및 유전체층(32)을 둘러싸고 또한 이간하여 설치된다. 전자 부품 내장 기판(1)에서는, 전자 부품(30)과 제 1 도체층(13)과의 사이에는 제 2 절연층(12)이 배치된다. 따라서, 전자 부품(30)과 제 1 도체층(13)과의 사이에는 절연이 확보된다.
전자 부품 내장 기판(1)의 경우에는, 제 1 전극층(31A)은 비아 도체(18A), 제 3 도체층(15)(도체층(15A)) 및 비아 도체(17)를 통해, 제 1 전극층(31A)측의 제 1 도체층(13)(도체층(13A))과 접속된다. 또한, 제 2 전극층(31B)은 비아 도체(18B), 제 3 도체층(15)(도체층(15B)) 및 비아 도체(17)를 통해, 제 2 전극층(31B)측의 제 1 도체층(13)(도체층(13B))과 접속된다. 도 2에 나타내는 바와 같이, 제 1 전극층(31A)측의 제 1 도체층(13)인 도체층(13A) 및 제 2 전극층(31B)측의 제 1 도체층(13)인 도체층(13B)의 어느 것도, 오목 형상을 띠고, 전자 부품(30)이 도체층의 오목부에 들어간 상태로 되어 있다. 이와 같이, 제 1 도체층(13)은 전자 부품(30)를 둘러싸도록 배치되어 있으면, 제 1 절연층(11) 위의 전자 부품(30)의 주위를 도체층으로서 유효하게 이용할 수 있다. 또한, 전자 부품(30)과 제 1 도체층(13)은, 절연성을 확보하기 위해 3㎛ 이상 이간되어 있는 것이 바람직하다.
또한, 도 2에서는, 비아 도체(18A, 18B) 및 비아 도체(17)를 파선으로 나타내고 있지만, 비아 도체(18A, 18B) 및 비아 도체(17)는, 각각이 접속하는 전극층 또는 도체층의 위쪽에 설치된다. 이러한 구성으로 함으로써, 인접하는 비아 도체간의 절연도 제 2 절연층(12)에 의해 확보된다.
도 1로 돌아가서, 전자 부품(30)의 제 1 주면(30a)은, 제 1 도체층(13)의 상면(제 3 도체층(15)측의 주면)보다도 높게 되어 있다. 또한, 전자 부품(30)은 제 1 절연층의 제 1 주면(11a) 위에 접착층(40)을 통해 적층되어 있기 때문에, 제 2 주면(30b)은 제 1 도체층(13)의 하면, 즉, 제 1 절연층(11)의 제 1 주면(11a)보다도 높게 되어 있다. 이와 같이, 전자 부품 내장 기판(1)은 두께 방향(적층 방향)으로 보았을 때에, 전자 부품(30)의 제 1 주면(30a) 및 제 2 주면(30b)의 높이 위치가, 제 1 도체층(13)의 한 쌍의 주면의 높이 위치와 다르다.
도 3은 전자 부품 내장 기판의 전자 부품 근방의 확대도이다. 단, 도 3에 나타내는 전자 부품 내장 기판의 전자 부품(50)은, 도 1 등에서 나타내는 전자 부품(30)과는 달리, 제 1 전극층(31A) 및 제 2 전극층(31B)이 유전체층(32)을 끼워 넣도록 설치되어 있다. 즉, 도 3에 나타내는 전자 부품 내장 기판의 전자 부품(50)에서는, 제 2 전극층(31B)이 제 1 절연층(도 3에서는 도시하지 않음, 도 1 등 참조)의 제 1 주면(11a)측에 배치되어 있는 점이 전자 부품(30)과 상이하다. 이 경우에는, 제 2 절연층(12)을 관통하는 비아 도체(18A)만이 설치되고, 비아 도체(18A)를 통해 제 1 전극층(31A)과 제 3 도체층(15)이 전기적으로 접속된다. 또한, 제 2 전극층(31B)에 대해서는, 도시하지 않은 영역에 있어서, 제 2 전극층(31B)과 도체층을 접속하는 도체 배선이 설치된다.
도 3에서도, 전자 부품(50)의 제 1 주면(30a)은, 제 1 도체층(13)의 상면(제 3 도체층(15)측의 주면)보다도 높게 되어 있다. 또한, 전자 부품(50)은, 제 1 절연층의 제 1 주면(11a) 위에 접착층(40)을 통해 적층되어 있기 때문에, 제 2 주면(30b)은 제 1 도체층(13)의 하면, 즉, 제 1 절연층(11)의 제 1 주면(11a)보다도 높게 되어 있다.
본 실시형태에 따른 전자 부품 내장 기판(1)은, 도 1, 도 3 등에 나타내는 바와 같이, 두께 방향에서 보았을 때에, 전자 부품의 주면의 높이 위치가 인접하는 제 1 도체층(13)의 주면의 높이 위치와 서로 다른 것을 특징으로 한다. 그 결과, 전자 부품 내장 기판(1)에 대하여 외력이 가해진 경우에, 전자 부품이 외력의 영향을 받는 것을 방지할 수 있다. 이 점에 대해서는 후술한다.
다음으로, 전자 부품 내장 기판(1)의 제조 방법에 대하여, 도 4 및 도 5를 참조하면서 설명한다. 본 실시형태에서 설명하는 전자 부품 내장 기판(1)의 제조 방법은, 캐리어 부착 동박의 한 쌍의 주면 위에서 2개의 전자 부품 내장 기판을 동시에 제조하는 방법인데, 한쪽 주면 위에서만 전자 부품 내장 기판을 제조해도 좋다.
먼저, 도 4(A)에 나타내는 바와 같이, 캐리어 부착 동박(60)을 준비하고, 캐리어 부착 동박(60) 위에 소정의 패턴을 갖는 제 2 도체층(14)을 형성한다. 캐리어 부착 동박(60)이란, 기재(61)의 양쪽의 주면에 박리층(62)을 통해 극박 동박(63)이 적층된 것이다. 제 2 도체층(14)의 형성 방법은 특별히 한정되지 않지만, 예를 들어, 극박 동박(63) 위에 도체층을 형성한 후에 패터닝을 행함으로써 형성할 수 있다. 또한, 이후의 제조 공정에서도, 캐리어 부착 동박(60)의 양면에서 동일한 처리를 행하지만, 양면에서 동일한 처리를 행하는 점에 대해서는 설명을 생략하는 경우가 있다.
다음으로, 도 4(B)에 나타내는 바와 같이, 제 2 도체층(14) 위에, 제 1 절연층(11)을 적층한다. 또한, 제 1 절연층(11)의 소정의 위치에 레이저 등에 의해 개구를 형성하고, 도체 재료를 도입함으로써 비아 도체(16)를 형성한다. 또한, 제 1 절연층(11)의 제 1 주면(11a) 위에, 소정의 배선 패턴을 갖는 제 1 도체층(13)을 형성한다.
그 후, 도 4(C)에 나타내는 바와 같이, 제 1 절연층(11)의 제 1 주면(11a) 위에, 접착층(40)을 형성하는 동시에, 접착층(40) 위에 전자 부품(30)을 적층한다. 전자 부품(30)은, 제 1 전극층(31A), 제 2 전극층(31B) 및 유전체층(32)이 원하는 형상으로 가공된 상태에서, 접착층(40) 위에 적층된다.
다음으로, 제 1 절연층(11)의 제 1 주면(11a), 제 1 도체층(13), 및 전자 부품(30)을 전부 덮도록 제 2 절연층(12)을 적층한다. 그리고, 제 2 절연층(12)의 소정의 위치에 레이저 등으로 개구를 형성하고, 도체 재료를 도입함으로써, 비아 도체(17, 18A, 18B)를 형성한다. 또한, 제 2 절연층(12)의 주면 위에 소정의 배선 패턴을 갖는 제 3 도체층(15)을 형성한다. 또한, 제 2 절연층(12) 및 제 3 도체층(15)의 표면의 소정 위치에 절연 재료(22)를 설치한다. 그 결과, 도 5(A)에 나타내는 바와 같이, 캐리어 부착 동박(60)의 양면에, 제 1 절연층(11), 제 2 절연층(12)이 적층되어, 그 내부에 전자 부품(30)이 내장된 적층체가 얻어진다.
다음으로, 캐리어 부착 동박(60)의 박리층(62)에서 캐리어 부착 동박(60)의 기재(61)와 극박 동박(63)을 분리한다. 그 결과, 제 1 절연층(11), 제 2 절연층(12)이 적층되어, 그 내부에 전자 부품(30)이 내장된 적층체가 기재(61)로부터 분리된다. 그 후, 연마 등에 의해 제 1 절연층(11) 및 제 2 도체층(14)의 표면에 부착하는 극박 동박(63)을 제거한다. 그 결과, 도 5(B)에 나타내는 바와 같이, 하면측에서 제 1 절연층(11) 및 제 2 도체층(14)이 노출된 상태가 된다. 그 후, 제 1 절연층(11) 및 제 2 도체층(14)의 표면의 소정 위치에 절연 재료(21)를 설치하면, 도 1에 나타내는 전자 부품 내장 기판(1)이 얻어진다.
본 실시형태에 따른 전자 부품 내장 기판(1)은, 상술한 바와 같이, 전자 부품 내장 기판(1)은 두께 방향(적층 방향)으로 보았을 때에, 전자 부품(30)의 제 1 주면(30a) 및 제 2 주면(30b)의 높이 위치가, 인접하는 제 1 도체층(13)의 한 쌍의 주면의 높이 위치와 다르다. 보다 구체적으로는, 전자 부품(30)의 제 1 주면(30a)은 제 1 도체층(13)의 위쪽(제 3 도체층(15)측)의 주면보다도 높고, 전자 부품(30)의 제 2 주면(30b)은 제 1 도체층(13)의 아래쪽(제 2 도체층(14)측)의 주면(즉 제 1 절연층(11)의 제 1 주면(11a)에 대응함)보다도 높게 되어 있다. 이 결과, 전자 부품 내장 기판(1)이 외력을 받은 경우에도, 전자 부품(30)이 외력의 영향을 받아 파손되는 것을 방지할 수 있다.
본 실시형태에 따른 전자 부품 내장 기판(1)은, 최근의 전자 기기의 저배화의 요구 등에 따라 저배화된 것이다. 즉, 전자 부품 내장 기판(1)으로서의 두께가, 종래의 전자 부품 내장 기판에 비해 매우 작다. 그 때문에, 전자 부품 내장 기판(1)은 외력의 영향을 받기 쉽다. 전자 부품 내장 기판(1)이 외력을 받는 위치, 외력의 방향, 및 그 크기에 따라, 전자 부품 내장 기판(1)이 받는 영향은 변화된다. 그러나, 전자 부품(30)이 내장되어 있는 영역 및 그 주변은, 외력의 영향이 집중되기 쉬운 장소이다. 특히 전자 부품 내장 기판(1)과 같이, 제 1 절연층(11) 및 제 2 절연층(12)이 적층되어 있어, 그 계면 근방에 제 1 도체층(13)이 형성되어 있는 경우에는, 제 1 절연층(11)과 제 2 절연층(12)과의 계면을 어긋나게 하는 힘을 받으면, 제 1 절연층(11)과 제 2 절연층(12)과의 계면에 배치되는 전자 부품(30)은 그 영향을 받기 쉽다. 보다 구체적으로는, 전자 부품 내장 기판(1)의 주면 방향을 따른, 한쪽측의 주면과 다른 쪽측의 주면과의 사이에서 위치 어긋남이 일어나는 외력을 받으면, 전자 부품 내장 기판(1)에서는, 제 1 절연층(11)의 제 1 주면(11a)과, 제 1 주면(11a)에 대향하는 제 2 절연층(12)의 주면과의 사이가 가장 영향을 받기 쉽고, 이것들의 상대 위치가 변화하도록 외력을 받는다. 이 결과, 제 1 절연층(11)의 제 1 주면(11a) 위에 설치되어 있는 제 1 도체층(13)이 외력을 받게 된다. 그리고, 제 1 도체층(13)을 통해 외력이 제 1 주면(11a)을 따라 전파되어, 전자 부품(30)도 그 영향을 받는다고 생각된다. 제 1 도체층(13)은 주변의 제 1 절연층(11) 및 제 2 절연층(12)보다 강성이 높은 경우가 많고, 그 경우에는 특히 외력의 전파 능력이 높아진다고 생각된다. 여기서, 전자 부품(30)과 인접하는 제 1 도체층(13)이 적층 방향에서 보았을 때에 동일한 높이 위치에 있으면, 제 1 도체층(13)에 의해 전파된 외력이 전자 부품(30)에도 전파된다. 전자 부품(30)은 유전체층(32)을 갖는 구조이기 때문에, 제 1 도체층(13)과 비교하여 강성이 낮고, 외력의 영향을 받으면 파손될 가능성이 높다. 특히, 본 실시형태에 따른 전자 부품(30)과 같이, 제 1 전극층(31A) 및 제 2 전극층(31B)과, 유전체층(32)과의 적층 방향이, 제 1 절연층(11)과 제 2 절연층(12)과의 적층 방향이 동일하면, 전자 부품(30)이 외력의 영향을 크게 받을 가능성이 생각된다.
이에 대하여, 본 실시형태에 따른 전자 부품 내장 기판(1)에서는, 전자 부품(30)의 제 1 주면(30a) 및 제 2 주면(30b)의 높이 위치의 양쪽이, 인접하는 제 1 도체층(13)의 한 쌍의 주면의 높이 위치와 다르다. 이러한 구성을 가지고 있음으로써, 전자 부품 내장 기판(1)의 주면 방향을 따른, 한쪽측의 주면과 다른 쪽측의 주면과의 사이에서 위치 어긋남이 일어나는 외력을 받은 경우에, 상기와 같이 제 1 도체층(13)에 의해 외력이 전파되었다고 해도, 높이 위치의 차이에 의해 전자 부품(30)이 받는 외력을 저감할 수 있다. 즉, 전자 부품(30)의 한 쌍의 주면(제 1 주면(11a) 및 제 2 주면(11b))의 높이 위치와, 인접하는 제 1 도체층(13)의 한 쌍의 주면이 같은 경우와 비교하여, 제 1 도체층(13)에 의한 외력의 전파 방향과 전자 부품(30)의 한 쌍의 주면의 연장 방향을 달리 할 수 있다. 따라서, 전자 부품(30)이 받는 제 1 도체층(13)에 의해 전파된 외력의 영향을 저감할 수 있다. 따라서, 전자 부품이 외력의 영향을 받는 것을 억제할 수 있다.
또한, 본 실시형태에 따른 전자 부품 내장 기판(1)에 있어서, 전자 부품(30)은 제 1 절연층(11)의 제 1 주면(11a) 위에 접착층(40)을 통해 적층되어 있다. 그리고, 이러한 구성을 가짐으로써, 제 1 도체층(13)의 하면의 높이 위치와, 전자 부품(30)의 제 2 주면(30b)의 높이 위치가 서로 다르다. 이와 같이, 전자 부품(30)이 제 1 절연층(11)의 제 1 주면(11a) 위의 접착층(40) 위에 설치되어 있음으로써, 제 1 절연층(11)의 제 1 주면(11a)과, 제 1 주면(11a)에 대향하는 제 2 절연층(12)의 주면과의 사이에 위치 어긋남을 발생시킬 수 있는 힘을 접착층(40)에 의해 완화시킬 수 있다. 또한, 외력에 유래하여, 전자 부품(30)의 적층 방향(전자 부품 내장 기판(1)의 적층 방향)의 힘이, 전자 부품(30)에 가해진 경우라도, 접착층(40)에 의해 이것을 완화시킬 수 있다. 따라서, 전자 부품(30)이 외력의 영향을받는 것을 더욱 억제할 수 있다.
또한, 상기 전자 부품(30)에 있어서 외력의 영향을 억제할 수 있다는 효과는, 전자 부품 내장 기판(1)과 같이, 제 1 도체층(13)의 두께가 대략 균일한 경우에 현저해진다. 제 1 도체층(13)의 두께가 대략 균일한 경우, 제 1 도체층(13)의 연장 방향을 따라 전파하는 외력의 다른 방향으로의 분산이 억제된다. 따라서, 제 1 도체층(13)에 의해 외력의 크기가 유지된 상태에서 전자 부품(30)까지 전파될 가능성이 있다. 따라서, 제 1 도체층(13)의 두께가 대략 균일한 경우에, 전자 부품(30)의 주면의 높이 위치를 인접하는 제 1 도체층(13)의 한 쌍의 주면의 높이 위치와 다르게 함으로써, 전자 부품(30)이 받는 제 1 도체층(13)에 의해 전파된 외력의 영향을 저감하는 효과가 현저해진다.
본 실시형태의 전자 부품 내장 기판(1)에서는, 제 1 도체층(13)의 상면보다도 전자 부품(30)의 제 1 주면(11a)이 높고(제 3 도체층(15)측임), 또한, 제 1 도체층(13)의 하면(제 1 절연층의 제 1 주면(11a))보다도 전자 부품(30)의 제 2 주면(11b)이 높은 예를 나타내고 있다. 그러나, 전자 부품(30)의 주면의 높이 위치와 인접하는 제 1 도체층(13)의 한 쌍의 주면의 높이 위치가 서로 다르면, 전자 부품(30)이 받는 외력의 영향을 억제하는 효과는 얻을 수 있다. 따라서, 예를 들어, 제 1 도체층(13)의 주면의 상면보다도 전자 부품(30)의 제 1 주면(11a)이 낮은(제 2 도체층(14)측인) 경우라도, 전자 부품(30)이 받는 외력의 영향을 억제하는 효과는 얻을 수 있다.
또한, 적어도 전자 부품(30)의 제 1 주면(11a)의 높이 위치와 인접하는 제 1 도체층(13)의 상면의 높이 위치가 서로 다르면, 전자 부품(30)이 받는 외력의 영향을 억제하는 효과는 얻을 수 없다. 즉, 전자 부품(30)의 제 2 주면(11b)의 높이 위치와 인접하는 제 1 도체층(13)의 하면의 높이 위치가 동일하였다고 해도, 전자 부품(30)의 제 1 주면(11a)의 높이 위치와 인접하는 제 1 도체층(13)의 상면의 높이 위치가 다름으로써, 전자 부품(30)이 받는 외력의 영향을 억제할 수 있다.
전자 부품(30)의 제 1 주면(30a)의 높이 위치와, 제 1 도체층의 주면(상면)의 높이 위치와의 차는, 10㎛ 이하인 것이 바람직하다. 상술한 바와 같이, 전자 부품 내장 기판(1) 및 내장되는 전자 부품(30)은 어느 쪽도 매우 얇기 때문에, 전자 부품(30)의 제 1 주면(11a)의 높이 위치와, 제 1 도체층의 주면(상면)의 높이 위치와의 차가 커지면, 전자 부품(30)에 대하여 외력에 유래하는 응력이 집중될 가능성이 있다. 또한, 전자 부품 내장 기판(1)을 제조할 때에도, 제 2 절연층(12)의 두께가 전자 부품(30) 상부와 그 주위에서 크게 다르게 되어, 전자 부품(30)에 응력이 집중될 가능성이 있다. 따라서, 전자 부품(30)의 제 1 주면(11a)의 높이 위치와, 제 1 도체층의 주면(상면)의 높이 위치와의 차를 10㎛ 이하로 함으로써, 전자 부품(30)에 대한 응력의 집중을 억제할 수 있다.
또한, 전자 부품(30)의 제 2 주면(30b)의 높이 위치와, 제 1 도체층의 주면(하면)의 높이 위치가 서로 다른 경우에도, 그 차는 10㎛ 이하인 것이 바람직하다. 전자 부품(30)의 제 2 주면(30b)의 높이 위치와, 제 1 도체층의 주면(하면)의 높이 위치를 크게 달리 하는 구성으로 한 경우에도, 전자 부품(30)에 대하여 외력에 유래하는 응력이 집중될 가능성이 있다. 따라서, 높이 위치의 차를 10㎛ 이하로 함으로써, 전자 부품(30)에 대한 응력의 집중을 억제할 수 있다.
(변형예)
다음으로, 도 6 및 도 7을 참조하면서, 변형예에 따른 전자 부품 내장 기판에 대하여 설명한다. 도 6(A) 내지 도 6(C)는 전자 부품 내장 기판의 전자 부품과 다른 도체층 등의 접속을 변경한 예이다. 또한, 도 7은 전자 부품 및 제 1 도체층의 배치에 관한 변형예이다.
도 6(A)에 나타내는 전자 부품 내장 기판(1A)은 전자 부품(30)의 전극층과 제 1 도체층(13)이 도전 페이스트에 의해 접속되어 있다. 보다 구체적으로는, 전자 부품(30)의 제 1 전극층(31A)과, 제 1 도체층(13) 중 전자 부품(30)의 제 1 전극층(31A)측에서 인접하는 도체층(13A)과의 사이에, 이것들을 접속하도록 도전 페이스트(45A)가 충전되어 있다. 또한, 전자 부품(30)의 제 2 전극층(31B)과, 제 1 도체층(13) 중 전자 부품(30)의 제 2 전극층(31B)측에서 인접하는 도체층(13B)과의 사이에, 이것들을 접속하도록 도전 페이스트(45B)가 충전되어 있다. 도전 페이스트(45A, 45B)는 도전성을 갖는 재료이면 특별히 한정되지 않고, 예를 들어, Sn(주석)을 주성분으로 하는 재료 등을 사용할 수 있다. 도전 페이스트(45A, 45B)는 제 1 절연층(11)의 제 1 주면(11a) 위에 제 1 도체층(13)을 형성하는 동시에 접착층(40)을 통해 전자 부품(30)를 배치한 후에, 제 1 도체층(13)(도체층(13A) 또는 도체층(13B))과 전자 부품(30)의 전극층(제 1 전극층(31A) 또는 제 2 전극층(21B))을 접속하도록 도입된다.
전자 부품 내장 기판(1A)과 같이, 제 1 도체층(13)(도체층(13A) 또는 도체층(13B)과 전자 부품(30)의 전극층(제 1 전극층(31A) 또는 제 2 전극층(21B))이 도전 페이스트(45A, 45B)에 의해 접속되는 구성이면, 제 3 도체층(15) 중 제 1 전극층(31A)과 전기적으로 접속되는 도체층(15A)과, 도체층(13A)을 접속하는 비아 도체를 생략할 수 있다. 즉, 도 1에 나타내는 전자 부품 내장 기판(1)의 경우, 도체층(13A)과 도체층(15A)을 접속하는 비아 도체(17)가 설치되어 있었지만, 전자 부품 내장 기판(1A)에서는, 도전 페이스트(45A)에 의해 제 1 전극층(31A)과 도체층(13A)이 전기적으로 접속되어 있기 때문에, 상기의 비아 도체(17)를 생략할 수 있다. 마찬가지로, 전자 부품 내장 기판(1A)에서는, 도전 페이스트(45B)에 의해 제 2 전극층(31B)과 도체층(13B)이 전기적으로 접속되어 있기 때문에, 도체층(13B)과 도체층(15B)을 접속하는 비아 도체(17)를 생략할 수 있다. 이와 같이, 전자 부품 내장 기판(1A)에서는, 전자 부품(30)의 전극층과 제 1 도체층(13)을 접속하는 도전 페이스트(45A, 45B)를 사용함으로써, 배선의 처리를 간략화할 수 있다. 또한, 전자 부품 내장 기판(1A)에서는, 배선의 처리가 간략화되어 있지만, 단순화되어 있지 않은 경우라도, 배선의 처리를 유연하게 변경할 수 있다.
도 6(B)에 나타내는 전자 부품 내장 기판(1B)은, 도 6(A)에 나타내는 전자 부품 내장 기판(1A)과 마찬가지로 도전 페이스트(45A, 45B)에 의해, 전자 부품(30)의 전극층과 제 1 도체층(13)이 전기적으로 접속되어 있다. 또한, 전자 부품 내장 기판(1B)에서는, 전자 부품(30)의 제 1 전극층(31A)과, 제 3 도체층(15)의 도체층(15A)을 접속하는 비아 도체(18A), 및, 제 2 전극층(31B)과, 제 3 도체층(15)의 도체층(15B)을 접속하는 비아 도체(18B)가 설치되어 있지 않다. 전자 부품 내장 기판(1B)에서는, 비아 도체(18A, 18B) 대신에, 도체층(13A)과 도체층(15A)을 접속하는 비아 도체(17), 및, 도체층(13B)과 도체층(15B)을 접속하는 비아 도체(17)가 설치되어 있다. 도체층(13A, 13B)이 도전 페이스트(45A, 45B)에 의해 제 1 전극층(31A) 및 제 2 전극층(31B)과 각각 접속되어 있기 때문에, 도체층(13A, 13B)과 도체층(15A, 15B)을 접속함으로써, 제 1 전극층(31A), 도체층(13A) 및 도체층(15A)을 같은 전위로 할 수 있는 동시에, 제 2 전극층(31B), 도체층(13B) 및 도체층(15B)을 같은 전위로 할 수 있다. 따라서, 전자 부품 내장 기판(1B)에서도, 전자 부품(30)의 전극층과 제 1 도체층(13)을 접속하는 도전 페이스트(45A, 45B)를 사용함으로써, 배선의 처리를 간략화할 수 있다.
또한, 전자 부품 내장 기판(1B)과 같이, 전자 부품(30)의 제 1 전극층(31A) 및 제 2 전극층(31B)의 주면에 대하여 전기적으로 접속하는 비아 도체(18A, 18B)가 설치되어 있지 않은 구성으로 함으로써, 전자 부품 내장 기판(1B)이 외력을 받은 경우에, 전자 부품(30)의 적층 방향(전자 부품 내장 기판(1)의 적층 방향)의 힘이 비아 도체(18A, 18B)를 거쳐 전자 부품(30)에 가해지는 것을 억제할 수 있다. 따라서, 전자 부품(30)이 받는 외력의 영향을 더욱 억제할 수 있다.
도 6(C)에 나타내는 전자 부품 내장 기판(1C)은, 도 6(B)에 나타내는 전자 부품 내장 기판(1B)과 비교하여, 전자 부품(30)의 상하 방향이 역전되어 있다. 즉, 전자 부품(30)의 제 1 전극층(31A) 및 제 2 전극층(31B)이 유전체층(32)보다도 제 1 절연층(11)측에 배치되어 있다. 단, 제 1 절연층(11)의 제 1 주면(11a)과 전자 부품(30)의 제 1 전극층(31A) 및 제 2 전극층(31B)과는 이간되어 있고, 제 1 절연층(11)의 제 1 주면(11a)과 제 1 전극층(31A)과의 사이에는, 도전 페이스트(45A) 및 제 2 절연층(12)이 개재하고 있다. 또한, 제 1 절연층(11)의 제 1 주면(11a)과 제 2 전극층(31B)과의 사이에는, 도전 페이스트(45B) 및 제 2 절연층(12)이 개재하고 있다. 또한, 유전체층(32)의 위쪽(제 3 도체층(15)측)에는, 접착층(40)이 설치되어 있다. 그러나, 접착층(40)은 설치되어 있지 않아도 좋다.
전자 부품 내장 기판(1C)를 제조하는 경우에는, 제 1 절연층(11)의 제 1 주면(11a) 위에 제 1 도체층(13)을 형성하는 동시에 소정의 위치에 도전 페이스트(45A, 45B)를 배치한다. 그 후, 도전 페이스트(45A, 45B) 위에 전자 부품(30)을 배치한다. 또한, 필요에 따라 접착층(40)을 전자 부품(30) 위에 배치한다.
전자 부품 내장 기판(1C)과 같이, 전자 부품(30)의 천지가 역전되어 있는 경우라도, 도전 페이스트(45A, 45B)에 의해, 전자 부품(30)의 전극층과 제 1 도체층(13)이 전기적으로 접속되어 있다. 또한, 도체층(13A)과 도체층(15A)을 접속하는 비아 도체(17), 및, 도체층(13B)과 도체층(15B)을 접속하는 비아 도체(17)에 의해, 제 1 전극층(31A), 도체층(13A) 및 도체층(15A)을 같은 전위로 하는 동시에, 제 2 전극층(31B), 도체층(13B) 및 도체층(15B)을 같은 전위로 하고 있다.
또한, 전자 부품 내장 기판(1C)에서는, 도전 페이스트(45A, 45B)가 접착층으로서 기능하고, 도전 페이스트(45A, 45B)에 의해 전자 부품(30)이 제 1 절연층(11)에 대하여 이간된 상태로 되어 있다. 따라서, 전자 부품 내장 기판(1, 1A, 1B)과 마찬가지로, 전자 부품(30)이 제 1 절연층(11)의 제 1 주면(11a) 위에 접착층을 통해 적층된 상태가 되고, 전자 부품(30)이 외력의 영향을 받는 것을 더욱 억제할 수 있다.
도 7은, 전자 부품(30)이 복수 설치되어 있는 경우의 제 1 도체층(13)의 배치의 예를 나타내는 도면이고, 도 2에 대응하는 평면도이다. 도 7에 나타내는 예에서는, 2개의 전자 부품(30)이, 제 1 도체층(13)과 마찬가지로, 제 1 절연층(11)의 제 1 주면(11a) 위에 배치된다. 이 때, 2개의 전자 부품(30)은, 모두 제 1 도체층(13)과는 이간되어 배치된다. 이 때, 도 2에 나타내는 바와 같이, 제 1 도체층(13)(도체층(13A, 13B)은, 2개의 전자 부품(30) 각각의 제 1 전극층(31A), 제 2 전극층(31B) 및 유전체층(32)을 둘러싸고 또한 이간되어 설치된다. 전자 부품 내장 기판에서는, 전자 부품(30)과 제 1 도체층(13)과의 사이에는 제 2 절연층(12)이 배치되기 때문에, 전자 부품(30)과 제 1 도체층(13)과의 사이에는 절연이 확보된다.
또한, 도 7에 나타내는 제 1 도체층(13)(도체층(13A, 13B))은, 각각 인접하는 전자 부품(30)의 사이에 돌출되는 돌출부(13C)를 갖고 있다. 이와 같은 형상을 나타내고 있는 경우, 제 1 도체층(13)이 2개의 전자 부품(30) 각각의 주위에 설치되어 있음으로써, 전자 부품 내장 기판이 큰 외력을 받은 경우에, 2개의 전자 부품(30)끼리가 당접하는 것을 방지할 수 있다. 또한, 전자 부품 내장 기판의 제조시에는, 제 1 도체층(13)의 형상을 전자 부품(30)의 배치의 기준으로서 이용할 수 있기 때문에, 제조 효율의 향상에도 기여한다고 생각된다.
이상, 본 발명의 실시형태에 대하여 설명해 왔지만, 본 발명은 상기의 실시형태에 한정되지 않고, 여러가지 변경을 행할 수 있다.
예를 들어, 전자 부품 내장 기판(1)에 포함되는 전자 부품(30), 비아 도체(16, 17, 18A, 18B) 등의 형상 및 배치는 적절하게 변경할 수 있다. 또한, 제 1 도체층(13), 제 2 도체층(14), 및 제 3 도체층(15)의 형상에 대해서도 적절하게 변경할 수 있다. 또한, 제 2 도체층(14) 및 제 3 도체층(15)은 설치되지 않아도 좋고, 어느 한쪽만이 설치되어 있어도 좋다. 또한, 절연 재료(21,22)에 대해서도, 형상을 적절히 변경할 수 있고, 설치되어 있지 않아도 좋다.
또한, 상기 실시형태에서는, 절연층이 제 1 절연층(11) 및 제 2 절연층(12)의 2층인 경우에 대하여 설명했지만, 절연층은 3층 이상이라도 좋다. 절연층이 3 층 이상이라도, 전자 부품 및 도체층이 2층의 절연층의 사이가 설치되어 있는 구성이면, 본 실시형태에서 설명한 구성, 즉, 도체층의 주면과 전자 부품의 주면과의 높이 위치가 다른 구성을 가짐으로써, 전자 부품이 외력을 받는 것을 억제할 수 있다.
도 8 내지 도 11에, 본 발명의 전자 부품 내장 기판을 IC 내장 기판과 조합한 패키지 기판에 관한 실시형태를 나타낸다.
도 8은, IC54가 절연층(55)에 내장된 IC 내장 기판(56)과, 본 발명의 실시형태에 따른 전자 부품 내장 기판(1D)을, 제 3 절연층(51)을 통해 접속한 패키지 기판(2A)을 개략적으로 나타내는 단면도이다.
전자 부품 내장 기판(1D)은, 전자 부품 내장 기판(1) 등과 개략 구조는 동일하지만, 전자 부품(30)의 구조가 제 1 전극층(31A) 및 제 2 전극층(31B)이 유전체층(32)을 끼워 넣도록 설치되어 있다. 또한, 절연 재료(21, 22)는 제거된 상태로 되어 있다. 또한, 전자 부품 내장 기판(1D)은, 상하를 역전한 상태로 되어 있다. 즉, 제 2 도체층(14)측에 제 3 절연층(51) 및 IC 내장 기판(56)이 적층되어 있다.
전자 부품 내장 기판(1D)과 IC 내장 기판(56)은, 제 3 절연층(51)에 설치된 비아 도체(52) 및 접속용 도체층(53)을 통해 전기적으로 접속할 수 있다. 단, 전자 부품 내장 기판(1D)에서의 도체층과 IC54를 전기적으로 접속하는 비아 도체 및 도체층의 형상 및 배치 등은 적절히 변경할 수 있다. 따라서, 도체층(53)과는 다른 배선층 등이 설치되어 있어도 좋다.
도 8에 나타내는 패키지 기판(2A)은, 예를 들어 이하의 방법으로 제조할 수 있다. 우선, 절연층(55) 내에 IC54를 매립함으로써 IC 내장 기판(56)을 제조한다. 이때, IC54를 절연층(55)의 표면에 노출시킨 후 당해 표면(IC 내장 기판(56)의 하면측에 대응하는 면)을 평탄하게 한다. 그 후, IC54가 노출되는 표면 위에 도체층(53)을 형성한 후에, 제 3 절연층(51)을 설치하여, 내부에 비아 도체(52)를 형성한다. 그 후, 전자 부품 내장 기판(1D)의 각 부를 형성함으로써, 패키지 기판(2A)을 얻을 수 있다. 또한, IC 내장 기판(56)의 제조는, IC54 표면에 미리 반도체 프로세스 등에 의해 재배선의 도체층(53)을 형성한 후, 절연층(55)에 매립하는 수순에서 행해져도 좋다.
도 8과 같이 IC 내장 기판과 조합한 패키지 기판(2A)의 구조로 한 경우, 외력에 의해 전자 부품(30)이 영향을 받는 것을 더욱 효과적으로 억제할 수 있다.
도 9는 패키지 기판(2A)에 대하여 전자 부품(58)을 추가한 패키지 기판(2B)을 나타내고 있다. 패키지 기판(2B)에서는, 제 3 절연층(51) 내에 IC54에 대하여 직접 접속되는 전자 부품(58)이 설치되어 있다. 전자 부품(58)은 한 쌍의 전극층이 유전체층을 끼워 넣는 전자 부품(30)과 동일한 구조를 갖고 있어도 좋지만 특별히 한정되지 않는다. 전자 부품(58)은 도전성 재료(57)를 통해 IC54와 전기적으로 접속되어 있어도 좋다. 도 9에 나타내는 패키지 기판(2B)과 같이, IC 내장 기판(56)과 전자 부품 내장 기판(1D)과의 사이에 설치되는 제 3 절연층(51)에는, 전자 부품 내장 기판(1D) 내의 전자 부품(30)과는 다른 전자 부품(58)을 설치할 수 있다. 이와 같이, 전자 부품(30)과 전자 부품(58)을 조합함으로써, IC23으로의 전원 공급이 보다 안정된다는 부차적인 효과를 얻을 수 있다.
도 10은 패키지 기판(2A)에 대하여 전자 부품(58)을 추가한 패키지 기판(2C)을 나타내고 있다. 패키지 기판(2C)에서는, 전자 부품(58)이 제 3 도체층(15)에 대하여 외측에, 외부 부착 상태에서 전기적으로 접속된 예를 나타내고 있다. 전자 부품(58)을 부착할 때에는 필요에 따라 도전성 재료(57)가 설치되어 있어도 좋다. 도 10에 나타내는 패키지 기판(2C)과 같이, 전자 부품 내장 기판(1D) 내의 전자 부품(30)과는 다른 전자 부품(58)을 외부 부착하는 구조로 해도 좋다.
도 11은 도 9에 나타내는 패키지 기판(2B)과 도 10에 나타내는 패키지 기판(2C)을 조합한 패키지 기판(2D)을 나타내고 있다. 즉, 전자 부품 내장 기판(1D) 내의 전자 부품(30)과는 다른 전자 부품(58)이, 제 3 절연층(51) 내와, 제 3 도체층(15)의 외측의 양쪽에 설치되어 있다. 이와 같이, 패키지 기판(2D)에 포함되는 전자 부품의 수나 배치 등은 적절히 변경할 수 있다.
1, 1A 내지 1C …전자 부품 내장 기판, 2A 내지 2D … 패키지 기판, 10 … 기판, 11 … 제 1 절연층, 12 … 제 2 절연층, 13 … 제 1 도체층, 14 … 제 2 도체층, 15 … 제 3 도체층, 16, 17, 18A, 18B … 비아 도체, 21, 22 … 절연 재료, 30, 50 … 전자 부품, 31A … 제 1 전극층, 31B … 제 2 전극층, 40 … 접착층, 51 … 제 3 절연층, 54 … IC, 56 … IC 내장 기판, 58 … 전자 부품.
Claims (5)
- 제 1 절연층과,
상기 제 1 절연층의 한쪽측의 주면인 제 1 주면 위에 설치된 도체층과,
상기 제 1 절연층의 상기 제 1 주면 위에 설치되고, 한 쌍의 전극층과 유전체층이 적층된 전자 부품과,
상기 제 1 절연층 위에 적층되는 제 2 절연층을 갖고,
상기 제 1 절연층 및 상기 제 2 절연층은 에폭시 수지, 폴리이미드 수지, 아크릴 수지, 또는 페놀 수지로 구성되고,
상기 제 1 절연층 및 상기 제 2 절연층의 적층 방향과, 상기 전자 부품에서의 상기 전극층과 상기 유전체층과의 적층 방향이 같고,
상기 적층 방향에 있어서, 상기 전자 부품에서의 상기 제 1 주면측과는 반대측의 주면의 높이 위치와, 상기 전자 부품에 인접하는 상기 도체층에서의 상기 제 1 주면측과는 반대측의 주면의 높이 위치가 서로 다르고,
상기 제 1 절연층에는 두께 방향으로 관통하는 개구가 설치되고, 해당 개구에 상기 도체층에 접속하는 비아 도체가 설치되고,
상기 제 2 절연층에는 두께 방향으로 관통하는 개구가 설치되고, 해당 개구에 상기 도체층에 접속하는 비아 도체가 설치되고,
상기 제 1 절연층에 있어서, 상기 제 1 주면과는 반대측의 제 2 주면에서 도체 부분이 노출되도록 설치된 제 2 도체층을 더 가지고, 상기 제 1 절연층을 관통하는 비아는 상기 제 1 주면 위에 설치된 도체층과 상기 제 2 도체층을 접속하는, 전자 부품 내장 기판. - 제 1 항에 있어서, 상기 전자 부품은 상기 제 1 절연층의 상기 제 1 주면 위에 설치된 접착층 위에 설치되는, 전자 부품 내장 기판.
- 제 1 항 또는 제 2 항에 있어서, 상기 적층 방향에 있어서, 상기 전자 부품에서의 상기 제 1 주면측의 주면의 높이 위치와, 상기 전자 부품에 인접하는 상기 도체층에서의 상기 제 1 주면측의 주면의 높이 위치가 서로 다른, 전자 부품 내장 기판.
- 제 1 항에 있어서, 상기 도체층의 두께의 변동폭이 30% 이내인, 전자 부품 내장 기판.
- 제 1 항에 있어서, 상기 전자 부품의 상기 전극층의 일부는, 도전 페이스트에 의해 상기 도체층과 접속되어 있는, 전자 부품 내장 기판.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017070578 | 2017-03-31 | ||
| JPJP-P-2017-070578 | 2017-03-31 | ||
| PCT/JP2018/010552 WO2018180628A1 (ja) | 2017-03-31 | 2018-03-16 | 電子部品内蔵基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190133037A KR20190133037A (ko) | 2019-11-29 |
| KR102356125B1 true KR102356125B1 (ko) | 2022-01-28 |
Family
ID=63677428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197031907A Active KR102356125B1 (ko) | 2017-03-31 | 2018-03-16 | 전자 부품 내장 기판 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11367626B2 (ko) |
| JP (1) | JP7056646B2 (ko) |
| KR (1) | KR102356125B1 (ko) |
| WO (1) | WO2018180628A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11476261B2 (en) * | 2019-02-27 | 2022-10-18 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| US11277917B2 (en) | 2019-03-12 | 2022-03-15 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure, embedded type panel substrate and manufacturing method thereof |
| US10950551B2 (en) | 2019-04-29 | 2021-03-16 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure and manufacturing method thereof |
| US11296030B2 (en) | 2019-04-29 | 2022-04-05 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3792129B2 (ja) | 2001-03-01 | 2006-07-05 | 新光電気工業株式会社 | キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法 |
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| JP3817463B2 (ja) | 2001-11-12 | 2006-09-06 | 新光電気工業株式会社 | 多層配線基板の製造方法 |
| US7056800B2 (en) | 2003-12-15 | 2006-06-06 | Motorola, Inc. | Printed circuit embedded capacitors |
| TW200810043A (en) | 2006-08-04 | 2008-02-16 | Phoenix Prec Technology Corp | Circuit board structure with capacitor embedded therein and method for fabricating the same |
| JP2008159820A (ja) | 2006-12-22 | 2008-07-10 | Tdk Corp | 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法 |
| JP2010251530A (ja) * | 2009-04-16 | 2010-11-04 | Cmk Corp | キャパシタ内蔵型多層プリント配線板及びその製造方法 |
| KR102186146B1 (ko) | 2014-01-03 | 2020-12-03 | 삼성전기주식회사 | 패키지 기판, 패키지 기판 제조 방법 및 이를 이용한 반도체 패키지 |
| KR102235811B1 (ko) | 2014-02-27 | 2021-04-02 | 가부시키가이샤 앰코테크놀로지재팬 | 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법 |
| JP6462480B2 (ja) | 2015-04-28 | 2019-01-30 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
-
2018
- 2018-03-16 US US16/499,501 patent/US11367626B2/en active Active
- 2018-03-16 WO PCT/JP2018/010552 patent/WO2018180628A1/ja active Application Filing
- 2018-03-16 KR KR1020197031907A patent/KR102356125B1/ko active Active
- 2018-03-16 JP JP2019509301A patent/JP7056646B2/ja active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014045092A (ja) * | 2012-08-27 | 2014-03-13 | Fujikura Ltd | 部品内蔵基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2018180628A1 (ja) | 2020-02-06 |
| WO2018180628A1 (ja) | 2018-10-04 |
| KR20190133037A (ko) | 2019-11-29 |
| US20200043751A1 (en) | 2020-02-06 |
| US11367626B2 (en) | 2022-06-21 |
| JP7056646B2 (ja) | 2022-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0105 | International application |
Patent event date: 20191028 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20200812 Patent event code: PE09021S01D |
|
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20210408 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20211029 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20220124 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20220125 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20241219 Start annual number: 4 End annual number: 4 |