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KR102355953B1 - 표시장치 - Google Patents

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KR102355953B1
KR102355953B1 KR1020170128228A KR20170128228A KR102355953B1 KR 102355953 B1 KR102355953 B1 KR 102355953B1 KR 1020170128228 A KR1020170128228 A KR 1020170128228A KR 20170128228 A KR20170128228 A KR 20170128228A KR 102355953 B1 KR102355953 B1 KR 102355953B1
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Abstract

본 발명은 서브픽셀의 리페어 진행 시 배선의 커팅을 용이하게 하여 리페어 성공률을 높이고 배선의 쇼트를 방지할 수 있는 표시장치를 제공한다. 본 발명의 일 실시예에 따른 표시장치는 제1 기판 상에 위치하며, 발광소자가 배치된 발광영역과 상기 발광소자를 구동하는 회로가 배치된 회로영역을 각각 포함하는 서브픽셀들, 및 상기 회로영역에 위치하며, 상기 서브픽셀들에 각각 연결된 제1 전원연결라인, 센싱 연결라인 및 적어도 하나의 게이트 라인을 포함하며, 상기 제1 전원연결라인 및 상기 센싱 연결라인 중 적어도 하나의 일부분의 적층수는 상기 게이트 라인의 적층수보다 적은 것을 개시한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 서브픽셀의 리페어 진행 시 배선의 커팅을 용이하게 하여 리페어 성공률을 높이고 배선의 쇼트를 방지할 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 제작 공정 중에 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브픽셀을 암점화하는 리페어 공정이 수행될 수 있다. 암점화 리페어 공정은 특정 배선에 레이저를 조사하여 단락시킴으로써 서브픽셀을 암점화시킬 수 있다. 그러나 배선의 두께나 적층 구조 또는 위치에 따라 리페어 공정의 성공률이 떨어지고 소자의 손상이 발생하는 문제가 있다.
본 발명은 서브픽셀의 리페어 진행 시 배선의 커팅을 용이하게 하여 리페어 성공률을 높이고 배선의 쇼트를 방지할 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 기판 상에 위치하며, 발광소자가 배치된 발광영역과 상기 발광소자를 구동하는 회로가 배치된 회로영역을 각각 포함하는 서브픽셀들, 및 상기 회로영역에 위치하며, 상기 서브픽셀들에 각각 연결된 제1 전원연결라인, 센싱 연결라인 및 적어도 하나의 게이트 라인을 포함하며, 상기 제1 전원연결라인 및 상기 센싱 연결라인 중 적어도 하나의 일부분의 적층수는 상기 게이트 라인의 적층수보다 적은 것을 개시한다.
상기 제1 전원연결라인은 제1 전원라인으로부터 상기 서브픽셀들에 각각 연결되고, 상기 센싱 연결라인은 센싱 라인으로부터 상기 서브픽셀들에 각각 연결된다.
상기 회로영역에 위치하며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 센싱 트랜지스터를 포함하며, 상기 센싱 연결라인은 상기 센싱 트랜지스터의 상기 드레인 전극에 연결되고, 상기 게이트 라인은 상기 센싱 트랜지스터의 상기 게이트 전극과 일체로 연결된다.
상기 게이트 전극과 상기 소스 전극은 적어도 상층과 하층을 포함하는 2층으로 이루어진다.
상기 게이트 전극의 상층과 상기 소스 전극의 상층은 서로 동일한 물질로 이루어지고, 상기 게이트 전극의 하층과 상기 소스 전극의 하층은 서로 동일한 물질로 이루어진다.
상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 1층으로 이루어진다.
상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 상기 게이트 전극 및 상기 소스 전극의 하층과 동일한 물질로 이루어진다.
상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 적어도 1층 이상으로 이루어진다.
상기 드레인 전극은 상층과 하층을 포함하는 2층으로 이루어지고, 상기 제1 전원연결라인 또는 상기 센싱 연결라인 중 적어도 하나는 리페어부에서 1층으로 이루어지고 상기 리페어부 외에서 2층으로 이루어진다.
상기 제1 전원연결라인 및 상기 센싱 연결라인은 하층으로 이루어진 1층과, 상층과 하층으로 이루어진 2층을 포함한다.
상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인의 하층은 상기 게이트 전극의 하층과 동일한 물질로 이루어지고, 상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 라인의 상층은 상기 게이트 전극의 상층과 동일한 물질로 이루어진다.
본 발명의 일 실시예에 따른 유기발광표시장치는 각 리페어부에 대응되는 센싱 연결라인과 제1 전원연결라인을 1층 구조로 두께를 얇게 형성함으로써, 이후 수행될 수 있는 리페어 공정에서 센싱 연결라인 및 제1 전원연결라인의 리페어 성공률을 높일 수 있다.
또한, 본 발명의 일 실시예에 따른 유기발광표시장치는 각 리페어부에 대응되는 센싱 연결라인 및 제1 전원연결라인에 두꺼운 구리층이 존재하지 않기 때문에, 리페어 공정에서 레이저에 의해 구리가 용출되어 제2 전극과 쇼트되는 것을 방지할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성 예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 6은 본 발명에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면.
도 7은 도 6의 절취선 I-I'에 따른 단면도.
도 8은 본 발명의 일 실시예에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 9는 본 발명의 일 실시예에 따른 제1 서브픽셀을 나타낸 평면도.
도 10은 도 9의 절취선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'에 따른 일 예의 단면도.
도 11은 본 발명의 다른 실시예에 따른 제1 서브픽셀을 나타낸 평면도.
도 12는 도 11의 절취선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 다른 예의 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성 예시도이고, 도 4는 표시 패널의 단면 예시도이다.
도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원라인(EVDD)(고전위전압)과 제2 전원라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(DR)는 제1 전원라인(EVDD)에 제1전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고 제2 전원라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 제1 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 제2 전극에 제2 전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1a)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL1b)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1a)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL1b)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1a)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 제1 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 제1 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 5는 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이고, 도 6은 본 발명에 따라 도 5의 회로영역을 더욱 상세히 나타낸 도면이고, 도 7은 도 6의 절취선 I-I'에 따른 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 제1 기판(SUB1)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 제1 전원라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 및 제2 게이트 라인들(GL1a, GL1b)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)을 가로지르며 배치된다.
제1 전원라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 제1 전원라인(EVDD)은 제1 전원연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1a, GL1b)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.
도 6을 참조하여 제1 서브픽셀(SPn1)의 구조를 예로 설명한다.
도 5 및 도 6을 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1a, GL1b)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함한다.
발광영역(EMA)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 특히, 센싱 트랜지스터(ST)는 게이트 전극(240), 드레인 전극(250D), 소스 전극(250S) 및 반도체층(220)으로 구성된다. 센싱 트랜지스터(ST)의 드레인 전극(250D)은 앞선 도 5에 도시된 센싱 라인(VREF)으로부터 연결된 센싱 연결라인(VREFC)과 일체로 이루어진다.
본 발명의 도 6에 도시된 각 서브픽셀에서 가로 방향으로 배열된 라인들 예를 들어, 제1 및 제2 게이트 라인(GL1a, GL1b), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 게이트 전극물질로 이루어진다. 그리고 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 제1 전원라인(EVDD)은 광차단층 물질로 이루어진다.
도 7을 참조하여 센싱 트랜지스터(ST)와 센싱 연결라인(VREFC)의 단면 구조를 살펴보면 다음과 같다. 제1 기판(SUB1) 상에 광차단층 물질로 이루어진 제1 데이터 라인(DL1)이 배치되고, 제1 데이터 라인(DL1) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF) 상에 반도체층(220)이 배치되고, 반도체층(220) 상에 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에 게이트 전극(240), 소스 전극(250S), 드레인 전극(250D) 및 드레인 전극과 일체로 이루어진 센싱 연결라인(VREFC)이 배치된다. 이들 게이트 전극(240), 반도체층(220), 소스 전극(250S) 및 드레인 전극(250D)은 센싱 트랜지스터(ST)를 구성한다. 센싱 트랜지스터(ST) 상에 패시베이션막(PAS)과 오버코트층(OC)이 배치되고 유기막층(EML)과 캐소드 전극인 제2 전극(CAT)이 배치된다.
도 6 및 도 7에 도시된 구조의 표시 패널을 제작하는 공정 중 제1 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브픽셀을 암점화하는 리페어 공정이 수행될 수 있다. 이 중 가로 방향으로 배열된 제1 전원연결라인(EVDDC) 또는 센싱 연결라인(VREFC)에 리페어 목적으로 리페어부(RPL)를 레이저 커팅(laser cutting) 해야 할 경우가 발생한다. 이때, 제1 전원연결라인(EVDDC)과 센싱 연결라인(VREFC)은 게이트 전극과 동일한 재료로 동일한 구조로 형성된다. 구체적으로, 제1 전원연결라인(EVDDC)과 센싱 연결라인(VREFC)은 상부의 구리층(254, Cu)과 하부의 몰리티타늄층(252, MoTi)의 2층 구조로 이루어진다. 하부의 몰리티타늄층(252)의 두께는 100 내지 1500Å으로 얇은 반면, 저저항의 특성을 가진 상부의 구리층(254)은 보통 2000 내지 4000Å으로 두껍게 형성된다. 따라서, 레이저 커팅을 위한 레이저 조사 시 두꺼운 구리층(254)을 커팅하기가 매우 까다로워 리페어 성공률이 떨어진다. 또한, 두꺼운 구리층(254)을 커팅하기 위해 레이저를 많이 조사하면, 고열에 의해 구리층(254)에서 용출된 구리가 상부에 위치한 제2 전극과 컨택하여 쇼트(short)될 여지가 있다.
이하, 본 발명의 유기발광표시장치의 리페어 성공률을 높이고 쇼트 불량을 방지할 수 있는 실시예를 개시한다.
<실시예>
도 8은 본 발명의 일 실시예에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이고, 도 9는 본 발명의 일 실시예에 따른 제1 서브픽셀을 나타낸 평면도이고, 도 10은 도 9의 절취선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'에 따른 일 예의 단면도이며, 도 11은 본 발명의 다른 실시예에 따른 제1 서브픽셀을 나타낸 평면도이고, 도 12는 도 11의 절취선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 다른 예의 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 유기발광표시장치는 제1 및 제2 게이트 라인(GL1a, GL1b)과 제1 내지 제4 데이터 라인(DL1~DL4)이 교차하여 제1 내지 제4 서브픽셀(SPn1~SPn4)이 정의된다. 구체적으로, 제1 내지 제4 데이터 라인(DL1~DL4)과 각각 연결되는 제1 내지 제4 서브픽셀(SPn1~SPn4)은 센싱 라인(VREF)에 공통으로 연결되어 있다. 센싱 라인(VREF)은 제2 및 제3 서브픽셀(SPn2, SPn3)과는 직접 연결되어 있고, 제1 및 제4 서브픽셀(SPn1, SPn4)과는 센싱 연결라인(VREFC)을 통해 연결된다. 제1 내지 제4 서브픽셀(SPn1~SPn4)의 양 가장자리에는 제1 전원라인(EVDD)이 배치되고, 제1 전원라인(EVDD)과 인접한 제1 및 제4 서브픽셀(SPn1, SPn4)은 직접 연결되고 제2 및 제3 서브픽셀(SPn2, SPn3)은 제1 전원연결라인(EVDDC)을 통해 연결된다.
각 서브픽셀들의 발광영역(EMA)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 특히, 센싱 트랜지스터(ST)는 게이트 전극(240), 드레인 전극(250D), 소스 전극(250S) 및 반도체층(220)으로 구성된다. 센싱 트랜지스터(ST)의 드레인 전극(250D)은 센싱 라인(VREF)으로부터 연결된 센싱 연결라인(VREFC)과 일체로 이루어진다. 또한, 제1 전원라인(EVDD)은 제1 전원연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(DR)에 연결된다. 제1 전원라인(EVDD)은 제1 전원연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(DR)에 연결된다. 제1 및 제2 게이트 라인들(GL1a, GL1b)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(ST, SW)에 연결된다.
도 8과 함께 도 9를 참조하여 제1 서브픽셀(SPn1)의 구조를 예로 설명한다.
도 8 및 도 9를 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1a, GL1b)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함한다.
발광영역(EMA)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 특히, 센싱 트랜지스터(ST)는 게이트 전극(240), 드레인 전극(250D), 소스 전극(250S) 및 반도체층(220)으로 구성된다. 센싱 트랜지스터(ST)의 드레인 전극(250D)은 센싱 라인으로부터 연결된 센싱 연결라인(VREFC)과 일체로 이루어진다.
본 발명의 가로 방향으로 배열된 라인들 예를 들어, 제1 및 제2 게이트 라인(GL1a, GL1b), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 게이트 전극물질로 이루어진다. 그리고 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 제1 전원라인(EVDD)은 광차단층 물질로 이루어진다.
본 발명에서는 제1 전원연결라인(EVDDC) 및 센싱 연결라인(VREFC) 중 적어도 하나의 일부분의 적층수는 게이트 라인들(GL1a, GL1b)의 적층수보다 적게 이루어진다. 구체적으로, 제1 및 제2 게이트 라인(GL1a, GL1b)은 적어도 2층 이상의 구조로 이루어지고, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 1층 구조로 이루어진다.
도 10을 참조하면, 제1 기판(SUB1) 상에 광차단층 물질로 이루어진 제1 데이터 라인(DL1)이 배치되고, 제1 데이터 라인(DL1) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF) 상에 반도체층(220)이 배치되고, 반도체층(220) 상에 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에 게이트 전극(240), 소스 전극(250S), 드레인 전극(250D) 및 드레인 전극과 일체로 이루어진 센싱 연결라인(VREFC)이 배치된다. 이들 게이트 전극(240), 반도체층(220), 소스 전극(250S) 및 드레인 전극(250D)은 센싱 트랜지스터(ST)를 구성한다. 이들과 이격된 게이트 절연막(GI) 상에는 제1 전원연결라인(EVDDC)이 배치된다. 센싱 트랜지스터(ST) 및 제1 전원연결라인(EVDDC) 상에 패시베이션막(PAS)과 오버코트층(OC)이 배치되고 유기막층(EML)과 캐소드 전극인 제2 전극(CAT)이 배치된다.
여기서, 게이트 전극(240)은 게이트 상층(GUP)과 게이트 하층(GLP)의 2층 구조로 이루어지고, 소스 전극(250S)은 소스 상층(SUP)과 소스 하층(SLP)의 2층 구조로 이루어진다. 게이트 전극(240)과 소스 전극(250S)은 동일한 구조로 이루어지고, 도시하지 않았지만, 제1 및 제2 게이트 라인들 또한 게이트 전극(240)과 동일한 구조로 이루어진다. 따라서, 게이트 상층(GUP)과 소스 상층(SUP)은 동일한 물질로 이루어지고 게이트 하층(GLP)과 소스 하층(SLP)도 동일한 물질로 이루어진다. 게이트 상층(GUP)과 소스 상층(SUP)은 구리(Cu)와 같은 저저항의 금속으로 2000 내지 4000Å의 두께로 이루어진다.
반면, 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 1층 구조로 이루어진다. 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 전술한 게이트 전극(240)과 소스 전극(250S)의 제조 시 2층 구조로 형성되나 식각 공정에 의해 두꺼운 구리층이 제거되어 1층 구조로 이루어진다. 따라서, 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 전술한 게이트 하층(GLP) 및 소스 하층(SLP)과 동일한 물질로 이루어진다.
게이트 하층(GLP), 소스 하층(SLP), 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 은(Ag), 마그네슘(Mg) 또는 이들의 합금과, ITO 또는 IZO와 같은 투명한 금속산화막으로 이루어질 수 있다. 바람직하게는 몰리티타늄(MoTi)일 수 있다. 게이트 하층(GLP), 소스 하층(SLP), 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 100 내지 1500Å의 두께로 이루어진다. 즉, 드레인 전극(250D), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 100 내지 1500Å의 얇은 두께로 형성된다.
본 발명에서는 1층 구조의 센싱 연결라인(VREFC)과 제1 전원연결라인(EVDDC)을 형성함으로써, 센싱 연결라인(VREFC)과 제1 전원연결라인(EVDDC)의 두께를 얇게 형성한다. 따라서, 이후 수행될 수 있는 리페어 공정에서, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)의 리페어부(RPL)의 두께가 얇기 때문에 레이저 조사 시 용이하게 커팅되어 리페어 성공률을 높일 수 있다.
또한, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 두꺼운 구리층이 존재하지 않기 때문에, 레이저에 의해 구리가 용출되어 제2 전극(CAT)과 쇼트되는 것을 방지할 수 있다.
한편, 도 11 및 도 12를 참조하여 본 발명의 다른 실시예의 서브픽셀의 구조를 살펴보면 다음과 같다.
도 11을 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1a, GL1b)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함한다.
발광영역(EMA)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 특히, 센싱 트랜지스터(ST)는 게이트 전극(240), 드레인 전극(250D), 소스 전극(250S) 및 반도체층(220)으로 구성된다. 센싱 트랜지스터(ST)의 드레인 전극(250D)은 센싱 라인으로부터 연결된 센싱 연결라인(VREFC)과 일체로 이루어진다.
본 발명의 가로 방향으로 배열된 라인들 예를 들어, 제1 및 제2 게이트 라인(GL1a, GL1b), 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 게이트 전극물질로 이루어진다. 그리고 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 제1 전원라인(EVDD)은 광차단층 물질로 이루어진다.
본 발명에서는 제1 및 제2 게이트 라인(GL1a, GL1b)은 적어도 2층 이상의 구조로 이루어진다. 특히, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 2층 구조로 이루어지되 일부 영역에서 1층 구조로 이루어진다. 여기서 일부 영역은 리페어 공정 시 레이저 커팅이 이루어질 수 있는 리페어부(RPL)일 수 있다. 리페어부(RPL)는 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)이 각 서브픽셀에 연결되는 경로라면 어디에도 위치할 수 있다. 즉, 본 발명의 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 2층 구조로 이루어지되 리페어부(RPL)에서 1층 구조로 이루어질 수 있다.
보다 자세하게 도 12를 참조하면, 제1 기판(SUB1) 상에 광차단층 물질로 이루어진 제1 데이터 라인(DL1)이 배치되고, 제1 데이터 라인(DL1) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF) 상에 반도체층(220)이 배치되고, 반도체층(220) 상에 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에 게이트 전극(240), 소스 전극(250S), 드레인 전극(250D) 및 드레인 전극과 일체로 이루어진 센싱 연결라인(VREFC)이 배치된다. 이들 게이트 전극(240), 반도체층(220), 소스 전극(250S) 및 드레인 전극(250D)은 센싱 트랜지스터(ST)를 구성한다. 이들과 이격된 게이트 절연막(GI) 상에는 제1 전원연결라인(EVDDC)이 배치된다. 센싱 트랜지스터(ST) 및 제1 전원연결라인(EVDDC) 상에 패시베이션막(PAS)과 오버코트층(OC)이 배치되고 유기막층(EML)과 캐소드 전극인 제2 전극(CAT)이 배치된다.
게이트 전극(240)은 게이트 상층(GUP)과 게이트 하층(GLP)의 2층 구조로 이루어지고, 소스 전극(250S)은 소스 상층(SUP)과 소스 하층(SLP)의 2층 구조로 이루어진다. 전술한 도 10과는 달리, 드레인 전극(250D)도 드레인 상층(DUP)과 드레인 하층(DLP)의 2층 구조로 이루어진다. 게이트 전극(240), 소스 전극(250S) 및 드레인 전극(250D)은 동일한 구조로 이루어지고, 도시하지 않았지만, 제1 및 제2 게이트 라인들 또한 게이트 전극(240)과 동일한 구조로 이루어진다. 따라서, 게이트 상층(GUP), 소스 상층(SUP) 및 드레인 상층(DUP)은 서로 동일한 물질로 이루어지고 게이트 하층(GLP), 소스 하층(SLP) 및 드레인 하층(DLP)도 서로 동일한 물질로 이루어진다. 게이트 상층(GUP), 소스 상층(SUP) 및 드레인 상층(DUP)은 구리(Cu)와 같은 저저항의 금속으로 2000 내지 4000Å의 두께로 이루어진다.
반면, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 2층 구조로 이루어지되 리페어부(RPL)에서 1층 구조로 이루어진다. 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 전술한 게이트 전극(240), 소스 전극(250S) 및 드레인 전극(250D)의 제조 시 2층 구조로 형성되나 식각 공정에 의해 두꺼운 구리층이 일부가 제거되어 리페어부(RPL)에서 1층 구조로 이루어진다.
구체적으로, 센싱 연결라인(VREFC)은 센싱 상층(VUP)과 센싱 하층(VLP)의 2층 구조로 이루어지되, 리페어부(RPL)의 센싱 연결라인(VREFS)은 센싱 하층(VLP)의 1층 구조로 이루어진다. 또한, 제1 전원연결라인(EVDDC)은 전원 상층(EUP)과 전원 하층(ELP)의 2층 구조로 이루어지되, 리페어부(RPL)의 제1 전원연결라인(EVDDC)은 전원 하층(ELP)의 1층 구조로 이루어진다.
전술한 게이트 하층(GLP), 소스 하층(SLP), 드레인 하층(DLP), 센싱 하층(SLP) 및 전원 하층(ELP)은 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 은(Ag), 마그네슘(Mg) 또는 이들의 합금과, ITO 또는 IZO와 같은 투명한 금속산화막으로 이루어질 수 있다. 바람직하게는 몰리티타늄(MoTi)일 수 있다. 게이트 하층(GLP), 소스 하층(SLP), 드레인 하층(DLP), 센싱 하층(SLP) 및 전원 하층(ELP)은 100 내지 1500Å의 두께로 이루어진다. 따라서, 리페어부(RPL)에서 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 각각 센싱 하층(VLP)과 전원 하층(ELP)으로만 이루어지기 때문에 100 내지 1500Å의 얇은 두께로 형성된다.
본 발명에서는 센싱 연결라인(VREFC)과 제1 전원연결라인(EVDDC)을 상층과 하층의 2층 구조로 형성하되, 리페어부(RPL)에서 상층을 제거하고 하층의 1층 구조로 형성한다. 각 리페어부(RPL)에 대응되는 센싱 연결라인(VREFC)과 제1 전원연결라인(EVDDC)은 센싱 하층(VLP)과 전원 하층(ELP)만 존재하여 두께가 얇게 이루어진다. 따라서, 이후 수행될 수 있는 리페어 공정에서, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)의 리페어부(RPL)의 두께가 얇기 때문에 레이저 조사 시 용이하게 커팅되어 리페어 성공률을 높일 수 있다.
또한, 센싱 연결라인(VREFC) 및 제1 전원연결라인(EVDDC)은 두꺼운 구리층이 존재하지 않기 때문에, 레이저에 의해 구리가 용출되어 제2 전극(CAT)과 쇼트되는 것을 방지할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 리페어부에서 제1 전원연결라인과 센싱 연결라인을 1층 구조로 형성함으로써, 리페어 성공률을 높이고 제2 전극과 쇼트되는 것을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 GL1a: 제1 게이트 라인
GL1b: 제2 게이트 라인 EVDD: 제1 전원라인
VREF: 센싱라인 DL1 ~ DL4: 제1 내지 제4 데이터 라인
EVDDC: 제1 전원연결라인 VREFC: 센싱 연결라인
EMA: 발광영역 DRA: 회로영역
SPn1 ~ SPn4: 제1 서브픽셀 내지 제4 서브픽셀

Claims (11)

  1. 제1 기판 상에 위치하며, 발광소자가 배치된 발광영역과 상기 발광소자를 구동하는 회로가 배치된 회로영역을 각각 포함하는 서브픽셀들; 및
    상기 회로영역에 위치하며, 상기 서브픽셀들에 각각 연결된 제1 전원연결라인, 센싱 연결라인 및 적어도 하나의 게이트 라인;을 포함하며,
    상기 제1 전원연결라인 및 상기 센싱 연결라인 중 적어도 하나의 일부분의 적층수는 상기 게이트 라인의 적층수보다 적은 표시장치.
  2. 제1 항에 있어서,
    상기 제1 전원연결라인은 제1 전원라인으로부터 상기 서브픽셀들에 각각 연결되고,
    상기 센싱 연결라인은 센싱 라인으로부터 상기 서브픽셀들에 각각 연결되는 표시장치.
  3. 제2 항에 있어서,
    상기 회로영역에 위치하며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 센싱 트랜지스터를 포함하며,
    상기 센싱 연결라인은 상기 센싱 트랜지스터의 상기 드레인 전극에 연결되고, 상기 게이트 라인은 상기 센싱 트랜지스터의 상기 게이트 전극과 일체로 연결되는 표시장치.
  4. 제3 항에 있어서,
    상기 게이트 전극과 상기 소스 전극은 적어도 상층과 하층을 포함하는 2층으로 이루어진 표시장치.
  5. 제4 항에 있어서,
    상기 게이트 전극의 상층과 상기 소스 전극의 상층은 서로 동일한 물질로 이루어지고, 상기 게이트 전극의 하층과 상기 소스 전극의 하층은 서로 동일한 물질로 이루어진 표시장치.
  6. 제4 항에 있어서,
    상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 1층으로 이루어진 표시장치.
  7. 제6 항에 있어서,
    상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 상기 게이트 전극 및 상기 소스 전극의 하층과 동일한 물질로 이루어진 표시장치.
  8. 제4 항에 있어서,
    상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인은 적어도 1층 이상으로 이루어진 표시장치.
  9. 제8 항에 있어서,
    상기 드레인 전극은 상층과 하층을 포함하는 2층으로 이루어지고,
    상기 제1 전원연결라인 또는 상기 센싱 연결라인 중 적어도 하나는 리페어부에서 1층으로 이루어지고 상기 리페어부 외에서 2층으로 이루어진 표시장치.
  10. 제9 항에 있어서,
    상기 제1 전원연결라인 및 상기 센싱 연결라인은 하층으로 이루어진 1층과, 상층과 하층으로 이루어진 2층을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 연결라인의 하층은 상기 게이트 전극의 하층과 동일한 물질로 이루어지고, 상기 드레인 전극, 상기 제1 전원연결라인 및 상기 센싱 라인의 상층은 상기 게이트 전극의 상층과 동일한 물질로 이루어진 표시장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107610643B (zh) * 2017-09-29 2020-11-10 京东方科技集团股份有限公司 补偿电路及其控制方法、显示面板和显示装置
KR102676642B1 (ko) * 2018-09-28 2024-06-21 삼성디스플레이 주식회사 표시 장치
CN110459578B (zh) * 2019-08-21 2022-06-10 合肥鑫晟光电科技有限公司 显示基板及其制备方法和修复方法、显示装置
CN110828524B (zh) * 2019-11-19 2022-03-29 京东方科技集团股份有限公司 驱动背板及其制备方法、显示面板及其修复方法
KR20230103424A (ko) * 2021-12-31 2023-07-07 엘지디스플레이 주식회사 유기발광 표시장치 및 유기발광 표시패널

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4001712B2 (ja) * 2000-03-29 2007-10-31 シャープ株式会社 液晶表示装置の欠陥修復方法
JP2002091342A (ja) * 2000-07-10 2002-03-27 Toshiba Corp マトリクスアレイ基板
KR102167131B1 (ko) * 2013-01-30 2020-10-16 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법
KR102138690B1 (ko) * 2013-12-31 2020-07-28 엘지디스플레이 주식회사 유기전계발광 표시장치
KR102183530B1 (ko) * 2014-08-14 2020-11-27 엘지디스플레이 주식회사 유기발광표시패널
KR102183494B1 (ko) * 2014-08-21 2020-11-27 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102508256B1 (ko) * 2015-12-31 2023-03-09 엘지디스플레이 주식회사 유기발광 표시패널, 유기발광 표시장치 및 이의 리페어 방법
KR102668224B1 (ko) * 2016-11-30 2024-05-24 엘지디스플레이 주식회사 표시장치

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