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KR102349069B1 - 집적된 수동 디바이스들을 위한 3d 트렌치 커패시터 - Google Patents

집적된 수동 디바이스들을 위한 3d 트렌치 커패시터 Download PDF

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KR102349069B1
KR102349069B1 KR1020200056988A KR20200056988A KR102349069B1 KR 102349069 B1 KR102349069 B1 KR 102349069B1 KR 1020200056988 A KR1020200056988 A KR 1020200056988A KR 20200056988 A KR20200056988 A KR 20200056988A KR 102349069 B1 KR102349069 B1 KR 102349069B1
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KR
South Korea
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substrate
trench
trench capacitor
capacitor
tsv
Prior art date
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KR1020200056988A
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English (en)
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Inventor
신-후아 훙
레이-린 츄
영-지흐 린
충-이 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 개시의 다양한 실시예들은 3차원(3D) 트렌치 커패시터뿐만 아니라 이를 형성하는 방법에 관한 것이다. 일부 실시예들에서, 제1 기판은 제2 기판 위에 놓여, 제1 기판의 전면이 제2 기판의 전면과 마주본다. 제1 트렌치 커패시터 및 제2 트렌치 커패시터는 각각 제1 및 제2 기판의 전면들 내로 연장된다. 복수의 와이어들 및 복수의 비아들이 제1 및 제2 트렌치 커패시터 사이에 적층되고 이들에 전기적으로 결합된다. 제1 기판 관통 비아(TSV)는 제1 기판의 후면으로부터 제1 기판을 관통하여 연장되고, 와이어들 및 비아들은 제1 TSV를 제1 및 제2 트렌치 커패시터에 전기적으로 결합시킨다. 제1 및 제2 트렌치 커패시터와 이들 사이의 전기적 결합은 집합적으로 3D 트렌치 커패시터를 정의한다.

Description

집적된 수동 디바이스들을 위한 3D 트렌치 커패시터{3D TRENCH CAPACITOR FOR INTEGRATED PASSIVE DEVICES}
본 출원은 집적된 수동 디바이스들을 위한 3D 트렌치 커패시터에 관한 것이다.
집적된 수동 디바이스(integrated passive device; IPD)는 반도체 기판 상에 집적된 하나 이상의 수동 디바이스의 집합(collection)이다. 수동 디바이스들은, 예를 들어 커패시터들, 저항기들, 인덕터들 등을 포함할 수 있다. IPD들은 반도체 제조 프로세스들을 사용하여 형성되며 집적 회로(IC)들로 패키징된다. 이는 개별 수동 디바이스들에 비해, 감소된 크기, 감소된 비용, 및 증가된 기능 밀도를 초래한다. IPD들은, 무엇보다도 모바일 디바이스들 및 응용 프로세서들에의 응용을 찾는다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 3 차원(3D) 트렌치 커패시터가 하이브리드 접합에 의해 함께 전기적으로 결합된 트렌치 세그먼트들을 갖는 반도체 구조물의 일부 실시예들의 단면도를 도시한다.
도 2는 도 1의 기판 관통 비아(through substrate via; TSV)들을 통해 도 1의 3D 트렌치 커패시터에 전기적으로 결합된 와이어들의 일부 실시예들의 상부 레이아웃을 도시한다.
도 3은 도 1의 3D 트렌치 커패시터의 일부 실시예들의 회로도를 도시한다.
도 4a 내지 도 4e는 트렌치 세그먼트들이 변화되는 도 1의 반도체 구조물의 다양한 대안적인 실시예들의 단면도들을 도시한다.
도 5a 및 도 5b는 트렌치 세그먼트들이 도 1에서보다 많은 커패시터 전극들에 의해 정의되는 도 1의 반도체 구조물의 다양한 대안적인 실시예들의 단면도들을 도시한다.
도 6은 도 5a의 TSV들을 도 5a의 3D 트렌치 커패시터에 전기적으로 결합시키는 와이어들의 일부 실시예들의 상부 레이아웃을 도시한다.
도 7은, 트렌치 세그먼트들이 하이브리드 접합 대신 TSV들에 의해 함께 전기적으로 결합되는 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도이다.
도 8a 내지 도 8e는 트렌치 세그먼트들이 변화되는 도 7의 반도체 구조물의 다양한 대안적인 실시예들의 단면도들을 도시한다.
도 9a 및 도 9b는, 트렌치 세그먼트들이 도 7에서보다 많은 커패시터 전극들에 의해 정의되는 도 7의 반도체 구조물의 다양한 대안적인 실시예들의 단면도들을 도시한다.
도 10a 내지 도 10c는, 3D 트렌치 커패시터가 적어도 4 개의 디바이스 층들에 걸쳐 있고 하이브리드 접합 및/또는 TSV들에 의해 함께 전기적으로 결합된 트렌치 세그먼트들을 갖는 반도체 구조물의 다양한 실시예들의 단면도들을 도시한다.
도 11은, 2D 트렌치 커패시터가 상호접속 구조물 내에서 부분적으로 깊이를 갖는 트렌치 세그먼트들을 갖는 반도체 구조물 패키지의 일부 실시예들의 단면도를 도시한다.
도 12 내지 도 20은, 3D 트렌치 커패시터가 하이브리드 접합에 의해 전기적으로 함께 결합된 트렌치 세그먼트들을 갖는 반도체 구조물을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 21은 도 12 내지 도 20의 방법의 일부 실시예들의 블록도를 도시한다.
도 22 내지 도 27은, 3D 트렌치 커패시터가 하이브리드 접합 대신 TSV들에 의해 전기적으로 함께 결합된 트렌치 세그먼트들을 갖는 반도체 구조물을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 28은 도 22 내지 도 27의 방법의 일부 실시예들의 블록도를 도시한다.
본 개시는 본 개시의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
일부 실시예들에서, 집적된 수동 디바이스(IPD)는 단일 모놀리식 반도체 기판 및 기판에 매립된 트렌치 커패시터를 포함한다. 트렌치 커패시터는 복수의 커패시터 전극들 및 복수의 커패시터 유전체층들을 포함한다. 커패시터 전극들 및 커패시터 유전체층들은 교번적으로(alternatingly) 적층되고, 기판 내로 연장되거나 돌출되는 트렌치 세그먼트를 정의한다. 또한, 커패시터 전극들은 와이어들 및 비아들에 의해 트렌치 커패시터의 제1 단자와 트렌치 커패시터의 제2 단자에 교번적으로 그리고 전기적으로 결합된다.
IPD는, 다른 무엇보다도, 모바일 디바이스들 및 액세스 프로세서들을 위해 사용될 수 있다. 모바일 디바이스들 및 액세스 프로세서들은 지속적으로 스케일링 다운하는 것을 추구한다. 이와 같이, 모바일 디바이스들 및 액세스 프로세서들은 지속적으로 점점 더 작은 IPD들을 추구한다. IPD의 크기를 감소시키기 위해, 트렌치 커패시터의 커패시턴스 밀도를 증가시킴으로써 트렌치 커패시터의 크기가 감소될 수 있다. 커패시턴스 밀도는 수평 또는 XY 평면(예를 들어, 트렌치 커패시터의 풋프린트) 상으로 트렌치 커패시터의 2차원(2D) 투영에서 단위 면적당 커패시턴스에 대응한다. 수직 또는 Z 차원에서 트렌치 세그먼트의 깊이(예를 들어, 트렌치 세그먼트가 기판 내로 얼마나 깊이 연장되는지)를 증가시킴으로써 커패시턴스 밀도가 증가될 수 있다. 그러나, IPD를 형성하기 위해 사용되는 반도체 제조 프로세스들은 깊이를 제한할 수 있고, 이에 따라, 커패시턴스 밀도를 제한할 수 있다.
트렌치 세그먼트의 깊이를 증가시키는 것은 트렌치 세그먼트의 종횡비(예를 들어, 높이 대 폭의 비)를 증가시키므로, 이에 따라 트렌치 세그먼트가 형성되는 트렌치의 종횡비를 증가시킨다. 높은 종횡비들에서, 이들로부터 트렌치 세그먼트가 형성되는 층들의 퇴적 동안 트렌치의 상부 코너들 주위에서 재료가 클러스터링 될 수 있다. 이 현상은 트렌치 넥킹(trench necking)이라고 알려져 있을 수 있다. 클러스터링은 퇴적이 완료되기 전에 트렌치의 상부를 핀치 오프(pinch off)할 수 있다. 이와 같이, 트렌치 내에 공극이 형성될 수 있다. 또한, 이들로부터 트렌치 세그먼트가 형성되는 일부 층들은 트렌치의 상부로 제한될 수 있으며, 이는 전극 표면적을 감소시킬 수 있고 이에 따라 커패시터 밀도를 감소시킬 수 있다.
본 개시의 다양한 실시예들은 IPD들을 위한 3차원(3D) 트렌치 커패시터뿐만 아니라, 3D 트렌치 커패시터를 형성하기 위한 방법에 관한 것이다. 일부 실시예들에서, 3D 트렌치 커패시터가 배열되는 반도체 구조물은 제1 IC 다이, 제2 IC 다이, 및 기판 관통 비아(TSV)의 쌍을 포함한다. 제1 IC 다이는 제1 기판, 제1 기판 아래에 놓인 제1 상호접속 구조물 및 제1 트렌치 커패시터를 포함한다. 제1 트렌치 커패시터는 제1 기판 내로 연장되고 제1 기판과 제1 상호접속 구조물 사이에 있다. 제2 IC 다이는 제1 IC 다이 아래에 있고 제1 다이에 직접 접합된다. 또한, 제2 IC 다이는 제2 기판, 제2 기판 위에 놓인 제2 상호접속 구조물 및 제2 트렌치 커패시터를 포함한다. 제2 트렌치 커패시터는 제2 기판 내로 연장되고 제2 기판과 제2 상호접속 구조물 사이에 있다. 제1 및 제2 트렌치 커패시터는 집합적으로 3D 트렌치 커패시터를 정의한다. TSV들은 제1 기판을 관통하여 연장되고, 제1 및 제2 상호접속 구조물에 의해 제1 및 제2 트렌치 커패시터에 전기적으로 결합된다.
접합은 제1 및 제2 트렌치 커패시터를 수직 또는 Z 차원으로 이격시킬 수 있다. 이와 같이, 3D 트렌치 커패시터의 수평 또는 XY 평면으로의 2 차원 투영은 작은 면적을 차지할 수 있다. 다시 말해, 3D 트렌치 커패시터는 작은 풋프린트를 가질 수 있다. 또한, 접합 및/또는 TSV들은 제1 및 제2 트렌치 커패시터를 병렬로 전기적으로 결합시킬 수 있으므로, 3D 트렌치 커패시터의 커패시턴스는 제1 및 제2 트렌치 커패시터의 개별 커패시턴스의 합이다. 3D 트렌치 커패시터의 커패시턴스는 다수의 트렌치 커패시터들의 커패시턴스들의 합일 수 있으므로, 3D 트렌치 커패시터는 높은 커패시턴스를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트로 인해, 3D 트렌치 커패시터는 높은 커패시턴스 밀도를 가질 수 있다. 즉, 3D 트렌치 커패시터의 풋프린트에서 단위 면적당 커패시턴스가 높을 수 있다.
도 1을 참조하면, 3D 트렌치 커패시터(102)가 배열된 반도체 구조물의 일부 실시예들의 단면도(100)가 제공된다. 반도체 구조물은, 예를 들어, 집적 회로(IC), IPD 또는 일부 다른 적합한 반도체 구조물일 수 있다. 3D 트렌치 커패시터(102)는 복수의 IC 다이들(106)을 가로질러 펼쳐진 복수의 트렌치 세그먼트들(104)을 포함하고, IC 다이들(106)은 전면 접합 인터페이스(108)에서 함께 하이브리드 접합된다. 전면 접합 인터페이스(108)는 금속-금속 접합 및 유전체-유전체 접합 둘 다를 포함한다.
복수의 IC 다이들(106)은 제1 IC 다이(106a) 및 제1 IC 다이(106a) 아래에 놓인 제2 IC 다이(106b)를 포함한다. IC 다이들(106)은 대응 기판들(110), 대응 디바이스 층들(112), 및 대응 상호접속 구조물들(114)을 포함한다. 디바이스 층들(112) 및 상호접속 구조물들(114)은 각각 기판들(110)의 전면들(116) 상에 있다. 기판들(110)은, 예를 들어 벌크 단결정 실리콘 기판들 또는 일부 다른 적합한 반도체 기판들일 수 있다. 디바이스 층들(112)은 수직 또는 Z 차원의 디바이스들의 레벨들이다. 상호접속 구조물들(114)은 전면 접합 인터페이스(108)에서 직접 접촉하고, 디바이스 층들(112)을 둘러싸며 디바이스 층들(112)에 전기적으로 결합한다.
상호접속 구조물들(114)은 대응 상호접속 유전체층들(118), 대응 와이어들(120), 및 대응 비아들(122)을 포함한다. 와이어들(120) 및 비아들(122)은 트렌치 세그먼트들(104)로부터 전면 접합 인터페이스(108)로의 전도성 경로들을 정의하기 위해 상호접속 유전체층들(118) 내에서 교번적으로 적층된다. 상호접속 유전체층들(118)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 k 유전체, 일부 다른 적합한 유전체(들), 또는 전술한 것의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에서, 상호접속 유전체층들(118)은 전면 접합 인터페이스(108)에서 실리콘 산화물 및/또는 실리콘 산질화물이거나, 이를 포함한다. 그러나, 다른 적합한 유전체(들)로 수정 가능하다. 와이어들(120) 및 비아들(122)은, 예를 들어 금속 및/또는 일부 다른 적합한 전도성 재료(들)이거나 이를 포함할 수 있다.
트렌치 세그먼트들(104)은 디바이스 층들(112)을 가로질러 펼쳐진다. 또한, 트렌치 세그먼트들(104)은 각각 기판들(110)의 후면들(124)을 향해 기판(110)의 전면들(116) 내로 각각 연장되거나 돌출된다. 트렌치 세그먼트들(104)은 2차원(2D) 트렌치 커패시터들(126)을 개별적으로 정의한다. 2D 트렌치 커패시터는 단일 디바이스 층으로 제한되는 트렌치 커패시터인 반면, 3D 트렌치 커패시터는 다수의 디바이스 층들에 걸쳐 이어진 트렌치 커패시터이다. 2D 트렌치 커패시터들(126)이 와이어들(120) 및 비아들(122)에 의해 병렬로 전기적으로 결합됨으로써, 3D 트렌치 커패시터(102)의 커패시턴스는 2D 트렌치 커패시터들(126)의 커패시턴스들의 합이 된다.
트렌치 세그먼트들(104)이 수직 또는 Z 차원으로 다수의 디바이스 층들(예를 들어, 제1 및 제2 IC 다이(106a, 106b)의 디바이스 층들(112))을 가로질러 펼쳐지기 때문에, 3D 트렌치 커패시터(102)의 수평 또는 XY 평면으로의 2D 투영은 작은 면적을 차지할 수 있다. 다시 말해, 3D 트렌치 커패시터(102)는 작은 풋프린트를 가질 수 있다. 또한, 3D 트렌치 커패시터(102)의 커패시턴스는 다수의 2D 트렌치 커패시터들의 커패시턴스들의 합(예를 들어, 2D 트렌치 커패시터들(126)의 커패시턴스들의 합)이므로, 3D 트렌치 커패시터(102)는 높은 커패시턴스를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트의 결과로서, 3D 트렌치 커패시터(102)는 높은 커패시턴스 밀도를 가질 수 있다. 즉, 3D 트렌치 커패시터(102)의 풋프린트에서 단위 면적당 커패시턴스는 높을 수 있다.
일부 실시예들에서, 3D 트렌치 커패시터(102)는 2D 트렌치 커패시터에 대한 최대 커패시턴스 밀도보다 약 30 % 이상, 약 50 % 이상, 또는 최대 커패시턴스 밀도보다 높은 일부 다른 적합한 백분율인 커패시턴스 밀도를 갖는다. 일부 실시예들에서, 2D 트렌치 커패시터에 대한 최대 커패시턴스 밀도는 약 850 나노패럿, 약 1100 나노패럿, 또는 일부 다른 적합한 값이다.
도 1을 계속 참조하면, 트렌치 세그먼트들(104)은 대응 커패시터 전극들(128) 및 대응 커패시터 유전체층들(130)에 의해 정의된다. 커패시터 전극들(128)이 커패시터 유전체층들(130)과 교번적으로 적층됨으로써, 커패시터 유전체층들(130)은 커패시터 전극들(128)을 서로 및 기판들(110)로부터 분리한다. 커패시터 전극들(128)은, 예를 들어 금속, 도핑된 폴리실리콘, 일부 다른 적합한 전도성 재료(들), 또는 전술한 것의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 커패시터 유전체층들(130)은, 예를 들어 실리콘 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다.
트렌치 세그먼트들(104)이 각각 2 개의 커패시터 전극들 및 2 개의 커패시터 유전체층들에 의해 정의되는 것으로 도시되어 있지만, 추가의 커패시터 전극들 및/또는 추가의 커패시터 유전체층들로 수정 가능하다. 또한, 4개의 트렌치 세그먼트들이 도시되어 있지만, 더 많거나 더 적은 트렌치 세그먼트들로 수정 가능하다. 예를 들어, 각각의 IC 다이(106) 상에 3개의 트렌치 세그먼트들이 존재할 수 있다. 또한, IC 다이들(106)이 동일한 수의 트렌치 세그먼트들을 가지지만, 상이한 수의 트렌치 세그먼트들로 수정 가능하다. 예를 들어, 제1 IC 다이(106a)는 3개의 트렌치 세그먼트들을 가질 수 있는 반면, 제2 IC 다이(106b)는 2 개 또는 4 개의 트렌치 세그먼트들을 가질 수 있다.
TSV들(132)은 제1 IC 다이(106a)의 상호접속 구조물(114)(예를 들어, 제1 상호접속 구조물(114a)) 내의 TSV 와이어들(120a)로 제1 IC 다이(106a)의 기판(110)(예를 들어, 제1 기판(110a))을 관통하여 연장된다. 완전히 보이지는 않지만, TSV 와이어들(120a)은 TSV들(132)을 와이어들(120)의 나머지와 비아들(122)의 나머지에 전기적으로 결합시키고, 이는 TSV 와이어들(120a) (및 이에 따라 TSV들(132))을 각각 3D 트렌치 커패시터(102)의 단자들에 전기적으로 결합시킨다. 일부 실시예들에서, TSV들(132)은 TSV 와이어들(120a)을 통해서만 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126) 및/또는 제1 IC 다이(106a)의 2D 트렌치 커패시터들에 전기적으로 결합된다. TSV들(132)은 각각 제1 기판(110a)의 후면(124)으로부터 3D 트렌치 커패시터(102)의 제1 단자(T1) 및 3D 트렌치 커패시터(102)의 제2 단자(T2)에 대한 액세스를 제공한다. TSV들(132)은, 대응하는 TSV 유전체층들(134)에 의해 제1 기판(110a)으로부터 분리되고, 예를 들어 금속 및/또는 일부 다른 적합한 전도성 재료(들)이거나 이를 포함할 수 있다. TSV 유전체층들(134)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
3D 트렌치 커패시터(102)의 제1 및 제2 단자(T1, T2)는 각각 3D 트렌치 커패시터(102)의 애노드 및 3D 트렌치 커패시터(102)의 캐소드일 수 있고, 그 반대일 수도 있다. 일부 실시예들에서, 3D 트렌치 커패시터(102)의 사용 동안, 제1 및 제2 단자(T1, T2)는 각각 전원 전압(예를 들어, VDD) 및 접지에 전기적으로 결합되거고, 또는 그 반대로 전기적으로 결합된다. 다른 실시예들에서, 제1 및 제2 단자(T1, T2)는 일부 다른 적합한 전압들에 전기적으로 결합된다.
제1 IC 다이(106a)의 트렌치 세그먼트들(104)은 제1 깊이(D1)를 가지며, 제2 IC 다이(106b)의 트렌치 세그먼트들(104)은 제2 깊이(D2)를 갖는다. 제1 깊이(D1)의 일부는 제1 상호접속 구조물(114a) 내에 있고, 제1 깊이(D1)의 나머지는 제1 기판(110a) 내에 있다. 또한, 제2 깊이(D2)는 전체적으로 또는 실질적으로 제2 IC 다이(106b)의 기판(110)(예를 들어, 제2 기판(110b)) 내에 있다. 이와 같이, 제1 IC 다이(106a)의 트렌치 세그먼트들(104)은 제1 상호접속 구조물(114a)과 측방향으로 접촉하는 반면, 제2 IC 다이(106b)의 트렌치 세그먼트들(104)은 제2 IC 다이(106b)의 상호접속 구조물(114) (예를 들어, 제2 상호접속 구조물(114b))과 측방향으로 접촉하지 않는다. 일부 실시예들에서, 제1 상호접속 구조물(114a)의 상호접속 유전체층(118)은 제1 IC 다이(106a)의 트렌치 세그먼트들(104)에서 실리콘 산화물 및/또는 일부 다른 적합한 산화물(들)이거나, 이를 포함한다. 그러나, 다른 적합한 유전체(들)로 수정 가능하다.
제1 깊이(D1)의 일부가 제1 상호접속 구조물(114a) 내에 있기 때문에, 제1 깊이(D1)는 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 것보다 클 수 있다. 이와 같이, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 다르게 구성될 때보다 큰 커패시턴스를 가질 수 있다. 또한, TSV들(132)이 제1 기판(110a) 내에 형성되기 때문에, TSV들(132)을 형성하는 동안, (이하에서 상세히 설명되는) 프로세스 제한들은 제1 기판(110a)의 두께(Tfs)를 작은 값으로 제한할 수 있다. 예를 들어, 제1 두께(Tfs)는 제2 기판(110b)의 제2 두께(Tss)에 비해 작을 수 있다. 따라서, 제1 깊이(D1)가 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 경우, 제1 깊이(D1)는 작을 수 있다. 그러나, 제1 깊이(D1)의 일부가 제1 상호접속 구조물(114a) 내에 있기 때문에, 작은 두께로 인한 부정적인 영향들이 완화되고 2D 트렌치 커패시터들(126)은 높은 커패시턴스를 가질 수 있다. 예를 들어, 제1 깊이(D1)는 제2 깊이(D2)와 동일하거나 클 수 있고/있거나, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 제2 IC(106b)의 2D 트렌치 커패시터들(126)과 동일하거나 더 큰 커패시턴스들을 가질 수 있다.
일부 실시예들에서, 제1 깊이(D1)는 약 4 마이크로미터 이하, 약 6 마이크로미터 이하, 약 8 마이크로미터 이하, 약 4 내지 8 마이크로미터, 또는 일부 다른 적합한 값이다. 일부 실시예들에서, 제2 깊이(D2)는 약 4 마이크로미터 이하, 약 6 마이크로미터 이하, 약 4 내지 6 마이크로미터, 또는 일부 다른 적합한 값이다. 제1 및 제2 깊이(D1, D2)가 너무 낮은 경우(예를 들어, 약 4 마이크로미터 미만 또는 일부 다른 적합한 값보다 작은 경우), 2D 트렌치 커패시터들(126)의 커패시턴스들이 낮을 수 있고, 따라서 3D 트렌치 커패시터(102)의 커패시턴스 밀도가 낮을 수 있다. 제1 및 제2 깊이(D1, D2)가 너무 높은 경우(예를 들어, 약 6 마이크로미터 초과, 8 마이크로미터 초과 또는 일부 다른 적합한 값보다 큰 경우), 그 내부에 트렌치 세그먼트들(104)이 형성되는 트렌치들의 종횡비들이 높을 수 있다. 일부 실시예들에서, 제1 상호접속 구조물(114a) 내의 제1 깊이(D1)의 일부는 제1 두께와 제2 두께(Tfs, Tss) 사이의 차이와 대략 동일하거나, 또는 제1 두께와 제2 두께(Tfs, Tss) 사이의 차이의 약 5%, 10%, 20%, 또는 일부 다른 적합한 백분율 내에 있다. 일부 실시예들에서, 제1 상호접속 구조물(114a) 내의 제1 깊이(D1)의 일부는, 제1 깊이(D1)의 20% 내지 60%, 약 20% 내지 40%, 약 40% 내지 60%, 또는 일부 다른 적합한 백분율이다. 제1 상호접속 구조물(114a) 내의 제1 깊이(D1)의 일부가 제1 깊이(D1)의 너무 작은 백분율(예를 들어, 약 20% 미만 또는 일부 다른 적합한 값)을 구성하는 경우, 증가된 제조 비용은 증가된 커패시턴스로부터의 이익보다 대단하지 않을 수 있다.
높은 종횡비들에서, 이들로부터 트렌치 세그먼트들(104)이 형성되는 층들의 퇴적 동안 트렌치들의 상부 코너들 주위에서 재료가 클러스터링 될 수 있다. 이 현상은 트렌치 넥킹이라고도 알려질 수 있다. 클러스터링은 퇴적이 완료되기 전에 트렌치들의 상부들을 핀치 오프할 수 있다. 이와 같이, 트렌치들 내에 공극들이 형성될 수 있다. 또한, 이들로부터 트렌치 세그먼트들(104)이 형성되는 일부 층들은 트렌치들의 상부들로 한정될 수 있으며, 이는 전극 표면적을 감소시킬 수 있고 이에 따라 커패시터 밀도를 감소시킬 수 있다.
도 2를 참조하면, 도 1의 TSV 와이어들(120a)의 일부 실시예들의 상부 레이아웃(200)이 제공된다. 추가적으로, 도시의 목적으로, TSV들(132), 2D 트렌치 커패시터들(126) 및 일부 비아들(122)이 가상으로 도시되어 있다. 도 2의 상부 레이아웃(200)은, 예를 들어 도 1의 A-A ' 라인을 따라 취해질 수 있고/있거나, 도 1의 단면도(100)는, 예를 들어 도 2의 B-B' 라인을 따라 취해질 수 있다.
TSV 와이어들(120a)은 서로 맞물리는 대응 핑거들(202)을 포함한다. 일부 실시예들에서, TSV 와이어들(120a)은 서로의 미러 이미지들이다. TSV 와이어들(120a)은, TSV들(132)을 각각 비아들에 전기적으로 결합시키기 위해, 핑거들(202) 각각에서, TSV들(132)과 일부 비아들(122)에 직접적으로 그리고 각각 접촉한다. TSV 와이어들(120a)을 포함하는 와이어들(120), 및 비아(122)는, 2D 트렌치 커패시터들(126)을 TSV들(132)에 전기적으로 결합시키기 위해, TSV들(132)로부터 각각 2D 트렌치 커패시터들(126)의 단자들로 이어지는 전도성 경로들을 정의한다. 또한, 위에서 언급된 바와 같이, 와이어들(120)과 비아들(122)은 2D 트렌치 커패시터들(126)을 서로 병렬로 전기적으로 결합한다. TSV 와이어들(120a), 2D 트렌치 커패시터들(126), TSV들(132) 및 일부 비아들(122)에 대해 도시된 특정 상부 레이아웃들이지만, 다른 상부 레이아웃들로 수정 가능하다는 것이 이해되어야 한다.
도 3을 참조하면, 도 1의 3D 트렌치 커패시터(102)의 일부 실시예들의 회로도(300)가 제공된다. 2D 트렌치 커패시터들(126)은 3D 트렌치 커패시터(102)의 제1 단자(T1)로부터 3D 트렌치 커패시터(102)의 제2 단자(T2)에 병렬로 전기적으로 결합된다. 또한, 2D 트렌치 커패시터들(126)은 IC 다이에 의해 그룹화된다.
도 4a를 참조하면, 제1 및 제2 기판(110a, 110b)의 제1 및 제2 두께(Tfs, Tss) 각각이 동일하거나 실질적으로 동일한 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(400A)가 제공된다. 또한, 제1 깊이(D1)는 제2 깊이(D2)보다 크다.
도 4b를 참조하면, 제2 깊이(D2)의 일부가 제2 상호접속 구조물(114b) 내에 있는 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(400B)가 제공된다. 이와 같이, 제2 IC 다이(106b)의 트렌치 세그먼트들(104)은 제2 상호접속 구조물(114b)과 측방향으로 접촉한다. 제1 깊이(D2)의 일부가 제2 상호접속 구조물(114b) 내에 있기 때문에, 제2 깊이(D2)는, 제2 깊이(D2)가 전체적으로 또는 실질적으로 제2 기판(110b) 내에 있는 것보다 클 수 있다. 이와 같이, 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)은 더 큰 커패시턴스들을 가질 수 있다.
도 4c를 참조하면, 제1 깊이(D1)가 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(400C)가 제공된다. 또한, 제2 깊이(D2)의 일부는 제2 상호접속 구조물(114b) 내에 있다. 이와 같이, 제2 IC 다이(106b)의 트렌치 세그먼트들(104)은 제2 상호접속 구조물(114b)과 측방향에서 접촉하지만, 제1 IC 다이(106a)의 트렌치 세그먼트들(104)은 제1 상호접속 구조물(114a)과 측방향에서 접촉하지 않는다.
도 4d를 참조하면, 제1 깊이(D1)가 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(400D)가 제공된다. 이와 같이, 제1 IC 다이(106a)의 트렌치 세그먼트들(104)은 제1 상호접속 구조물(114a)과 측방향으로 접촉하지 않는다.
도 4e를 참조하면, 커패시터 유전체층들(130)의 일부가 생략되고 커패시터 전극들(128)의 일부가 생략된, 도 4d의 반도체 구조물의 일부 대안적인 실시예들의 단면도(400E)가 제공된다. 또한, 2D 트렌치 커패시터들(126)은 기판들(110) 내에 대응 웰 영역들(402)을 갖는다. 웰 영역들(402)은 트렌치 세그먼트들(104)을 라이닝하고 커패시터 전극들로서 기능하는 기판들(110)의 도핑된 영역들이다. 일부 실시예들에서, 웰 영역들(402)은 기판들(110)의 인접 영역들과 반대인 도핑 타입들(예를 들어, p 타입 대 n 타입)을 갖는다. 웰 영역들(402)은 기판 타입 커패시터 전극들로도 알려져 있을 수 있는 반면, 커패시터 전극들(128)은 트렌치 내부 타입(in-trench-type) 커패시터 전극들로 알려져 있을 수도 있다.
도 1 및 도 4a 내지 도 4d는 도 4e의 웰 영역들(402)이 도시되지 않았지만, 도 1 및 도 4a 내지 도 4d의 대안적인 실시예들은 웰 영역들(402)을 포함할 수 있는 것으로 이해되어야 한다. 또한, 도 1의 단면도(100)와 관련하여 도 2의 상부 레이아웃(200)이 설명되지만, 상부 레이아웃(200)은 도 4a 내지 도 4e의 단면도들(400A 내지 400E)에 적용 가능하다. 다시 말해, 도 2의 상부 레이아웃(200)은 도 4a 내지 도 4e 중 어느 하나 내의 A-A' 라인을 따라 대안적으로 취해질 수 있고/있거나, 도 4a 내지 도 4e의 단면도들(400A 내지 400E)은 도 2의 B-B' 라인을 따라 대안적으로 취해질 수 있다.
도 5a를 참조하면, 2D 트렌치 커패시터들(126)과 트렌치 세그먼트들(104) 사이에 일대 다 대응(one-to-many correspondence)이 있는, 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(500A)가 제공된다. 추가적으로, 2D 트렌치 커패시터들(126)은 도 1에서보다 더 많은 커패시터 전극들 및 더 많은 커패시터 유전체층들에 의해 정의된다. 커패시터 전극들(128) 및 커패시터 유전체층들(130)은 상호접속 구조물들(114)을 향해 감소하는 폭들을 갖고 교번적으로 그리고 수직으로 적층된다. 또한, 커패시터 전극들(128)이 전기적으로 결합되어, 2D 트렌치 커패시터들(126) 각각은 병렬로 전기적으로 결합된 다수의 커패시터들(예를 들어, 이웃한 커패시터 전극들의 쌍 각각에 대한 커패시터)로 모델링 될 수 있다. 증가된 수의 커패시터 전극들은, 예를 들어 2D 트렌치 커패시터들(126)의 커패시턴스들을 증가시킬 수 있고, 이에 따라 3D 트렌치 커패시터(102)의 커패시턴스 밀도를 증가시킬 수 있다.
측벽 스페이서들(502)은 커패시터 전극들(128)의 측벽들 상에 각각 존재한다. 제1 캡핑층들(504)은 기판들(110) 사이에 있고 2D 트렌치 세그먼트들(104) 내로 각각 돌출된다. 제2 캡핑층들(506)은 제1 캡핑층들(504) 사이에 있고 제1 캡핑층들(504) 상에 각각 존재한다. 측벽 스페이서들(502)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 제1 캡핑 층들(504)은, 예를 들어 실리콘 산화물, 금속, 일부 다른 적합한 재료(들), 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 제2 캡핑층들(506)은, 예를 들어 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)일 수 있거나, 이를 포함할 수 있다.
제1 에칭 정지층(ESL)들(508) 및 제2 ESL들(510)은 기판들(110) 사이에 있고 2D 트렌치 커패시터들(126) 사이에 있다. 제1 ESL들(508)은 각각 기판들(110)을 덮고 각각 기판들(110)의 전면들(116) 상의 2D 트렌치 커패시터들(126)을 덮는다. 제2 ESL들(510)은 각각 기판들(110)의 전면들(116) 상의 제1 ESL들(508)을 덮는다. 제1 ESL들(508)은, 예를 들어 실리콘 산화물 및/또는 다른 적합한 유전체(들)일 수 있거나, 이를 포함할 수 있다. 제2 ESL들(510)은, 예를 들어 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)일 수 있거나, 이를 포함할 수 있다.
도 5b를 참조하면, 2D 트렌치 커패시터들(126)이 단일 트렌치 세그먼트로 제한되는 도 5a의 반도체 구조물의 일부 대안적인 실시예들의 단면도(500B)가 제공된다. 또한, 기판들(110)에서의 커패시터 유전체층들(130a)은 기판들(110)을 뒤덮고(blanket), 나머지 커패시터 유전체층들(130)보다 더 큰 두께를 갖는다. 또한, 측벽 스페이서들(502) 및 제2 캡핑층들(506)은 생략되고, 트렌치 세그먼트들(104)의 높은 종횡비 때문에 갭들(512)이 트렌치 세그먼트들(104)에 있다. 대안적인 실시예들에서, 반도체 구조물은 도 5a에서와 같이 측벽 스페이서들(502)을 포함할 수 있고/있거나 도 5a에서와 같이 제2 캡핑층(506)을 포함할 수 있다. 대안적인 실시예들에서, 갭들(512)은 생략될 수 있다.
도 5a 및 도 5b의 트렌치 세그먼트들(104)이 각각 기판들(110) 내에 전체적으로 또는 실질적으로 존재하는 반면, 도 1 및 도 4a 내지 도 4c에서와 같이, 트렌치 세그먼트들(104) 중 하나, 일부 또는 전부는 상호접속 구조물들(114) 내에 각각 부분적으로 존재할 수 있다. 예를 들어, 제1 IC 다이(104a)의 트렌치 세그먼트들(104)은 도 5a 및 도 5b의 대안적인 실시예들에서 도 1에서와 같이 제1 상호접속 구조물(114a) 내에 부분적으로 존재할 수 있다.
도 6을 참조하면, 도 5a의 TSV 와이어들(120a)의 일부 실시예들의 상부 레이아웃(600)이 제공된다. 추가적으로, 도시의 목적으로, TSV들(132), 2D 트렌치 커패시터들(126) 및 일부 비아들(122)이 가상으로 도시되어 있다. 도 6의 상부 레이아웃(600)은, 예를 들어 도 5a의 C-C ' 라인을 따라 취해질 수 있고/있거나, 도 5a의 단면도(500A)는, 예를 들어 도 6의 D-D' 라인을 따라 취해질 수 있다. TSV 와이어들(120a)은 서로를 감싸고 TSV들(132) 및 일부 비아들(122)과 접촉하여 TSV들(132)을 각각 비아들에 전기적으로 결합시킨다. TSV 와이어들(120a)을 포함하는 와이어들(120), 및 비아들(122)은, 2D 트렌치 커패시터들(126)을 TSV들(132)에 전기적으로 결합시키기 위해 TSV들(132) 각각으로부터 2D 트렌치 커패시터들(126)의 단자들로 이어지는 전도성 경로들을 정의한다.
TSV 와이어들(120a), TSV들(132) 및 일부 비아들(122)에 대해 도시된 특정 상부 레이아웃에도 불구하고, 다른 상부 레이아웃들로 수정 가능하다는 것이 이해되어야 한다. 또한, 도 6의 상부 레이아웃(600)은 도 5a의 단면도(500A)와 관련하여 설명되었지만, 상부 레이아웃(600)은 도 5b의 단면도(500B)에 적용 가능하다. 다시 말해, 도 6의 상부 레이아웃(600)은 대안적으로 도 5b의 C-C' 라인을 따라 취해질 수 있고/있거나 도 5b의 단면도(500B)는 대안 적으로 도 6의 D-D' 라인을 따라 취해질 수 있다.
도 7을 참조하면, 도 1의 반도체 구조물의 일부 대안적인 실시예들의 단면도(700)가 제공되며, 반도체 구조물 내에서 IC 다이들(106)은 전면 접합 인터페이스(108)에서 함께 하이브리드 접합되는 대신에 함께 용융 접합된다. 이와 같이, 전면 접합 인터페이스(108)에는 금속-금속 결합이 없다. 또한, IC 다이들(106)은 대응 TSV 와이어들(120a)을 포함하고, TSV들(132)은 TSV 와이어들(120a)를 통해 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시킨다. 대안적인 실시예들에서, 전면 접합 인터페이스(108)에는 금속-금속 접합이 있지만, 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키기 위해 사용되지는 않는다. 일부 실시예들에서, 상호접속 유전체층(118)은 전면 접합 인터페이스(108)에서 실리콘 산화물 및/또는 일부 다른 적합한 산화물이거나 이를 포함한다. 그러나, 다른 적합한 유전체(들)로 수정 가능하다.
TSV들(132)은 제1 IC 다이(106a)를 통해 연장되고 제2 IC 다이(106b) 내에서 종결된다. 제1 상호접속 구조물(114a)에서, TSV들(132)은 제1 IC 다이(106a)의 TSV 와이어들(120a)을 통해 각각 연장되고, 측방향으로 그리고 직접적으로 TSV 와이어들과 접촉한다. 제1 IC 다이(106a)의 TSV 와이어들(120a) 및 제1 IC 다이(106a)의 비아들(122)은 TSV들(132)을 각각 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)의 단자들에 전기적으로 결합시킨다. 제2 상호접속 구조물(114b)에서, TSV들(132)은 제2 IC 다이(106b)의 TSV 와이어들(120a)에서 각각 종결된다. 제2 IC 다이(106b)의 TSV 와이어들(120a) 및 제2 IC 다이(106a)의 비아들(122)은 TSV들(132)을 각각 제2 IC 다이(106a)의 2D 트렌치 커패시터들(126)의 단자들에 전기적으로 결합시킨다.
일부 실시예들에서, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 TSV들(132)을 통해서만 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)에 전기적으로 결합된다. 다시 말해, TSV들(132)에 대해서는 아니지만, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)과 전기적으로 분리될 것이다. 일부 실시예들에서, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)로부터 TSV들(132)로의 전도성 경로들은 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)로부터 TSV들(132)로의 전도성 경로들과 중첩하지 않는다.
도 1의 하이브리드 접합 대신에 용융 접합을 사용함으로써, 하이브리드 접합에 대한 프로세스 어려움이 완화될 수 있다. 하이브리드 접합은 용융 접합보다 구현하기가 더 어려울 수 있는데, 이는 IC 다이들(106)을 함께 전기적으로 결합시키기 위해, 하이브리드 접합이 전면 접합 인터페이스(108)(예를 들어, 도 1 참조)에서의 와이어들 사이의 정렬에 의존하는 반면, 용융 접합은 그렇지 않기 때문이다. 다른 한편으로, 용융 접합 대신에 도 1의 하이브리드 접합을 사용함으로써, TSV들(132)을 형성하는 프로세스의 어려움이 완화될 수 있다. TSV들(132)은 하이브리드 접합을 사용할 때 제1 상호접속 구조물(114a) 내에서 종결되므로, TSV들(132)은 용융 접합을 사용할 때보다 더 작은 높이들을 갖는다. 이러한 더 작은 높이들은 TSV들(132)이 형성되는 비아 개구부들의 종횡비들을 감소시키고, 이에 따라 TSV들(132)을 형성하는 데 따른 프로세스 어려움을 감소시킨다.
도 8a를 참조하면, 제1 및 제2 기판(110a, 110b) 각각의 제1 및 제2 두께(Tfs, Tss)가 동일하거나 실질적으로 동일한 도 7의 반도체 구조물의 일부 대안적인 실시예들의 단면도(800A)가 제공된다. 도 8b 내지 도 8e를 참조하면, 트렌치 세그먼트들(104)이 각각 도 1, 도 4b, 도 4c 및 도 4e에서와 같이 변화하는 도 7의 반도체 구조물의 일부 대안적인 실시예들의 단면도(800B-800E)가 제공된다.
도 7 및 도 8a 내지 도 8d는 도 8e의 웰 영역들(402)을 갖는 것으로 도시되지 않았지만, 도 7 및 도 8a 내지 도 8d의 대안적인 실시예들은 웰 영역들(402)을 포함할 수 있음이 이해되어야 한다. 또한, 도 2의 상부 레이아웃(200)은 도 1의 TSV 와이어들(120a)과 관련하여 설명되지만, 상부 레이아웃(200)은 도 7 및 도 8a 내지 도 8e의 TSV 와이어들(120a)에 적용 가능하다. 예를 들어, 도 2의 대안적인 실시예들은 도 7, 도 8a 내지 도 8e 중 어느 하나 내의 E-E' 라인 및/또는 도 7 및 도 8a 내지 도 8e 중 어느 하나 내의 F-F ' 라인을 따라 취해질 수 있다. E-E' 라인을 따른 도 2의 대안적인 실시예들은, 예를 들어 TSV들(132)이 제1 IC 다이(106a)의 TSV 와이어들(120a)을 통해 연장되고 일부 비아들(122)이 생략된 것을 제외하고는 도 2의 실시예들과 동일할 수 있다. F-F ' 라인을 따른 도 2의 대안적인 실시예들은, 예를 들어 비아들(122) 중의 일부가 생략된 것을 제외하고는 도 2의 실시예들과 동일할 수 있다. 도 7 및 도 8a 내지 도8e의 TSV 와이어들(120a)이 도 2의 와이어들(120a)과 유사한 상부 레이아웃들을 가지지만, 다른 상부 레이아웃들로 수정 가능하다.
도 9a 및 9b를 참조하면, 트렌치 세그먼트들(104)이 도 1에서보다 더 많은 커패시터 전극들 및 더 많은 커패시터 유전체층들에 의해 정의되는 도 7의 반도체 구조물의 다양한 대안적인 실시예들의 단면도들(900A, 900B)이 제공된다. 도 9a 및 도 9b의 반도체 구조물들은, 예를 들어, IC 다이들(106)이 전면 접합 인터페이스(108)에서 함께 용융 접합되고 TSV들(132)이 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 것을 제외하고, 각각 도 5a 및 도 5 b의 반도체 구조물들로서 설명될 수 있다.
도 6의 상부 레이아웃(600)은 도 5a의 TSV 와이어들(120a)과 관련하여 설명되었지만, 상부 레이아웃(600)은 도 9a 및 도 9b의 TSV 와이어들(120a)에 적용 가능하다. 예를 들어, 도 6의 대안적인 실시예들은 도 9a 및 도 9b 중 어느 하나 내의 G-G' 라인 및/또는 도 9a 및 9b중 어느 하나 내의 H-H ' 라인을 따라 취해질 수 있다. 도 6의 대안적인 실시예들은, 예를 들어 TSV들(132)이 제1 IC 다이(106a)의 TSV 와이어들(120a)을 통해 연장하고 일부 비아들(122)이 생략되는 것을 제외하고는 도 6의 실시예들과 동일할 수 있다. H-H' 라인을 따른 도 6의 대안적인 실시예들은, 예를 들어 비아들(122)의 일부가 생략된 것을 제외하고는 도 6의 실시예들과 동일할 수 있다. 도 9a 및 도 9b의 TSV 와이어들(120a)은 도 6의 TSV 와이어들(120a)과 유사한 상부 레이아웃들을 가질 수 있지만, 다른 상부 레이아웃들로 수정 가능하다.
도 10a를 참조하면, 3D 트렌치 커패시터(102)가 적어도 4 개의 IC 다이들(106) 내에 배열되는 반도체 구조물의 일부 실시예들의 단면도(1000A)가 제공된다. 반도체 구조물은, 예를 들어, IC, IPD 또는 일부 다른 적합한 반도체 구조물일 수 있다. 3D 트렌치 커패시터(102)는, 적어도 4개의 IC 다이들(106)을 가로질러 펼쳐지고 병렬로 전기적으로 결합되는 복수의 2D 트렌치 커패시터들(126)을 포함하고, 이에 의해 3D 트렌치 커패시터(102)의 커패시턴스는 2D 트렌치 커패시터들(126)의 개별 커패시턴스의 합이 된다. 적어도 4 개의 IC 다이들(106)은 제1 IC 다이(106a), 제2 IC 다이(106b), 제3 IC 다이(106c) 및 제4 IC 다이(106d)를 포함한다.
제1 및 제2 IC 다이(106a, 106b)는, TSV들(132) 및 TSV 와이어들(120a)이 제1 및 제2 IC 다이(106a, 106b) 둘 다에 있는 것을 제외하고, 각각 도 1의 제1 및 제2 IC 다이(106a, 106b)로 설명된다. 제1 IC 다이(106a)의 TSV 와이어들(120a)은, 제1 IC 다이(106a)의 도시된 나머지 비아들(122) 및 나머지 와이어들(120)을 통해, 제1 IC 다이(106a)의 TSV들(132)을 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)에 전기적으로 결합시킨다. 제2 IC 다이(106b)의 TSV 와이어들(120a)은, 제2 IC다이(106b)의 나머지 비아들(122) 및 나머지 와이어들(120)을 통해 제2 IC 다이(106b)의 TSV들(132)을 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)에 전기적으로 결합시킨다. 제1 IC 다이(106a)의 TSV 와이어들(120a) 및/또는 제2 IC 다이(106b)의 TSV 와이어들(120a)은, 예를 들어 도 2에서와 동일한 상부 레이아웃(들) 또는 일부 다른 적합한 상부 레이아웃들을 가질 수 있다. 제3 및 제4 IC 다이(106c, 106d)는 각각 도 1의 제1 및 제2 IC 다이(106a, 106b)로서 설명된다.
접합 구조물(1002)은 제2 및 제3 IC 다이(106b, 106c) 사이에 있고, 제2 및 제3 IC 다이(106b, 106c)를 접합하고 및 이들을 전기적으로 결합시킨다. 접합 구조물(1002)은 접합 유전체층들(1004), 접합 와이어들(1006) 및 접합 비아들(1008)을 포함한다. 접합 와이어들(1006)은 제2 및 제3 IC 다이(106b, 106c)에 대응하고 후면 접합 인터페이스(1010)에서 직접 접촉한다. 접합 유전체층들(1004)은 제2 및 제3 IC 다이(106b, 106c)에 대응하고 후면 접합 인터페이스(1010)에서 직접 접촉한다. 접합 비아들(1008)은 접합 와이어들(1006)로부터 제2 및 제3 IC 다이(106b, 106c)의 TSV들(132)로 각각 연장된다.
2D 트렌치 커패시터들(126)은 수직 또는 Z 차원으로 적어도 4 개의 디바이스 층들(112)을 가로질러 펼쳐지기 때문에, 수평 또는 XY 평면 상으로의 3D 트렌치 커패시터(102)의 2D 투영은 작은 면적을 차지할 수 있다. 또한, 2D 트렌치 커패시터들(126)은 전기적으로 병렬로 결합되기 때문에, 3D 트렌치 커패시터(102)의 커패시턴스는 다수의 2D 트렌치 커패시터들의 커패시턴스들의 합이고, 따라서 높은 것일 수 있다. 3D 트렌치 커패시터(102)는 작은 면적을 차지할 수 있고 높은 커패시턴스를 가질 수 있기 때문에, 3D 트렌치 커패시터(102)는 높은 커패시턴스 밀도를 가질 수 있다.
도 10b를 참조하면, IC 다이들(106)이 함께 용융 접합되고 TSV들(132)이 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 도 10a의 반도체 구조물의 일부 대안적인 실시예들의 단면도(1000B)가 제공된다. 제1 및 제2 다이(106a, 106b)는, TSV들(132)이 제1 및 제2 IC 다이(106a, 106b) 둘 다의 기판들(110)에 있는 것을 제외하고, 각각 도 7의 제1 및 제2 IC 다이(106a, 106b)로 설명된다. 제3 및 제4 IC 다이(106c, 106d)는 각각 도 7의 제1 및 제2 IC 다이(106a, 106b)로서 설명된다.
도 10c를 참조하면, 도 10a의 반도체 구조물의 일부 대안적인 실시예들의 단면도(1000C)가 제공되며, 반도체 구조물에서 제3 및 제4 IC 다이(106c, 106d)는 함께 용융 접합되고 제3 및 제4 IC 다이(106c, 106d)의 TSV들(132)은 제3 및 제4 IC 다이(106c, 106d)의 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시킨다. 또한, 제3 및 제4 IC 다이(106c, 106d)는 각각 도 7의 제1 및 제2 IC 다이(106a, 106b)로 설명된다.
도 10a 내지 도 10c는 도 1 및 도 7에서와 같이 구성된 제1 및 제2 IC 다이(106a, 106b)의 2D 트렌치 커패시터들(126)을 도시하는 반면, 2D 트렌치 커패시터들(126)은 대안적으로 도 4a 내지 도 4e, 도 5a, 도 5b, 도 8a 내지 도 8e, 도 9a 및 도 9b 중 어느 하나에서와 같이 구성될 수 있다. 유사하게, 도 10a 내지 도 10c는 도 1 및 도 7에서와 같이 구성된 제3 및 제4 IC 다이(106c, 106d)의 2D 트렌치 커패시터들(126)을 도시하는 반면, 2D 트렌치 커패시터들(126)은 대안적으로 도 4a 내지 도 4e, 도 5a, 도 5b, 도 8a 내지 도 8e, 도 9a 및 도 9b 중 어느 하나에서와 같이 구성될 수 있고, 수정될 수 있다. 3D 트렌치 커패시터(102)가 4개의 디바이스 층들(112)을 갖는 것으로 도시되어 있지만, 대안적인 실시예들에서 더 많거나 더 적은 디바이스 층들로 수정 가능하다.
도 11을 참조하면, 복합 커패시터(1102)가 단일 디바이스 층(112)에 국한되고 병렬로 전기적으로 결합된 다수의 2D 트렌치 커패시터들(126)을 포함하는 반도체 구조물 패키지의 일부 실시예들의 단면도(1100)가 제공된다. 또한, 2D 트렌치 커패시터들(126)의 깊이(D)는 부분적으로 상호접속 구조물(114) 내에 그리고 부분적으로 기판(110) 내에 있다. 깊이(D)의 일부가 상호접속 구조물(114) 내에 있기 때문에, 깊이(D)가 전체적으로 또는 실질적으로 기판(110) 내에 있는 경우보다 깊이(D)가 더 클 수 있다. 이와 같이, 2D 트렌치 커패시터들(126)은 다르게 갖는 것보다 더 큰 커패시턴스들을 가질 수 있다. 반도체 구조물 패키지는, 예를 들어 IC 패키지, IPD 패키지, 또는 일부 다른 적합한 반도체 구조물 패키지일 수 있다.
일부 실시예들에서, 깊이(D)는 약 4 마이크로미터 이하, 약 6 마이크로미터 이하, 약 8 마이크로미터 이하, 약 4-8 마이크로미터, 또는 일부 다른 적합한 값이다. 깊이(D)가 너무 낮은 경우(예를 들어, 약 4 마이크로미터 또는 일부 다른 적합한 값 미만), 2D 트렌치 커패시터들(126)의 커패시턴스들이 낮을 수 있다. 깊이(D)가 너무 높은 경우(예를 들어, 약 6 마이크로미터, 8 마이크로미터, 또는 일부 다른 적합한 값 초과), 트렌치 세그먼트들(104)이 형성되는 트렌치들의 종횡비들이 높을 수 있다. 일부 실시예들에서, 상호접속 구조물(114) 내의 깊이(D)의 일부는 깊이(D)의 약 20-60%, 약 20-40%, 약 40-60%, 또는 일부 다른 적합한 백분율이다. 상호접속 구조물(114) 내의 깊이(D)의 일부가 깊이(D)의 백분율을 너무 작게 구성하는 경우(예를 들어, 약 20% 또는 일부 다른 적합한 값 미만), 증가된 제조 비용이 커패시턴스 증가로 인한 이익보다 대단하지 않을 수 있다. 일부 실시예들에서, 상호접속 구조물(114) 내의 깊이(D)의 일부는 기판(110)의 두께(T)의 약 10-50%, 약 10-20%, 약 20-30%, 약 30-40%, 약 40-50%, 또는 일부 다른 적합한 백분율이다.
2D 트렌치 커패시터들(126) 및 기판(110)은 도 1과 관련하여 설명된다. 또한, 상호접속 구조물(114)은, 와이어들(120) 및 비아들(122)의 레이아웃을 제외하고, 도 1과 관련하여 설명된다. 와이어들(120) 및 비아들(122)은, 반도체 구조물 패키지의 상부를 따라 2D 트렌치 커패시터들(126)로부터 UBM(under bump metallization) 층들(1104)까지 연장되는 전도성 경로들을 정의하기 위해 상호접속 유전체층(118) 내에 교번적으로 적층된다. 전도성 경로들은 완전히 보이지는 않는다는 점에 유의한다. 또한, 와이어들(120) 및 비아들(122)은 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 전도성 경로들을 정의한다. 대안적인 실시예들에서, 2D 트렌치 커패시터들(126)은 서로 전기적으로 분리된다. 또한, 일부 실시예들에서, 2D 트렌치 커패시터들(126)과 경계를 접하는 와이어들(120b)은 각각 도 2의 TSV 와이어들(120a)과 동일한 상부 레이아웃들을 갖는다. 예를 들어, 도 2는 I-I' 라인을 따라 취해질 수 있다. 다른 적합한 상부 레이아웃들로 수정 가능하다.
UBM 층들(1104)은 상호접속 구조물(114) 위에 놓인 패시베이션 층(1106)을 통해 연장되고, 범프들(1108)은 UBM 층들(1104) 위에 놓인다. UBM 층들(1104) 및 범프들(1108)은, 예를 들어, 금속 및/또는 일부 다른 적합한 전도성 재료(들)일 수 있거나, 이를 포함할 수 있다. 패시베이션 층(1106)은, 예를 들어 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)일 수 있거나, 이를 포함할 수 있다.
도 12 내지 도 20을 참조하면, 도 1의 반도체 구조물을 형성하는 방법의 일부 실시예들의 일련의 단면도들(1200-2000)이 제공된다. 반도체 구조물은 적어도 2 개 이상의 기판들 상에 있고 하이브리드 접합에 의해 전기적으로 함께 결합된 트렌치 세그먼트들을 갖는다. 방법이 도 1의 반도체 구조물을 형성하고 있지만, 방법 및 방법의 변형들이 도 4a 내지 도 4e, 도 5a, 도 5b, 도 10a 및 도 10c 중 어느 하나 내의 반도체 구조물, 또는 일부 다른 적합한 반도체 구조물을 형성하는 데에 적용될 수 있다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제1 상호접속 유전체층(118a)은 제1 기판(110a)의 전면(116) 상에 퇴적된다. 제1 상호접속 유전체층들(118a)은, 예를 들어 실리콘 산화물, 일부 다른 적합한 산화물, 일부 다른 적합한 유전체, 또는 전술한 것의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 대안적인 실시예들에서, 제1 상호접속 유전체층(118a)이 생략된다. 대안적인 실시예들에서, 제1 상호접속 유전체층(118a)을 퇴적하기 전에 제1 기판(110a) 내에 웰 영역들이 형성되고, 후속하여 형성된 2D 트렌치 커패시터들이 웰 영역들 내에 형성된다. 예를 들어, 도 4e의 웰 영역들(402)을 참조한다.
또한, 도 12의 단면도(1200)에 의해 도시된 바와 같이, 제1 상호접속 유전체층(118a) 및 제1 기판(110a)은 트렌치들(1202)의 쌍을 형성하도록 패터닝된다. 대안적인 실시예들에서, 더 많거나 더 적은 트렌치들이 형성된다. 트렌치들(1202)은 제1 상호접속 유전체층(118a) 내에서 부분적으로 그리고 제1 기판(110a) 내에서 부분적으로 제1 깊이(D1)를 갖는다. 제1 깊이(D1)의 일부는 제1 상호접속 유전체층(118a) 내에 있기 때문에, 제1 깊이(D1)가 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 것보다 제1 깊이(D1)가 클 수 있다. 이와 같이, 트렌치들(1202) 내에 후속하여 형성되는 2D 트렌치 커패시터들은 다른 경우보다 더 큰 커패시턴스들을 가질 수 있다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스 및/또는 일부 다른 적합한 프로세스(들)에 의해 수행되거나, 이를 포함할 수 있다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 복수의 전도성층들(1302) 및 복수의 유전체층들(1304)이 제1 상호접속 유전체층(118a) 위에 교번적으로 퇴적되고 트렌치들(1202)을 라이닝한다(예를 들어, 도 12 참조). 대안적인 실시예들에서, 하나 이상의 전도성층 및/또는 하나 이상의 유전체층이 퇴적된다. 전도성층들(1302)은, 예를 들어 금속 및/또는 일부 다른 적합한 전도성 재료(들)이거나, 이를 포함할 수 있다. 유전체층들(1304)은, 예를 들어 실리콘 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다.
도 14의 단면도(1400)에 의해 도시된 바와 같이, 전도성층들(1302)(예를 들어, 도 13 참조) 및 유전체층들(1304)(예를 들어, 도 13 참조)은, 제1 디바이스 층(112a)을 정의하는 복수의 2D 트렌치 커패시터들(126)을 형성하도록 패터닝된다. 대안적인 실시예들에서, 더 많거나 더 적은 2D 트렌치 커패시터들(126)이 형성된다. 예를 들어, 대안적인 실시예들에서 단일 2D 트렌치 커패시터(126)가 형성될 수 있다. 2D 트렌치 커패시터들(126)은 교번적으로 적층되고 전도성층들(1302) 및 유전체층들(1304)로부터 각각 형성되는 대응 커패시터 전극들(128) 및 대응 커패시터 유전체층들(130)을 포함한다. 또한, 2D 트렌치 커패시터들(126)은 대응 트렌치 세그먼트들(104)을 갖는다. 트렌치 세그먼트들(104)은 커패시터 전극들(128) 및 커패시터 유전체층들(130)에 의해 정의되고 각각 제1 트렌치들(1202a)에 있다(예를 들어, 도 12 참조).
트렌치들(1202)은 제1 깊이(D1)로 형성되기 때문에, 트렌치 세그먼트들(104)은 제1 깊이(D1)로 형성된다. 이와 같이, 트렌치 세그먼트들(104)은 제1 상호접속 유전체층(118a) 및 제1 기판(110a) 둘 다에 측방향으로 접촉한다. 또한, 제1 깊이(D1)의 일부가 제1 상호접속 유전체층(118a) 내에 있기 때문에, 제1 깊이(D1)는, 제1 깊이(D1)가 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 경우보다 클 수 있다. 이와 같이, 2D 트렌치 커패시터들(126)은 다른 경우보다 더 큰 커패시턴스들을 가질 수 있다.
전도성층들(1302) 및 유전체층들(1304)의 패터닝은, 예를 들어, 1) 하부 전도성층(1302b)(예를 들어, 도 13 참조)을 덮지 않도록 상부 전도성층(1302a)(예를 들어, 도 13 참조) 및 상부 유전체층(1304a) (예를 들어, 도 13 참조)에 평탄화를 수행하는 단계; 및 2) 하부 전도성층(1302b) 및 하부 유전체층(1304b)에 대해 포토리소그래피/에칭 프로세스를 수행하는 단계(예를 들어, 도 13 참조)를 포함할 수 있다. 그러나, 패터닝을 수행하기 위한 다른 프로세스들로 수정 가능하다.
도 15의 단면도(1500)에 의해 도시된 바와 같이, 제2 상호접속 유전체층(118b) 및 제3 상호접속 유전체층(118c)은 2D 트렌치 커패시터들(126) 위에 형성된다. 예를 들어, 제2 및 제3 상호접속 유전체층(118b, 118c)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 저 k 유전체, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에서, 제3 상호접속 유전체층(118c)은 실리콘 산화물, 일부 다른 적합한 산화물, 실리콘 산질화물, 일부 다른 적합한 유전체, 또는 이들의 임의의 조합이거나, 이를 포함한다.
또한, 도 15의 단면도(1500)에 의해 도시된 바와 같이, 제2 및 제3 상호접속 유전체층들(118b, 118c)을 형성하면서 제2 및 제3 상호접속 유전체층(118b, 118c) 내에 복수의 와이어들(120) 및 복수의 비아들(122)이 형성된다. 와이어들(120) 및 비아들(122)은, 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 전도성 경로들을 정의하기 위해 제2 및 제3 상호접속 유전체층(118b, 118c) 내에 교번적으로 적층된다. 또한, TSV 와이어들(120a)은 후속하여 형성된 TSV들을 수용하기 위해 패드들(1502)을 정의하고 패드들(1502)을 나머지 와이어들(120) 및 도시된 나머지 비아들(122)에 전기적으로 결합시킨다. 나머지 와이어들(120) 및 도시된 나머지 비아들(122)은, 차례로, TSV 와이어들(120a)을 2D 트렌치 커패시터들(126)의 단자들에 전기적으로 결합시킨다. 일부 실시예들에서, TSV 와이어들(120a)은 도 2에서와 동일한 상부 레이아웃을 갖는다. 예를 들어, 도 2는 A-A' 라인을 따라 취해질 수 있다. 대안적인 실시예들에서, TSV 와이어들(120a)은 다른 적합한 상부 레이아웃을 갖는다.
제1, 제2 및 제3 상호접속 유전체층(118a-118c), 와이어들(120) 및 비아들(122)은 집합적으로 제1 상호접속 구조물(114a)을 정의한다. 설명의 편의를 위해, 제1, 제2 및 제3 상호접속 유전체층(118a-118c)은, 이하에서(예를 들어, 도 16에서와 그 이후에) 단일 층으로서 도시되고 이하에서 집합적으로 상호접속 유전체층(118)으로 지칭된다. 제1 상호접속 구조물(114a), 제1 디바이스 층(112a) 및 제1 기판(110a)은 집합적으로 제1 IC 다이(106a)를 정의한다. 제1 IC 다이(106a)는 도 1에 도시된 바와 같이 형성되지만, 제1 IC 다이(106a)는 대안적으로 도 4a 내지 도 4e, 도 5a 및 도 5b 중 어느 하나에 도시된 바와 같이 형성될 수 있다.
도 16의 단면도(1600)에 의해 도시된 바와 같이, 제1 IC 다이(106a)는 수직으로 뒤집히고(flipped) 제1 기판(110a)은 제1 기판(110a)의 후면(124)으로부터 박형화(thinned)된다. 또한, 제1 IC 다이(106a)는 제1 기판(110a)의 후면(124)으로부터 패터닝되어 패드들(1502)을 각각 노출시키는 비아 개구들(1602)을 형성한다. 박형화는, 제1 기판(110a)의 두께(Tfs)를 감소시키며, 예를 들어, CMP 또는 일부 다른 적합한 평탄화에 의해 수행될 수 있다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 수행될 수 있다.
비아 개구들(1602)은 제1 기판(110a)을 통해 연장되기 때문에, 비아 개구들(1602)의 종횡비(예를 들어, 높이 대 폭의 비)가 높을 수 있다. 그러나, 종횡비가 너무 높은 경우, 비아 개구들(1602)을 신뢰성 있게 형성하는 것이 어려울 수 있고/있거나 비아 개구들(1602) 내에 후속하여 TSV들을 형성하는 것이 어려울 수 있다. 예를 들어, TSV들이 형성되는 층들의 퇴적 동안 비아 개구들(1602)의 상부 코너들 주위에 물질이 클러스터링될 수 있다. 이 현상은 트렌치 넥킹(necking)이라고도 알려질 수 있다. 클러스터링은 퇴적이 완료되기 전에 비아 개구들(1602)의 상부를 핀치 오프(pinch off)할 수 있고, 따라서 비아 개구들(1602) 내에 공극들의 형성을 야기할 수 있다. 공극들은, 전력 소비를 증가시키고/증가시키거나 동작 파라미터들을 사양 밖으로 이동시키는, 높은 저항들을 갖는 TSV들을 초래할 수 있다.
전술한 우려들을 완화시키기 위해, 박형화가 수행된다. 두께(Tfs)를 감소시킴으로써, 박형화는 비아 개구들(1602)의 종횡비를 감소시킨다. 그러나, 두께(Tfs)를 감소시킴으로써, 박형화는 또한 트렌치 세그먼트들(104)이 제1 기판(110a) 내로 얼마나 멀리 연장될 수 있는지를 제한한다. 다시 말해, 박형화는 제1 기판(110a) 내에서 제1 깊이(D1)의 일부를 제한한다. 트렌치 세그먼트들(104)이 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있는 경우, 박형화는 제1 깊이(D1)를 제한할 것이고, 따라서 2D 트렌치 커패시터들(126)의 커패시턴스를 제한할 것이다. 그러나, 제1 깊이(D1)의 일부 또한 상호접속 유전체층(118) 내에 있기 때문에, 박형화로부터의 부정적인 영향이 완화되고 2D 트렌치 커패시터들(126)은 높은 커패시턴스들을 가질 수 있다.
도 17의 단면도(1700)에 의해 도시된 바와 같이, TSV들(132) 및 TSV 유전체층들(134)은 비아 개구들(1602)(예를 들어, 도 16 참조) 내에 형성된다. TSV들(132)은, 형성되는 3D 트렌치 커패시터의 제1 단자(T1) 및 3D 트렌치 커패시터의 제2 단자(T2)에 대응한다. 또한, TSV들(132)은 와이어들(120) 및 비아들(122)에 의해 2D 트렌치 커패시터들(126)의 단자들에 각각 전기적으로 결합된다. TSV 유전체층들(134)은 TSV들(132)을 제1 기판(110a)으로부터 분리한다.
TSV 유전체층들(134)을 형성하는 프로세스는, 예를 들어, 1) 제1 기판(110a) 위에 유전체층을 퇴적하고, 또한 비아 개구들(1602)을 라이닝 및 부분적으로 충전하는 단계; 및 2) 제1 기판(110a)의 후면(124) 및 패드들(1502)을 노출시키기 위해 유전체층을 에칭 백하는 단계를 포함한다. TSV들(132)을 형성하기 위한 프로세스는, 예를 들어, 1) 제1 기판(110a) 및 TSV 유전체층들(134) 위에 전도성층을 퇴적하고, 또한 나머지 비아 개구들(1602)을 충전하는 단계; 및 2) 제1 기판(110a)의 후면(124)을 노출시키기 위해 제1 기판(110a)의 후면(124)으로부터 전도성층에 평탄화를 수행하는 단계를 포함한다. 평탄화는, 예를 들어 CMP 또는 일부 다른 적합한 평탄화이거나, 이를 포함할 수 있다. 그러나, TSV 유전체층들(134) 및/또는 TSV들(132)을 형성하기 위한 다른 프로세스들로 수정 가능하다.
도 18의 단면도(1800)에 의해 도시된 바와 같이, 제2 디바이스 층(112b)이 제2 기판(110b) 위에 형성된다. 제2 디바이스 층(112b)은 복수의 2D 트렌치 커패시터들(126)을 포함한다. 대안적인 실시예들에서, 더 많거나 적은 2D 트렌치 커패시터들(126)이 형성된다. 예를 들어, 대안적인 실시예들에서 단일 2D 트렌치 커패시터(126)가 형성될 수 있다. 2D 트렌치 커패시터들(126)은 교번적으로 적층되고 트렌치 세그먼트들(104)을 정의하는 대응 커패시터 전극들(128) 및 대응 커패시터 유전체층들(130)을 포함한다. 트렌치 세그먼트들(104)은 제2 기판(110b) 내로 연장 또는 돌출하고 제2 기판(110b) 내로 전체적으로 또는 실질적으로 제2 깊이(D2)를 갖는다. 이는 제1 기판(110a) 내에 부분적으로 제1 깊이(D1)를 갖는 제1 IC 다이(106a)(예를 들어, 도 17 참조)의 트렌치 세그먼트들(104)과 대조적이다.
또한 도 18의 단면도(1800)에 의해 도시된 바와 같이, 제2 상호접속 구조물(114b)이 제2 디바이스 층(112b) 위에 형성되고 이에 전기적으로 결합된다. 제2 상호접속 구조물(114b)은 상호접속 유전체층(118)을 포함하고, 복수의 와이어들(120) 및 복수의 비아들(122)을 더 포함한다. 와이어들(120) 및 비아들(122)은 2D트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 전도성 경로들을 정의하기 위해 상호접속 유전체층(118) 내에 교번적으로 적층된다. 또한, 제2 상호접속 구조물(114b)의 상부에 있는 접합 와이어들(120c)은 제1 IC 다이(106a)(도 17에 120c로도 표시됨)에서의 대응 구성과 동일한 상부 레이아웃을 갖는다.
제2 상호접속 구조물(114b), 제2 디바이스 층(112b) 및 제2 기판(110b)은 집합적으로 제2 IC 다이(106b)를 정의한다. 일부 실시예들에서, 제2 IC 다이(106b)는, 와이어들(120)과 비아들(122)이 상이한 레이아웃을 갖는 것을 제외하고 도 12 내지 도 15에 기술된 동일한 프로세스에 의해 형성된다. 또한, 도 14에서는 제1 상호접속 유전체층(118a)이 형성되지 않음으로써, 트렌치 세그먼트들(104)이 제2 기판(110b) 내에 전체적으로 또는 실질적으로 형성된다. 대안적인 실시예들에서, 제2 IC 다이(106b)는 도 12 내지 도 15에 기술된 동일한 프로세스 또는 일부 다른 적합한 프로세스에 의해 형성된다. 또한, 제2 IC 다이(106b)는 도 1에 도시된 바와 같이 형성되지만, 제2 IC 다이(106b)는 대안적으로 도 4a 내지 도 4e, 도 5a 및 도 5b 중 어느 하나에 도시된 바와 같이 형성될 수 있다.
도 19의 단면도(1900)에 의해 도시된 바와 같이, 제1 및 제2 상호접속 구조물(114a, 114b)의 접합 표면들(1902)은 전처리된 후에 대략적으로(coarsely) 정렬된다. 대안적인 실시예들에서, 대략적인 정렬 및/또는 전처리는 생략된다. 전처리는, 예를 들어 세정 프로세스, 플라즈마 처리, 하이브리드 접합을 위한 일부 다른 적합한 전처리 프로세스(들), 또는 전술한 것의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 플라즈마 처리는 접합 표면들(1902)을 세정한다.
또한, 도 19의 단면도(1900)에 의해 도시된 바와 같이, 접합 표면들(1902)은 함께 하이브리드 접합된다. 하이브리드 접합을 수행하는 프로세스는, 예를 들어, 1) 제1 IC 다이(106a)를 제2 IC 다이(106b)에 미세하게 정렬하여, 제1 IC 다이(106a)의 접합 와이어들(120c)이 각각 제2 IC 다이(106c)의 접합 와이어들(120c) 위에 놓이고 이에 정렬되도록 하는 단계; 및 2) 접합 표면들(1902)을 직접 접촉시키는 단계를 포함한다. 그러나, 하이브리드 접합을 수행하기 위한 다른 프로세스들로 수정 가능하다.
도 20의 단면도(2000)에 의해 도시된 바와 같이, 제1 및 제2 IC 다이(106a, 106b)가 직접 접촉하는 전면 접합 인터페이스(108)를 강화하기 위해 제1 및 제2 IC 다이(106a, 106b)가 어닐링된다. 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 제1 및 제2 IC 다이(106a, 106b) 내의 와이어들(120) 및 비아들(122)에 의해 전면 접합 인터페이스(108)를 통해 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)과 병렬로 전기적으로 결합된다. 또한, 제1 IC 다이(106a)의 와이어들(120) 및 제1 IC 다이(106a)의 비아들(122)은 제1 및 제2 IC 다이(106a, 106b)의 2D 트렌치 커패시터들(126)을 TSV(132)들에 전기적으로 결합시킨다. 집합적으로, 제1 및 제2 IC 다이(106a, 106b)의 2D 트렌치 커패시터들(126)은 3D 트렌치 커패시터(102)를 정의한다.
2D 트렌치 커패시터들(126)은 수직 또는 Z 차원으로 다수의 디바이스 층들(예컨대, 제1 및 제2 디바이스 층(112a, 112b))을 가로질러 펼쳐지기기 때문에, 3D 트렌치 커패시터(102)는 작은 풋프린트를 가질 수 있다. 또한, 3D 트렌치 커패시터(102)의 커패시턴스는 다수의 2D 트렌치 커패시터들의 커패시턴스들의 합(예를 들어, 제1 및 제2 IC 다이(106a, 106b)에서의 2D 트렌치 커패시터들(126)의 커패시턴스들의 합)이기 때문에, 3D 트렌치 커패시터(102)는 높은 커패시턴스를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트의 결과로서, 3D 트렌치 커패시터(102)는 높은 커패시턴스 밀도를 가질 수 있다. 즉, 3D 트렌치 커패시터(102)의 풋프린트에서 단위 면적당 커패시턴스가 높을 수 있다.
도 12 내지 도 20은 방법의 다양한 실시예들을 참조하여 설명되지만, 도 12 내지 도 20은 이 방법에 제한되지 않고 이 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 도 12 내지 도 20은 일련의 동작들로 설명되며, 동작들의 순서는 다른 실시예들에서 변경될 수 있음을 이해할 것이다. 도 12 내지 도 20은 특정 동작들의 세트로서 도시되고 설명되지만, 도시된 및/또는 설명된 일부 동작들은 다른 실시예들에서 생략될 수 있다. 또한, 도시되지 않은 및/또는 설명되지 않은 동작들이 다른 실시예들에서 포함될 수 있다.
도 21을 참조하면, 도 12 내지 도 20의 방법의 일부 실시예들의 블록도(2100)가 제공된다.
2102에서, 제1 상호접속 유전체층이 제1 기판의 전면 상의 제1 기판을 덮도록 퇴적된다. 예를 들어, 도 12를 참조한다. 대안적인 실시예들에서, 제1 상호접속 유전체층의 퇴적은 생략된다.
2104에서, 제1 트렌치 커패시터는 제1 상호접속 유전체층을 관통하여 제1 기판의 전면 상의 제1 기판 내로 연장하여 형성된다. 예를 들어, 도 12 내지 도 14를 참조한다.
2106에서, 제1 상호접속 구조물이 제1 기판의 전면 상의 제1 트렌치 커패시터를 덮고 이를 전기적으로 결합시키도록 형성되며, 제1 상호접속 구조물은 교번적으로 적층되는 복수의 와이어들 및 복수의 비아들을 포함한다. 예를 들어, 도 15를 참조한다.
2108에서, TSV들의 쌍이 제1 기판을 관통하여 제1 기판의 후면으로부터 제1 상호접속 구조물까지 연장하도록 형성되며, TSV들은 와이어들 및 비아들을 통해 제1 트렌치 커패시터의 단자들에 각각 전기적으로 결합된다. 예를 들어, 도 16 및 도 17 참조한다.
2110에서, 제2 트렌치 커패시터는 제2 기판의 전면 상에서 제2 기판 내로 연장하여 형성된다. 예를 들어, 도 18을 참조한다.
2112에서, 제2 상호접속 구조물은 제2 기판의 전면 상의 제2 트렌치 커패시터를 덮고 이를 전기적으로 결합시키도록 형성되며, 제2 상호접속 구조물은 교번적으로 적층되는 복수의 와이어들 및 복수의 비아들을 포함한다. 예를 들어, 도 18을 참조한다.
2114에서, 제1 및 제2 상호접속 구조물 각각의 접합 표면들이 전처리된다. 예를 들어, 도 19를 참조한다.
2116에서, 제1 및 제2 상호접속 구조물은 서로 정렬된다. 예를 들어, 도 19를 참조한다.
2118에서, 제1 및 제2 상호접속 구조물 각각의 접합 표면들은 전면 접합 인터페이스에서 서로 하이브리드 접합되며, 와이어들 및 비아들은 전면 접합 인터페이스를 통해 병렬로 제1 및 제2 트렌치 커패시터를 TSV들에 전기적으로 결합시킨다. 예를 들어, 도 19를 참조한다. 집합적으로, 제1 및 제2 트렌치 커패시터는 3D 트렌치 커패시터를 정의한다. 제1 및 제2 트렌치 커패시터는 수직 또는 Z 차원으로 다수의 기판들을 가로질러 펼쳐지기 때문에, 3D 트렌치 커패시터는 작은 풋프린트 및 높은 커패시턴스 둘 다를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트의 결과로서, 3D 트렌치 커패시터는 높은 커패시턴스 밀도를 가질 수 있다.
2120에서, 전면 접합 인터페이스는 전면 접합 인터페이스를 강화시키기 위해 어닐링된다. 예를 들어, 도 20을 참조한다.
도 21의 블록도(2100)가 본 명세서에서 일련의 동작들 또는 사건들로서 도시되고 설명되었지만, 그러한 동작들 또는 사건들의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본 명세서에 도시된 및/또는 기술된 것 이외의 다른 동작들 또는 사건들과 동시에 및/또는 다른 순서들로 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예들을 구현하기 위해, 도시된 모든 동작들이 요구되는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
도 22 내지 도 27을 참조하면, 도 7의 반도체 구조물을 형성하는 방법의 일부 실시예들의 일련의 단면도들(2200-2700)이 제공된다. 반도체 구조물은 적어도 2 개의 기판들 상에 있고 TSV들에 의해 함께 전기적으로 결합된 트렌치 세그먼트들을 갖는다. 이 방법이 도 7의 반도체 구조물을 형성하지만, 이 방법 및 이 방법의 변형들은 도 8a 내지 도 8e, 도 9a, 도9b, 도 10b 및 도 10c 중 어느 하나 내의 반도체 구조물을 형성하기 위해, 또는 일부 다른 적합한 반도체 구조물을 형성하기 위해 이용될 수 있다.
도 22 및 도 23의 단면도들(2200, 2300)에 의해 도시된 바와 같이, 제1 IC 다이(106a)(예를 들어, 도 22 참조) 및 제2 IC 다이(106b)(예를 들어, 도 23 참조)가 각각 형성된다. 제1 디바이스 층(112a)은 제1 기판(110a)의 전면(116) 상에 있는 반면, 제2 디바이스 층(112b)은 제2 기판(110b)의 전면(116) 상에 있다. 제1 및 제2 디바이스 층(112a, 112b)은 대응 2D 트렌치 커패시터들(126)을 포함한다. 2D 트렌치 커패시터들(126)은 교번적으로 적층되고 트렌치 세그먼트들(104)을 정의하는, 대응 커패시터 전극들(128) 및 대응 커패시터 유전체층들(130)을 포함한다. IC 다이(106a)의 트렌치 세그먼트들(104)은 제1 기판(110a) 내로 제1 깊이(D1)까지 연장되고, 전체적으로 또는 실질적으로 제1 기판(110a) 내에 있다. 제2 IC 다이(106b)의 트렌치 세그먼트들(104)은 제2 기판(110b) 내로 제2 깊이(D2)까지 연장되고, 전체적으로 또는 실질적으로 제2 기판(110b) 내에 있다. 일부 실시예들에서, 제1 기판(110a)의 두께(Tfs)는 도 16 및 도 17과 관련하여 위에서 설명된, 후속하여 형성되는TSV들에 의해 제한될 수 있기 때문에, 제1 깊이(D1)는 제2 깊이(D2)보다 작다.
제1 상호접속 구조물(114a)은 제1 기판(110a)의 전면(116) 상에서 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)을 덮고 이들에 전기적으로 결합된다. 유사하게, 제2 상호접속 구조물(114b)은 제2 기판(110b)의 전면(116) 상에서 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)을 덮고 이들에 전기적으로 결합된다. 제1 및 제2 상호접속 구조물(114a, 114b)은, 대응 와이어들(120) 및 대응 비아들(122) 뿐만 아니라 대응 상호접속 유전체층들(118)을 포함한다. 와이어들(120) 및 비아들(122)은 상호접속 유전체층들(118) 내에 교번적으로 적층되어, 2D 트렌치 커패시터들(126)을 병렬로 전기적으로 결합시키는 전도성 경로들을 정의한다. 또한, TSV 와이어들(120a)은 후속하여 형성되는 TSV들을 수용하기 위한 패드들(1502)을 정의하고, 패드들(1502)를 나머지 와이어들(120) 및 나머지 비아들(122)에 전기적으로 결합시킨다. 나머지 와이어들(120) 및 나머지 비아들(122)은, 차례로 TSV 와이어들(120a)을 2D 트렌치 커패시터들(126)의 단자들에 전기적으로 결합시킨다. 일부 실시예들에서, TSV 와이어들(120a)은 도 2에서와 동일한 상부 레이아웃을 갖는다. 예를 들어, 도 2는 E-E' 라인 및/또는 F-F' 라인을 따라 취해질 수 있다. 대안적인 실시예들에서, TSV 와이어들(120a)은 일부 다른 적합한 상부 레이아웃을 갖는다.
일부 실시예들에서, 제1 및 제2 IC 다이(106a, 106b)는 대칭적이며 및/또는 동일한 프로세스에 의해 형성된다. 동일한 프로세스에 의해 제1 및 제2 IC 다이(106a, 106b)를 형성하는 것은, 예를 들어 제1 및 제2 IC 다이(106a, 106b)에 대해 2 개의 개별 프로세스 대신에 오직 하나의 프로세스가 존재하기 때문에, 제조 비용을 감소시킬 수 있다. 또한, 일부 실시예들에서, 제1 및 제2 IC 다이(106a, 106b)는, 도 14에서 제1 상호접속 유전체층(118a)이 형성되지 않고 와이어들(120)과 비아들(122)이 상이한 레이아웃을 갖는 것을 제외하고는, 도 12 내지 도 15에서 설명된 프로세스에 의해 개별적으로 형성된다. 후자와 관련하여, 와이어들은 제1 및 제2 IC 다이(106a, 106b)의 접합 표면들(1902)에서 생략되므로, 접합 표면들(1902)은 유전체 재료로 제한된다. 대안적인 실시예들에서, 제1 IC 다이(106a) 및/또는 제2 IC 다이(106b)는 일부 다른 적합한 프로세스에 의해 형성된다.
제1 IC 다이(106a)는 도 7에 도시된 바와 같이 형성되지만, 제1 IC 다이(106a)는 대안적으로 도 8a 내지 도 8e, 도 9a 및 도 9b 중 어느 하나에 도시된 바와 같이 형성될 수 있다. 유사하게, 제2 IC 다이(106b)는 도 7에 도시된 바와 같이 형성되지만, 제2 IC 다이(106b)는 대안적으로 도 8a 내지 도 8e, 도 9a 및 도 9b 중 어느 하나에 도시된 바와 같이 형성될 수 있다.
도 24의 단면도(2400)에 의해 도시된 바와 같이, 제1 IC 다이(106a)는 수직 방향으로 뒤집힌다(flipped). 또한, 제1 및 제2 상호접속 구조물(114a, 114b)의 접합 표면들(1902)은 전처리되고 대략적으로 정렬된다. 대안적인 실시예들에서, 대략적인 정렬 및/또는 전처리는 생략된다. 전처리는, 예를 들어 세정 프로세스, 플라즈마 처리, 용융 접합을 위한 일부 다른 적합한 전처리 프로세스(들), 또는 전술한 것의 임의의 조합을 포함할 수 있다.
또한 도 24의 단면도(2400)에 의해 도시된 바와 같이, 접합 표면들(1902)은 함께 용융 접합된다. 용융 접합을 수행하기 위한 프로세스는, 예를 들어 1) 제1 IC 다이(106a)를 제2 IC 다이(106b)에 미세하게 정렬하여, 제1 IC 다이(106a)의 패드들(1502)이 각각 제2 IC 다이(106b)의 패드들(1502) 위에 놓이고 이들에 정렬되도록 하는 단계; 및 2) 접합 표면들(1902)을 직접 접촉시키는 단계를 포함한다. 그러나, 용융 접합을 수행하기 위한 다른 프로세스들로 수정 가능하다.
도 25의 단면도(2500)에 의해 도시된 바와 같이, 제1 및 제2 IC 다이(106a, 106b)는 제1 및 제2 IC 다이(106a, 106b)가 직접 접촉하는 전면 접합 인터페이스(108)를 강화하기 위해 어닐링된다. 도 20과 대조적으로, 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)은 아직 서로 전기적으로 결합되어 있지 않다.
도 26의 단면도(2600)에 의해 도시된 바와 같이, 제1 기판(110a)은 제1 기판(110a)의 후면(124)으로부터 박형화된다. 박형화는 제1 기판(110a)의 두께(Tfs)를 감소시키고, 예를 들어 CMP 또는 일부 다른 적합한 평탄화에 의해 수행될 수 있다. 도 16과 관련하여 설명된 바와 같이, 박형화는, 예를 들어 후속하여 형성되는 TSV들의 종횡비를 감소시키고 높은 종횡비들과 관련된 과제들을 완화하기 위해 수행될 수 있다.
또한 도 26의 단면도(2600)에 의해 도시된 바와 같이, 제1 및 제2 IC 다이(106a, 106b)는 제1 기판(110a)의 후면(124)으로부터 패터닝되어, 제1 IC 다이(106a)의 패드들(1502)을 관통하여 연장되고 제2 IC 다이(106b)의 패드들(1502)을 각각 노출시키는 비아 개구들(2602)을 형성한다. 또한, TSV 유전체층들(134)은 제1 IC 다이에서 비아 개구들(2602)의 측벽들 상에 형성된다.
비아 개구들(2602) 및 TSV 유전체층들(134)을 형성하기 위한 프로세스는, 예를 들어, 1) 제1 IC 다이(106a)의 패드들(1502)에 도달할 때까지 제1 기판(110a)의 후면(124)에 포토리소그래피/에칭 프로세스를 수행하는 단계; 2) 제1 기판(110a) 위에 유전체층을 퇴적하고, 추가로 비아 개구들(2602)을 라이닝하고 부분적으로 충전하는 단계; 3) 제1 IC 다이(106a)의 패드들(1502)을 노출시키고 TSV 유전체층들(134)을 형성하기 위해 유전체층을 에칭 백(etching back)하는 단계; 및 4) 제1 IC 다이(106a)의 패드들(1502)을 통해 제2 IC 다이(106b)의 패드들(1502)까지 에칭 프로세스를 수행하는 단계를 포함한다. TSV 유전체층들(134)은, 예를 들어 단계 4)에서의 에칭 동안 측방향 에칭 정지부로서 기능할 수 있다. 그러나, 제1 및 제2 IC 다이(106a, 106b)를 패터닝하고 TSV 유전체층들(134)을 형성하기 위한 전술한 프로세스에도 불구하고, 다른 프로세스들로 수정 가능하다.
도 27의 단면도(2700)에 의해 도시된 바와 같이, TSV들(132)은 비아 개구들(2602) 내에 각각 형성된다(예를 들어, 도 26 참조). TSV들(132)은 제1 IC 다이(106a)의 2D 트렌치 커패시터들(126)을 제2 IC 다이(106b)의 2D 트렌치 커패시터들(126)과 병렬로 전기적으로 결합시킨다. 집합적으로, 제1 및 제2 IC 다이(106a, 106b)의 2D 트렌치 커패시터들(126)은 제1 기판(110a)의 후면(124)으로부터 액세스 가능한 제1 단자(T1) 및 제2 단자(T2)를 갖는 3D 트렌치 커패시터(102)를 정의한다.
2D 트렌치 커패시터들(126)은 수직 또는 Z 차원으로 제1 및 제2 디바이스 층들(112a, 112b)을 가로질러 펼쳐지기 때문에, 3D 트렌치 커패시터(102)는 작은 풋프린트를 가질 수 있다. 또한, 3D 트렌치 커패시터(102)의 커패시턴스는 제1 및 제2 IC 다이(106a, 106b) 내의 2D 트렌치 커패시터들(126)의 커패시턴스들의 합이므로, 3D 트렌치 커패시터(102)는 높은 커패시턴스를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트의 결과로서, 3D 트렌치 커패시터(102)는 높은 커패시턴스 밀도를 가질 수 있다. 추가적으로, 제1 및 제2 IC 다이(106a, 106b)는 용융 접합에 의해 함께 접합되고, TSV들(132)에 의해 함께 전기적으로 결합되기 때문에, 하이브리드 접합(예를 들어, 도 12 내지 도 21의 방법 참조)과 관련된 기술적 과제들이 회피될 수 있다.
도 22 내지 도 27은 방법의 다양한 실시예들을 참조하여 설명되었지만, 도 22 내지 도 27에 도시된 구조물들은 이 방법에 제한되지 않고 이 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 도 22 내지 도 27은 일련의 동작들로 설명되지만, 다른 실시예들에서 동작들의 순서는 변경될 수 있음을 이해할 것이다. 도 22 내지 도 27은 특정 동작들의 세트로서 도시 및 설명되고 있지만, 도시된 및/또는 설명된 일부 동작들은 다른 실시예들에서 생략될 수 있다. 또한, 도시되지 않은 및/또는 설명되지 않은 동작들이 다른 실시예들에 포함될 수 있다.
도 28을 참조하면, 도 22 내지 도 27의 방법의 일부 실시예들의 블록도(2800)가 제공된다.
2802에서, 제1 트렌치 커패시터가 제1 기판의 전면 상에서 제1 기판 내로 연장하여 형성된다. 예를 들어, 도 22를 참조한다.
2804에서, 제1 상호접속 구조물은 제1 기판의 전면 상의 제1 트렌치 커패시터를 덮고 이에 전기적으로 결합되어 형성되며, 제1 상호접속 구조물은 교번적으로 적층된 복수의 와이어들 및 복수의 비아들을 포함한다. 예를 들어, 도 22를 참조한다.
2806에서, 제2 트렌치 커패시터는 제2 기판의 전면 상에서 제2 기판 내로 연장하여 형성된다. 예를 들어, 도 23을 참조한다.
2808에서, 제2 상호접속 구조물은 제2 기판의 전면 상의 제2 트렌치 커패시터를 덮고 이에 전기적으로 결합되어 형성되며, 제2 상호접속 구조물은 교번적으로 적층되는 복수의 와이어들 및 복수의 비아들을 포함한다. 예를 들어, 도 23을 참조한다.
2810에서, 제1 및 제2 상호접속 구조물 각각의 접합 표면들이 전처리된다. 예를 들어, 도 24를 참조한다.
2812에서, 제1 및 제2 상호접속 구조물은 서로에 대해 정렬된다. 예를 들어, 도 24를 참조한다.
2814에서, 제1 및 제2 상호접속 구조물 각각의 접합 표면들은 전면 접합 인터페이스에서 서로 용융 접합되며, 제1 및 제2 상호접속 구조물은 용융 접합이 완료되면 서로 전기적으로 격리된다. 예를 들어, 도 24를 참조한다.
2816에서, 전면 접합 인터페이스를 강화시키기 위해 전면 접합 인터페이스가 어닐링된다. 예를 들어, 도 25를 참조한다.
2818에서, TSV들의 쌍이 제1 기판 및 제1 상호접속 구조물을 통해 제1 기판의 후면으로부터 제2 상호접속 구조물로 연장되어 형성되며, TSV들은 와이어들 및 비아들을 통해 제1 및 제2 트렌치 커패시터에 전기적으로 결합된다. 예를 들어, 도 26 및 도 27을 참조한다. 집합적으로, 제1 및 제2 트렌치 커패시터는 3D 트렌치 커패시터를 정의한다. 2D 트렌치 커패시터들은 수직 또는 Z 차원으로 다수의 기판들을 가로질러 펼쳐지기 때문에, 3D 트렌치 커패시터는 작은 풋프린트와 높은 커패시턴스 둘 다를 가질 수 있다. 높은 커패시턴스 및 작은 풋프린트의 결과로서, 3D 트렌치 커패시터는 높은 커패시턴스 밀도를 가질 수 있다.
도 28의 블록도(2800)가 본 명세서에서 일련의 동작들 또는 사건들로서 도시되고 설명되었지만, 그러한 동작들 또는 사건들의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본 명세서에 도시 및/또는 기술된 것 이외의 다른 동작들 또는 사건들과 동시에 및/또는 다른 순서들로 발생할 수 있다. 또한, 본 명세서에서 기술된 하나 이상의 양태 또는 실시예들을 구현하기 위해 도시된 모든 동작들이 요구되는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예들에서, 본 개시는, 제1 기판 및 제2 기판; 상기 제1 기판의 전면과 상기 제2 기판의 전면 내로 각각 연장되는 제1 트렌치 커패시터 및 제2 트렌치 커패시터 - 상기 제1 및 제2 기판의 전면들은 서로 마주봄 - ; 상기 제1 트렌치 커패시터와 제2 트렌치 커패시터 사이에 적층되고 이들에 전기적으로 결합된 복수의 와이어들 및 복수의 비아들; 및 상기 제1 기판의 전면의 반대 편에 있는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장되는 제1 TSV를 포함하는 반도체 구조물을 제공하고, 상기 와이어들 및 상기 비아들은 상기 제1 TSV를 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합시킨다. 일부 실시예들에서, 반도체 구조물은, 상기 제1 트렌치 커패시터와 상기 제1 기판 사이의 제1 유전체층을 더 포함하고, 상기 제1 트렌치 커패시터는 상기 제1 유전체층을 완전히 관통하여 상기 제1 기판의 전면 내로 연장한다. 일부 실시예들에서, 상기 제1 유전체층의 두께는 제1 기판의 두께와 제2 기판의 두께 간의 차이와 대략 동일하다. 일부 실시예들에서, 복수의 와이어들 및 복수의 비아들은 와이어들 및 비아들의 제1 교번 스택과, 와이어들 및 비아들의 제2 교번 스택으로 그룹화되고, 제1 및 제2 교번 스택은 서로 이격되고 제1 TSV에 의해 함께 전기적으로 결합된다. 일부 실시예들에서, 복수의 와이어들 및 복수의 비아들은 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 중첩되지 않는다. 일부 실시예들에서, 복수의 와이어들 및 복수의 비아들은 와이어들 및 비아들의 제1 교번 스택 및 와이어들 및 비아들의 제2 교번 스택으로 그룹화되며, 상기 제1 및 제2 교번 스택은 하이브리드 접합 인터페이스에서 직접 접촉하고, 상기 제1 제1 TSV는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장되고, 상기 하이브리드 접합 인터페이스와 상기 제1 기판 사이에서 종결된다. 일부 실시예들에서, 복수의 와이어들 및 복수의 비아들은 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 부분적으로 중첩된다. 일부 실시예들에서, 상기 반도체 구조물은 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장되는 제2 TSV를 더 포함하고, 상기 와이어들 및 상기 비아들은 상기 제2 TSV를 상기 제1 및 제2 트렌치 커패시터들에 전기적으로 결합시킨다. 일부 실시예들에서, 상기 제1 트렌치 커패시터는, 기둥형 프로파일을 갖는 제1 전극; 상기 제1 전극 주위를 감싸고 상기 제1 기판으로부터 상기 제1 전극을 분리하는 커패시터 유전체층; 및 상기 커패시터 유전체층 주위를 감싸고 상기 커패시터 유전체층을 상기 제1 기판으로부터 분리하는 제2 전극을 포함한다.
일부 실시예들에서, 본 개시는, 제1 기판, 상기 제1 기판 아래 놓인 제1 상호접속 구조물 및 제1 트렌치 커패시터를 포함하는 제1 IC 다이 - 상기 제1 트렌치 커패시터는 상기 제1 기판 내로 연장되고 상기 제1 기판과 상기 제1 상호접속 구조물 사이에 있음 - ; 상기 제1 IC 다이 아래에서 상기 제1 ID 다이에 직접 접합된 제2 IC 다이 - 상기 제2 IC 다이는 제2 기판, 상기 제2 기판 위에 놓인 제2 상호접속 구조물, 및 제2 트렌치 커패시터를 포함하고, 상기 제2 트렌치 커패시터는 상기 제2 기판 내로 연장되고 상기 제2 기판과 상기 제2 상호접속 구조물 사이에 있음 - ; 및 상기 제1 기판을 관통하여 연장되고 상기 제1 및 제2 상호접속 구조물에 의해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합된 TSV들의 쌍을 포함하는 IC를 제공한다. 일부 실시예들에서, TSV들은 제1 IC 다이에 국한된다. 일부 실시예들에서, TSV들은 제1 IC 다이를 완전히 관통하여 연장되고 상기 제2 IC 다이 내에서 종결되며, 상기 TSV들은 각각 상기 제1 상호접속 구조물 내에서 상기 제1 TSV 와이어들의 측벽들과 직접 접촉하고, 상기 TSV들은 각각 상기 제2 상호접속 구조물 내의 제2 TSV 와이어들의 상부 표면들과 직접 접촉하고 상부 표면들에서 종결된다.
일부 실시예들에서, 본 개시는 3D 트렌치 커패시터를 형성하는 방법을 제공하며, 상기 방법은, 제1 기판의 전면 내로 연장되는 제1 트렌치 커패시터를 형성하는 단계; 상기 제1 기판의 전면 상의 상기 제1 트렌치 커패시터를 덮고 상기 제1 트렌치 커패시터에 전기적으로 결합된 제1 상호접속 구조물을 형성하는 단계; 제2 기판의 전면 내로 연장되는 제2 트렌치 커패시터를 형성하는 단계; 상기 제2 기판의 전면 상의 상기 제2 트렌치 커패시터를 덮고 상기 제2 트렌치 커패시터에 전기적으로 결합된 제2 상호접속 구조물을 형성하는 단계; 상기 제1 및 제2 상호접속 구조물이 서로 직접 접촉하는 접합 인터페이스에서 상기 제1 및 제2 상호접속 구조물을 서로 접합하는 단계; 및 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장되는 제1 TSV를 형성하는 단계를 포함하고, 상기 제1 TSV는 상기 제1 및 제2 상호접속 구조물을 통해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합된다. 일부 실시예들에서, 상기 제1 및 제2 트렌치 커패시터는 접합에 의해 병렬로 전기적으로 결합된다. 일부 실시예들에서, 접합은 제1 상호접속 구조물의 유전체 재료 및 금속이 접합 인터페이스에서 제2 상호접속 구조물의 유전체 재료 및 금속과 각각 그리고 직접적으로 접촉하는 하이브리드 접합 프로세스에 의해 수행된다. 일부 실시예들에서, 방법은, 접합 전에 상기 제1 기판의 후면 내로 에칭을 수행하는 단계 - 상기 에칭은 상기 제1 상호접속 구조물 내의 TSV 와이어 상에서 정지하고 개구를 형성함 - ; 및 상기 개구 내에 상기 제1 TSV를 정의하기 위해 상기 개구를 전도성 재료로 충전하는 단계를 더 포함한다. 일부 실시예들에서, 상기 제1 및 제2 트렌치 커패시터는 접합이 완료되면 서로 전기적으로 격리되며, 상기 제1 TSV의 형성은 상기 제1 트렌치 커패시터를 상기 제2 트렌치 커패시터에 전기적으로 결합시킨다. 일부 실시예들에서, 접합은 제1 상호접속 구조물의 유전체 재료가 접합 인터페이스에서 상기 제2 상호접속 구조물의 유전체 재료와 직접 접촉하는 용융 접합 프로세스에 의해 수행되고, 상기 접합 인터페이스에는 전도성 재료가 없다. 일부 실시예들에서, 상기 방법은, 접합 후에 상기 제1 기판의 후면 내로 에칭을 수행하는 단계 - 상기 에칭은 상기 제2 상호접속 구조물 내의 TSV 와이어 상에서 정지하고 상기 개구를 형성함 - ; 및 상기 개구 내에 상기 제1 TSV를 정의하기 위해 상기 개구를 전도성 재료로 충전하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은, 상기 제1 기판의 전면 상에 유전체층을 퇴적하는 단계; 상기 제1 기판의 전면으로부터 상기 유전체층 및 상기 제1 기판 내로 에칭을 수행하여 트렌치를 형성하는 단계; 상기 트렌치를 충전하는 다층 커패시터 막을 형성하는 단계; 및 상기 다층 커패시터 막을 상기 제1 트렌치 커패시터로 패터닝하는 단계를 포함한다.
<부기>
실시예 1. 반도체 구조물에 있어서,
제1 기판 및 제2 기판;
상기 제1 기판의 전면(front side) 및 상기 제2 기판의 전면 내로 각각 연장하는 제1 트렌치 커패시터 및 제2 트렌치 커패시터 - 상기 제1 기판의 전면과 상기 제2 기판의 전면은 서로 마주봄 - ;
상기 제1 트렌치 커패시터와 상기 제2 트렌치 커패시터 사이에 적층되고, 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는, 복수의 와이어들 및 복수의 비아들; 및
상기 제1 기판의 전면의 반대 편에 있는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제1 기판 관통 비아(through substrate via; TSV)를 포함하고, 상기 와이어들 및 상기 비아들은 상기 제1 TSV를 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합시키는 것인, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 제1 트렌치 커패시터와 상기 제1 기판 사이의 제1 유전체층을 더 포함하고, 상기 제1 트렌치 커패시터는 상기 제1 기판의 전면 내로 상기 제1 유전체층을 완전히 관통하여 연장하는 것인, 반도체 구조물.
실시예 3. 실시에 2에 있어서, 상기 제1 유전체층의 두께는 상기 제1 및 제2 기판의 두께들 사이의 차이와 대략 동일한 것인, 반도체 구조물.
실시예 4. 실시예 1에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 와이어들 및 비아들의 제1 교번 스택과, 와이어들 및 비아들의 제2 교번 스택으로 그룹화되고, 상기 제1 및 제2 교번 스택은 서로 이격되고 상기 제1 TSV에 의해 함께 전기적으로 결합되는 것인, 반도체 구조물.
실시예 5. 실시예 1에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 중첩하지 않는 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 와이어들 및 비아들의 제1 교번 스택과, 와이어들 및 비아들의 제2 교번 스택으로 그룹화되고, 상기 제1 및 제2 교번 스택은 하이브리드 접합 인터페이스에서 직접 접촉하고, 상기 제1 TSV는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하고 상기 하이브리드 접합 인터페이스와 상기 제1 기판 사이에서 종결되는 것인, 반도체 구조물.
실시예 7. 실시예 1에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 부분적으로 중첩하는 것인, 반도체 구조물.
실시예 8. 실시예 1에 있어서,
상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제2 TSV를 더 포함하고, 상기 와이어들 및 상기 비아들은 상기 제2 TSV를 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합시키는 것인, 반도체 구조물.
실시예 9. 실시예 1에 있어서, 상기 제1 트렌치 커패시터는,
기둥형 프로파일을 갖는 제1 전극;
상기 제1 전극의 주위를 감싸고 상기 제1 전극을 상기 제1 기판으로부터 분리시키는 커패시터 유전체층; 및
상기 커패시터 유전체층 주위를 감싸고 상기 커패시터 유전체층을 상기 제1 기판으로부터 분리시키는 제2 전극을 포함하는 것인, 반도체 구조물.
실시예 10. 집적 회로(IC)에 있어서,
제1 기판, 상기 제1 기판 아래에 놓이는 제1 상호접속 구조물 및 제1 트렌치 커패시터를 포함하는 제1 IC 다이 - 상기 제1 트렌치 커패시터는 상기 제1 기판 내로 연장하며 상기 제1 기판과 상기 제1 상호접속 구조물 사이에 있음 - ;
상기 제1 IC 다이 아래에 있고 상기 IC 다이에 직접 접합되는 제2 IC 다이 - 상기 제2 IC 다이는, 제2 기판, 상기 제2 기판 위에 놓이는 제2 상호접속 구조물 및 제2 트렌치 커패시터를 포함하고, 상기 제2 트렌치 커패시터는 상기 제2 기판 내로 연장하며 상기 제2 기판과 상기 제2 상호접속 구조물 사이에 있음 - ; 및
상기 제1 기판을 관통하여 연장하며 상기 제1 및 제2 상호접속 구조물에 의해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는 기판 관통 비아(TSV)들의 쌍을 포함하는, 집적 회로(IC).
실시예 11. 실시예 10에 있어서, 상기 TSV들은 상기 제1 IC 다이에 국한되는(localized) 것인, 집적 회로(IC).
실시예 12. 실시예 10에 있어서, 상기 TSV들은 상기 제1 IC 다이를 완전히 관통하여 연장하고 상기 제2 IC 다이 내에서 종결되며, 상기 TSV들은 각각 상기 제1 상호접속 구조물 내의 제1 TSV 와이어들의 측벽들과 직접 접촉하고, 상기 TSV들은 각각 상기 제2 상호접속 구조물 내의 제2 TSV 와이어들의 상부 표면들과 직접 접촉하되 상기 제2 TSV 와이어들의 상부 표면들에서 종결되는 것인, 집적 회로(IC).
실시예 13. 3차원(3D) 트렌치 커패시터를 형성하기 위한 방법에 있어서,
제1 기판의 전면 내로 연장하는 제1 트렌치 커패시터를 형성하는 단계;
상기 제1 기판의 전면 상의 상기 제1 트렌치 커패시터를 덮고 상기 제1 트렌치 커패시터에 전기적으로 결합되는 제1 상호접속 구조물을 형성하는 단계;
제2 기판의 전면 내로 연장하는 제2 트렌치 커패시터를 형성하는 단계;
상기 제2 기판의 전면 상의 상기 제2 트렌치 커패시터를 덮고 상기 제2 트렌치 커패시터에 전기적으로 결합되는 제2 상호접속 구조물을 형성하는 단계;
상기 제1 및 제2 상호접속 구조물을 접합 인터페이스에서 함께 접합시키는 단계 - 상기 제1 및 제2 상호접속 구조물은 상기 접합 인터페이스에서 서로 직접 접촉함 - ; 및
상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제1 기판 관통 비아(TSV)를 형성하는 단계를 포함하고, 상기 제1 TSV는 상기 제1 및 제2 상호접속 구조물을 통해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는 것인, 3차원(3D) 커패시터 형성 방법.
실시예 14. 실시예 13에 있어서, 상기 제1 및 제2 트렌치 커패시터는 상기 접합에 의해 병렬로 전기적으로 결합되는 것인, 3차원(3D) 커패시터 형성 방법.
실시예 15. 실시예 13에 있어서, 상기 접합은, 상기 제1 상호접속 구조물의 금속 및 유전체 재료가 상기 접합 인터페이스에서 상기 제2 상호접속 구조물의 금속 및 유전체 재료와 각각 그리고 직접적으로 접촉하는 하이브리드 접합 프로세스에 의해 수행되는 것인, 3차원(3D) 커패시터 형성 방법.
실시에 16. 실시예 13에 있어서,
상기 접합 이전에 상기 제1 기판의 후면 내로 에칭을 수행하는 단계 - 상기 에칭은 상기 제1 상호접속 구조물 내의 TSV 와이어 상에서 정지하고 개구를 형성함 - ; 및
상기 개구를 전도성 재료로 충전하여 상기 개구 내에 상기 제1 TSV를 정의하는 단계를 더 포함하는, 3차원(3D) 커패시터 형성 방법.
실시예 17. 실시예 13에 있어서, 상기 접합이 완료되면, 상기 제1 및 제2 트렌치 커패시터는 서로 전기적으로 격리되고, 상기 제1 TSV를 형성하는 단계는 상기 제1 트렌치 커패시터를 상기 제2 트렌치 커패시터로 전기적으로 결합시키는 것인, 3차원(3D) 커패시터 형성 방법.
실시예 18. 실시예 13에 있어서, 상기 접합은, 상기 제1 상호접속 구조물의 유전체 재료가 상기 접합 인터페이스에서 상기 제2 상호접속 구조물의 유전체 재료와 직접 접촉하는 용융 접합 프로세스에 의해 수행되고, 상기 접합 인터페이스에는 전도성 재료가 없는 것인, 3차원(3D) 커패시터 형성 방법.
실시예 19. 실시예 13에 있어서,
상기 접합 후에, 상기 제1 기판의 후면 내로 에칭을 수행하는 단계 - 상기 에칭은 상기 제2 상호접속 구조물 내의 TSV 와이어 상에서 정지하고 개구를 형성함 - ; 및
상기 개구를 전도성 재료로 충전하여 상기 개구 내에 상기 제1 TSV를 정의하는 단계를 더 포함하는, 3차원(3D) 커패시터 형성 방법.
실시예 20. 실시예 13에 있어서,
상기 제1 기판의 전면 상에 유전체층을 퇴적하는 단계;
트렌치를 형성하기 위해 상기 제1 기판의 전면으로부터 상기 유전체층 및 상기 제1 기판 내로 에칭을 수행하는 단계;
상기 트렌치를 충전하는 다층 커패시터막을 형성하는 단계; 및
상기 다층 커패시터막을 상기 제1 트렌치 커패시터로 패터닝하는 단계를 더 포함하는, 3차원(3D) 커패시터 형성 방법.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 기판 및 제2 기판;
    상기 제1 기판의 전면(front side) 및 상기 제2 기판의 전면 내로 각각 연장하는 제1 트렌치 커패시터 및 제2 트렌치 커패시터 - 상기 제1 기판의 전면과 상기 제2 기판의 전면은 서로 마주봄 - ;
    상기 제1 트렌치 커패시터와 상기 제2 트렌치 커패시터 사이에 적층되고, 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는, 복수의 와이어들 및 복수의 비아들; 및
    상기 제1 기판의 전면의 반대 편에 있는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제1 기판 관통 비아(through substrate via; TSV)를 포함하고, 상기 제1 TSV가 상기 제1 트렌치 커패시터와 상기 제2 트렌치 커패시터를 병렬로 전기적으로 결합시키도록, 상기 와이어들 및 상기 비아들은 상기 제1 TSV를 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합시키는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 트렌치 커패시터와 상기 제1 기판 사이의 제1 유전체층을 더 포함하고, 상기 제1 트렌치 커패시터는 상기 제1 기판의 전면 내로 상기 제1 유전체층을 완전히 관통하여 연장하는 것인, 반도체 구조물.
  3. 제1항에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 와이어들 및 비아들의 제1 교번 스택과, 와이어들 및 비아들의 제2 교번 스택으로 그룹화되고, 상기 제1 및 제2 교번 스택은 서로 이격되고 상기 제1 TSV에 의해 함께 전기적으로 결합되는 것인, 반도체 구조물.
  4. 제1항에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 중첩하지 않는 것인, 반도체 구조물.
  5. 제1항에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 와이어들 및 비아들의 제1 교번 스택과, 와이어들 및 비아들의 제2 교번 스택으로 그룹화되고, 상기 제1 및 제2 교번 스택은 하이브리드 접합 인터페이스에서 직접 접촉하고, 상기 제1 TSV는 상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하고 상기 하이브리드 접합 인터페이스와 상기 제1 기판 사이에서 종결되는 것인, 반도체 구조물.
  6. 제1항에 있어서, 상기 복수의 와이어들 및 상기 복수의 비아들은, 상기 제1 TSV로부터 상기 제1 트렌치 커패시터로 연장되는 제1 전도성 경로를 정의하고, 또한 상기 제1 TSV로부터 상기 제2 트렌치 커패시터로 연장되는 제2 전도성 경로를 정의하며, 상기 제1 및 제2 전도성 경로는 부분적으로 중첩하는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제2 TSV를 더 포함하고, 상기 와이어들 및 상기 비아들은 상기 제2 TSV를 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합시키는 것인, 반도체 구조물.
  8. 제1항에 있어서, 상기 제1 트렌치 커패시터는,
    기둥형 프로파일을 갖는 제1 전극;
    상기 제1 전극의 주위를 감싸고 상기 제1 전극을 상기 제1 기판으로부터 분리시키는 커패시터 유전체층; 및
    상기 커패시터 유전체층 주위를 감싸고 상기 커패시터 유전체층을 상기 제1 기판으로부터 분리시키는 제2 전극을 포함하는 것인, 반도체 구조물.
  9. 집적 회로(IC)에 있어서,
    제1 기판, 상기 제1 기판 아래에 놓이는 제1 상호접속 구조물 및 제1 트렌치 커패시터를 포함하는 제1 IC 다이 - 상기 제1 트렌치 커패시터는 상기 제1 기판 내로 연장하며 상기 제1 기판과 상기 제1 상호접속 구조물 사이에 있음 - ;
    상기 제1 IC 다이 아래에 있고 상기 IC 다이에 직접 접합되는 제2 IC 다이 - 상기 제2 IC 다이는, 제2 기판, 상기 제2 기판 위에 놓이는 제2 상호접속 구조물 및 제2 트렌치 커패시터를 포함하고, 상기 제2 트렌치 커패시터는 상기 제2 기판 내로 연장하며 상기 제2 기판과 상기 제2 상호접속 구조물 사이에 있음 - ; 및
    기판 관통 비아(TSV)들의 쌍이 상기 제1 트렌치 커패시터와 상기 제2 트렌치 커패시터를 병렬로 전기적으로 결합시키도록, 상기 제1 기판을 관통하여 연장하며 상기 제1 및 제2 상호접속 구조물에 의해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는 상기 TSV들의 쌍을 포함하는, 집적 회로(IC).
  10. 3차원(3D) 트렌치 커패시터를 형성하기 위한 방법에 있어서,
    제1 기판의 전면 내로 연장하는 제1 트렌치 커패시터를 형성하는 단계;
    상기 제1 기판의 전면 상의 상기 제1 트렌치 커패시터를 덮고 상기 제1 트렌치 커패시터에 전기적으로 결합되는 제1 상호접속 구조물을 형성하는 단계;
    제2 기판의 전면 내로 연장하는 제2 트렌치 커패시터를 형성하는 단계;
    상기 제2 기판의 전면 상의 상기 제2 트렌치 커패시터를 덮고 상기 제2 트렌치 커패시터에 전기적으로 결합되는 제2 상호접속 구조물을 형성하는 단계;
    상기 제1 및 제2 상호접속 구조물을 접합 인터페이스에서 함께 접합시키는 단계 - 상기 제1 및 제2 상호접속 구조물은 상기 접합 인터페이스에서 서로 직접 접촉함 - ; 및
    상기 제1 기판의 후면으로부터 상기 제1 기판을 관통하여 연장하는 제1 기판 관통 비아(TSV)를 형성하는 단계를 포함하고, 상기 제1 TSV가 상기 제1 트렌치 커패시터와 상기 제2 트렌치 커패시터를 병렬로 전기적으로 결합시키도록, 상기 제1 TSV는 상기 제1 및 제2 상호접속 구조물을 통해 상기 제1 및 제2 트렌치 커패시터에 전기적으로 결합되는 것인, 3차원(3D) 커패시터 형성 방법.
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