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KR102318870B1 - 액정 표시장치 - Google Patents

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KR102318870B1
KR102318870B1 KR1020150033322A KR20150033322A KR102318870B1 KR 102318870 B1 KR102318870 B1 KR 102318870B1 KR 1020150033322 A KR1020150033322 A KR 1020150033322A KR 20150033322 A KR20150033322 A KR 20150033322A KR 102318870 B1 KR102318870 B1 KR 102318870B1
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송진호
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삼성디스플레이 주식회사
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Abstract

본 발명은 스토리지 커패시터의 용량을 증가시킬 수 있는 액정 표시장치에 관한 것으로, 서로 대향하여 위치한 제 1 기판과 제 2 기판; 제 1 기판과 상기 제 2 기판 사이에 위치한 액정층; 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 트랜지스터; 제 1 기판의 화소 영역에 위치한 화소 전극; 화소 전극과 트랜지스터 사이를 연결하는 연결 전극; 화소 전극과 중첩하는 공통 전극; 화소 전극과 공통 전극 사이에 위치한 보호층; 보호층 상에 위치하여 화소 영역을 정의하는 블랙 매트릭스를 포함하며; 블랙 매트릭스는, 게이트 라인을 따라 연장된 수평부와, 데이터 라인을 따라 연장되어 화소 전극 및 공통 전극 중 적어도 하나와 데이터 라인을 중첩하는 수직부를 포함한다.

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시장치에 관한 것으로, 스토리지 커패시터의 용량을 증가시킬 수 있는 액정 표시장치에 대한 것이다.
액정 표시장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시장치이다.
액정 표시장치는 스토리지 커패시터를 이용하여 영상 데이터 신호를 한 프레임 기간 동안 안정적으로 유지한다. 따라서, 화질의 향상을 위해서는 이 스토리지 커패시터의 용량을 확보하는 것이 중요하다.
본 발명은 스토리지 커패시터의 용량을 증가시킬 수 있는 액정 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시장치는, 서로 대향하여 위치한 제 1 기판과 제 2 기판; 제 1 기판과 상기 제 2 기판 사이에 위치한 액정층; 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 트랜지스터; 제 1 기판의 화소 영역에 위치한 화소 전극; 화소 전극과 트랜지스터 사이를 연결하는 연결 전극; 화소 전극과 중첩하는 공통 전극; 화소 전극과 공통 전극 사이에 위치한 보호층; 보호층 상에 위치하여 화소 영역을 정의하는 블랙 매트릭스를 포함하며; 블랙 매트릭스는, 게이트 라인을 따라 연장된 수평부와, 데이터 라인을 따라 연장되어 화소 전극 및 공통 전극 중 적어도 하나와 데이터 라인을 중첩하는 수직부를 포함한다.
수직부는, 화소 전극의 변들 중 데이터 라인에 실질적으로 평행한 변을 따라 위치한다.
수직부는 화소 전극과 공통 전극 중 어느 하나와 접촉한다.
수직부는 화소 전극의 상부면과 접촉한다.
수직부와 중첩하는 화소 전극의 면적이 수직부와 중첩하지 않은 화소 전극의 면적보다 더 작다.
수직부와 중첩하는 화소 전극의 면적이 수직부와 중첩하지 않은 화소 전극의 면적보다 50% 더 작다.
수직부는 2um 내지 13um의 폭을 갖는다.
블랙 매트릭스의 높이(H)는 하기의 수학식으로 정의되며,
<수학식>
W*0.11≤H≤W*1.5
W는 수직부의 폭이다.
화소 전극은, 보호층 상에 위치하여 상기 연결 전극에 연결된 줄기 전극; 및 줄기 전극으로부터 분기되며 서로 이격되어 배치된 복수의 가지 전극들을 포함한다.
수직부는, 최외각에 위치한 2개의 가지 전극들 중 적어도 하나의 가지 전극 상에 위치한다.
수직부는, 적어도 하나의 가지 전극의 변들 중 데이터 라인에 실질적으로 평행한 변을 따라 위치한다.
수직부는 데이터 라인에 평행한 가지 전극의 변을 완전히 가린다.
데이터 라인에 평행한 가지 전극의 변은 구부러진 형상을 갖는다.
수직부와 중첩하는 가지 전극의 면적이 수직부와 중첩하지 않은 가지 전극의 면적보다 더 작다.
수직부와 중첩하는 가지 전극의 면적이 수직부와 중첩하지 않은 가지 전극의 면적보다 50% 더 작다.
액정 표시장치는 데이터 라인을 사이에 두고 화소 전극과 인접하여 위치한 다른 화소 전극을 더 포함하며; 화소 전극에 포함된 가지 전극들 사이의 간격은 화소 전극의 가지 전극과 다른 화소의 가지 전극 사이의 간격보다 크다.
수직부는, 데이터 라인을 사이에 두고 화소 전극과 인접하여 위치한 다른 화소 전극을 더 중첩한다.
공통 전극은, 보호층 상에 위치한 줄기 전극; 및 줄기 전극으로부터 분기되며 서로 이격되어 배치된 복수의 가지 전극들을 포함한다.
화소 전극 및 공통 전극 중 어느 하나가 선형 전극을 포함하고, 다른 하나가 면형 전극을 포함한다.
수평부는 게이트 라인, 트랜지스터, 연결 전극 및 데이터 라인을 중첩한다.
본 발명에 따른 액정 표시장치는 다음과 같은 효과를 제공할 수 있다.
본 발명에 따르면, 블랙 매트릭스에 의해 가려진 공통 전극 부분까지 화소 전극이 연장된다. 이에 따라 화소 전극과 공통 전극 간의 중첩 면적이 증가하는 바, 따라서 화소 전극과 공통 전극 사이에 형성된 스토리지 커패시터(storage capacitor)의 용량이 증가될 수 있다.
도 1은 본 발명의 한 실시예에 따른 하나의 화소에 평면도이다.
도 2는 도 1에서 블랙 매트릭스 및 화소 전극만을 따로 나타낸 도면이다.
도 3은 도 1 및 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 4는 도 1의 II-II'의 선을 따라 자른 단면도이다.
도 5는 도 1의 블랙 매트릭스의 다른 실시예를 나타낸 도면이다.
도 6은 도 5의 III-III'의 선을 따라 자른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 하나의 화소에 평면도이다.
도 8은 도 7의 I-I'의 선을 따라 자른 단면도이다.
도 9는 도 7의 II-II'의 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 한 실시예에 따른 하나의 화소에 평면도이고, 도 2는 도 1에서 블랙 매트릭스 및 화소 전극만을 따로 나타낸 도면이고, 도 3은 도 1 및 도 2의 I-I'의 선을 따라 자른 단면도이고, 도 4는 도 1의 II-II'의 선을 따라 자른 단면도이다.
도 3 및 도 4를 참고하면, 본 발명의 한 실시예에 따른 액정표시장치는 서로 마주보는 하부 패널(100) 및 상부 패널(200)과 그 사이에 위치한 액정층(300)을 포함한다.
먼저, 하부 패널(100)에 대하여 설명한다.
하부 패널(100)은, 도 1 내지 도 4에 도시된 바와 같이, 하부 기판(101), 게이트 라인(GL), 게이트 절연막(111), 반도체층(113), 저항성 접촉층(ohmic contact, 115), 소스 전극(SE), 드레인 전극(DE), 박막 트랜지스터(TFT), 데이터 라인(DL), 제 1 보호막(120), 컬러 필터(125), 공통 전극(130), 제 2 보호막(220), 화소 전극(144) 및 블랙 매트릭스(315)를 포함한다.
하부 기판(101)은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이 될 수 있다.
도 1에 도시된 바와 같이, 게이트 라인(GL)은 하부 기판(101) 상에 위치한다. 게이트 라인(GL)은 서로 다른 폭을 갖는 라인부(411) 및 전극부(GE; 이하 게이트 전극)를 포함한다. 예를 들어, 게이트 전극(GE)이 라인부(411)보다 더 큰 폭을 가질 수 있다. 라인부(411) 및 전극부(GE)는 일체로 구성된다.
도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(111)은 게이트 라인(GL) 상에 위치한다. 이때, 게이트 절연막(111)은 그 게이트 라인(GL)을 포함한 하부 기판(101)의 전면(全面)에 형성된다. 게이트 절연막(111)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(111)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(113)은 게이트 절연막(111) 상에 위치한다. 이때, 반도체층(113)은 게이트 전극(GE)과 적어도 일부 중첩한다. 반도체층(113)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
저항성 접촉층(115)은 반도체층(113) 상에 위치한다. 저항성 접촉층(115)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층(115)은 쌍을 이루어 반도체층(113) 상에 위치할 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 저항성 접촉층(115) 상에 위치한다.
소스 전극(SE)은 데이터 라인(DL)으로부터 분기된 것으로, 도 1에 도시된 바와 같이, 이 소스 전극(SE)은 게이트 전극(GE)을 향해 돌출된 형태를 갖는다. 이때, 소스 전극(SE)은 드레인 전극(DE)의 일부를 둘러싸는 역 C자 형상을 이룰 수 있다. 소스 전극(SE)의 적어도 일부는 반도체층(113) 및 게이트 전극(GE)과 중첩된다. 한편, 이 소스 전극은 역 C자 대신, C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다.
소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 이 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)의 일측은 연결 전극(145)을 통해 화소 전극(144)에 연결된다. 드레인 전극(DE)의 일측은 연결 전극(145)과 중첩하고, 드레인 전극(DE)의 타측은 반도체층(113) 및 게이트 전극(GE)과 중첩된다.
드레인 전극(DE) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(113)과 함께 박막 트랜지스터(TFT)를 이룬다. 이때 이 박막 트랜지스터(TFT)의 채널(channel)은 소스 전극(SE)과 드레인 전극(DE) 사이의 반도체층(113) 부분에 형성된다. 채널 부분에 해당하는 반도체층(113) 부분은 그 반도체층(113)의 다른 부분은 비하여 더 낮은 두께를 갖는다.
데이터 라인(DL)은 영상 데이터 신호를 전달한다. 데이터 라인(DL)은 게이트 절연막(111) 상에 형성된다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 데이터 라인(DL)은 지그재그 형상을 갖는다. 이때, 액정 표시장치의 최대 투과율을 얻기 위해, 데이터 라인(DL)의 절곡부에 쐐기 형상의 돌출부가 위치할 수 있다. 여기서, 데이터 라인(DL)은 돌출부와 이 돌출부의 양측에 각각 위치한 라인부들로 구분될 수 있는 바, 돌출부의 끼인각은 라인부들 사이의 끼인각보다 더 작다.
데이터 라인(DL) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 보호막(120)은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE) 상에 위치한다. 이때, 제 1 보호막(120)은 그 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함한 하부 기판(101)의 전면(全面)에 형성된다.
제 1 보호막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 한편, 이 제 1 보호막(120)은 무기 절연물로 만들어질 수도 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 제 1 보호막(120)은 또한, 유기막의 우수한 절연 특성을 확보하면서도 노출된 반도체층(113) 부분에 손상이 가해지지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 제 1 보호막(120)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
제 1 보호막(120)은 이의 일부를 관통하는 하부 콘택홀(160a)을 갖는 바, 이 하부 콘택홀(160a)을 통해 드레인 전극(DE)의 일부가 노출된다.
컬러 필터(125)는 제 1 보호막(120) 상에 위치한다. 구체적으로, 컬러 필터(125)는 하부 기판(101)의 화소 영역(P)에 대응되는 제 1 보호막(125) 상에 위치한다. 컬러 필터(125)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다. 예를 들어, 도 4에서 가장 좌측에 위치한 컬러 필터는 적색 컬러 필터이고, 가장 우측에 위치한 컬러 필터는 청색 컬러 필터이고, 그리고 중심에 위치한 컬러 필터는 녹색 컬러 필터일 수 있다.
공통 전극(130)은 제 1 보호막(120) 및 컬러 필터(125) 상에 위치한다. 이때, 공통 전극(130)은 제 1 보호막(120) 및 컬러 필터(125)를 포함한 하부 기판(101)의 전면(全面)에 형성된다. 단, 도 3에 도시된 바와 같이, 공통 전극(130)은 이의 일부를 관통하는 개구부를 갖는 바, 이 개구부는 하부 콘택홀(160a) 바로 위에 위치한다. 이 개구부는 하부 콘택홀(160a) 및 이후 설명할 상부 콘택홀(160b)을 둘러쌀 수 있을 만큼 충분히 큰 크기를 갖는다. 개구부 및 하부 콘택홀(160a)을 통해 드레인 전극(DE)의 일부가 노출된다.
공통 전극(130)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다. 한편, 공통 전극은 전술된 게이트 라인(GL)에 사용되는 물질 또는 데이터 라인(DL)에 사용되는 물질로 만들어 질 수 있다.
제 2 보호막(220)은 공통 전극(130) 상에 위치한다. 즉, 제 2 보호막(220)은 공통 전극(130)을 포함한 하부 기판(101)의 전면(全面)에 형성된다.
제 2 보호막(220)은 전술된 제 1 보호막(120)에 사용되는 물질로 만들어질 수 있다.
제 2 보호막(220)은 이의 일부를 관통하는 상부 콘택홀(160b)을 갖는 바, 이 상부 콘택홀(160b)은 전술된 개구부의 바로 위에 위치한다. 이 개구부를 통해 하부 콘택홀(160a)과 상부 콘택홀(160b)이 연결되어 하나의 드레인 콘택홀(160)을 형성한다.
한편, 드레인 콘택홀(160)은 다음과 같은 방법으로 형성될 수 있다. 즉, 제 1 보호막(120) 상에 공통 전극(130)이 형성된 후, 포토리쏘그라피(phtorithography) 및 식각 공정을 통해 그 공통 전극(130)의 일부가 제거되어 개구부가 형성된다. 이 개구부를 통해 제 1 보호막(120)이 드러난다. 이후, 그 개구부가 형성된 공통 전극(130)을 포함한 하부 기판(101)의 전면(全面)에 제 2 보호막(220)이 형성된다. 이때, 제 2 보호막(220)의 일부가 개구부를 통해 노출된 제 1 보호막(120)과 접촉한다. 다음으로, 포토리쏘그라피 공정 및 식각 공정을 통해 개구부에 위치한 제 2 보호막(220)과 제 1 보호막(120) 부분이 한꺼번에 제거되면서 드레인 콘택홀(160)이 형성된다. 이때, 드레인 콘택홀(160)은 개구부보다 충분히 작아야 한다. 그렇게 되어야만, 개구부의 내벽에 해당하는 공통 전극(130)의 노출면이 제 2 보호막(220)에 의해 충분히 가려질 수 있다. 이는 이후 그 드레인 콘택홀(160)에 삽입되는 화소 전극(144)과 공통 전극(130) 간의 단락을 방지하기 위함이다.
화소 전극(144)은 공통 전극(130)과 함께 수평 전계를 생성한다. 화소 전극(144)은 제 2 보호막(220) 상에 위치한다. 구체적으로, 화소 전극(144)은 하부 기판(101)의 화소 영역(P)에 대응되는 제 2 보호막(220) 상에 위치한다.
화소 전극(144)은 줄기 전극(144a)과 이 줄기 전극(144a)으로부터 분기된 복수의 가지 전극(144b)들을 포함한다. 복수의 가지 전극(144b)들은 일정 간격 이격되어 배치된다. 줄기 전극(144a) 및 가지 전극(144b)들은 공통 전극(130)과 중첩된다.
선형 전극인 가지 전극(144b)들과 면형 전극인 공통 전극(130) 사이에 수평 전계가 발생된다. 각 가지 전극(144b)은 데이터 라인(DL)과 실질적으로 동일한 방향으로 연장 된다. 각 가지 전극(144b)은 데이터 라인(DL)의 일부와 동일한 형상을 갖는다.
또한, 각 가지 전극(144b)은 쐐기 형태의 돌출부를 가질 수 있다. 각 가지 전극(144b)의 돌출부는 실질적으로 데이터 라인(DL)의 돌출부와 동일한 형상을 갖는다.
한편, 가지 전극(144b)들은 화소 영역(P)의 외부로 더 연장될 수도 있다.
화소 전극(144)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
연결 전극(145)은 화소 전극(144)과 박막 트랜지스터(TFT) 사이에 연결된다. 연결 전극(145)은 화소 전극(144)과 일체로 구성된다. 연결 전극(145)은 화소 전극(144)의 줄기 전극(144a)으로부터 연장되어 박막 트랜지스터(TFT)의 드레인 전극(TFT) 상에 위치한다. 연결 전극(145)은 드레인 콘택홀(160)을 통해 드레인 전극(DE)에 연결된다.
연결 전극(145)은 전술된 화소 전극(144)과 동일한 물질로 만들어질 수 있다. 연결 전극(145)과 화소 전극(144)은 일체로 구성될 수 있다.
한편, 도 3에 도시된 바와 같이, 화소 전극(144)과 개구부의 내벽을 형성하는 공통 전극(130)의 노출면 사이에 제 2 보호막(220)의 일부(441)가 위치하는 바, 이에 의해 화소 전극(144)과 공통 전극(130) 간의 단락이 방지될 수 있다.
블랙 매트릭스(315)는 화소 영역(P)이 아닌 영역으로부터 광이 방출되는 것을 차단한다. 즉, 블랙 매트릭스(315)는 비화소 영역에서의 빛샘을 방지한다. 이를 위해, 블랙 매트릭스(315)는 화소 영역(P)에 해당하는 개구부를 갖는 바, 그 화소 영역(P)을 제외한 영역을 모두 가린다. 블랙 매트릭스(315)에 의해 화소 영역(P)이 정의된다.
블랙 매트릭스(315)는 3 내지 5의 유전율을 가질 수 있다.
도 2를 참조하여 블랙 매트릭스(315)를 구체적으로 설명한다.
블랙 매트릭스(315)는, 도 2에 도시된 바와 같이, 수평부(315a) 및 수직부(315b)를 포함한다.
수평부(315a)는 게이트 라인(GL)을 따라 연장된다. 수평부(315a)는 게이트 라인(GL), 박막 트랜지스터(TFT), 연결 전극(145) 및 데이터 라인(DL)을 중첩한다. 이때, 박막 트랜지스터(TFT)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)이 모두 수평부(315a)에 중첩된다.
수직부(315b)는 인접 화소 영역들 사이의 전계가 서로에게 영향을 주는 것을 방지한다. 즉, 수직부(315b)는 어느 화소 영역(P)의 화소 전극(144)과 다른 화소 영역의 화소 전극 사이에 전계가 발생하지 않도록 그 화소 영역들 사이에 위치한다. 이를 위해, 수직부(315b)는 서로 인접한 수평부(315a)들 사이에 위치하여, 데이터 라인(DL)을 따라 연장된다.
수직부(315b)는 데이터 라인(DL) 및 화소 전극(144)을 중첩한다. 이때, 수직부(315b)는 데이터 라인(DL)을 사이에 두고 인접하여 위치한 2개의 화소 전극들을 중첩할 수 있다. 예를 들어, 수직부(315b)는, 도 2 및 도 4에 도시된 바와 같이, 화소 영역(P)에 위치한 화소 전극(144)과 다른 화소 영역에 위치한 다른 화소 전극을 중첩할 수 있다.
이와 같이 블랙 매트릭스(315)의 수직부(315b)와 화소 전극(144)이 중첩함에 따라 그 중첩된 면적만큼 화소 전극(144)과 공통 전극(130) 간의 중첩 면적도 증가한다. 즉, 블랙 매트릭스(315)에 의해 가려진 공통 전극(130) 부분까지 화소 전극(144)이 연장됨에 따라 화소 전극(144)과 공통 전극(130) 간의 중첩 면적이 증가할 수 있다. 따라서, 화소 전극(144)과 공통 전극(130) 사이에 형성된 스토리지 커패시터의 용량이 증가될 수 있다.
화소 전극(144)이 복수의 가지 전극(144b)들을 포함할 때, 수직부(315b)는 최외각에 위치한 2개의 가지 전극(144b)들 중 적어도 하나를 중첩한다. 도 3 및 도 4에는 하나의 화소 전극(144)이 2개의 가지 전극(144b)들을 포함하는 경우 2개의 가지 전극(144b)들이 모두 최외각에 위치하므로, 수직부(315b)는 이들 2개의 가지 전극(144b)들을 모두 중첩할 수 있다.
한편, 도시되지 않았지만, 화소 전극(144)이 3개의 가지 전극들을 포함할 경우, 중심부에 위치한 가지 전극을 제외한 나머지 2개의 가지 전극들이 각각 최외각 가지 전극들로 정의된다. 이 2개의 최외곽 전극들 중 적어도 하나가 수직부(315b)와 중첩할 수 있다.
도 2 및 도 4에 도시된 바와 같이 블랙 매트릭스(315)의 수직부(315b)가 2개의 가지 전극(144b)들을 중첩할 경우, 하나의 화소 영역(P)에서 총 2종류의 전계가 발생된다. 즉, 도 4에서, 하나의 화소 영역(P)에 위치한 가지 전극들 중 좌측에 위치한 가지 전극을 제 1 가지 전극으로 정의하고, 우측에 위치한 가지 전극을 제 2 가지 전극으로 정의할 때, 전술된 전계는 제 1 가지 전극과 공통 전극(130) 간에 발생되는 제 1 전계(①)와, 그리고 제 2 가지 전극과 공통 전극(130) 간에 발생되는 제 2 전계(②)를 포함한다.
블랙 매트릭스(315)의 수직부(315b)는 화소 전극(144)과 접촉할 수 있다. 예를 들어, 수직부(315b)는 화소 전극(144)의 상부면과 접촉할 수 있다. 여기서, 화소 전극(144)의 상부면은 가지 전극(144b)의 상부면을 의미한다. 가지 전극(144b)의 상부면은 액정층(300)을 향해 있다. 도 3에 따르면, 수직부(315b)는 가지 전극(144b)의 상부면 중 가장자리 부분과 접촉한다.
한편, 블랙 매트릭스(315)의 수직부(315b)는 가지 전극(315b)의 측면과 더 접촉할 수 있다.
블랙 매트릭스(315)의 수직부(315b)는, 화소 전극(144)의 변들 중 데이터 라인(DL)에 실질적으로 평행한 변을 따라 위치할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 화소 전극(144)에 구비된 하나의 가지 전극(144b)은 복수의 변들을 포함하는 바, 전술된 수직부(315b)는 이 복수의 변들 중 데이터 라인(DL)에 실질적으로 평행하며 그 데이터 라인(DL)에 근접한 하나의 변을 따라 위치한다. 여기서, 그 하나의 변은 구부러진 형상을 갖는다. 이때, 수직부(315b)는, 도 2에 도시된 바와 같이, 그 하나의 변을 완전히 가릴 수 있다.
블랙 매트릭스(315)의 수직부(315b)와 중첩하는 화소 전극(144)의 면적은 그 수직부(315b)와 중첩하지 않은 화소 전극(144)의 면적보다 더 작다. 다시 말하여, 수직부(315b)와 중첩하는 가지 전극(144b)의 면적은 그 수직부(315b)와 중첩하지 않은 가지 전극(144b)의 면적보다 더 작을 수 있다.
하나의 예로서, 블랙 매트릭스(315)의 수직부(315b)와 중첩하는 화소 전극(144)의 면적은 그 수직부(315b)와 중첩하지 않은 화소 전극(144)의 면적보다 50% 더 작을 수 있다. 다시 말하여, 수직부(315b)와 중첩하는 가지 전극(144b)의 면적은 수직부(315b)와 중첩하지 않은 가지 전극(144b)의 면적보다 50% 더 작을 수 있다.
블랙 매트릭스(315)의 수직부(315b)는, 도 4에 도시된 바와 같이, 2um 내지 13um의 폭(W)을 가질 수 있다.
한편, 블랙 매트릭스(315)의 수직부(315b)와 화소 전극(144) 간의 중첩 폭(Wo)은 화소 전극(144)의 크기에 따라 달라질 수 있다.
블랙 매트릭스(315)의 수직부(315b)는 하기와 같은 수학식에 따른 높이를 가질 수 있다. 수직부(315b)의 높이는, 도 4에 도시된 바와 같이, 제 2 보호막(220)과 맞닿은 블랙 매트릭스(315)의 하부면과 이 하부면의 맞은편에 위치한 블랙 매트릭스(315)의 상부면 간의 거리로 정의된다.
<수학식>
W*0.11≤H≤W*1.5
위의 수학식에서 W는 수직부(315b)의 폭으로서, 이는 전술된 바와 같이 2um 내지 13um일 수 있다.
도 4에 도시된 바와 같이, 하나의 화소 전극(144)에 포함된 인접한 가지 전극(144b)들 사이의 간격(d1)은, 이 화소 전극(144)의 가지 전극(144b)과 다른 화소의 가지 전극 사이의 간격(d2)보다 크다. 여기서, 화소 전극(144)과 다른 화소 전극은 데이터 라인(DL)을 두고 인접하여 위치한다.
한편, 도시되지 않았지만, 화소 전극(144), 연결 전극(145), 제 2 보호막(220) 및 블랙 매트릭스(315) 상에 하부 배향막이 위치할 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함하는 배향막일 수 있다.
하부 배향막은 폴리 아믹산(Polyamic acid), 폴리 실록산(Polysiloxane) 및 폴리 이미드(Polyimide) 중 어느 하나의 물질로 이루어질 수 있다.
상부 패널(200)은 상부 기판(201)을 포함한다. 상부 기판(201)은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이 될 수 있다.
한편, 도시되지 않았지만, 상부 패널(200)은 상부 배향막을 더 포함할 수 있다. 상부 배향막은 상부 기판 상에 위치한다.
상부 배향막은 전술된 하부 배향막과 동일한 물질로 이루어질 수 있다.
하부 기판(101)과 상부 기판(102) 간의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 하부 기판(101)의 하부면에 상부 편광판이 더 위치하고, 상부 기판(201)의 하부면에 하부 편광판이 더 위치할 수 있다.
상부 편광판의 투과축과 하부 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축과 게이트 라인(GL)의 라인부(411)는 서로 나란하게 배열된다. 한편, 표시장치는 상부 편광판 및 하부 편광판 중 어느 하나만을 포함할 수도 있다.
한편, 컬러 필터(125)는 하부 패널(100)이 아닌 상부 패널(200)에 위치할 수도 있다. 이와 같은 경우, 컬러 필터(125)는 상부 기판(201)의 화소 영역에 위치한다.
도 5는 도 1의 블랙 매트릭스의 다른 실시예를 나타낸 도면이고, 도 6은 도 5의 III-III'의 선을 따라 자른 단면도이다.
도 5 및 도 6에 도시된 바와 같이, 블랙 매트릭스(315)의 수직부(315b)는 복수의 가지 전극(144b)들 중 하나만을 중첩할 수 있다. 예를 들어, 하나의 화소 영역(P)에 2개의 가지 전극들이 위치할 때, 이들 중 좌측에 위치한 가지 전극을 제 1 가지 전극으로 정의하고, 우측에 위치한 가지 전극을 제 2 가지 전극으로 정의하자. 이때, 제 2 가지 전극만이 수직부(315b)와 중첩할 수 있다. 즉, 제 1 가지 전극은 수직부(315b)와 중첩하지 않는다. 이와 같은 경우, 총 3종류의 전계가 발생된다. 즉, 전술된 전계는 제 1 가지 전극의 양측과 공통 전극(130) 간에 발생되는 제 1 및 제 2 전계(①, ②)와, 그리고 제 2 가지 전극과 공통 전극(130) 간에 발생되는 제 3 전계(③)를 포함한다.
액정층(300)은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함할 수 있다. 액정층(300)의 액정 분자는 그 장축 방향이 상부 패널(200) 및 하부 패널(100) 중 어느 하나에 평행하게 배열되어 있고, 그 방향이 하부 패널(100)의 배향막의 러빙 방향으로부터 상부 패널(200)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다. 또는, 네마틱 액정 물질 대신, 액정층(300)은 수직 배향된 액정 물질들을 포함할 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 하나의 화소에 평면도이고, 도 8은 도 7의 I-I'의 선을 따라 자른 단면도이고, 도 9는 도 7의 II-II'의 선을 따라 자른 단면도이다.
도 8 및 도 9를 참고하면, 본 발명의 다른 실시예에 따른 액정 표시장치는 서로 마주보는 하부 패널(100) 및 상부 패널(200)과 그 사이에 위치한 액정층(300)을 포함한다.
먼저, 하부 패널(100)에 대하여 설명한다.
하부 패널(100)은, 도 7 내지 도 9에 도시된 바와 같이, 하부 기판(101), 게이트 라인(GL), 게이트 절연막(111), 반도체층(113), 저항성 접촉층(115), 소스 전극(SE), 드레인 전극(DE), 박막 트랜지스터(TFT), 데이터 라인(DL), 제 1 보호막(120), 컬러 필터(125), 공통 전극(130), 제 2 보호막(220), 화소 전극(144), 브릿지 전극(248) 및 블랙 매트릭스(315)를 포함한다.
도 7 내지 도 9에서의 하부 기판(101), 게이트 라인(GL), 게이트 절연막(111), 반도체층(113), 저항성 접촉층(115), 소스 전극(SE), 박막 트랜지스터(TFT), 데이터 라인(DL), 제 1 보호막(120), 컬러 필터(125), 제 2 보호막(220) 및 블랙 매트릭스(315)는 전술된 도 1 내지 도 6에 도시된 액정 표시장치의 그것들과 동일하므로 이들에 대한 설명은 도 1 내지 도 6에 관련된 내용을 참조한다.
도 7 내지 도 9에서의 화소 전극(144)은 제 1 보호막(120) 및 컬러 필터(125) 상에 위치한다. 구체적으로, 화소 전극(144)은 하부 기판(101)의 화소 영역(P)에 대응되는 제 1 보호막(120) 및 컬러 필터(125) 상에 위치한다.
화소 전극(144)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다. 한편, 화소 전극(144)은 게이트 라인(GL)에 사용되는 물질, 또는 데이터 라인(DL)에 사용되는 물질로 만들어 질 수 있다.
도 7 내지 도 9에서의 공통 전극(130)은 화소 전극(144)과 함께 수평 전계를 생성한다. 공통 전극(130)은 제 2 보호막(220) 상에 위치한다.
공통 전극(130)은 줄기 전극(130a)과 이 줄기 전극(130a)으로부터 분기된 복수의 가지 전극(130b)들을 포함한다. 복수의 가지 전극(130b)들은 일정 간격 이격되어 배치된다. 가지 전극(130b)들 중 적어도 하나는 화소 전극(144)과 중첩한다. 이때, 줄기 전극(130a)도 화소 전극(144)과 중첩할 수 있다.
선형 전극인 가지 전극(130b)들과 면형 전극인 화소 전극(144) 사이에 수평 전계가 발생된다. 각 가지 전극(130b)은 데이터 라인(DL)과 실질적으로 동일한 방향으로 연장 된다. 각 가지 전극(130b)은 데이터 라인(DL)의 일부와 동일한 형상을 갖는다.
또한, 각 가지 전극(130b)은 쐐기 형태의 돌출부를 가질 수 있다. 각 가지 전극(130b)의 돌출부는 실질적으로 데이터 라인(DL)의 돌출부와 동일한 형상을 갖는다.
공통 전극(130)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
브릿지 전극(248)은 연결 전극(145)과 박막 트랜지스터(TFT) 사이에 연결된다. 브릿지 전극(248)의 일측은 연결 전극(145)과 중첩하며, 브릿지 전극(248)의 타측은 드레인 전극(DE)과 중첩한다.
브릿지 전극(248)은 제 1 콘택홀(161)을 통해 연결 전극(145)에 연결되고, 제 1 콘택홀을 통해 드레인 전극(DE)에 연결된다.
브릿지 전극(248)은 전술된 화소 전극(144)과 동일한 물질로 만들어질 수 있다.
블랙 매트릭스(315)의 수직부(315b)는 데이터 라인(DL) 및 화소 전극(144)을 중첩한다. 이때, 수직부(315b)는 데이터 라인(DL)을 사이에 두고 인접하여 위치한 2개의 공통 전극들을 중첩할 수 있다. 예를 들어, 수직부(315b)는, 도 9에 도시된 바와 같이, 화소 영역(P)에 위치한 공통 전극(130)과 다른 화소 영역에 위치한 다른 공통 전극을 중첩할 수 있다.
이와 같이 블랙 매트릭스(315)의 수직부(315b)와 공통 전극(130)이 중첩함에 따라 그 중첩된 면적만큼 화소 전극(144)과 공통 전극(130) 간의 중첩 면적도 증가한다. 즉, 블랙 매트릭스(315)에 의해 가려진 화소 전극(144) 부분까지 공통 전극(130)이 연장됨에 따라 화소 전극(144)과 공통 전극(130) 간의 중첩 면적이 증가할 수 있다. 따라서, 화소 전극(144)과 공통 전극(130) 사이에 형성된 스토리지 커패시터의 용량이 증가될 수 있다.이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
315: 블랙 매트릭스 315a: 수평부
315b: 수직부 144: 화소 전극
144a: 줄기 전극 144b: 가지 전극
145: 연결 전극

Claims (21)

  1. 서로 대향하여 위치한 제 1 기판과 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 위치한 액정층;
    상기 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 트랜지스터;
    상기 제 1 기판의 화소 영역에 위치한 화소 전극;
    상기 화소 전극과 상기 트랜지스터 사이를 연결하는 연결 전극;
    상기 화소 전극과 중첩하는 공통 전극;
    상기 화소 전극과 공통 전극 사이에 위치한 보호층;
    상기 보호층 상에 위치하여 상기 화소 영역을 정의하는 블랙 매트릭스; 및
    상기 데이터 라인을 사이에 두고 상기 화소 전극과 인접하여 위치한 다른 화소 전극을 포함하며,
    상기 블랙 매트릭스는, 상기 게이트 라인을 따라 연장된 제 1 차광부와, 상기 데이터 라인을 따라 연장되어 상기 화소 전극 및 상기 공통 전극 중 적어도 하나와 상기 데이터 라인을 중첩하는 제 2 차광부를 포함하며,
    상기 화소 전극의 인접한 가지 전극들 사이의 간격은 상기 화소 전극과 상기 다른 화소의 화소 전극 사이의 간격보다 크며,
    상기 블랙 매트릭스는 상기 제 2 차광부에 인접한 다른 제 2 차광부를 더 포함하며,
    상기 화소 전극의 일부는 상기 제 2 차광부와 상기 다른 제 2 차광부 사이에 배치되며,
    상기 화소 전극의 일측 가장자리와 상기 다른 제 2 차광부 사이에 갭이 위치하고,
    상기 화소 전극의 일측 가장자리는 상기 갭을 사이에 두고 상기 다른 제 2 차광부를 마주보는 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 제 2 차광부는, 상기 화소 전극의 변들 중 상기 데이터 라인에 실질적으로 평행한 변을 따라 위치하는 액정 표시장치.
  3. 제 1 항에 있어서,
    상기 제 2 차광부는 상기 화소 전극과 상기 공통 전극 중 어느 하나와 접촉하는 액정 표시장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 차광부와 중첩하는 화소 전극의 면적이 상기 제 2 차광부와 중첩하지 않은 화소 전극의 면적보다 더 작은 액정 표시장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 차광부는 2um 내지 13um의 폭을 갖는 액정 표시장치.
  8. 제 1 항에 있어서,
    상기 블랙 매트릭스의 높이(H)는 하기의 수학식으로 정의되며,
    <수학식>
    W*0.11≤H≤W*1.5
    상기 W는 제 2 차광부의 폭인 액정 표시장치.
  9. 제 1 항에 있어서,
    상기 화소 전극은,
    상기 보호층 상에 위치하여 상기 연결 전극에 연결된 줄기 전극; 및
    상기 줄기 전극으로부터 분기되며 서로 이격되어 배치된 복수의 가지 전극들을 포함하는 액정 표시장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 1 항에 있어서,
    상기 화소 전극 및 상기 공통 전극 중 어느 하나가 선형 전극을 포함하고, 다른 하나가 면형 전극을 포함하는 액정 표시장치.
  20. 제 1 항에 있어서,
    상기 제 1 차광부는 상기 게이트 라인, 상기 트랜지스터, 상기 연결 전극 및 상기 데이터 라인을 중첩하는 액정 표시장치.
  21. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102596074B1 (ko) 2016-07-18 2023-11-01 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN106707596A (zh) * 2016-12-22 2017-05-24 深圳市华星光电技术有限公司 显示面板及显示装置
US10928694B2 (en) * 2017-02-20 2021-02-23 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
CN107065358A (zh) 2017-05-27 2017-08-18 深圳市华星光电技术有限公司 Tft基板和液晶显示面板
KR102179729B1 (ko) * 2018-03-27 2020-11-17 주식회사 엘지화학 블랙 격벽 패턴 필름 및 이의 제조방법
JP2023000275A (ja) * 2021-06-17 2023-01-04 シャープディスプレイテクノロジー株式会社 表示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160401A1 (en) * 2012-12-12 2014-06-12 Mitsubishi Electric Corporation Liquid crystal display panel

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026976A (ko) 1994-12-23 1996-07-22 구자홍 티에프티-엘씨디(tet-lcd)의 구조 및 제조방법
KR100701068B1 (ko) 2000-12-29 2007-03-29 비오이 하이디스 테크놀로지 주식회사 에프에프에스 모드 액정표시소자의 픽셀구조
TW575775B (en) * 2001-01-29 2004-02-11 Hitachi Ltd Liquid crystal display device
KR101296629B1 (ko) * 2006-07-31 2013-08-14 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
JP5513751B2 (ja) * 2008-09-29 2014-06-04 株式会社ジャパンディスプレイ 液晶表示パネル
JP5460123B2 (ja) * 2009-05-20 2014-04-02 三菱電機株式会社 液晶表示装置
KR101652867B1 (ko) 2009-10-22 2016-09-01 엘지디스플레이 주식회사 횡전계형 액정표시장치
TWI447495B (zh) * 2010-02-12 2014-08-01 Japan Display West Inc 具有減少撓曲電效應的液晶顯示器
US8865274B2 (en) * 2010-04-02 2014-10-21 Samsung Display Co., Ltd. Liquid crystal display device, alignment film, and methods for manufacturing the same
KR101734467B1 (ko) 2010-06-03 2017-05-25 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 이의 제조 방법
JP2012073421A (ja) * 2010-09-29 2012-04-12 Hitachi Displays Ltd 液晶表示装置及びその製造方法
KR101785044B1 (ko) * 2011-04-21 2017-10-13 엘지디스플레이 주식회사 블랙매트릭스용 마스크
JP5875001B2 (ja) * 2012-03-14 2016-03-02 Ｎｌｔテクノロジー株式会社 横電界方式の液晶表示装置
JP6334179B2 (ja) * 2014-01-23 2018-05-30 株式会社ジャパンディスプレイ 表示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160401A1 (en) * 2012-12-12 2014-06-12 Mitsubishi Electric Corporation Liquid crystal display panel

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