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KR102300026B1 - 표시 장치 - Google Patents

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KR102300026B1
KR102300026B1 KR1020150002854A KR20150002854A KR102300026B1 KR 102300026 B1 KR102300026 B1 KR 102300026B1 KR 1020150002854 A KR1020150002854 A KR 1020150002854A KR 20150002854 A KR20150002854 A KR 20150002854A KR 102300026 B1 KR102300026 B1 KR 102300026B1
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Abstract

본 발명은 제1 박막 트랜지스터, 및 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터를 포함하는 픽셀을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층; 상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층; 및 상기 제2 게이트층 상에 배치되고, 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층을 포함하는 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
반도체 기판을 사용하는 반도체 장치에 비하여, 유리 기판 상에 형성된 반도체 박막을 이용하여 박막 트랜지스터를 형성할 경우, 제조 비용을 줄일 수 있고 대면적 공정이 용이하기 때문에, 다양한 분야에서 평판 표시 장치와 같은 박막 반도체 장치가 사용되고 있다.
유기 발광 표시 장치는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체 발광형이기 때문에 명암비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현에 안정적이다. 또한, 유기 발광 표시 장치는 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하며, 제조 공정도 단순하다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 픽셀을 포함하며, 각 픽셀에는 유기 발광 소자를 구동하기 위한 복수개의 박막 트랜지스터(thin film transistor) 및 캐패시터(Capacitor)가 형성되어 있다.
이때, 구동 박막 트랜지스터 및 다른 박막 트랜지스터를 연결하는 연결 배선과 픽셀전극 사이의 간격이 좁으면, 연결 배선과 픽셀 전극 간의 커플링(coupling)으로 인하여 기생 커패시턴스가 발생한다. 이로써 구동 박막 트랜지스터의 게이트에 전위 편차를 유발하여 픽셀전극이나 각종 배선의 비대칭 설계 시 얼룩, 색편차와 같은 문제점이 발생하게 된다.
본 발명의 실시예들은 구동 박막 트랜지스터 및 다른 박막 트랜지스터를 연결하는 연결 배선과 픽셀전극 사이의 간격을 넓힘으로써 구동 박막 트랜지스터의 게이트 노드의 전위 흔들림을 개선할 수 있는 표시 장치를 제공한다.
본 발명의 일 측면에 따른 실시예는, 제1 박막 트랜지스터, 및 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터를 포함하는 픽셀을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층; 상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층; 및 상기 제2 게이트층 상에 배치되고, 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층을 포함하는 표시 장치를 제공한다.
본 실시예에 있어서, 상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및 상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 하부 전극 및 상부 전극을 포함하는 커패시터를 더 포함하고, 상기 하부 전극은 상기 제1 박막 트랜지스터의 게이트인 것을 특징으로 할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층은 상기 커패시터의 상부 전극을 포함하는 것을 특징으로 할 수 있다.
본 실시예에 있어서, 상기 연결 노드는 제1 콘택 플러그를 통해 상기 제1 박막 트랜지스터의 게이트에 연결되는 콘택 영역을 포함하고, 상기 콘택 영역은 적어도 부분적으로 U자형인 상기 상부 전극에 의해 둘러싸이는 것을 특징으로 할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층과 상기 배선층 사이에 배치되고, 상기 커패시터의 상부 전극을 포함하는 제3 게이트층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층과 상기 제3 게이트층 사이의 제3 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 배선층은 상기 상부 전극을 포함하는 것을 특징으로 할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층과 상기 배선층 사이의 제4 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 배선층 상에 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터, 상기 커패시터, 및 상기 연결 노드와 중첩되도록 배치되는 픽셀전극; 및 상기 배선층과 상기 픽셀전극 사이의 제5 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제5 절연층 중의 상기 픽셀전극과 중첩되는 부분이 상기 픽셀전극을 향하여 돌출되도록 형성될 수 있다.
본 실시예에 있어서, 상기 연결 노드가 제2 콘택 플러그를 통해 상기 제2 박막 트랜지스터의 액티브에 연결됨으로써 상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터를 다이오드 연결하도록 구성될 수 있다.
본 발명의 일 측면에 따른 다른 실시예는, 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터, 및 커패시터를 포함하는 픽셀을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층; 상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층; 및 상기 커패시터는 상기 제1 박막 트랜지스터의 게이트로 기능하는 하부 전극, 및 상기 제2 게이트층의 일부로 형성된 상부 전극을 포함하는 표시 장치를 제공한다.
본 실시예에 있어서, 상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및 상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층 상에 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층을 더 포함할 수 있다.
본 발명의 일 측면에 따른 또 다른 실시예는, 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터, 및 커패시터를 포함하는 픽셀을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층; 상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층; 및 상기 제2 게이트층 상에 배치되는 금속층을 포함하고, 상기 커패시터는 상기 제1 박막 트랜지스터의 게이트로 기능하는 하부 전극, 및 상기 금속층의 일부로 형성된 상부 전극을 포함하는 표시 장치를 제공한다.
본 실시예에 있어서, 상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및 상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 금속층 상에 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층; 상기 제2 게이트층과 상기 금속층 사이의 제3 절연층; 및 상기 금속층과 상기 배선층 사이의 제4 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 금속층은 상기 상부 전극이 형성된 영역을 제외한 나머지 영역에 형성된 배선층을 더 포함하고, 상기 배선층은 상기 픽셀에 구동 전압(ELVDD)을 공급할 수 있다.
본 실시예에 있어서, 상기 제2 게이트층과 상기 금속층 사이의 제4 절연층을 더 포함할 수 있다.
본 발명의 실시예들은 구동 박막 트랜지스터 및 다른 박막 트랜지스터를 연결하는 연결 배선과 픽셀전극 사이의 간격을 넓힘으로써 구동 박막 트랜지스터의 게이트 노드의 전위 흔들림을 개선할 수 있다.
또한, 본 발명의 실시예들은 픽셀전극이나 각종 배선의 비대칭 설계 시 발생하는 얼룩, 색편차와 같은 문제점을 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이다.
도 2는 도 1의 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이다.
도 3은 도 1의 표시 장치의 하나의 화소의 등가 회로도의 한 예이다.
도 4는 도 1의 표시 장치의 하나의 화소의 등가 회로도의 다른 예이다.
도 5는 도 2의 표시 장치의 하나의 화소를 개략적으로 도시한 다른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이다.
도 7은 도 6의 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이다.
도 9는 도 8의 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서 층, 막, 영역, 판 등의 부분이 다른 부분"위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명에 따른 실시예를 도면을 참조하여 상세히 설명하기로 하며, 도면을 참조하여 설명함에 있어 실질적으로 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이고, 도 2는 도 1의 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이다.
이하에서는 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 여기서, 표시 장치(100)는 박막 트랜지스터(TFT)를 포함하는 모든 장치를 의미한다. 예컨대, 표시 장치(100)는 유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치일 수 있다.
도 1 및 도 2에서는 설명의 편의를 위하여 기판(110)에서부터 픽셀전극(44)까지의 레이어만 도시하였다. 한편, 도 2에서는 구동 박막 트랜지스터(T1), 보상 박막 트랜지스터(T3)를 중심으로 박막 트랜지스터의 구조에 대해 설명한다. 이 때, 스토리지 커패시터에 대해서도 함께 설명한다. 그리고 나머지 박막 트랜지스터(T2, T4, T5, T6)는 구동 박막 트랜지스터(T1), 보상 박막 트랜지스터(T3)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.
기판(110)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명 재질의 유리 물질, 또는 투명한 플라스틱 물질로 이루어진 절연성 기판일 수 있다. 기판(110)은 박막 금속 물질로 이루어진 도전성 기판일 수 있다. 기판(110)은 플렉서블 기판 또는 리지드 기판일 수 있다.
기판(110) 상에는 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고, 평탄화된 표면을 제공하기 위한 버퍼층(215)이 형성될 수 있다. 버퍼층(215)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 포함할 수 있다. 버퍼층(215)은 폴리이미드, 폴리에스테르, 아크릴 등의 유기 절연 물질을 함유할 수도 있고, 예시한 물질들의 적층체 또는 유기 절연 물질과 무기 절연 물질의 적층체로 형성될 수 있다. 버퍼층(215)은 필수 구성 요소는 아니므로 공정 조건에 따라 생략될 수도 있다.
버퍼층(215) 위에는 각각의 박막 트랜지스터의 액티브 영역을 포함하는 반도체층(Act)이 형성되어 있다. 도 2에는 설명의 편의상, 구동 액티브 패턴(Act1), 및 보상 액티브 패턴(Act3)과 발광 제어 액티브 패턴(Act6)의 일부가 형성되어 있다. 구동 액티브 패턴(Act1)은 구동 채널 영역 및 구동 채널 영역을 사이에 두고 서로 마주보는 구동 소스 영역(s1) 및 구동 드레인 영역(d1)을 포함한다. 보상 액티브 패턴(Act3) 및 발광 제어 액티브 패턴(Act6) 또한 구동 액티브 패턴(Act1)과 동일하게 채널 영역과 소스 영역 및 드레인 영역을 포함하고, 도 1에는 보상 액티브 패턴(Act3) 중 드레인 영역(d3)과 발광 제어 액티브 패턴(Act6) 중 소스 영역(s6)이 도시되어 있다.
구동 액티브 패턴(Act1), 보상 액티브 패턴(Act3), 발광 제어 액티브 패턴(Act6) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 제1 절연층(227)이 형성되어 있다.
제1 절연층(227) 위에는 구동 박막 트랜지스터(T1)의 게이트 전극(g1), 보상 박막 트랜지스터(T3)의 게이트 전극(g3), 및 발광 제어 박막 트랜지스터(T6)의 게이트 전극(g6)을 포함하는 제1 게이트층(g1-g6, 12, 14, 16)이 형성되어 있다. 이때, 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)은 스토리지 커패시터(Cst)의 하부 전극으로 기능한다.
또한, 제1 게이트층(g1-g6, 12, 14, 16)은, 도 2에서 보는 바와 같이, 구동 게이트 전극(g1) 외에도, 보상 게이트 전극(g3)을 포함하는 제1 스캔선(14), 초기화 게이트 전극(g4)을 포함하는 제2 스캔선(12), 동작 제어 게이트 전극(g5) 및 발광 제어 게이트 전극(g6)을 포함하는 발광 제어선(16)을 포함한다.
구동 게이트 전극(g1)은 제2 스캔선(12), 제1 스캔선(14) 및 발광 제어선(16)과 분리되어 있으며, 플로팅 전극의 형태로 구동 액티브 패턴(Act1)의 구동 채널 영역과 중첩하고 있다. 그리고, 보상 게이트 전극(g3)은 제1 스캔선(14)에 연결되어 있으며, 보상 게이트 전극(g3)은 보상 액티브 패턴(Act3)의 보상 채널 영역과 중첩하고 있다. 그리고 초기화 게이트 전극(g4)은 제2 스캔선(12)에 연결되어 있으며, 초기화 게이트 전극(g4)은 초기화 액티브 패턴(Act4)의 초기화 채녈 영역과 중첩하고 있다.
제1 게이트층(g1-g6, 12, 14, 16) 및 제1 절연층(227)은 제2 절연층(237)이 덮고 있다. 제2 절연층(237)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성되어 있다.
제2 절연층(237) 위에는 스토리지 커패시터(Cst)의 상부 전극(Cst2), 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T3)를 연결하는 연결 노드(36), 및 각 픽셀의 상부 전극(Cst2)을 연결하는 연결 배선(37)을 포함하는 제2 게이트층(Cst2, 36, 37)이 형성되어 있다.
상부 전극(Cst2)은 플로팅 전극의 형태로 하부 전극으로 기능하는 구동 게이트 전극(g1) 전체와 중첩하여 스토리지 커패시터(Cst)를 형성하고 있다. 도 2에 도시된 바와 같이, 상부 전극(Cst2)은 연결 노드(36)의 방향으로 일측이 개방되어 있는 U자형의 형태를 가질 수 있다. 즉, 도 2에 도시된 것과 같이, 상부 전극(Cst2)은 연결 노드(36)의 방향으로 일측이 개방되어 있는 오목부를 가질 수 있다.
제2 절연층(237)에는 스토리지 커패시터(Cst)의 하부 전극으로 기능하는 구동 게이트 전극(g1)을 노출하는 콘택홀이 형성되고, 제1 콘택 플러그(36p1)가 이 콘택홀을 채우도록 형성된다. 연결 노드(36)의 일단은 제1 콘택 플러그(36p1)를 통해 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)과 연결되는 콘택 영역을 포함하고, 이 콘택 영역은 적어도 부분적으로 U자형인 상기의 상부 전극(Cst2)에 의해 둘러싸이도록 형성되어 있다. 예컨대, 도 2에 도시된 것과 같이, 상부 전극(Cst2)은 오목부를 가져 콘택 영역이 오목부 내에 위치하도록 할 수 있다. 또한, 연결 노드(36)의 타단은 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 구동 액티브 패턴(Act3)과 연결되는데, 제2 콘택 플러그(36p2)는 보상 드레인 영역(d3)을 노출하도록 제1 절연층(227) 및 제2 절연층(237)에 형성된 콘택홀을 채운다. 이로써 연결 노드(36)는 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)과 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3)을 연결하게 된다. 즉, 연결 노드(36)가 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3)에 연결됨으로써 보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)를 다이오드 연결하도록 구성된다.
연결 배선(37)은 제1 스캔선(14)이 연장된 방향으로 각 픽셀의 상부 전극(Cst2)을 연결하도록 형성된다. 이로써 연결 배선(37)은 제1 스캔선(14)과 교차하도록 형성되는 구동 전압선(34)과 그물망(mesh) 구조를 형성하게 된다.
한편, 제2 절연층(237) 및 상부 전극(Cst2) 위에는 제4 절연층(247)이 형성되어 있다. 제4 절연층(247)은 제1 절연층(227), 제2 절연층(237)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어진다.
제4 절연층(247) 위에는 배선층(32, 34, 38)이 형성되는데, 배선층(32, 34, 38)은 구동 전압선(34), 데이터선(32), 및 연결 부재(38)를 포함한다. 구동 전압선(34) 및 데이터선(32)은 제1 스캔선(14)과 교차하는 방향으로 형성된다. 구동 전압선(34)은 구동 전압선 콘택 플러그(34p1)를 통해 스토리지 커패시터(Cst)의 상부 전극(Cst2)과 연결되고, 구동 전압선(34)으로부터 구동 전압(ELVDD)을 인가받는다. 한편, 데이터선(32)은 픽셀에 데이터 신호(Dm)를 전달한다.
또한, 발광 제어 박막 트랜지스터(T6)의 드레인 영역(d6)은 제1 절연층(227), 제2 절연층(237), 및 제4 절연층(247)을 모두 관통하는 제3 콘택 플러그(38p1)를 통해 연결 부재(38)에 연결된다.
제4 절연층(247) 상에는 데이터선(32), 구동 전압선(34), 및 연결 부재(38)를 덮는 제5 절연층(257)이 형성되어 있다. 제5 절연층(257)은 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 유기 절연 물질로 이루어질 수 있다.
제5 절연층(257) 위에는 픽셀 전극(44)이 형성되어 있다. 픽셀 전극(44)은 제5 절연층(257)을 관통하는 콘택 플러그(38p2)를 통해 연결 부재(38)에 연결된다. 도 1의 콘택 플러그(44p)는 드레인 영역(d6)과 픽셀 전극(44) 사이에 연결되는 콘택 플러그(38p1), 연결 부재(38), 및 콘택 플러그(38p2)를 모두 포함하는 개념이다.
도시되지 않았으나, 픽셀 전극(44)의 가장자리 및 제5 절연층(257) 위에는 화소 정의막이 형성되어 있고, 화소 정의막은 픽셀 전극(44)을 드러내는 개구부를 가진다. 화소 정의막은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 유기물 또는 실리카 계열의 무기물 등으로 만들 수 있다. 화소 개구부로 노출된 픽셀 전극(44) 위에는 유기 발광층이 형성되고, 유기 발광층 상에는 공통 전극이 형성된다. 이와 같이, 픽셀 전극, 유기 발광층및 공통 전극을 포함하는 유기 발광 소자(OLED)가 형성된다.
여기서, 픽셀 전극(44)은 정공 주입 전극인 애노드이며, 공통 전극은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 픽셀 전극(44)이 캐소드가 되고, 공통 전극이 애노드가 될 수도 있다. 픽셀 전극(44) 및 공통 전극으로부터 각각 정공과 전자가 유기 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(370)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 픽셀 전극(44) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다. 공통 전극은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 된다. 반사형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.
도 3은 도 1의 표시 장치의 하나의 화소의 등가 회로도의 한 예이고, 도 4는 도 1의 표시 장치의 하나의 화소의 등가 회로도의 다른 예이다.
먼저 도 3에 도시된 바와 같이, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 하나의 화소는 복수의 신호선들(12, 14, 16, 32, 34, 42), 복수의 신호선들(12, 14, 16, 32, 34, 42)에 연결되고 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6), 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로를 포함한다. 또한, 화소는 화소 회로를 통해 구동 전류를 공급받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
복수의 박막 트랜지스터들에는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 포함될 수 있다.
복수의 신호선들에는 제1 스캔 신호(Sn)를 전달하는 제1 스캔선(14), 초기화 박막 트랜지스터(T4)에 제2 스캔 신호(Sn-1)를 전달하는 제2 스캔선(12), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(16), 제1 스캔선(14)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(32), 구동 전압(ELVDD)을 전달하며 데이터선(32)과 평행하게 연장되는 구동 전압선(34), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(42)이 포함될 수 있다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일 전극(Cst1)에 연결된다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(34)에 연결된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)와 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(14)에 연결된고, 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(32)과 연결된다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)에 연결되며, 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(34)에 연결된다. 스위칭 박막 트랜지스터(T2)는 제1 스캔선(14)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온되어 데이터선(32)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(14)에 연결된다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)에 연결되며, 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)에 연결된다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 일 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 공통으로 연결된다. 보상 박막 트랜지스터(T3)는 제1 스캔선(14)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(12)에 연결되고, 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(42)에 연결된다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 일 전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 공통으로 연결된다. 초기화 박막 트랜지스터(T4)는 제2 스캔선(12)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(16)에 연결되고, 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(34)에 연결되며, 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)에 공통으로 연결된다.
발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(16)에 연결되고, 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)에 공통으로 연결된다. 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode)에 연결된다. 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(16)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어, 구동 전류(Id)가 유기 발광 소자(OLED)에 흐르게 한다.
스토리지 커패시터(Cst)의 타 전극(Cst2)은 구동 전압선(34)에 연결된다. 스토리지 커패시터(Cst)의 일 전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 공통으로 연결된다.
유기 발광 소자(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)에 연결된다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)가 공급하는 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
이하에서, 본 발명의 도 3에 도시된 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안 제2 스캔선(12)을 통해 로우 레벨(low level)의 제2 스캔 신호(Sn-1)가 공급된다. 그러면, 로우 레벨의 제2 스캔 신호(Sn-1)에 대응하여 초기화 박막 트랜지스터(T4)가 턴 온(Turn on)되며, 초기화 전압선(42)으로부터 초기화 박막 트랜지스터(T4)를 통해 초기화 전압(Vint)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결되고, 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화된다.
이후, 데이터 프로그래밍 기간 중 제1 스캔선(14)을 통해 로우 레벨의 제1 스캔 신호(Sn)가 공급된다. 그러면, 로우 레벨의 제1 스캔 신호(Sn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴 온된다. 이때, 구동 박막 트랜지스터(T1)는 턴 온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(32)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압(Dm-Vth)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 각각 구동 전압(ELVDD)과 보상 전압(Dm-Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차(ELVDD-Dm+Vth)에 대응하는 전하가 저장된다. 이후, 발광 기간 동안 발광 제어선(16)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경된다. 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴 온된다.
그러면, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 소자(OLED)에 공급된다. 발광 기간 동안 스토리지 커패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 'ELVDD-Dm+Vth'으로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압에서 문턱 전압(Vth)을 차감한 값의 제곱 '(ELVDD-Dm)2'에 비례한다. 따라서, 구동 전류(Id)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다.
한편, 도 4에서 보는 바와 같이 보상 박막 트랜지스터를 하나 더 추가할 수도 있다. 도 4에 도시된 복수의 박막 트랜지스터들(T1-T6)의 구조 및 동작은 도 3에서 설명한 바와 동일하므로, 이에 대한 설명은 생략하기로 한다.
도 4의 회로도에서 추가된 제7 박막 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(18)에 연결된다. 제7 박막 트랜지스터(T7)의 소스 전극(S7)은 초기화 박막 트랜지스터(T4)의 소스 전극(S4)에 연결되며, 초기화 전압선(42)에 연결된다. 제7 박막 트랜지스터(T7)의 드레인 전극(D7)은 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)에 연결되고, 유기 발광 소자(OLED)의 애노드(anode)에 연결된다. 제7 박막 트랜지스터(T7)는 제3 스캔선(18)을 통해 전달받은 제3 스캔 신호(Sn+1)에 따라 턴 온되며 유기 발광 소자(OLED)의 애노드에 초기화 전압(Vint)을 인가한다. 도면에서는 제1,2 스캔 신호(Sn, Sn-1)가 제3 스캔 신호(Sn+1)보다 이전 스캔 신호인 것으로 도시되었으나, 이는 어디까지나 예시적인 것일 뿐이므로 반드시 이에 한정되지는 않는다.
이하에서는, 도 3에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 다시 도 2를 참조하여 상세하게 설명한다.
도 2를 참조하면, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 화소(P)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst), 그리고 유기 발광 소자(OLED)를 포함한다.
화소(P)는 제1 스캔 신호(Sn), 제2 스캔 신호(Sn-1), 발광 제어 신호(En), 초기화 전압(Vint), 데이터 신호(Dm), 및 구동 전압(ELVDD)이 각각 인가되는 제1 스캔선(14), 제2 스캔선(12), 발광 제어선(16), 초기화 전압선(42), 데이터선(32), 및 구동 전압선(34)을 포함한다. 제1 스캔선(14), 제2 스캔선(12), 발광 제어선(16), 및 초기화 전압선(42)은 행 방향을 따라 연장되고, 데이터선(32), 및 구동 전압선(34)은 열 방향을 따라 연장된다.
화소(P)는 반도체층(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)을 포함할 수 있다. 도 2에 도시되지는 않지만, 반도체층(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)의 사이에는 절연층들이 개재될 수 있다. 또한, 화소(P)는 유기 발광층을 포함하는 중간층(미 도시)과 공통 전극층(미 도시)을 더 포함할 수 있다.
반도체층(Act)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 액티브 패턴들(Act1-Act6)을 포함한다. 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 반도체층(Act)을 따라 배치될 수 있다.
도 2에서 반도체층(Act)은 하나의 화소(P) 내에서 하나의 패턴으로 형성되어 있지만, 설계에 따라 반도체층(Act)은 둘 이상의 분리된 패턴들로 형성될 수도 있다. 반도체층(Act)은 설계에 따라 다양한 형상을 가질 수 있으며, 도 2에 도시된 바와 같이 굴곡된 부분을 포함할 수 있다.
제1 도전층(M1)은 제2 스캔선(12), 제1 스캔선(14), 및 발광 제어선(16)을 포함할 수 있다. 또한, 제1 도전층(M1)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 게이트 전극들(g1-g6)을 포함할 수 있다.
제2 도전층(M2)은 커패시터(Cst)의 상부 전극(Cst2)을 포함할 수 있다. 제3 도전층(M3)은 데이터선(32), 구동 전압선(34) 및 연결 노드(36)를 포함할 수 있다. 제4 도전층(M4)은 초기화 전압선(42) 및 픽셀 전극(44)을 포함할 수 있다.
반도체층(Act)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라질 수 있으며, n형 불순물 또는 p형 불순물일 수 있다. 반도체층(Act)은 구동 박막 트랜지스터(T1)의 구동 액티브 패턴(Act1), 스위칭 박막 트랜지스터(T2)의 스위칭 액티브 패턴(Act2), 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3), 초기화 박막 트랜지스터(T4)의 초기화 액티브 패턴(Act4), 동작 제어 박막 트랜지스터(T5)의 동작 제어 액티브 패턴(Act5), 및 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)을 포함할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브 패턴(Act1), 및 구동 게이트 전극(g1)을 포함한다. 구동 액티브 패턴(Act1)은 구동 게이트 전극(g1)과 중첩하는 채널 영역, 및 소스 영역(s1)과 드레인 영역(d1)을 포함할 수 있다. 소스 영역(s1)과 드레인 영역(d1)은 구동 게이트 전극(g1)과 상부 전극(Cst2) 모두와 중첩하지 않는다. 구동 액티브 패턴(Act1)은 굴곡되어 있다.
상부 전극(Cst2)은 구동 게이트 전극(g1) 상에 배치된다. 상부 전극(Cst2)은 구동 게이트 전극(g1)과 연결 노드(36) 사이에 연결되는 콘택 플러그(36p1)가 배치된 콘택 영역을 적어도 부분적으로 둘러싸는 U자형의 개구부(Cst2op)를 포함한다. 개구부(Cst2op)의 형상이 도 2에서는 U자형인 것으로 도시되어 있지만, 연결 노드(36)를 향하여 개방된 것이면 어떠한 형태라도 무방하다. 상부 전극(Cst2)은 개구부(Cst2op)를 제외하고는 구동 게이트 전극(g1)과 최대로 중첩할 수 있으며, 이 경우 최대의 커패시턴스를 얻을 수 있다.
상부 전극(Cst2)은 구동 게이트 전극(g1)과 함께 커패시터(Cst)를 구성할 수 있다. 구동 게이트 전극(g1)은 커패시터(Cst)의 하부 전극의 기능도 수행한다.
상부 전극(Cst2)은 콘택 플러그들(34p1)을 통해 구동 전압선(34)에 연결되고, 구동 전압선(34)으로부터 구동 전압(ELVDD)을 인가 받는다. 구동 전압선(34)은 상부 전극(Cst2)과 연결됨으로써 각 픽셀의 상부 전극(Cst2)을 연결하는 연결 배선(37)과 교차되어 그물망(mesh) 구조를 형성하고, 가로 및 세로 방향으로 구동 전압(ELVDD)을 공급할 수 있다. 이에 따라, 전원을 공급하는 배선의 영역을 더욱 확장하게 되어 배선 자체의 저항에 의한 전압 강하 현상을 해결할 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브 패턴(Act2), 및 제1 스캔선(14)의 일부인 스위칭 게이트 전극(g2)을 포함한다. 스위칭 액티브 패턴(Act2)은 스위칭 게이트 전극(g2)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s2)과 드레인 영역(d2)을 포함한다. 소스 영역(s2)은 콘택 플러그(32p1)를 통해 데이터선(32)에 연결될 수 있다. 드레인 영역(d2)은 반도체층(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(s1)에 연결된다.
보상 박막 트랜지스터(T3)는 보상 액티브 패턴(Act3), 및 제1 스캔선(14)의 일부인 보상 게이트 전극(g3)을 포함한다. 보상 액티브 패턴(Act3)은 보상 게이트 전극(g3)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s3)과 드레인 영역(d3)을 포함한다. 소스 영역(s3)은 반도체층(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(d1)에 연결된다. 드레인 영역(d3)은 콘택 플러그(36p2)를 통해 연결 노드(36)에 연결될 수 있다. 즉, 보상 박막 트랜지스터(T3)의 드레인 영역(d3)은 연결 노드(36)를 통해 구동 게이트 전극(g1)에 전기적으로 연결된다. 도 2에 도시된 바와 같이, 보상 게이트 전극(g3)은 별도의 듀얼 게이트 전극으로 형성되어 누설 전류가 방지될 수 있다.
초기화 박막 트랜지스터(T4)는 초기화 액티브 패턴(Act4), 및 제2 스캔선(12)의 일부인 초기화 게이트 전극(g4)을 포함할 수 있다. 초기화 액티브 패턴(Act4)은 초기화 게이트 전극(g4)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s4)과 드레인 영역(d4)을 포함한다. 소스 영역(s4)은 콘택 플러그(42p)를 통해 초기화 전압선(42)에 연결된다. 콘택 플러그(42p)는 도시되지 않았지만, 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 소스 영역(s4)을 연결하는 콘택 플러그, 및 상기 연결 부재와 초기화 전압선(42)을 연결하는 콘택 플러그를 포함할 수 있다. 드레인 영역(d4)은 콘택 플러그(36p2)를 통해 연결 노드(36)에 연결된다. 도 2에 도시된 바와 같이, 초기화 게이트 전극(g4)은 별도의 듀얼 게이트 전극으로 형성될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 액티브 패턴(Act5), 및 발광 제어선(16)의 일부인 동작 제어 게이트 전극(g5)을 포함한다. 동작 제어 액티브 패턴(Act5)은 동작 제어 게이트 전극(g5)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s5)과 드레인 영역(d5)을 포함한다. 드레인 영역(d5)은 반도체층(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(s1)에 연결된다. 소스 영역(s5)은 콘택 플러그(34p2)를 통해 구동 전압선(34)에 연결된다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 액티브 패턴(Act6), 및 발광 제어선(16)의 일부인 발광 제어 게이트 전극(g6)을 포함한다. 발광 제어 액티브 패턴(Act6)은 발광 제어 게이트 전극(g6)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s6)과 드레인 영역(d6)을 포함한다. 소스 영역(s6)은 반도체층(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(d1)에 연결된다. 드레인 영역(d6)은 콘택 플러그(44p)를 통해 픽셀 전극(44)에 연결된다. 콘택 플러그(44p)는 도시되지 않았지만, 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 드레인 영역(d6)을 연결하는 콘택 플러그, 및 상기 연결 부재와 픽셀 전극(44)을 연결하는 콘택 플러그를 포함할 수 있다.
픽셀 전극(44)은 상부 전극(Cst2) 상에 배치될 수 있으며, 상부에 배치되는 유기 발광층을 포함하는 중간층에 전류를 제공할 수 있다. 상기 중간층에 인가된 전류는 상기 중간층 상의 공통 전극(미 도시)으로 전달된다.
도 3 및 도 4에 도시된 회로도와 도 2에 도시된 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
도 5는 도 2의 표시 장치의 하나의 화소를 개략적으로 도시한 다른 단면도이다. 도 5는 도 1에 도시된 단면도와 제5 절연층(257)의 두께를 제외하고는 모두 동일하다. 따라서, 제5 절연층(257)의 두께를 제외한 나머지 구성요소들에 관한 설명은 중복되므로 생략한다.
구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T3)를 연결하는 연결 노드(36)와 픽셀 전극(44) 사이의 간격이 좁으면, 연결 노드(36)와 픽셀 전극(44) 간의 커플링(coupling)으로 인하여 기생 커패시턴스가 발생한다. 이로써 픽셀별 또는 서브픽셀(R,G,B)별 구동 박막 트랜지스터(T1)의 게이트 노드에 전위 편차를 유발하여 얼룩, 색편차와 같은 문제점이 발생하게 된다. 특히 픽셀 전극이나 각종 배선의 비대칭 설계 시, 상기와 같은 얼룩, 색편차의 문제점은 더욱 두드러지게 나타난다.
스토리지 커패시터(Cst)의 양 전극 사이의 커패시턴스(capacitance)는 다음의 수학식 1에 의해 결정된다. 수학식 1에서 C는 커패시턴스(capacitance), ε은 유전상수, A는 중첩되는 양 전극의 면적을 나타내고 d는 양 전극 사이의 거리를 나타낸다.
Figure 112015001983360-pat00001
따라서, 연결 노드(36)와 픽셀 전극(44) 사이의 간격, 즉 상기 수학식의 d의 값이 커지게 되면, 상기 수학식의 C값, 즉 기생 커패시턴스가 감소하게 된다. 이로써 구동 박막 트랜지스터(T1)의 게이트 노드의 전위 흔들림을 개선할 수 있다. 또한, 픽셀 전극이나 각종 배선의 비대칭 설계 시, 레이아웃의 제약으로 인한 얼룩, 색편차가 발생할 확률을 낮출 수 있다.
도 5에 도시된 바와 같이, 배선층(32, 34, 38)과 픽셀 전극(44) 사이에 배치된 제5 절연층(257)의 일부는 픽셀 전극(44)을 향하여 돌출되도록 형성된다. 즉, 제5 절연층(257) 중 픽셀 전극(44)과 중첩되는 부분을 픽셀 전극(44)을 향하여 돌출되도록 형성할 수 있다. 이를 위해서 하프톤(halftone) 마스크에 의한 포토 레지스트 공정을 적용하여 제5 절연층(257)의 일부를 돌출되도록 형성할 수 있는데, 그 제조방법이 반드시 이에 한정되는 것은 아니다. 여기서, 제5 절연층(257) 중 돌출된 부분은 픽셀 전극(44) 전체와 중첩하는 부분일 수도 있고, 연결 노드(36)와 중첩하는 부분일 수도 있다.
한편, 전술한 바와 같이 제5 절연층(257)의 일부를 돌출시켜 연결 노드(36)와 픽셀 전극(44)의 간격을 증가시키는 것은 후술할 다른 실시예들에도 마찬가지로 적용될 수 있다.
이하에서는, 도 1 및 도 2에서와 같이 연결 노드(36)를 제2 게이트층에 형성하면서 스토리지 커패시터(Cst)의 상부 전극의 배치를 달리 하는 다른 실시예들에 대해서 도 6 내지 도9를 참조하여 설명하기로 한다. 이때, 도 3 및 도 4에 도시된 회로도는 도 6 내지 도9에 그대로 적용될 수 있고, 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 구조 및 동작과, 복수의 배선들(12, 14, 16, 18, 32, 34, 42)의 구조 및 기능은 전술한 내용과 동일하므로, 상세한 설명은 전술한 내용으로 갈음한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이고, 도 7은 도 6의 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이다.
도 6 및 도 7을 참조하면, 기판(110) 상에는 버퍼층(215)이 형성될 수 있고, 버퍼층(215) 위에는 각각의 박막 트랜지스터의 액티브 영역을 포함하는 반도체층(Act)이 형성되어 있다. 도 6에는 설명의 편의상, 구동 액티브 패턴(Act1), 및 보상 액티브 패턴(Act3)과 발광 제어 액티브 패턴(Act6)의 일부가 형성되어 있다.
구동 액티브 패턴(Act1), 보상 액티브 패턴(Act3), 발광 제어 액티브 패턴(Act6) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 제1 절연층(227)이 형성되어 있다.
제1 절연층(227) 위에는 구동 박막 트랜지스터(T1)의 게이트 전극(g1), 보상 박막 트랜지스터(T3)의 게이트 전극(g3), 및 발광 제어 박막 트랜지스터(T6)의 게이트 전극(g6)을 포함하는 제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16)이 형성되어 있다. 이때, 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)은 스토리지 커패시터(Cst)의 하부 전극으로 기능한다.
또한, 제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16)은, 도 7에서 보는 바와 같이, 구동 게이트 전극(g1) 외에도, 보상 게이트 전극(g3)을 포함하는 제1 스캔선(14), 초기화 게이트 전극(g4)을 포함하는 제2 스캔선(12), 동작 제어 게이트 전극(g5) 및 발광 제어 게이트 전극(g6)을 포함하는 발광 제어선(16)을 포함한다.
제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16) 및 제1 절연층(227)은 제2 절연층(237)이 덮고 있다.
제2 절연층(237) 위에는 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T3)를 연결하는 연결 노드(36)를 포함하는 제2 게이트층이 형성되어 있다. 연결 노드(36)의 일단은 제1 콘택 플러그(36p1)를 통해 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)과 연결되고, 연결 노드(36)의 타단은 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 구동 액티브 패턴(Act3)과 연결된다. 이와 같이 연결 노드(36)가 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3)에 연결됨으로써 보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)를 다이오드 연결하도록 구성된다.
제2 게이트층 위에는 연결 노드(36)를 덮도록 제3 절연층(237′)이 형성되어 있다. 제3 절연층(237′)은 제1 절연층(227), 제2 절연층(237)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어진다.
제3 절연층(237′) 위에는 스토리지 커패시터(Cst)의 상부 전극(Cst2′), 및 연결 배선(37)을 포함하는 제3 게이트층(Cst2′, 37)이 형성되어 있다.
상부 전극(Cst2′)은 플로팅 전극의 형태로 하부 전극으로 기능하는 구동 게이트 전극(g1) 전체와 중첩하여 스토리지 커패시터(Cst′)를 형성하고 있다. 도 7에 도시된 바와 같이, 연결 노드(36)는 상부 전극(Cst2′)과 하부 전극으로 기능하는 구동 게이트 전극(g1) 사이에 배치된다.
연결 배선(37)은 제1 스캔선(14)이 연장된 방향으로 각 픽셀의 상부 전극(Cst2)을 연결하도록 형성된다. 이로써 연결 배선(37)은 제1 스캔선(14)과 교차하도록 형성되는 구동 전압선(34)과 그물망(mesh) 구조를 형성하게 된다.
제3 절연층(237′) 및 상부 전극(Cst2′) 위에는 제4 절연층(247)이 형성되어 있다.
제4 절연층(247) 위에는 배선층(32, 34, 38)이 형성되는데, 배선층(32, 34, 38)은 구동 전압선(34), 데이터선(32), 및 연결 부재(38)를 포함한다. 구동 전압선(34) 및 데이터선(32)은 제1 스캔선(14)과 교차하는 방향으로 형성된다. 구동 전압선(34)은 구동 전압선 콘택 플러그(34p1)를 통해 스토리지 커패시터(Cst)의 상부 전극(Cst2)과 연결된다.
발광 제어 박막 트랜지스터(T6)의 드레인 영역(d6)은 제1 절연층(227), 제2 절연층(237), 제3 절연층(237′), 및 제4 절연층(247)을 모두 관통하는 제3 콘택 플러그(38p1)를 통해 연결 부재(38)에 연결된다.
제4 절연층(247) 상에는 데이터선(32), 구동 전압선(34), 및 연결 부재(38)를 덮는 제5 절연층(257)이 형성되어 있고, 제5 절연층(257) 위에는 픽셀 전극(44)이 형성되어 있다. 전술한 바와 같이, 제5 절연층(257) 중 픽셀 전극(44)과 중첩되는 부분은 픽셀 전극(44)을 향하여 돌출되도록 형성될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 화소 회로를 개략적으로 도시한 평면도이고, 도 9는 도 8의 표시 장치의 하나의 화소를 개략적으로 도시한 단면도이다.
도 8 및 도 9를 참조하면, 기판(110) 상에는 버퍼층(215)이 형성될 수 있고, 버퍼층(215) 위에는 각각의 박막 트랜지스터의 액티브 영역을 포함하는 반도체층(Act)이 형성되어 있다. 도 8에는 설명의 편의상, 구동 액티브 패턴(Act1), 및 보상 액티브 패턴(Act3)과 발광 제어 액티브 패턴(Act6)의 일부가 형성되어 있다.
구동 액티브 패턴(Act1), 보상 액티브 패턴(Act3), 발광 제어 액티브 패턴(Act6) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 제1 절연층(227)이 형성되어 있다.
제1 절연층(227) 위에는 구동 박막 트랜지스터(T1)의 게이트 전극(g1), 보상 박막 트랜지스터(T3)의 게이트 전극(g3), 및 발광 제어 박막 트랜지스터(T6)의 게이트 전극(g6)을 포함하는 제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16)이 형성되어 있다. 이때, 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)은 스토리지 커패시터(Cst)의 하부 전극으로 기능한다.
또한, 제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16)은, 도 9에서 보는 바와 같이, 구동 게이트 전극(g1) 외에도, 보상 게이트 전극(g3)을 포함하는 제1 스캔선(14), 초기화 게이트 전극(g4)을 포함하는 제2 스캔선(12), 동작 제어 게이트 전극(g5) 및 발광 제어 게이트 전극(g6)을 포함하는 발광 제어선(16)을 포함한다.
제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16) 및 제1 절연층(227)은 제2 절연층(237)이 덮고 있다.
제2 절연층(237) 위에는 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T3)를 연결하는 연결 노드(36)를 포함하는 제2 게이트층이 형성되어 있다. 연결 노드(36)의 일단은 제1 콘택 플러그(36p1)를 통해 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)과 연결되고, 연결 노드(36)의 타단은 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 구동 액티브 패턴(Act3)과 연결된다. 이와 같이 연결 노드(36)가 제2 콘택 플러그(36p2)를 통해 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3)에 연결됨으로써 보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)를 다이오드 연결하도록 구성된다.
제2 게이트층 위에는 연결 노드(36)를 덮도록 제4 절연층(247)이 형성되어 있다.
제4 절연층(247) 위에는 배선층(Cst″, 32, 34, 38)이 형성되는데, 배선층(Cst″, 32, 34, 38)은 스토리지 커패시터(Cst″)의 상부 전극(Cst2″), 및 구동 전압선(34), 데이터선(32), 및 연결 부재(38)를 포함한다.
상부 전극(Cst2″)은 플로팅 전극의 형태로 하부 전극으로 기능하는 구동 게이트 전극(g1) 전체와 중첩하여 스토리지 커패시터(Cst″)를 형성하고 있다. 도 9에 도시된 바와 같이, 연결 노드(36)는 상부 전극(Cst2″)과 하부 전극으로 기능하는 구동 게이트 전극(g1) 사이에 배치된다.
상부 전극(Cst2″)은 콘택 플러그들(34p1)을 통해 구동 전압선(34)에 연결되고, 구동 전압선(34)으로부터 구동 전압(ELVDD)을 인가 받는다. 한편, 도시되지는 않았으나, 구동 전압선(34)과 그물망(mesh) 구조를 형성할 수 있도록 배선층(Cst″, 32, 34, 38)과 다른 층에 별도의 연결 배선을 추가할 수 있다. 예를 들면, 스캔 배선을 포함하는 제1 게이트층(g1, g2, g3, g4, g5, g6, 12, 14, 16)에 구동 전압선(34)과 교차되도록 연결 배선을 헝성할 수 있다. 이로써 각 픽셀에 가로 및 세로 방향으로 구동 전압(ELVDD)이 공급될 수 있다..
발광 제어 박막 트랜지스터(T6)의 드레인 영역(d6)은 제1 절연층(227), 제2 절연층(237), 제3 절연층(237′), 및 제4 절연층(247)을 모두 관통하는 제3 콘택 플러그(38p1)를 통해 연결 부재(38)에 연결된다.
제4 절연층(247) 상에는 데이터선(32), 구동 전압선(34), 및 연결 부재(38)를 덮는 제5 절연층(257)이 형성되어 있고, 제5 절연층(257) 위에는 픽셀 전극(44)이 형성되어 있다. 전술한 바와 같이, 제5 절연층(257) 중 픽셀 전극(44)과 중첩되는 부분은 픽셀 전극(44)을 향하여 돌출되도록 형성될 수 있다.
지금까지 살펴본 바와 같이, 본 발명의 실시예들은 구동 박막 트랜지스터 및 다른 박막 트랜지스터를 연결하는 연결 배선과 픽셀전극 사이의 간격을 넓힘으로써 구동 박막 트랜지스터의 게이트 노드의 전위 흔들림을 개선할 수 있다.
또한, 본 발명의 실시예들은 픽셀전극이나 각종 배선의 비대칭 설계 시 발생하는 얼룩, 색편차와 같은 문제점을 해결할 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 기판
T1,T2, T3, T4, T5, T6, T7: 박막 트랜지스터
Cst: 커패시터
44: 화소 전극
Act: 반도체층
M1: 제1 게이트층
M2: 제2 게이트층
M3: 제3 게이트층
M4: 배선층

Claims (20)

  1. 제1 박막 트랜지스터, 및 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터를 포함하는 픽셀을 포함하는 표시 장치에 있어서,
    기판;
    상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층;
    상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층;
    상기 제2 게이트층 상에 배치되고, 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층; 및
    하부 전극 및 상부 전극을 포함하는 커패시터;
    를 구비하고,
    상기 하부 전극은 상기 제1 박막 트랜지스터의 게이트이며, 상기 제2 게이트층은 상기 커패시터의 상부 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및
    상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함하는 표시 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 연결 노드는 제1 콘택 플러그를 통해 상기 제1 박막 트랜지스터의 게이트에 연결되는 콘택 영역을 포함하고,
    상기 콘택 영역은 적어도 부분적으로 U자형인 상기 상부 전극에 의해 둘러싸이는 것을 특징으로 하는 표시 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서,
    상기 제2 게이트층과 상기 배선층 사이의 제4 절연층을 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 배선층 상에 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터, 상기 커패시터, 및 상기 연결 노드와 중첩되도록 배치되는 픽셀전극; 및
    상기 배선층과 상기 픽셀전극 사이의 제5 절연층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제5 절연층 중의 상기 픽셀전극과 중첩되는 부분이 상기 픽셀전극을 향하여 돌출되도록 형성된 표시 장치.
  12. 제1 항에 있어서,
    상기 연결 노드가 제2 콘택 플러그를 통해 상기 제2 박막 트랜지스터의 액티브에 연결됨으로써 상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터를 다이오드 연결하도록 구성되는 표시 장치.
  13. 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터, 및 커패시터를 포함하는 픽셀을 포함하는 표시 장치에 있어서,
    기판;
    상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층; 및
    상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층;
    을 구비하고,
    상기 커패시터는 상기 제1 박막 트랜지스터의 게이트로 기능하는 하부 전극과 상기 제2 게이트층의 일부로 형성된 상부 전극을 포함하며,
    상기 연결 노드는 제1 콘택 플러그를 통해 상기 제1 박막 트랜지스터의 게이트에 연결되는 콘택 영역을 포함하고, 상기 상부 전극은 오목부를 가져 상기 콘택 영역이 상기 오목부 내에 위치하도록 하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및
    상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 게이트층 상에 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층을 더 포함하는 표시 장치.
  16. 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되는 제2 박막 트랜지스터, 및 커패시터를 포함하는 픽셀을 포함하는 표시 장치에 있어서,
    기판;
    상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터의 액티브 영역과 상기 제2 박막 트랜지스터의 액티브 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트를 포함하는 제1 게이트층;
    상기 제1 게이트층 상에 배치되고, 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 액티브 영역을 연결하는 연결 노드를 포함하는 제2 게이트층;
    상기 제2 게이트층 상에 배치되는 금속층; 및
    상기 연결 노드와 중첩되도록 배치되는 픽셀전극;
    을 구비하고,
    상기 커패시터는 상기 제1 박막 트랜지스터의 게이트로 기능하는 하부 전극, 및 상기 금속층의 일부로 형성된 상부 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 반도체층과 상기 제1 게이트층 사이의 제1 절연층; 및
    상기 제1 게이트층과 상기 제2 게이트층 사이의 제2 절연층을 더 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 금속층 상에 상기 픽셀에 구동 전압(ELVDD)을 공급하는 배선층;
    상기 제2 게이트층과 상기 금속층 사이의 제3 절연층; 및
    상기 금속층과 상기 배선층 사이의 제4 절연층을 더 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 금속층은 상기 상부 전극이 형성된 영역을 제외한 나머지 영역에 형성된 배선층을 더 포함하고,
    상기 배선층은 상기 픽셀에 구동 전압(ELVDD)을 공급하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 게이트층과 상기 금속층 사이의 제4 절연층을 더 포함하는, 표시 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP6528267B2 (ja) 2014-06-27 2019-06-12 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 画素回路及びその駆動方法
KR102587728B1 (ko) * 2016-10-07 2023-10-12 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조방법
KR102660829B1 (ko) * 2016-10-20 2024-04-25 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN109599062A (zh) 2017-09-30 2019-04-09 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
US11348524B2 (en) 2017-09-30 2022-05-31 Boe Technology Group Co., Ltd. Display substrate and display device
KR102532307B1 (ko) 2017-11-02 2023-05-15 삼성디스플레이 주식회사 표시장치
KR102462421B1 (ko) * 2017-11-15 2022-11-03 삼성디스플레이 주식회사 디스플레이 장치
KR102490895B1 (ko) * 2017-12-14 2023-01-25 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR102556020B1 (ko) * 2018-01-31 2023-07-17 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 유기발광표시장치
KR102758968B1 (ko) * 2018-09-21 2025-01-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102593534B1 (ko) * 2018-10-10 2023-10-25 삼성디스플레이 주식회사 디스플레이 장치
KR102684230B1 (ko) * 2018-12-27 2024-07-10 엘지디스플레이 주식회사 전계 발광 표시 장치
KR102765012B1 (ko) * 2019-05-27 2025-02-07 삼성디스플레이 주식회사 표시 장치
KR102824395B1 (ko) * 2019-06-12 2025-06-27 삼성디스플레이 주식회사 표시 장치
US12317685B2 (en) * 2019-09-30 2025-05-27 Sharp Kabushiki Kaisha Display device
KR102751347B1 (ko) * 2020-09-07 2025-01-06 엘지디스플레이 주식회사 전계 발광 표시 장치
KR20230024475A (ko) * 2021-08-11 2023-02-21 삼성디스플레이 주식회사 표시패널

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3541625B2 (ja) * 1997-07-02 2004-07-14 セイコーエプソン株式会社 表示装置及びアクティブマトリクス基板
KR100426031B1 (ko) * 2001-12-29 2004-04-03 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
KR100624314B1 (ko) * 2005-06-22 2006-09-19 삼성에스디아이 주식회사 발광표시장치 및 박막트랜지스터
KR20100049384A (ko) * 2008-11-03 2010-05-12 엘지디스플레이 주식회사 유기전계 발광소자용 어레이 기판
KR101106562B1 (ko) * 2009-07-24 2012-01-20 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
WO2011064819A1 (ja) * 2009-11-27 2011-06-03 パナソニック株式会社 発光表示装置
KR20110097121A (ko) * 2010-02-24 2011-08-31 엘지디스플레이 주식회사 어레이 기판
KR101839533B1 (ko) * 2010-12-28 2018-03-19 삼성디스플레이 주식회사 유기 발광 표시 장치, 이의 구동 방법 및 그 제조 방법
KR101848472B1 (ko) 2011-07-25 2018-04-13 삼성디스플레이 주식회사 표시 패널 및 표시 패널에 집적된 구동 장치
KR20130089044A (ko) * 2012-02-01 2013-08-09 삼성디스플레이 주식회사 반도체 장치 및 그를 구비하는 평판표시장치
KR101486038B1 (ko) 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101975000B1 (ko) * 2012-09-13 2019-05-07 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101970570B1 (ko) 2012-12-18 2019-04-19 엘지디스플레이 주식회사 유기발광다이오드 표시소자 및 그 제조방법
KR102092705B1 (ko) * 2013-08-16 2020-03-25 삼성디스플레이 주식회사 유기 발광 표시장치 및 그 제조방법

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