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KR100624314B1 - 발광표시장치 및 박막트랜지스터 - Google Patents

발광표시장치 및 박막트랜지스터 Download PDF

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KR100624314B1
KR100624314B1 KR1020050053975A KR20050053975A KR100624314B1 KR 100624314 B1 KR100624314 B1 KR 100624314B1 KR 1020050053975 A KR1020050053975 A KR 1020050053975A KR 20050053975 A KR20050053975 A KR 20050053975A KR 100624314 B1 KR100624314 B1 KR 100624314B1
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KR
South Korea
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thin film
film transistor
light emitting
channel region
display device
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KR1020050053975A
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English (en)
Inventor
최웅식
Original Assignee
삼성에스디아이 주식회사
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Publication date
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Priority to US11/448,684 priority patent/US9196747B2/en
Priority to DE602006002187T priority patent/DE602006002187D1/de
Priority to EP06115852A priority patent/EP1737046B1/en
Priority to CN2006100900320A priority patent/CN1885552B/zh
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Abstract

본 발명은 화질 특성을 개선하기 위한 발광표시장치 및 박막트랜지스터에 관한 것이다. 본 발광표시장치는 데이터신호를 전달하는 적어도 하나의 데이터선; 선택신호를 전달하는 적어도 하나의 주사선; 상기 데이터선 및 상기 주사선과 전기적으로 연결되며, 상기 선택신호에 응답하여 상기 데이터신호를 발광소자에 전달하는 제1 박막트랜지스터와, 상기 제1 박막트랜지스터와 연결되며 상기 전달된 데이터 신호에 상응하는 전압을 저장하는 커패시터와, 상기 커패시터와 연결되며 상기 선택신호에 따라 상기 선택된 데이터신호에 상응하는 전류를 상기 발광소자에 공급하는 제2 박막트랜지스터를 포함하는 복수의 화소를 포함하며, 상기 제1 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성된다.
이에 따라, 제1 박막트랜지스터의 채널영역의 양단부 폭을 다르게 형성함으로써, 오프 전류를 줄일 수 있어 발광표시장치의 구동능력을 개선시켜 화질을 향상시킬 수 있다.

Description

발광표시장치 및 박막트랜지스터{Light Emission Display Device and Thin Film Transistor}
도 1은 본 발명의 일 실시예에 따른 발광표시장치의 회로도이다.
도 2는 도 1의 발광표시장치의 부분확대도이다.
도 3은 도 2의 발광표시장치의 개략적인 측단면도이다.
도 4는 본 발명의 다른 실시예에 따른 발광표시장치의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 박막트랜지스터의 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 박막트랜지스터의 평면도이다.
* 도면의 주요구성에 대한 부호 설명*
M1 : 제1 박막트랜지스터 M2 : 제2 박막트랜지스터
Cst : 커패시터 500, 600 : 반도체층
502, 602 : 채널영역 504, 604 : 드레인 영역
506, 606 : 소스 영역 508, 608 : 게이트 전극
510, 610 : 드레인 전극 512, 612 : 소스 전극
W1 : 제1 폭(W1) W2 : 제2 폭
본 발명은 발광표시장치 및 박막트랜지스터에 관한 것으로, 보다 구체적으로는, 오프전류를 줄여서 구동능력을 개선시켜 화질을 향상시킬 수 있는 발광표시장치 및 박막트랜지스터에 관한 것이다.
일반적으로, 액티브 매트릭스(active matrix)형 발광표시장치는, 데이터신호를 전달하는 적어도 하나의 데이터선과, 선택신호를 전달하는 적어도 하나의 주사선과, 발광소자와, 데이터선에서 전달된 데이터 신호에 상응하는 전압을 저장하는 커패시터와, 발광소자를 제어하는 적어도 두개의 박막트랜지스터를 구비한 복수의 화소를 포함한다. 이처럼, 두개의 박막트랜지스터와 하나의 커패시터가 포함된 화소구조를 2TR + 1Cap구조라 한다.
2TR + 1Cap구조에서, 두개의 박막트랜지스터 중 하나는 선택신호에 응답하여 데이터신호를 발광소자에 전달하는 스위칭소자로 이용되며, 다른 하나의 박막트랜지스터는 선택신호에 따라 선택된 데이터신호에 상응하는 전류를 발광소자에 공급하는 구동 소자로 이용된다. 이들 박막트랜지스터는 반도체층, 게이트절연막, 게이트전극, 소스/드레인 전극 등의 순서로 제작되며, 통상, 스태거드형(staggered type)과 코플래너형(coplanar type) 등으로 분류될 수 있다. 또한, 박막트랜지스터는 소스/드레인 전극에 대한 게이트전극의 형성 위치에 따라 상부 게이트 구조 또는 하부 게이트 구조로 분류될 수 있다.
예를 들면, 코플래너형 또는 상부 게이트 구조의 박막트랜지스터는, 기판 상에 소정 농도의 불순물로 도핑된 소스 및 드레인영역, 소스 및 드레인 영역 사이에 형성된 채널영역을 갖는 반도체층과, 반도체층 상에 형성된 게이트 절연막과, 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극과, 게이트 전극 상에서 층간절연막을 사이에 두고 콘택홀을 통해 소스 및 드레인 영역에 각각 접속되는 드레인/소스 전극 등으로 구성된다.
그러나, 두개의 박막트랜지스터 및 커패시터(2TR + 1Cap구조)로 구성된 일반적인 발광표시장치에 있어서, 구동 박막트랜지스터의 온/오프 동작을 담당하는 스위칭 박막트랜지스터의 누설 전류가 클 경우, 일정시간 동안 커패시터가 데이터 전압을 일정하게 유지하지 못하게 된다. 이에 따라, 발광표시장치에는 누화현상(crosstalk), 깜빡거림 현상(fliker) 등이 발생하게 되어 화질을 떨어뜨릴 수 있다는 문제점이 있다. 이러한 문제점을 해소하기 위해, 전술한 구조의 발광표시장치의 화질을 개선하기 위해, 다수개의 박막트랜지스터가 포함된 보상회로를 화소에 추가하는 것이 제안되고 있다.
그러나, 일반적으로, 화소구조에 보상회로를 추가하는 경우, 다수의 박막트랜지스터가 추가되기 때문에, 구동방식이 상대적으로 복잡해진다. 또한, 데이터값을 보존하고 문턱전압을 보상하기 위해 사용되는 커패시터로부터 여러 개의 박막트랜지스터 경로를 통한 누설 전류 발생 가능성이 상대적으로 높아지기 때문에, 커패시터의 전압 유지 능력이 상대적으로 떨어지게 되어, 보상회로를 추가하여도 발광 표시장치의 화질 저하를 유발시킬 수 있다. 게다가, 하나의 화소 내에 사용되는 게이트 신호의 피크 대 피크, 즉, EL VDD로부터 EL VSS까지의 전압차에 의해 화소내 각 소자의 단자들은 킥백(kickback) 전압의 영향을 받게 된다. 특히, 커패시터가 연결된 단자의 킥백 전압이 커지는 경우에는 발광소자를 구동하는 전압에 영향을 받게 되므로, 이 역시 화질 저하를 유발시킬 수 있다.
따라서, 본 발명은 상술한 종래의 문제점들을 해결하기 위해 고안된 발명으로, 화소를 구성하는 스위칭 박막트랜지스터의 채널영역의 양단부의 폭을 다르게 형성하여, 누설 전류를 줄이고 구동 능력을 개선시켜 발광표시소자의 화질을 향상시킬 수 있는 발광표시장치 및 박막트랜지스터를 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일측면에 따르면, 본 발광표시장치는, 데이터신호를 전달하는 적어도 하나의 데이터선; 선택신호를 전달하는 적어도 하나의 주사선; 상기 데이터선 및 상기 주사선과 전기적으로 연결되며, 상기 선택신호에 응답하여 상기 데이터신호를 발광소자에 전달하는 제1 박막트랜지스터와, 상기 제1 박막트랜지스터와 연결되며 상기 전달된 데이터 신호에 상응하는 전압을 저장하는 커패시터와, 상기 커패시터와 연결되며 상기 선택신호에 따라 상기 선택된 데이터신호에 상응하는 전류를 상기 발광소자에 공급하는 제2 박막트랜지스터를 포함하는 복수의 화소를 포함하며, 상기 제1 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성된다.
바람직하게, 상기 제1 박막트랜지스터 채널영역의 양단부 중 작은 폭을 갖는 일단부가 상기 커패시터의 하나의 전극에 연결된다. 또한, 상기 제1 박막트랜지스터의 채널영역의 양단부 중 작은 폭을 갖는 일단부가 상기 제2 박막트랜지스터의 게이트전극에 전기적으로 연결된다. 상기 제1 박막트랜지스터 채널영역 중 작은 폭을 갖는 일단부가 상기 제1 박막트랜지스터의 드레인 전극측이다. 상기 화소는 상기 제2 박막트랜지스터의 문턱전압을 보상하는 문턱전압 보상회로를 더 포함한다. 상기 화소는 상기 화소에 공급되는 제1 전원의 전압강하를 보상하는 전압강하 보상회로를 더 포함한다. 상기 제1 박막트랜지스터는 코플래너구조, 스태거드 구조, 상부 게이트 구조, 및 하부게이트 구조 중 적어도 어느 하나의 구조로 이루어진다.
또한, 본 발명의 일측면에 따른 박막트랜지스터는 기판 상에 형성되며, 양단부의 폭 중 일단부의 폭이 타단부의 폭보다 넓은 채널영역과, 상기 채널영역의 양단부에 형성되는 소스 및 드레인전극영역을 포함하는 반도체층; 상기 반도체층과 접속되는 소스 및 드레인 전극; 상기 채널영역에 접하여 형성되는 절연층; 상기 절연층을 사이에 두고 상기 채널영역과 마주하는 게이트전극을 포함한다.
바람직하게, 상기 채널영역 중 폭이 좁은 타단부가 상기 드레인전극과 접속된다. 상기 채널영역과 상기 게이트전극이 제1 및 제2 채널영역과 제1 및 제2 게이트 전극으로 이루어진 듀얼 게이트 구조이다.
이하에서는 본 발명의 실시예를 도시한 도면을 참조하여 본 발명을 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광표시장치의 회로도이고, 도 2는 도 1의 발광표시장치의 부분확대도이다.
도 1을 참조하면, 발광표시장치(100)는 화상을 표시하는 복수의 화소(120)를 구비한 화상표시부(110)와, 복수의 주사선(S1, S2, ~ Sn)을 통해 화상표시부(110)에 선택 신호를 전달하는 주사 구동부(130)와, 복수의 데이터선(D1, D2, D3, ~ Dm)을 통해 화상표시부(110)에 데이터 신호를 전달하는 데이터 구동부(140)를 포함한다.
화상표시부(110)는 적색(R), 녹색(G), 청색(B)을 표시하는 부화소(120R, 102G, 120B)가 포함된 복수의 화소(120)로 이루어진다. 각 화소(120)는 주사 신호 등의 선택 신호가 인가되는 주사선(S1~Sn)과, 데이터 신호가 인가하는 데이터선(D1~Dm), 제1 전원전압(EL VDD)을 공급하는 제1 전원전압선(150), 그리고 제2 전원전압(EL VSS)을 공급하는 제2 전원전압선(160)에 연결된다.
도 2를 참조하면, 화소(120)를 구성하는 부화소(120R)는 발광소자(OLED)와, 제1 박막트랜지스터(M1), 캐패시터(Cst) 및 제2 박막트랜지스터(M2)를 포함한다. 또한, 부화소(120R)에는 제1 박막트랜지스터(M1), 캐패시터(Cst) 및 제2 박막트랜지스터(M2) 중 적어도 하나에 연결되는 주사선(Sn-1), 데이터선(D1) 및 전원선(EL VDD)이 마련되어 있다. 여기서, 주사선(Sn-1) 행방향으로 형성되고, 데이터선 (D1) 및 전원선(EL VDD)은 열방향으로 형성된다. 또한, 제1 박막트랜지스터(M1)는 선택신호에 응답하여 데이터신호를 발광소자(OLED)에 전달하는 스위칭 소자로 이용하며, 제2 박막트랜지스터(M2)는 선택신호에 따라 선택된 데이터신호에 상응하는 전류를 발광소자(OLED)에 공급하는 구동 소자로 이용된다.
전술한 구조를 갖는 부화소(120R)는 다음과 같은 구동원리에 의해 화상을 표시한다. 우선, 제1 박막트랜지스터(M1)의 게이트전극에 인가되는 주사신호에 의하여 제1 박막트랜지스터(M1)가 온상태가 되면, 데이터 신호에 대응되는 전압이 캐패시터(Cst)에 충전되며, 캐패시터(Cst)에 충전된 전압은 제2 박막트랜지스터(M2)의 게이트전극에 인가된다. 이에 따라, 제2 박막트랜지스터(M2)가 발광소자(OLED)에 전류를 흐르게 함으로써, 각 부화소(120a)에 포함된 각 발광소자(OLED)를 발광시킨다.
도 3은 본 발명의 다른 실시예에 따른 발광표시장치의 회로도이다. 도 3을를 참조하면, 도 3에는 도 2에 개시된 실시예인 2Tr + 1Cap구조에 문턱전압을 보상하는 문턱전압 보상회로가 포함된 부화소가 개시되어 있다.
부화소(120R)는 발광소자(OLED)와, 스위칭소자 역할을 하는 제1 박막트랜지스터(M1), 구동소자 역할을 수행하는 제2 박막트랜지스터(M2), 커패시터(Cst) 및 문턱전압 보상회로(300)를 포함한다. 문턱전압 보상회로(300)는 제3 박막트랜지스터(M3), 제4 박막트랜지스터(M4), 제5 박막트랜지스터(M5), 및 제6 박막트랜지스터(M6)를 포함한다.
제1 내지 제6 박막트랜지스터(M1,M2,M3,M4,M5,M6)는 각각 게이트 전극, 소스 전극 및 드레인 전극을 구비하며, 스토리지 캐패시터(Cst)는 제1 전극과 제2 전극으로 이루어진다.
제1 박막트랜지스터(M1)는 게이트 전극은 제n 주사선(Sn)에 연결되고, 소스전극은 데이터선(Dm)에 연결되며, 드레인전극은 제1 노드(A)에 연결된다. 따라서, 제n 주사선(Sn)을 통해 입력되는 제n 주사신호에 의해 데이터신호가 제1 노드(A)에 전달된다.
제2 박막트랜지스터(M2)는 소스전극은 제 1 노드(A)에 연결되고 드레인 전극은 제 3 노드(C)에 연결되며 게이트 전극은 제 2 노드(B)에 연결된다. 따라서, 제4 박막트랜지스터(M4)의 동작에 의해 제2 노드(B)와 제3 노드(C)의 전위가 같아지면, 제2 박막트랜지스터(M2)가 다이오드 결합을 하게 되어 제1 노드(A)에 전달된 데이터신호가 제2 박막트랜지스터(M2)를 통해 제2 노드(B)에 도달된다. 그리고, 화소전원이 제1 노드(A)에 전달되면, 게이트전극에 인가되는 전압에 대응하여 전류가 소스전극에서 드레인 전극을 통해 흐르도록 한다. 즉, 제2 노드(B)의 전위에 의해 흐르는 전류량이 결정된다.
제3 박막트랜지스터(M3)는 게이트 전극은 제n-1 주사선(Sn-1)에 연결되고, 드레인전극은 제2 노드(B)에 연결된다. 따라서, 제n 주사선(Sn-1)을 통해 입력되는 제n 주사신호를 제2 노드(B)에 전달한다.
제4 박막트랜지스터(M4)는 게이트 전극은 제n 주사선(Sn)에 연결되고, 소스전극은 제3 노드(C)에 연결되며, 드레인전극은 제2 노드(B)에 연결된다. 따라서, 제n 주사선(Sn)을 통해 입력되는 제n 주사신호에 의해 제 2 노드(B)와 제 3 노드(C)의 전위를 동일하게 한다.
제5 박막트랜지스터(M5)는 소스 전극은 화소전원선(EL VDD)에 연결되고 드레인 전극은 제1 노드(A)에 연결되며, 게이트 전극은 발광 제어선(En)에 연결된다. 따라서, 발광제어선(En)을 통해 전달되는 발광 제어신호에 따라 선택적으로 화소전원을 제2 박막트랜지스터(M2)에 전달한다.
제6 박막트랜지스터(M6)는 소스 전극은 제3 노드(C)에 연결되고 드레인전극은 OLED에 연결되며, 게이트 전극은 발광 제어선(En)에 연결된다. 따라서, 발광 제어선(En)을 통해 전달되는 발광 제어신호에 따라 선택적으로 전류를 OLED에 전달한다.
스토리지 캐패시터(Cst)는 제1 전극은 화소전원선(EL VDD)에 연결되고 제2 전극은 제2 노드(B)에 연결된다. 따라서, 제3 박막트랜지스터(M3)에 의해 초기화신호가 제2 노드(B)에 연결되면 커패시터(Cst)에 전달되고, 캐패시터(Cst)는 초기화 전압을 저장하고, 제1 박막트랜지스터(M1)와 제4 박막트랜지스터(M4)에 의해 데이터신호가 제2 박막트랜지스터(M2)에 전달되면 데이터신호에 대응하는 전압을 충전한다. 커패시터(Cst)는 저장된 전압을 제2 노드(B)에 전달하여 제2 박막트랜지스터(M2)의 게이트 전극에 스토리지 캐패시터(Cst)에 저장된 전압이 인가되도록 한다.
이하에서는 도 2의 발광표시장치의 회로도를 개략적으로 도시한 측단면도인 도 3을 참조하여 부화소(120R)의 구성요소들을 보다 구체적으로 설명한다. .
도 3을 참조하면, 부화소(120R)의 단면 구조는, 먼저 유리 등의 절연 기판(400) 상에 질화막 또는 산화막으로 형성된 버퍼층(buffer layer: 401)을 포함한다. 버퍼층(401)은 금속 이온 등의 불순물이 반도체층 내의 액티브 채널(active channel)로 확산되는 것을 방지하기 위해 형성된다.
다음, 버퍼층(401)이 형성된 기판(400) 상에는 CVD, 스퍼터링 등의 공정을 통해 비정질 실리콘층(amorphous silicon)을 형성된다. 비정질 실리콘층은 고상결정화방법(SPC, MIC, MICC, SGS 등) 및 액상결정화방법(ELA 등) 등에 의해 반도체층(402,404)으로 형성된다. 이때, 스토리지 커패시터(Cst)의 하부 전극(403a)이 함께 형성된다. 반도체층(402,404)은 비정질 실리콘층을 기판 상에 증착한 후, 폴리실리콘층으로 결정화하는 방법 이외에도, 버퍼층(401) 상부에 직접 폴리실리콘층을 증착한 다음 패터닝하는 방법을 이용하여 형성할 수 있다.
한편, 본 발명에서는 스위칭 소자로 이용되는 제1 박막트랜지스터(M1)가 부화소(120R)를 구성하는 구동소자인 제2 박막트랜지스터(M2)와는 다른 전이 특성을 갖도록 하기 위하여, 반도체층(402,404)을 소정의 모양으로 패터닝한다. 발광소자(OLED)의 발광 능력은 발광소자(OLED)에 공급되는 전류에 따른 휘도 차이를 나타낸다. 다시 말해서, 발광 능력이 우수한 발광소자(OLED)는, 동일한 전류가 공급될 때 다른 발광 소자에 비해 더 높은 휘도를 나타낼 수 있다. 발광소자(OLED)의 발광효율을 향상시키기 위해, 패터닝된 반도체층(402)의 구체적인 형상에 대하여는 도 5 및 도 6을 참조하여 후술한다.
반도체층(402,404)상에는 게이트 절연막(405)이 형성되고, 게이트 절연막(405) 상에는 게이트 전극(406a, 408a)이 형성된다. 이때, 스토리지 커패시터(Cst)의 상부 전극(407a)은 게이트 전극(406a, 408a)과 함께 형성된다. 그 다음, 게이트 전극(406a, 408a)을 마스크로 이용하여, 도핑함으로써 소스 및 드레인 영역(402a, 402b, 404a, 404b)이 형성된다. 여기서, 게이트 전극(406a, 408a) 하부에 위치하는 반도체층(402, 404)은 채널 영역이 되고, 채널 영역의 양측에 형성된 도핑영역은 소스 영역(402a,404a)과 드레인 영역(402b,404b)이 된다.
다음, 상기 구조 상에는 층간 절연막(404)이 형성되고, 층간 절연막(409)에 는 제1 및 제2 박막트랜지터(M1)의 소스 영역(402a,404a) 및 드레인 영역(402b,404b) 각각 노출시키는 제1 및 제2 콘택홀(410a, 411a, 410b, 411b)이 형성된다. 이때, 커패시터(Cst)의 상부 전극(407a)을 노출시키는 제3 콘택홀(412a, 412b)이 함께 형성된다. 층간절연막(404) 상에는 제1 및 제2 콘택홀(410a, 411a, 410b, 411b)을 통해 소스 및 드레인 영역(402a, 404a, 402b, 404b)에 각각 연결되는 소스 전극(406b, 408b) 및 드레인 전극(406c, 408c)이 형성된다.
그 다음, 소스 및 드레인 전극(406b, 408b, 406c, 408c) 상에는 보호막(413)이 형성된다. 보호막(413)에는 제2 박막트랜지스터(M2)의 드레인 전극(408c)을 노출시키는 제4 콘택홀(414)이 형성된다. 그후, 보호막(413) 상에는 발광소자(OLED)의 제1 전극(애노드 전극;415)이 형성된다. 애노드 전극(415)은 제4 콘택홀(414)을 통해 제2 박막트랜지스터(M2)의 드레인 전극(408c)에 전기적으로 연결된다. 애노드 전극(415)의 상부에는 화소정의막(418)이 형성되고, 화소정의막(418)에는 애 노드 전극(415)을 노출시키는 개구부(419)가 형성된다. 그 후, 개구부(419)에는 발광층(416)이 형성된다. 그리고, 발광층(416) 상에는 발광소자(OLED)의 제2 전극(캐소드 전극;417)이 형성된다.
상술한 구성에 의해, 반도체층(402)의 소스 영역(402a)에 연결된 소스 전극과(406b), 드레인 영역(402b)에 연결된 드레인 전극(406c), 및 반도체층(402) 상부에 형성되어 있는 게이트 전극(406a)을 구비한 스위칭용 제1 박막트랜지스터(M1)가 형성된다. 또한, 반도체층(404)의 소스 영역(404a)에 연결된 소스 전극과(408b), 드레인 영역(404b)에 연결된 드레인 전극(408c), 및 반도체층(404) 상부에 형성되어 있는 게이트 전극(408a)을 구비한 구동용 제2 박막트랜지스터(M2)가 형성된다. 그리고, 하부 전극(403a)과 상부 전극(407a)에 의해 스토리지 캐패시터(Cst)가 형성된다. 또한, 애노드 전극(415), 발광층(416) 및 캐소드 전극(417)에 의해 유기 발광 소자(light emitting device: OLED)가 형성된다.
한편, 본 실시예에서는 PMOS구조의 박막 트랜지스터를 포함한 화소의 제조 방법에 대하여 개시하였지만, 본 발명은 그러한 구성으로 한정되지 않고, NMOS 구조나 CMOS 구조 등의 다른 박막트랜지스터 구조를 포함한 화소의 제조 방법에 용이하게 적용할 수 있다. 도 3에서는 상부 게이트 타입 또는 코플래너 타입의 스위칭용 제1 박막트랜지스터(M1)를 포함한 부화소(120R)의 단면 구조에 대하여 언급하지만, 이러한 단면 구조는 다른 부화소(120G,120B)의 단면 구조에 실질적으로 거의 동일하게 적용될 수 있다. 또한, 본 실시예에서는 2Tr+1Cap구조의 회로도인 도 2의 측단면도를 개시하고 있지만, 문턱전압보상회로가 포함된 도 4를 참조하여 발광 표시장치의 측단면도를 설명할 수 있음은 물론이다.
전술한 바와 같이, 이하에서는 본 발명에 따른 발광표시장치를 구성하는 박막트랜지스터의 평면도인 도 5 및 도 6을 참조하여, 스위칭 소자로 동작하는 제1 박막트랜지스터(M1)의 패턴을 구체적으로 설명한다.
도 5를 참조하면, 제1 박막트랜지스터(M1)는 제1 박막트랜지스터(M1)의 채널영역은 제1 폭(W1)과 제2 폭(W2)를 나타내며, 채널영역의 길이(L)는 유효채널길이를 나타내며, 제1 채널길이(L1)와 제2 채널길이(L2)를 포함한다. 제1 박막트랜지스터(M1)의 채널영역의 양단부(W1, W2) 중 작은 폭(W2)을 갖는 일단부가 커패시터(Cst)의 하나의 전극과 제2 박막트랜지스터(M2)의 게이트전극에 전기적으로 연결되며, 채널영역 중 (W2)가 제1 박막트랜지스터(M1)의 드레인 전극측이다.
구체적으로, 제1 박막트랜지스터(M1)는 반도체층(500), 게이트 전극(508), 드레인 전극(510) 및 소스 전극(512)으로 이루어진다. 반도체층(500)은 게이트 전극(508)의 하부에 형성되는 채널 영역(502; 502a,502b)과 채널 영역(502)의 양측에 형성되는 드레인 영역(504) 및 소스 영역(506)을 포함한다. 드레인 전극(510)은 적어도 하나의 제1 콘택홀(514)을 통해 드레인 영역(504)에 전기적으로 연결되고, 소스 전극(512)은 적어도 하나의 제2 콘택홀(516)을 통해 소스 영역(506)에 전기적으로 연결된다.
도 6을 참조하면, 제1 박막트랜지스터(M1)는 제1 박막트랜지스터(M1)의 채널영역은 제1 폭(W1)과 제2 폭(W2)을 나타내며, 채널영역은 두개의 유효채널 길이(L1,L2)를 갖다. 본 실시예에서의 제1 박막트랜지스터(M1)는 듀얼게이트 구조이다. 듀얼 게이트 구조인 제1 박막트랜지스터(M1) 역시 채널영역의 양단부(W1, W2) 중 작은 폭인 제2 폭(W2)이 커패시터(Cst)의 하나의 전극과 제2 박막트랜지스터(M2)의 게이트전극에 전기적으로 연결되며, 제2 폭(W2)이 제1 박막트랜지스터(M1)의 드레인 전극측이다.
구체적으로, 도 6에 개시된 제1 박막트랜지스터(M1)는 반도체층(600), 게이트 전극(608), 드레인 전극(610) 및 소스 전극(612)으로 이루어진다. 반도체층(600)은 게이트 전극(608)의 하부에 형성되는 채널 영역(602; 602a, 602b)과 채널 영역(602)의 양측에 형성되는 드레인 영역(604) 및 소스 영역(606)을 포함한다. 드레인 전극(610)은 적어도 하나의 제1 콘택홀(614)을 통해 드레인 영역(604)에 전기적으로 연결되고, 소스 전극(612)은 적어도 하나의 제2 콘택홀(616)을 통해 소스 영역(606)에 전기적으로 연결된다.
도 5 및 도 6에 도시된 바와 같이, 제1 박막트랜지스터(M1)의 채널 영역(502, 602)의 폭(W1, W2)은 다단 구조로 형성되어 있다. 이와 같이, 제1 박막트랜지스터(M1)의 채널 영역(502,602)의 양단부의 폭을 서로 다르게, 어느 일측의 폭이 작은 다단구조로 형성함으로써, 오프 전류를 줄이고 킥백전압을 줄일 수 있다. 일반적으로, 킥백전압은 채널영역(502,602) 중앙을 기준으로 채널영역(502,602)과 게이트전극(508,608)과의 오버랩 면적에 영향을 받으므로, 킥백(Kickback)을 일으키는 단자에 접하는 채널영역의 폭을 줄임으로써 킥백전압을 줄일 수 있다.
특히, 킥백전압은 구동소자 역할을 수행하는 제2 박막트랜지스터(M2)의 게이트에 연결된 채널영역의 폭을 작게 만들므로써 줄일 수 있다. 스위칭용 박막트랜지스터를 이와 같은 구성하는 경우에는 다수의 박막트랜스터 경로로 누설 전류 발생 가능성이 높은 보상회로를 포함하는 화소구조에서도 킥백전압 및 오프 전류를 줄일 수 있다.
전술한 실시예에서는, 두개의 박막트랜지스터와 하나의 커패시터를 포함하는 화소구조와, 2Tr+1Cap구조를 이루는 제2 박막트랜지스터의 문턱전압을 보상하는 문턱전압 보상회로를 더 포함하는 화소구조에 적용하고 있으나, 이와 달리, 제1 전원의 전압강하를 보상하는 전압강하 보상회로를 더 포함하는 화소구조에 적용할 수 있음은 물론이고, 다른 다양한 화소구조에도 적용할 수 있음은 물론이다. 또한, 전술한 실시예에서는 채널영역을 구성하는 제1 채널영역 및 제2 채널영역의 길이가 동일한 것이 개시되어 있으나, 제1 채널영역 및 제2 채널영역의 길이를 다르게 형성할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명은 상기 실시예에 한정되는 것은 아 니며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상과 같이, 본 발명에 의하면, 스위칭용 박막트랜지스터의 채널영역 양단부의 폭을 다르게 형성함으로써, 스위칭 박막트랜지스터의 킥백전압과 오프전류를 줄일 수 있다. 이에 따라, 발광소자의 구동능력을 개선시켜 화질을 향상시킬 수 있다.

Claims (11)

  1. 데이터신호를 전달하는 적어도 하나의 데이터선;
    선택신호를 전달하는 적어도 하나의 주사선;
    상기 데이터선 및 상기 주사선과 전기적으로 연결되며, 상기 선택신호에 응답하여 상기 데이터신호를 발광소자에 전달하는 제1 박막트랜지스터와, 상기 제1 박막트랜지스터와 연결되며 상기 전달된 데이터 신호에 상응하는 전압을 저장하는 커패시터와, 상기 커패시터와 연결되며 상기 선택신호에 따라 상기 선택된 데이터신호에 상응하는 전류를 상기 발광소자에 공급하는 제2 박막트랜지스터를 포함하는 복수의 화소
    를 포함하며, 상기 제1 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성되는 발광표시장치.
  2. 제1항에 있어서,
    상기 제1 박막트랜지스터 채널영역의 양단부 중 작은 폭을 갖는 일단부가 상기 커패시터의 하나의 전극에 연결되는 발광표시장치.
  3. 제1항에 있어서,
    상기 제1 박막트랜지스터의 채널영역의 양단부 중 작은 폭을 갖는 일단부가 상기 제2 박막트랜지스터의 게이트전극에 전기적으로 연결되는 발광표시장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 박막트랜지스터 채널영역 중 작은 폭을 갖는 일단부가 상기 제1 박막트랜지스터의 드레인 전극측인 발광표시장치.
  5. 제4항에 있어서,
    상기 제1 박막트랜지스터가 듀얼게이트 구조인 발광표시장치.
  6. 제1항에 있어서,
    상기 화소는 상기 제2 박막트랜지스터의 문턱전압을 보상하는 문턱전압 보상회로를 더 포함하는 발광표시장치.
  7. 제1항에 있어서,
    상기 화소는 상기 화소에 공급되는 제1 전원의 전압강하를 보상하는 전압강하 보상회로를 더 포함하는 발광표시장치.
  8. 제1항에 있어서,
    상기 제1 박막트랜지스터는 코플래너구조, 스태거드 구조, 상부 게이트 구조, 및 하부게이트 구조 중 적어도 어느 하나의 구조로 이루어지는 발광표시장치.
  9. 기판 상에 형성되며, 양단부의 폭 중 일단부의 폭이 타단부의 폭보다 넓은 채널영역과, 상기 채널영역의 양단부에 형성되는 소스 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층과 접속되는 소스 및 드레인 전극;
    상기 채널영역에 접하여 형성되는 절연층;
    상기 절연층을 사이에 두고 상기 채널영역과 마주하는 게이트전극
    를 포함하는 박막트랜지스터.
  10. 제9항에 있어서,
    상기 채널영역 중 폭이 좁은 타단부가 상기 드레인 영역과 접속되는 박막트랜지스터.
  11. 제10항에 있어서,
    상기 채널영역과 상기 게이트전극이 제1 및 제2 채널영역과 제1 및 제2 게이트 전극으로 이루어진 듀얼 게이트 구조인 박막트랜지스터.
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