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KR102192473B1 - 유기 발광 표시 장치 - Google Patents

유기 발광 표시 장치 Download PDF

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KR102192473B1
KR102192473B1 KR1020140098983A KR20140098983A KR102192473B1 KR 102192473 B1 KR102192473 B1 KR 102192473B1 KR 1020140098983 A KR1020140098983 A KR 1020140098983A KR 20140098983 A KR20140098983 A KR 20140098983A KR 102192473 B1 KR102192473 B1 KR 102192473B1
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film transistor
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엘지디스플레이 주식회사
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Abstract

본 발명은, 기판 상에 형성된 제1 화소 및 제2 화소; 상기 제1 화소 내에 형성되며 제1 액티브층을 구비한 스위칭 박막 트랜지스터; 상기 제1 화소 내에 형성되며 제2 액티브층을 구비한 구동 박막 트랜지스터; 상기 제2 액티브층으로 외부광이 입사되는 것을 방지하는 제1 차광층; 및 상기 제1 액티브층으로 외부광이 입사되는 것을 방지하는 제2 차광층을 포함하여 이루어지고, 상기 제1 차광층은 상기 구동 박막 트랜지스터와 연결되어 있고, 상기 제2 차광층은 상기 제1 차광층과 전기적으로 절연되어 있는 유기 발광 표시 장치에 관한 것이다.

Description

유기 발광 표시 장치{Organic Light Emitting Display Device}
본 발명은 유기 발광 표시 장치에 관한 것으로서, 보다 구체적으로는 탑 게이트 구조의 박막 트랜지스터를 구비한 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 전자(electron)를 주입하는 음극(cathode)과 정공(hole)을 주입하는 양극(anode) 사이에 발광층이 형성된 구조를 가지며, 음극에서 발생된 전자 및 양극에서 발생된 정공이 발광층 내로 주입되면 주입된 전자 및 정공이 결합하여 엑시톤(exciton)이 생성되고, 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 원리를 이용한 표시 장치이다.
이와 같은 유기 발광 표시 장치는 스위칭 소자로서 박막 트랜지스터를 구비하고 있는데, 상기 박막 트랜지스터는 게이트 전극이 액티브층 아래에 위치하는 보텀 게이트(Bottom Gate) 구조와 게이트 전극이 액티브층 위에 위치하는 탑 게이트(Top Gate) 구조로 구분된다.
이하, 도면을 참조로 종래의 탑 게이트 구조의 박막 트랜지스터를 구비한 유기 발광 표시 장치에 대해서 설명하기로 한다.
도 1은 종래의 유기 발광 표시 장치의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 유기 발광 표시 장치는 기판(10), 액티브층(20), 게이트 절연막(25), 게이트 전극(30), 층간 절연막(35), 소스 전극(40a), 드레인 전극(40b), 보호막(45), 평탄화막(50), 양극(60), 뱅크층(70), 유기 발광층(80), 및 음극(90)을 포함하여 이루어진다.
상기 액티브층(20)은 전자의 이동 채널로 기능하는 것으로서, 상기 기판(10) 상에 형성되어 있다.
상기 게이트 절연막(25)은 상기 액티브층(20)과 상기 게이트 전극(30)을 절연시키는 기능을 하는 것으로서, 상기 액티브층(20) 상에 형성되어 있다.
상기 게이트 전극(30)은 상기 게이트 절연막(25) 상에 형성되어 있다.
상기 층간 절연막(35)은 상기 게이트 전극(30) 상에 형성되어 있다. 상기 층간 절연막(35)은 상기 액티브층(20)의 일단 및 타단이 노출되도록 하는 콘택홀을 구비하면서 상기 기판(10)의 전체면 상에 형성되어 있다.
상기 소스 전극(40a) 및 상기 드레인 전극(40b)은 상기 층간 절연막(35) 상에 형성되어 있다. 상기 소스 전극(40a)은 상기 콘택홀을 통해서 상기 액티브층(20)의 일단과 연결되어 있고, 상기 드레인 전극(40b)은 상기 콘택홀을 통해서 상기 액티브층(20)의 타단과 연결되어 있다.
상기 보호막(45)은 상기 소스 전극(40a) 및 드레인 전극(40b) 상에 형성되어 있고, 그 하부의 박막 트랜지스터를 보호하는 기능을 한다.
상기 평탄화막(50)은 상기 보호막(45) 상에 형성되어 있고, 기판(10) 표면을 평탄화시키는 기능을 한다.
상기 보호막(45)과 상기 평탄화막(50)은 상기 소스 전극(40a)이 노출되도록 콘택홀을 구비하고 있다.
상기 양극(60)은 상기 평탄화막(50) 상에 형성되어 있다. 상기 양극(60)은 상기 보호막(45)과 상기 평탄화막(50)에 구비된 콘택홀을 통해서 상기 소스 전극(40a)과 연결되어 있다.
상기 뱅크층(70)은 상기 평탄화막(50) 상에 형성되어 있다. 상기 뱅크층(70)은 매트릭스 구조로 형성되면서 화상을 표시하는 표시 영역을 정의하게 된다.
상기 유기 발광층(80)은 상기 양극(60) 상에 형성되어 있다. 상기 유기 발광층(80)은 상기 뱅크층(70)에 의해 정의된 표시 영역 내에 형성된다.
상기 음극(90)은 상기 유기 발광층(80) 상에 형성되어 있다
이와 같은 종래의 유기 발광 표시 장치의 경우, 상기 액티브층(20)이 상기 기판(10)의 상면 바로 위에 형성되어 있기 때문에 상기 기판(10)의 하면을 통해 입사되는 외부 광에 상기 액티브층(20)이 그대로 노출된다. 따라서, 종래의 유기 발광 표시장치는 상기 액티브층(20)의 신뢰성이 떨어지는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 액티브층이 외부 광에 노출되는 것을 방지할 수 있는 유기 발광 표시 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 제1 화소 및 제2 화소; 상기 제1 화소 내에 형성되며 제1 액티브층을 구비한 스위칭 박막 트랜지스터; 상기 제1 화소 내에 형성되며 제2 액티브층을 구비한 구동 박막 트랜지스터; 상기 제2 액티브층으로 외부광이 입사되는 것을 방지하는 제1 차광층; 및 상기 제1 액티브층으로 외부광이 입사되는 것을 방지하는 제2 차광층을 포함하여 이루어지고, 상기 제1 차광층은 상기 구동 박막 트랜지스터와 연결되어 있고, 상기 제2 차광층은 상기 제1 차광층과 전기적으로 절연되어 있는 유기 발광 표시 장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 제1 차광층과 제2 차광층을 구비함으로써 스위칭 박막 트랜지스터(T1)의 액티브층 및 구동 박막 트랜지스터(T2)의 액티브층으로 외부 광이 입사되는 것이 방지될 수 있다.
특히, 본 발명의 일 실시예에 따르면, 구동 박막 트랜지스터(T2) 영역을 덮는 제1 차광층과 스위칭 박막 트랜지스터(T1) 영역을 덮는 제2 차광층이 서로 이격되면서 전기적으로 연결되어 있기 때문에, 상기 구동 박막 트랜지스터(T1)가 동작할 때 상기 스위칭 박막 트랜지스터(T1)가 오작동하는 것이 방지될 수 있다.
도 1은 종래의 유기 발광 표시 장치의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 3은 도 2의 제1 화소 및 제2 화소를 구체적으로 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 6은 도 5의 제1 화소, 제2 화소, 더미 화소, 및 정전기 방전 회로를 구체적으로 도시한 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다. 도 2는 제1 화소(P1), 제2 화소(P2), 제3 화소(P3) 및 제4 화소(P4)로 이루어진 단위 화소를 도시한 것이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(100), 게이트 라인(GL), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 제1 및 제2 전원 라인(VDD1, VDD2), 기준 라인(Ref), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 제1 차광층(LS1), 및 제2 차광층(LS2)을 포함하여 이루어진다.
상기 제1 전원 라인(VDD1)과 상기 제1 데이터 라인(DL1) 사이에 제1 화소(P1)가 구성되고, 상기 제2 데이터 라인(DL2)과 상기 기준 라인(Ref) 사이에 제2 화소가 구성되고, 상기 기준 라인(Ref)과 상기 제3 데이터 라인(DL3) 사이에 제3 화소가 구성되고, 상기 제4 데이터 라인(DL4)과 상기 제2 전원 라인(VDD2) 사이에 제4 화소가 구성된다.
상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2) 및 상기 센싱 박막 트랜지스터(T3)는 제1 화소(P1), 제2 화소(P2), 제3 화소(P3) 및 제4 화소(P4) 각각에 구비되며, 게이트 전극이 액티브층의 위에 형성되는 탑 게이트 구조로 이루어진다.
상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4)는 각각 적색(R), 백색(W), 청색(B), 및 녹색(G)을 발광하는 화소로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 이하 각각의 구성에 대해서 상세히 설명하기로 한다.
상기 기판(100)은 유리 또는 투명한 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 라인(GL)은 상기 기판(100) 상에서 제1 방향, 예로서 가로 방향으로 배열되어 있다. 상기 게이트 라인(GL)은 제1 내지 제4 화소(P1, P2, P3, P4) 내에 구비되는 스위칭 박막 트랜지스터(T1) 및 센싱 박막 트랜지스터(T3)와 각각 연결된다.
상기 게이트 라인(GL)의 영역 중에서 상기 데이터 라인(DL1, DL2, DL3, DL4), 상기 전원 라인(VDD1, VDD2) 및 상기 기준 라인(Ref)과 교차하는 영역에는 홀이 형성된다. 상기 홀은 상기 게이트 라인(GL)과 상기 데이터 라인(DL1, DL2, DL3, DL4) 사이의 중첩 영역, 상기 게이트 라인(GL)과 상기 전원 라인(VDD1, VDD2) 사이의 중첩 영역, 및 상기 게이트 라인(GL)과 상기 기준 라인(Ref) 사이의 중첩 영역을 줄임으로써 신호 간섭을 감소시키는 역할을 한다.
상기 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)은 상기 기판(100) 상에서 제2 방향, 예로서 세로 방향으로 배열되어 있다. 상기 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 서로 인접하게 배열되며 따라서 양자 사이에는 다른 배선이 형성되지 않는다. 상기 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4)도 서로 인접하게 배열되며 따라서 양자 사이에는 다른 배선이 형성되지 않는다.
상기 제1 데이터 라인(DL1)은 상기 제1 화소(P1) 내에 구비되는 스위칭 박막 트랜지스터(T1)와 연결되고, 상기 제2 데이터 라인(DL2)은 상기 제2 화소(P2) 내에 구비되는 스위칭 박막 트랜지스터(T1)와 연결되고, 상기 제3 데이터 라인(DL3)은 상기 제3 화소(P3) 내에 구비되는 스위칭 박막 트랜지스터(T1)와 연결되고, 상기 제4 데이터 라인(DL4)은 상기 제4 화소(P4) 내에 구비되는 스위칭 박막 트랜지스터(T1)와 연결된다.
상기 제1 전원 라인(VDD1) 및 상기 제2 전원 라인(VDD2)은 상기 기판(100) 상에서 제2 방향, 예로서 세로 방향으로 배열되어 있다. 상기 제1 전원 라인(VDD1)과 상기 제2 전원 라인(VDD2) 사이에는 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4) 및 상기 기준 라인(Ref)이 배열되어 있다. 도시하지는 않았지만, 상기 제1 전원 라인(VDD1)의 좌측 및 상기 제2 전원 라인(VDD2)의 우측에는 각각 이웃하는 단위 화소의 데이터 라인이 배열된다.
상기 제1 전원 라인(VDD1)은 상기 제1 화소(P1) 및 상기 제2 화소(P2) 내에 구비되는 구동 박막 트랜지스터(T2)와 각각 연결된다. 상기 제1 전원 라인(VDD1)은 상기 제1 화소(P1)와 인접하게 위치하기 때문에 상기 제1 화소(P1) 내에 구비되는 구동 박막 트랜지스터(T2)와 연결되는 것이 용이하다. 그러나, 상기 제1 전원 라인(VDD1)은 상기 제2 화소(P2)와는 인접하게 위치하지 않기 때문에 상기 제2 화소(P2) 내에 구비되는 구동 박막 트랜지스터(T2)와 연결되는 것이 용이하지 않고 따라서 별도의 제1 연결 라인(CL1)을 통해서 상기 제1 전원 라인(VDD1)과 상기 제2 화소(P2) 내에 구비되는 구동 박막 트랜지스터(T2) 사이의 연결이 이루어진다. 즉, 상기 제1 연결 라인(CL1)은 콘택홀(X)을 통해서 상기 제1 전원 라인(VDD1) 및 상기 제2 화소(P2) 내에 구비되는 구동 박막 트랜지스터(T2)와 각각 연결된다. 참고로, 본 명세서에 첨부된 도면 전체에서 X로 표기된 것은 절연층을 사이에 두고 서로 오버랩되게 형성된 두 개의 구성이 전기적으로 연결될 수 있도록 상기 절연층에 형성된 콘택홀을 의미하는 것이다.
상기 제2 전원 라인(VDD2)은 상기 제3 화소(P3) 및 상기 제4 화소(P4) 내에 구비되는 구동 박막 트랜지스터(T2)와 각각 연결된다. 상기 제2 전원 라인(VDD2)은 상기 제4 화소(P4)와 인접하게 위치하기 때문에 상기 제4 화소(P4) 내에 구비되는 구동 박막 트랜지스터(T2)와 연결되는 것이 용이하다. 그러나, 상기 제2 전원 라인(VDD2)은 상기 제3 화소(P3)와는 인접하게 위치하지 않기 때문에 상기 제3 화소(P3) 내에 구비되는 구동 박막 트랜지스터(T2)와 연결되는 것이 용이하지 않고 따라서 별도의 제1 연결 라인(CL1)을 통해서 상기 제2 전원 라인(VDD2)과 상기 제3 화소(P3) 내에 구비되는 구동 박막 트랜지스터(T2) 사이의 연결이 이루어진다. 즉, 상기 제1 연결 라인(CL1)은 콘택홀(X)을 통해서 상기 제2 전원 라인(VDD2) 및 상기 제3 화소(P3) 내에 구비되는 구동 박막 트랜지스터(T2)와 각각 연결된다.
상기 기준 라인(Ref)은 상기 기판(100) 상에서 제2 방향, 예로서 세로 방향으로 배열되어 있다. 상기 기준 라인(Ref)은 상기 제2 데이터 라인(DL2)과 상기 제3 데이터 라인(DL3) 사이에 배열되어 있다.
상기 기준 라인(Ref)은 제1 내지 제4 화소(P1, P2, P3, P4) 내에 구비되는 센싱 박막 트랜지스터(T3)와 각각 연결된다. 상기 기준 라인(Ref)은 상기 제2 화소(P2) 및 상기 제3 화소(P3)와 인접하게 위치하기 때문에 상기 제2 화소(P2) 및 상기 제3 화소(P3) 내에 구비되는 센싱 박막 트랜지스터(T3)와 연결되는 것이 용이하다. 그러나, 상기 기준 라인(Ref)은 상기 제1 화소(P1) 및 상기 제4 화소(P4)와는 인접하게 위치하지 않기 때문에 상기 제1 화소(P1) 및 상기 제4 화소(P4) 내에 구비되는 센싱 박막 트랜지스터(T3)와 연결되는 것이 용이하지 않고 따라서 상기 제1 화소(P1) 및 상기 제4 화소(P4) 내에 구비되는 센싱 박막 트랜지스터(T3)와의 연결을 위한 별도의 구성이 필요하다. 본 발명의 일 실시예에서는 상기 기준 라인(Ref)과 상기 제1 화소(P1) 내에 구비되는 센싱 박막 트랜지스터(T3)와의 연결 및 상기 기준 라인(Ref)과 상기 제4 화소(P4) 내에 구비되는 센싱 박막 트랜지스터(T3)와의 연결을 상기 제2 차광층(LS2)이 수행한다. 즉, 상기 제2 차광층(LS2)는 콘택홀(X)을 통해서 상기 기준 라인(Ref), 상기 제1 화소(P1) 내에 구비되는 센싱 박막 트랜지스터(T3), 및 상기 제4 화소(P4) 내에 구비되는 센싱 박막 트랜지스터(T3)와 각각 연결된다.
상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 및 상기 센싱 박막 트랜지스터(T3)의 구체적인 구성은 도 3을 참조하여 후술하기로 한다.
상기 제1 차광층(LS1)은 제1 내지 제4 화소(P1, P2, P3, P4) 내에 구비되는 구동 박막 트랜지스터(T2) 영역을 덮도록 형성됨으로써, 상기 구동 박막 트랜지스터(T2)의 액티브층(미도시) 내로 외부광이 입사되는 것을 방지하는 역할을 한다. 상기 제1 차광층(LS1)은 반드시 도시된 패턴으로 형성될 필요는 없으며, 상기 구동 박막 트랜지스터(T2)의 액티브층(미도시)을 가릴 수 있다면 다양하게 변경될 수 있다.
따라서, 상기 제1 차광층(LS1)은 기판(100)과 상기 구동 박막 트랜지스터(T2)의 액티브층 사이에서 상기 구동 박막 트랜지스터(T2)의 액티브층과 오버랩되도록 형성된다. 전술한 도 1을 참조하면, 기판(10)과 액티브층(20) 사이에 액티브층(20)과 오버랩되도록 상기 제1 차광층(LS1)이 형성되는 것이다. 이는 후술하는 제2 차광층(LS2)도 마찬가지이다.
상기 제1 차광층(LS1)은 도전성 물질로 이루어진다. 이와 같이 도전성 물질로 이루어진 제1 차광층(LS1)이 전기적으로 절연된 상태로 섬(island) 구조로 형성되면 상기 구동 박막 트랜지스터(T2)의 동작에 악영향을 끼칠 수 있다. 따라서, 상기 제1 차광층(LS1)은 콘택홀(X)을 통해서 상기 구동 박막 트랜지스터(T2)와 연결됨으로써 상기 구동 박막 트랜지스터(T2)의 동작에 악영향을 끼치지 않도록 형성된다.
이와 같은 제1 차광층(LS1)은 상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4) 각각에 별도로 패턴 형성된다. 즉, 상기 제1 화소(P1)에 패턴 형성된 제1 차광층(LS1), 상기 제2 화소(P2)에 패턴 형성된 제1 차광층(LS1), 상기 제3 화소(P3)에 패턴 형성된 제1 차광층(LS1), 및 상기 제4 화소(P4)에 패턴 형성된 제1 차광층(LS1)은 서로 전기적으로 절연되어 있다. 이는 상기 제1 차광층(LS1)이 상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4)에 형성된 구동 박막 트랜지스터(T2)와 각각 연결되기 때문이다.
상기 제2 차광층(LS2)은 제1 내지 제4 화소(P1, P2, P3, P4) 내에 구비되는 스위칭 박막 트랜지스터(T1) 영역 및 센싱 박막 트랜지스터(T3) 영역을 덮도록 형성됨으로써, 상기 스위칭 박막 트랜지스터(T1)의 액티브층(미도시) 및 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시) 내로 외부광이 입사되는 것을 방지하는 역할을 한다. 상기 제2 차광층(LS2)은 반드시 도시된 패턴으로 형성될 필요는 없으며, 상기 스위칭 박막 트랜지스터(T1)의 액티브층(미도시) 및 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시)을 가릴 수 있다면 다양하게 변경될 수 있다.
상기 제2 차광층(LS2)은 도전성 물질로 이루어진다. 이와 같이 도전성 물질로 이루어진 제2 차광층(LS2)이 전기적으로 절연된 상태로 섬(island) 구조로 형성되면 상기 스위칭 박막 트랜지스터(T1) 및 상기 센싱 박막 트랜지스터(T3)의 동작에 악영향을 끼칠 수 있다. 따라서, 상기 제2 차광층(LS2)은 콘택홀(X)을 통해서 상기 기준 라인(Ref)과 연결됨으로써 상기 스위칭 박막 트랜지스터(T1) 및 상기 센싱 박막 트랜지스터(T3)의 동작에 악영향을 끼치지 않도록 형성된다.
이와 같은 제2 차광층(LS2)은 상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4) 각각에 별도로 패턴 형성되는 것이 아니라 제1 화소(P1) 내지 제4 화소(P4)에 하나의 몸체(one body)로서 패턴 형성된다. 이는 상기 제2 차광층(LS2)이 상기 기준 라인(Ref)과 연결되기 때문이다.
도면에는 상기 제1 차광층(LS1)과 상기 제2 차광층(LS2)이 서로 이격되도록 형성된 모습을 도시하였지만, 박막 트랜지스터(T1, T2, T3)의 액티브층 보호만을 고려할 때 상기 제1 차광층(LS1)과 상기 제2 차광층(LS2)이 서로 연결되는 것도 가능하다. 이 경우에는 제1 화소(P1) 내지 제4 화소(P4) 각각에서 상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 및 상기 센싱 박막 트랜지스터(T3) 영역을 덮는 하나의 몸체(one body)로서 차광층을 형성하고, 그와 같은 차광층을 각각의 화소(P1, P2, P3, P4)의 구동 박막 트랜지스터(T2)와 연결하게 된다. 이는 전술한 바와 같이 차광층에 의해서 구동 박막 트랜지스터(T2)의 동작이 악영향을 받지 않도록 하기 위함이다.
그러나, 이와 같이 각각의 화소(P1, P2, P3, P4)에서 하나의 몸체로서 차광층을 형성하고 그와 같은 차광층을 구동 박막 트랜지스터(T2)와 연결하게 되면, 상기 구동 박막 트랜지스터(T2)가 동작할 때 상기 차광층에 전하가 충전되고 충전된 전하가 상기 스위칭 박막 트랜지스터(T1)에 영향을 끼쳐 상기 스위칭 박막 트랜지스터(T1)를 동작시킴으로써 데이터(data) 섞임의 문제를 일으킬 수 있다.
따라서, 본 발명의 일 실시예에서는 상기 구동 박막 트랜지스터(T2) 영역을 덮으면서 상기 구동 박막 트랜지스터(T2)와 연결된 제1 차광층(LS1)을 상기 스위칭 박막 트랜지스터(T1) 영역 및 센싱 박막 트랜지스터(T3) 영역을 덮는 제2 차광층(LS2)과 이격되도록 형성함으로써, 상기 제2 차광층(LS2)을 상기 제1 차광층(LS1)과 전기적으로 절연시켜 상기 구동 박막 트랜지스터(T2)가 동작할 때 상기 스위칭 박막 트랜지스터(T1)가 오작동을 일으키지 않도록 한 것이다.
한편, 상기 제2 차광층(LS2)를 상기 제1 차광층(LS1)과 이격되도록 형성할 경우 상기 제2 차광층(LS2)에 의해서 상기 스위칭 박막 트랜지스터(T1) 및 상기 센싱 박막 트랜지스터(T2)의 동작에 악영향을 끼치지 않도록 하기 위해서, 전술한 바와 같이 상기 제2 차광층(LS2)을 상기 기준 라인(Ref)과 연결되도록 한 것이다.
상기 제2 차광층(LS2)이 반드시 상기 기준 라인(Ref)에 연결되어야 하는 것은 아니고, 상기 제2 차광층(LS2)은 저전압 또는 접지 등의 라인에 다양하게 연결될 수 있으며, 이에 대해서는 다양한 실시예를 통해서 후술하기로 한다.
도 3은 도 2의 제1 화소(P1) 및 제2 화소(P2)를 구체적으로 도시한 평면도이다. 도 2에서 제3 화소(P3)와 제4 화소(P4)는 제1 화소(P1) 및 제2 화소(P2)의 모습과 대칭이므로 그에 대한 구체적인 설명은 생략하기로 한다.
도 3에서 알 수 있듯이, 제1 방향으로 게이트 라인(GL)이 형성되어 있고, 상기 게이트 라인(GL)과 교차하면서 제2 방향으로 제1 전원 라인(VDD1), 제1 및 제2 데이터 라인(DL1, DL2), 및 기준 라인(Ref)이 배열되어 있다. 상기 제1 화소(P1)는 상기 제1 전원 라인(VDD1)과 상기 제1 데이터 라인(DL1) 사이에 형성되고, 상기 제2 화소(P2)는 상기 제2 데이터 라인(DL2)과 상기 기준 라인(Ref) 사이에 형성된다.
상기 제1 화소(P1)에는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 제1 차광층(LS1) 및 제2 차광층(LS2)이 형성되어 있다.
상기 제1 화소(P1)에 형성된 스위칭 박막 트랜지스터(T1)는 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 액티브층(A1)을 포함하여 이루어진다.
상기 제1 게이트 전극(G1)은 상기 게이트 라인(GL)의 일 부분으로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니고 상기 게이트 라인(GL)에서 분기된 구조로 이루어질 수도 있고, 경우에 따라서 상기 게이트 라인(GL)과 콘택홀을 통해서 연결된 별도의 전극으로 이루어질 수도 있다. 상기 제1 소스 전극(S1)은 상기 제1 데이터 라인(DL1)에서 분기된 구조로 이루어질 수 있다. 상기 제1 드레인 전극(D1)은 상기 제1 소스 전극(S1)과 마주하고 있다. 상기 제1 드레인 전극(D1)은 제1 콘택홀(CH1)을 통해서 상기 구동 박막 트랜지스터(T2)의 제2 게이트 전극(G2)과 연결되며, 이와 같은 제1 드레인 전극(D1)은 상대적으로 넓은 면적을 가지도록 형성됨으로써 커패시턴스(C)의 용량을 향상시킬 수 있다. 상기 제1 액티브층(A1)은 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 각각 연결되어 전자 이동 채널로 기능한다.
상기 제1 화소(P1)에 형성된 구동 박막 트랜지스터(T2)는 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 액티브층(A2)을 포함하여 이루어진다.
상기 제2 게이트 전극(G2)은 전술한 바와 같이 제1 콘택홀(CH1)을 통해서 상기 스위칭 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있다. 상기 제2 드레인 전극(D2)은 상기 제1 전원 라인(VDD1)에서 분기된 구조로 이루어질 수 있다. 상기 제2 소스 전극(S2)은 상기 제2 드레인 전극(D2)과 마주하고 있다. 상기 제2 소스 전극(S2)은 후술하는 센싱 박막 트랜지스터(T3)의 제3 소스 전극(S3)으로도 기능한다. 도시하지는 않았지만, 상기 제2 소스 전극(S2)은 유기 발광 다이오드의 양극(Anode)과 연결된다. 상기 제2 액티브층(A2)은 상기 제2 소스 전극(S2) 및 상기 제2 드레인 전극(D2)과 각각 연결되어 전자 이동 채널로 기능한다.
상기 제1 화소(P1)에 형성된 센싱 박막 트랜지스터(T3)는 제3 게이트 전극(G3), 제3 소스 전극(S3), 제3 드레인 전극(D3), 및 제3 액티브층(A3)을 포함하여 이루어진다.
상기 제3 게이트 전극(G3)은 상기 게이트 라인(GL)의 일 부분으로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니고 상기 게이트 라인(GL)에서 분기된 구조로 이루어질 수도 있고, 경우에 따라서 상기 게이트 라인(GL)과 콘택홀을 통해서 연결된 별도의 전극으로 이루어질 수도 있다. 상기 제3 소스 전극(S3)은 전술한 바와 같이 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)으로 이루어질 수 있다. 상기 제3 드레인 전극(D3)은 상기 제3 소스 전극(S3)과 마주하고 있으며, 제2 콘택홀(CH2)을 통해서 상기 제2 차광층(LS2)과 연결되어 있다.
상기 제3 액티브층(A3)은 상기 제3 소스 전극(S3) 및 상기 제3 드레인 전극(D3)과 각각 연결되어 전자 이동 채널로 기능한다.
상기 제1 화소(P1)에 형성된 제1 차광층(LS1)은 상기 구동 박막 트랜지스터(T2)의 제2 액티브층(A2)을 가릴 수 있도록 상기 제2 액티브층(A2)의 면적 이상의 면적으로 형성된다. 이와 같은 제1 차광층(LS1)은 제4 콘택홀(CH4)을 통해서 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결된다.
상기 제1 화소(P1)에 형성된 제2 차광층(LS2)은 상기 스위칭 박막 트랜지스터(T1)의 제1 액티브층(A1) 및 상기 센싱 박막 트랜지스터(T3)의 제3 액티브층(A3)을 가릴 수 있도록 상기 제1 액티브층(A1) 및 상기 제3 액티브층(A3)의 면적 이상의 면적으로 형성된다. 이와 같은 제2 차광층(LS2)은 제2 콘택홀(CH2)을 통해서 상기 센싱 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결됨과 동시에 제3 콘택홀(CH3)을 통해서 상기 기준 라인(Ref)과 연결된다.
상기 제2 화소(P2)에는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 제1 차광층(LS1) 및 제2 차광층(LS2)이 형성되어 있다. 이하, 전술한 제1 화소(P1)에서와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
상기 제2 화소(P2)에 형성된 스위칭 박막 트랜지스터(T1)는 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 액티브층(A1)을 포함하여 이루어진다.
상기 제1 게이트 전극(G1)은 상기 게이트 라인(GL)의 일 부분으로 이루어질 수 있고, 상기 제1 소스 전극(S1)은 상기 제2 데이터 라인(DL2)에서 분기된 구조로 이루어질 수 있고, 상기 제1 드레인 전극(D1)은 제5 콘택홀(CH5)을 통해서 상기 구동 박막 트랜지스터(T2)의 제2 게이트 전극(G2)과 연결될 수 있고, 상기 제1 액티브층(A1)은 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 각각 연결된다.
상기 제2 화소(P2)에 형성된 구동 박막 트랜지스터(T2)는 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 액티브층(A2)을 포함하여 이루어진다.
상기 제2 게이트 전극(G2)은 전술한 바와 같이 제5 콘택홀(CH5)을 통해서 상기 스위칭 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결될 수 있다. 상기 제2 드레인 전극(D2)은 제1 연결 라인(CL1)을 통해서 상기 제1 전원 라인(VDD1)과 연결된다. 상기 제1 연결 라인(CL1)은 제6 콘택홀(CH6)을 통해서 상기 제2 드레인 전극(D2)과 연결됨과 더불어 제7 콘택홀(CH7)을 통해서 상기 제1 전원 라인(VDD1)과 연결된다. 상기 제2 소스 전극(S2)은 후술하는 센싱 박막 트랜지스터(T3)의 제3 소스 전극(S3)으로도 기능한다. 상기 제2 액티브층(A2)은 상기 제2 소스 전극(S2) 및 상기 제2 드레인 전극(D2)과 각각 연결된다.
상기 제2 화소(P2)에 형성된 센싱 박막 트랜지스터(T3)는 제3 게이트 전극(G3), 제3 소스 전극(S3), 제3 드레인 전극(D3), 및 제3 액티브층(A3)을 포함하여 이루어진다.
상기 제3 게이트 전극(G3)은 상기 게이트 라인(GL)의 일 부분으로 이루어질 수 있고, 상기 제3 소스 전극(S3)은 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)으로 이루어질 수 있고, 상기 제3 드레인 전극(D3)은 상기 기준 라인(Ref)에서 분기된 구조로 이루어질 수 있고, 상기 제3 액티브층(A3)은 상기 제3 소스 전극(S3) 및 상기 제3 드레인 전극(D3)과 각각 연결된다.
상기 제2 화소(P2)에 형성된 제1 차광층(LS1)은 상기 구동 박막 트랜지스터(T2)의 제2 액티브층(A2)을 가릴 수 있도록 상기 제2 액티브층(A2)의 면적 이상의 면적으로 형성되며, 제8 콘택홀(CH8)을 통해서 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결된다.
상기 제2 화소(P2)에 형성된 제2 차광층(LS2)은 상기 스위칭 박막 트랜지스터(T1)의 제1 액티브층(A1) 및 상기 센싱 박막 트랜지스터(T3)의 제3 액티브층(A3)을 가릴 수 있도록 상기 제1 액티브층(A1) 및 상기 제3 액티브층(A3)의 면적 이상의 면적으로 형성된다.
상기 제2 화소(P2)에 형성된 제2 차광층(LS2)은 전술한 제1 화소(P1)에 형성된 제2 차광층(LS2)과 일체(one body)로 형성된다. 이와 같은 구조의 제2 차광층(LS2)는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 각각 오버랩되면서 상기 제1 화소(P1)에서부터 상기 제2 화소(P2)까지 연장되어 있다.
이와 같은 제2 차광층(LS2)은 제1 화소(P1) 및 제2 화소(P2) 각각에 형성된 제1 액티브층(A1) 및 상기 제3 액티브층(A3)으로 외부광이 입사되는 것을 방지하는 기능을 수행함과 더불어 상기 기준 라인(Ref)과 인접하지 않는 제1 화소(P1) 내의 센싱 박막 트랜지스터(T3)를 구성하는 제3 드레인 전극(D3)을 상기 기준 라인(Ref)과 연결시키는 기능도 수행한다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 2에 따른 유기 발광 표시 장치를 구성하는 각각의 화소(P1, P2, P3, P4)의 회로도이다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 게이트 라인(GL), 데이터 라인(DL), 전원 라인(VDD), 기준 라인(Ref), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 발광 다이오드(OLED), 제1 차광층(LS1), 및 제2 차광층(LS2)을 포함하여 이루어진다.
상기 스위칭 박막 트랜지스터(T1)는 상기 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(DL)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(T2)에 공급한다.
상기 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 발광 다이오드(OLED)에 공급한다.
상기 센싱 박막 트랜지스터(T3)는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터(T2)의 문턱 전압 편차를 센싱하기 위한 것으로서, 이와 같은 문턱 전압 편차의 센싱은 센싱 모드에서 수행한다. 이와 같은 센싱 박막 트랜지스터(T3)는 상기 게이트 라인(GL)에서 공급되는 센싱 제어 신호에 응답하여 상기 구동 박막 트랜지스터(T2)의 전류를 상기 기준 라인(Ref)으로 공급한다.
상기 커패시터(C)는 상기 구동 박막 트랜지스터(T2)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 것으로서, 상기 구동 박막 트랜지스터(T2)의 게이트 단자 및 소스 단자에 각각 연결된다.
상기 발광 다이오드(OLED)는 상기 구동 박막 트랜지스터(T2)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. 상기 발광 다이오드(OLED)는 상기 구동 박막 트랜지스터(T2)의 소스 전극(전술한 도 3의 S2 참조)에 연결된 양극, 및 상기 양극 위에 차례로 형성된 유기 발광층과 음극을 포함하여 이루어진다. 상기 발광 다이오드(OLED)의 음극은 저전원 라인(VSS)과 연결된다.
상기 제1 차광층(LS1)은 상기 구동 박막 트랜지스터(T2)의 액티브층을 덮으면서 상기 구동 박막 트랜지스터(T2)의 소스 단자와 연결된다.
상기 제2 차광층(LS2)는 상기 스위칭 박막 트랜지스터(T1)의 액티브층 및 상기 센싱 박막 트랜지스터(T3)의 액티브층을 덮으면서 상기 기준 라인(Ref)과 연결된다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도로서, 이는 제1 화소(P1), 제2 화소(P2), 제3 화소(P3) 및 제4 화소(P4)로 이루어진 단위 화소와 함께 더미 화소(D-P) 및 정전기 방전 회로(ESD)를 추가로 포함하는 유기 발광 표시 장치에 관한 것이다.
도 5에 따른 유기 발광 표시 장치는 제2 차광층(LS2)이 기준 라인(Ref)에 연결된 것이 아니라 제2 차광층(LS2)이 더미 화소(D-P)의 더미 데이터 라인(D-DL)에 연결된 것이다.
도 5에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(100), 게이트 라인(GL), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 제1 및 제2 전원 라인(VDD1, VDD2), 기준 라인(Ref), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 더미 데이터 라인(D-DL), 더미 스위칭 박막 트랜지스터(D-T1), 더미 구동 박막 트랜지스터(D-T2), 더미 센싱 박막 트랜지스터(D-T3), 정전기 방전 라인(ESD-V), 정전기 방전 회로(ESD), 제1 차광층(LS1), 및 제2 차광층(LS2)을 포함하여 이루어진다.
도 5에 따른 유기 발광 표시 장치의 개별 구성들 중에서 전술한 실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에는 전술한 실시예와 상이한 구성에 대해서만 설명하기로 한다.
도 5에서 알 수 있듯이 본 발명의 다른 실시예에 따르면, 제1 화소(P1)와 인접하여 더미 화소(D-P)가 형성되어 있다. 따라서, 상기 제1 화소(P1)는 최외곽 화소를 구성하게 된다. 상기 더미 화소(D-P)는 상기 더미 데이터 라인(D-DL)과 상기 제1 전원 라인(VDD1) 사이에 구성된다.
상기 더미 화소(D-P)는 상기 최외곽 화소인 제1 화소(P1)의 패턴 정밀도를 향상시키는 기능을 한다. 이에 대해서 구체적으로 설명하면, 화소 영역에는 복수의 화소가 형성되며 이와 같은 복수의 화소는 다수의 마스크 공정을 통한 다수의 패턴 형성 공정에 의해 형성되는데, 일반적으로 최외곽에 배치된 제1 화소(P1)의 경우 마스크 공정시 노광량 등을 정밀하게 제어하기 힘들어 다른 화소와 달리 정밀하게 패턴 형성하기가 어려울 수 있다. 따라서, 상기 제1 화소(P1)에 인접하게 더미 화소(D-P)를 추가로 형성함으로써 상기 더미 화소(D-P)가 최외곽에 배치된 화소가 되고, 그에 따라 상기 제1 화소(P1)의 패턴 정밀도가 향상될 수 있다.
또한, 상기 더미 화소(D-P)는 정전기 등에 의해 손상(damage)이 화소 영역 내에서 발생하는 것을 최소화하는 기능도 수행한다. 즉, 최외곽에 상기 더미 화소(D-P)를 형성할 경우에는 정전기 문제가 발생하여도 주로 상기 더미 화소(D-P)에 손상이 가해지므로 화소 영역 내의 화소에 손상이 발생하는 것이 감소될 수 있다.
상기 더미 화소(D-P) 내에는 더미 스위칭 박막 트랜지스터(D-T1), 더미 구동 박막 트랜지스터(D-T2), 및 더미 센싱 박막 트랜지스터(D-T3)가 형성될 수 있다. 다만, 상기 더미 화소(D-P)는 발광을 하지 않기 때문에, 상기 더미 스위칭 박막 트랜지스터(D-T1), 상기 더미 구동 박막 트랜지스터(D-T2) 및 상기 센싱 박막 트랜지스터(D-T2)는 제대로 동작하지 않도록 구성될 수 있다. 예를 들어, 상기 더미 스위칭 박막 트랜지스터(D-T1), 상기 더미 구동 박막 트랜지스터(D-T2) 및 상기 센싱 박막 트랜지스터(D-T2)는 액티브층을 구비하지 않아서 전자의 이동이 이루어지지 않도록 구성될 수 있다.
상기 정전기 방전 라인(ESD-V)은 상기 더미 데이터 라인(D-DL)의 외곽에 배열되어 있다. 상기 정전기 방전 회로(ESD)는 상기 정전기 방전 라인(ESD-V) 및 상기 게이트 라인(GL)과 각각 연결되어 있다. 구체적으로 도시하지는 않았지만, 상기 정전 방전 회로(ESD)는 박막 트랜지스터로 이루어질 수 있다. 이와 같은 정전기 방전 라인(ESD-V)과 정전기 방전 회로(ESD)의 조합에 의해서 상기 게이트 라인(GL)에서 발생할 수 있는 정전기가 방전될 수 있다. 즉, 상기 게이트 라인(GL)에 정전기가 발생하게 되면, 발생된 정전기가 상기 정전기 방전 회로(ESD)를 거쳐 상기 정전기 방전 라인(ESD-V)을 통해 방전될 수 있다.
상기 제1 차광층(LS1)은 전술한 실시예와 동일하게 구성되므로 반복 설명은 생략하기로 한다.
상기 제2 차광층(LS2)은 전술한 실시예와 상이하게 구성된다. 구체적으로 설명하면, 상기 제2 차광층(LS2)은 상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4) 내에 형성된 스위칭 박막 트랜지스터(T1) 영역 및 센싱 박막 트랜지스터(T3)의 영역을 덮도록 형성되는 점에서는 전술한 실시예와 동일하지만, 상기 스위칭 박막 트랜지스터(T1)와 상기 센싱 박막 트랜지스터(T3)의 동작에 악영향을 끼치지 않기 위해서 상기 더미 데이터 라인(D-DL)에 연결되는 점에서 전술한 실시예와 상이하다.
한편, 전술한 실시예에서는 제2 차광층(LS2)이 제1 화소(P1)의 센싱 박막 트랜지스터(T3)와 기준 라인(Ref) 사이를 연결함과 더불어 제4 화소(P4)의 센싱 박막 트랜지스터(T3)와 기준 라인(Ref) 사이를 연결하는 역할을 수행하였다. 그러나, 도 5에 따른 실시예의 경우 제2 차광층(LS2)이 기준 라인(Ref)과 연결되지 않기 때문에, 상기 제1 화소(P1)의 센싱 박막 트랜지스터(T3)와 기준 라인(Ref) 사이를 연결함과 더불어 상기 제4 화소(P4)의 센싱 박막 트랜지스터(T3)와 기준 라인(Ref) 사이를 연결하기 위한 별도의 구성이 필요하게 된다. 따라서, 도 5에 따른 실시예의 경우 제2 연결 라인(CL2)이 추가로 구성된다. 즉, 상기 제2 연결 라인(CL2)은 콘택홀(X)을 통해서 상기 제1 화소(P1)의 센싱 박막 트랜지스터(T3), 상기 기준 라인(Ref), 및 상기 제4 화소(P4)의 센싱 박막 트랜지스터(T3)와 각각 연결된다.
도 6은 도 5의 제1 화소(P1), 제2 화소(P2), 더미 화소(D-P), 및 정전기 방전 회로(ESD)를 구체적으로 도시한 평면도이다. 이하에는 전술한 실시예와 상이한 구성에 대해서만 설명하기로 한다.
도 6에서 알 수 있듯이, 제1 방향으로 형성된 게이트 라인(GL)과 교차하면서 제1 전원 라인(VDD1)의 좌측에 더미 데이터 라인(D-DL)이 형성되어 있고, 그에 따라 상기 제1 전원 라인(VDD1)과 상기 더미 데이터 라인(D-DL) 사이에서 더미 화소(D-P)가 형성된다.
상기 더미 화소(D-P)에는 더미 스위칭 박막 트랜지스터(D-T1), 더미 구동 박막 트랜지스터(D-T2), 및 더미 센싱 박막 트랜지스터(D-T3)가 형성되어 있다.
상기 더미 스위칭 박막 트랜지스터(D-T1)는 게이트 라인(GL)의 일 부분으로 이루어진 제1 더미 게이트 전극(D-G1), 상기 더미 데이터 라인(D-DL)에서 분기된 제1 더미 소스 전극(D-S1), 및 상기 제1 더미 소스 전극(D-S1)과 마주하는 제1 더미 드레인 전극(D-D1)을 포함하여 이루어진다. 상기 더미 스위칭 박막 트랜지스터(D-T1)는 액티브층을 구비하고 있지 않아 전자 이동을 위한 채널이 형성되지 않게 되고, 그에 따라 스위칭 박막 트랜지스터로 기능하지 못한다.
상기 더미 구동 박막 트랜지스터(D-T2)는 상기 제1 더미 드레인 전극(D-D1)과 제9 콘택홀(CH9)을 통해서 연결되는 제2 더미 게이트 전극(D-G2), 상기 제1 전원 라인(VDD1)에서 분기된 제2 더미 드레인 전극(D-D2), 및 상기 제2 더미 드레인 전극(D-D2)과 마주하는 제2 더미 소스 전극(D-S2)을 포함하여 이루어진다. 상기 더미 구동 박막 트랜지스터(D-T2)는 액티브층을 구비하고 있지 않아 전자 이동을 위한 채널이 형성되지 않게 되고, 그에 따라 구동 박막 트랜지스터로 기능하지 못한다.
상기 더미 센싱 박막 트랜지스터(D-T3)는 상기 게이트 라인(GL)의 일 부분으로 이루어진 제3 더미 게이트 전극(D-G3), 상기 제2 더미 소스 전극(D-S2)으로 이루어진 제3 더미 소스 전극(D-S3), 상기 제3 더미 소스 전극(D-S3)과 마주하는 제3 더미 드레인 전극(D-D3)을 포함하여 이루어진다. 상기 더미 센싱 박막 트랜지스터(D-T3)는 액티브층을 구비하고 있지 않아 전자 이동을 위한 채널이 형성되지 않게 되고, 그에 따라 센싱 박막 트랜지스터로 기능하지 못한다. 따라서, 상기 제3 더미 드레인 전극(D-D3)은 기준 라인(Ref)과 연결될 필요가 없다.
상기 제1 화소(P1) 및 상기 제2 화소(P2)에는 전술한 실시예와 동일하게 제1 차광층(LS1)이 각각 패턴 형성되어 있다.
또한, 상기 제1 화소(P1) 및 상기 제2 화소(P2)에는 일체(one body)로서 제2 차광층(LS2)이 형성되어 있다. 상기 제2 차광층(LS2)는 상기 제1 화소(P1) 및 상기 제2 화소(P2) 내에 구성된 스위칭 박막 트랜지스터(T1)의 제1 액티브층(A1) 및 센싱 박막 트랜지스터(T3)의 제3 액티브층(A3)을 가릴 수 있도록 상기 제1 액티브층(A1) 및 상기 제3 액티브층(A3)의 면적 이상의 면적으로 형성된다.
상기 제2 차광층(LS2)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제1 전원 라인(VDD1)과 각각 오버랩되면서 상기 제2 화소(P2)에서부터 상기 제1 화소(P1)를 거쳐 상기 더미 화소(D-P)의 더미 데이터 라인(D-DL)까지 연장되어 있다.
특히, 상기 제2 차광층(LS2)은 제10 콘택홀(CH10)을 통해서 상기 더미 데이터 라인(D-DL)과 연결되어 있다. 상기 더미 데이터 라인(D-DL)에는 발광을 위한 데이터 전압이 공급되는 것이 아니기 때문에 임의의 전압을 상기 더미 데이터 라인(D-DL)에 공급하는 것이 가능하다. 따라서, 상기 제2 차광층(LS2)을 상기 더미 데이터 라인(D-DL)에 연결할 경우, 상기 제1 화소(P1) 및 상기 제2 화소(P2)에 형성된 스위칭 박막 트랜지스터(T1) 및 센싱 박막 트랜지스터(T3)의 동작에 악영향을 끼치지 않는 최적의 전압을 선택하여 상기 더미 데이터 라인(D-DL)에 공급할 수 있는 장점이 있다.
한편, 전술한 바와 같이, 상기 제1 화소(P1)의 센싱 박막 트랜지스터(T3)와 기준 라인(Ref) 사이를 연결하기 위해서 제2 연결 라인(CL2)이 추가로 형성되어 있다. 상기 제2 연결 라인(CL2)은 제2 콘택홀(CH2)을 통해서 상기 제1 화소(P1) 내에 형성된 센싱 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결됨과 동시에 제3 콘택홀(CH3)을 통해서 상기 기준 라인(Ref)과 연결된다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 5에 따른 유기 발광 표시 장치를 구성하는 화소의 회로도이다.
도 7에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 게이트 라인(GL), 더미 데이터 라인(D-DL), 데이터 라인(DL), 전원 라인(VDD), 기준 라인(Ref), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 발광 다이오드(OLED), 제1 차광층(LS1), 및 제2 차광층(LS2)을 포함하여 이루어진다.
도 7에 도시한 회로도는 상기 더미 데이터 라인(D-DL)이 추가됨과 더불어 상기 제2 차광층(LS2)의 연결 구성이 변경된 것을 제외하고 전술한 도 4에 도시한 회로도와 동일하다. 따라서, 다른 구성에 대한 설명은 생략하기로 한다.
도 7에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 상기 제2 차광층(LS2)이 상기 스위칭 박막 트랜지스터(T1)의 액티브층 및 상기 센싱 박막 트랜지스터(T3)의 액티브층을 덮으면서 상기 더미 데이터 라인(D-DL)과 연결된다.
도 8은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도로서, 이는 제2 차광층(LS2)이 더미 화소(D-P)의 더미 데이터 라인(D-DL)에 연결된 것이 아니라 정전기 방전 라인(ESD-V)에 연결된 것을 제외하고 전술한 도 5에 따른 실시예와 동일하다. 따라서, 이하에서는 도 5와 상이한 구성에 대해서만 설명하기로 한다.
도 8에서 알 수 있듯이, 제2 차광층(LS2)은 더미 데이터 라인(D-DL), 제1 전원 라인(VDD1), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 기준 라인(Ref), 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4)과 각각 오버랩되면서 상기 제4 화소(P4)에서부터 상기 더미 화소(D-P)를 거쳐 상기 정전기 방전 라인(ESD-V)까지 연장되어 있다. 구체적으로 도시하지는 않았지만, 상기 제2 차광층(LS2)은 상기 제1 화소 내지 제4 화소(P1, P2, P3, P4)로 이루어진 단위 화소를 포함하여 동일한 행에 배열된 모든 단위 화소와 연결되도록 연장될 수 있으며, 이는 전술한 도 5에 따른 실시예도 마찬가지다.
특히, 상기 제2 차광층(LS2)은 제11 콘택홀(CH11)을 통해서 상기 정전기 방전 라인(ESD-V)과 연결되어 있다.
한편, 도 8에는 더미 화소(D-P)가 구비된 경우를 도시하였지만, 반드시 그에 한정되는 것은 아니다. 즉, 도 8에서 더미 화소(D-P)가 생략됨으로써 제1 전원 라인(VDD1)의 좌측에 상기 정전기 방전 라인(ESD-V)이 인접하게 형성되는 것도 가능하다.
도 9는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 8에 따른 유기 발광 표시 장치에서 더미 화소(D-P)가 생략된 모습을 도시한 것이다.
도 9에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치는 게이트 라인(GL), 정전기 방전 라인(ESD-V), 데이터 라인(DL), 전원 라인(VDD), 기준 라인(Ref), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 발광 다이오드(OLED), 제1 차광층(LS1), 및 제2 차광층(LS2)을 포함하여 이루어진다.
도 9에 도시한 회로도는 상기 정전기 방전 라인(ESD-V)이 추가됨과 더불어 상기 제2 차광층(LS2)의 연결 구성이 변경된 것을 제외하고 전술한 도 4에 도시한 회로도와 동일하다. 따라서, 다른 구성에 대한 설명은 생략하기로 한다.
도 9에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 상기 제2 차광층(LS2)이 상기 스위칭 박막 트랜지스터(T1)의 액티브층 및 상기 센싱 박막 트랜지스터(T3)의 액티브층을 덮으면서 상기 정전기 방전 라인(ESD-V)과 연결된다.
도 10은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도로서, 이는 정전기 방전 라인(ESD-V)이 저전원 라인(VSS)에 추가로 연결된 것을 제외하고 전술한 도 8에 따른 실시예와 동일하다. 따라서, 이하에서는 도 8과 상이한 구성에 대해서만 설명하기로 한다.
도 10에서 알 수 있듯이, 제2 차광층(LS2)은 전술한 도 8에서와 마찬가지로 제11 콘택홀(CH11)을 통해서 상기 정전기 방전 라인(ESD-V)과 연결되어 있다. 또한, 상기 정전기 방전 라인(ESD-V)은 제12 콘택홀(CH12)을 통해서 저전원 라인(VSS)에 연결되어 있다. 상기 저전원 라인(VSS)은 각각의 화소(P1, P2, P3, P4) 내에 구비되는 발광 다이오드(OLED)의 음극에 연결되는 것이다.
도 11은 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 10에 따른 유기 발광 표시 장치에 관한 것이다. 전술한 도 9와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 11에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치에 따르면, 제2 차광층(LS2)이 스위칭 박막 트랜지스터(T1)의 액티브층 및 센싱 박막 트랜지스터(T3)의 액티브층을 덮으면서 상기 정전기 방전 라인(ESD-V)과 연결되어 있다. 또한, 상기 정전기 방전 라인(ESD-V)은 저전원 라인(VSS)과 연결되어 있다.
도 12는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 제2 차광층(LS2)이 저전원 라인(VSS)에 직접 연결된 구조이다. 전술한 도 10 및 도 11에 따른 실시예의 경우 제2 차광층(LS2)이 정전기 방전 라인(ESD-V)을 경유하여 저전원 라인(VSS)에 연결된 것이고, 도 12에 따른 실시예의 경우 제2 차광층(LS2)이 저전원 라인(VSS)에 바로 연결된 것이다.
이상과 같이, 본 발명에 따른 제2 차광층(LS2)은 도전 라인에 연결됨으로써 스위칭 박막 트랜지스터(T1) 및 센싱 박막 트랜지스터(T2)의 동작에 악영향을 끼치지 않게 되는데, 구체적으로, 기준 라인(Ref)에 연결될 수도 있고, 더미 데이터 라인(D-DL)에 연결될 수도 있고, 정전기 방전 라인(ESD-V)에 연결될 수도 있고, 정전기 방전 라인(ESD-V)을 경유하여 저전원 라인(VSS)에 연결될 수도 있고, 저전원 라인(VSS)에 직접 연결될 수도 있지만, 반드시 그에 한정되는 것은 아니고, 정전압 라인을 별도로 형성한 후 그와 같은 정전압 라인에 상기 제2 차광층(LS2)을 연결하는 것도 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다
100: 기판 GL: 게이트 라인
DL: 데이터 라인 VDD: 전원 라인
Ref: 기준 라인 T1: 스위칭 박막 트랜지스터
T2: 구동 박막 트랜지스터 T3: 센싱 박막 트랜지스터
LS1: 제1 차광층 LS2: 제2 차광층

Claims (10)

  1. 기판 상에 형성된 제1 화소 및 제2 화소;
    상기 제1 화소 내에 형성되며 제1 액티브층을 구비한 스위칭 박막 트랜지스터;
    상기 제1 화소 내에 형성되며 제2 액티브층을 구비한 구동 박막 트랜지스터;
    상기 제 1 화소 내에 형성되며 제 3 액티브층을 구비한 센싱 박막 트랜지스터;
    상기 제 2 액티브층으로 외부광이 입사되는 것을 방지하는 제1 차광층; 및
    상기 제 1 액티브층 및 상기 제 3 액티브층으로 외부광이 입사되는 것을 방지하는 제2 차광층을 포함하여 이루어지고,
    상기 제 1 차광층은 상기 구동 박막 트랜지스터와 연결되어 있고, 상기 제2 차광층은 상기 제1 차광층과 전기적으로 절연되어 있는 유기 발광 표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 차광층은 도전 라인과 연결되어 있는 유기 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제1 화소 내에 형성되는 센싱 박막 트랜지스터 및 상기 센싱 박막 트랜지스터와 연결되는 기준 라인을 추가로 포함하여 이루어지고,
    상기 도전 라인은 상기 기준 라인으로 이루어진 유기 발광 표시 장치.
  5. 제4항에 있어서,
    상기 제2 차광층은 콘택홀을 통해서 상기 센싱 박막 트랜지스터 및 상기 기준 라인과 각각 연결되어 있는 유기 발광 표시 장치.
  6. 제3항에 있어서,
    상기 제1 화소의 외측에 형성된 더미 데이터 라인을 추가로 포함하여 이루어지고,
    상기 도전 라인은 상기 더미 데이터 라인으로 이루어진 유기 발광 표시 장치.
  7. 제3항에 있어서,
    상기 제1 화소의 외측에 형성된 정전기 방전 라인을 추가로 포함하여 이루어지고,
    상기 도전 라인은 상기 정전기 방전 라인으로 이루어진 유기 발광 표시 장치.
  8. 제3항에 있어서,
    상기 제1 화소 내에 형성된 음극 및 상기 음극과 연결된 저전원 라인을 추가로 포함하여 이루어지고,
    상기 도전 라인은 상기 저전원 라인으로 이루어진 유기 발광 표시 장치.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 화소 내에 형성되는 센싱 박막 트랜지스터, 상기 센싱 박막 트랜지스터와 전기적으로 연결되는 기준 라인, 및 상기 센싱 박막 트랜지스터와 상기 기준 라인 사이를 연결하는 연결라인을 추가로 포함하여 이루어진 유기 발광 표시 장치.
  10. 제1항에 있어서,
    상기 제2 화소 내에 형성되며 제1 액티브층을 구비한 스위칭 박막 트랜지스터;
    상기 제2 화소 내에 형성되며 제2 액티브층을 구비한 구동 박막 트랜지스터;
    상기 제2 화소 내의 제2 액티브층으로 외부광이 입사되는 것을 방지하는 제1 차광층; 및
    상기 제2 화소 내의 제1 액티브층으로 외부광이 입사되는 것을 방지하는 제2 차광층을 추가로 포함하여 이루어지고,
    상기 제1 화소 내의 제1 차광층과 상기 제2 화소 내의 제2 차광층은 서로 전기적으로 절연되어 있고, 상기 제1 화소 내의 제2 차광층과 상기 제2 화소 내의 제2 차광층은 서로 연결되어 있는 유기 발광 표시 장치.
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